JP3866627B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリ Download PDFInfo
- Publication number
- JP3866627B2 JP3866627B2 JP2002204442A JP2002204442A JP3866627B2 JP 3866627 B2 JP3866627 B2 JP 3866627B2 JP 2002204442 A JP2002204442 A JP 2002204442A JP 2002204442 A JP2002204442 A JP 2002204442A JP 3866627 B2 JP3866627 B2 JP 3866627B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- erase
- voltage
- verify
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特にベリファイ書き込みおよびベリファイ消去を行なう不揮発性半導体メモリにおける書き込み電圧の初期値および消去電圧の初期値を設定する回路に関するもので、例えばＮＡＮＤ型フラッシュメモリに適用されるものである。
【０００２】
【従来の技術】
不揮発性半導体メモリの１種であるＮＡＮＤ型フラッシュメモリについては、例えば「K.Imamiya et.al.”A 130-mm2 256-Mb NAND Flash with Shallow Trench Isolation Technology”，IEEE J.Solid State Circuits, Vol.34,pp.1536-1543, Nov.1999」などの文献によって発表されている。
【０００３】
このような不揮発性半導体メモリでは、ウェハ・テストの工程において、電圧トリミングと不良セルのリダンダンシ置き換えが行われる。
【０００４】
図１５は、従来のＮＡＮＤ型フラッシュメモリのウェハ・テスト工程を概略的に示すフローチャートである。
【０００５】
各工程の動作内容は下記の通りである。
【０００６】
ＤＣテストでは、コンタクト・チェック、スタンバイ電流等のＤＣチェックを行なう。Ｖref（基準電圧）トリミングでは、まずウェハ上の各チップのＶrefをモニタし、次いでこれらをターゲット値に補正するためにトリミング値をいくらにすればよいかを計算する。
【０００７】
次に、Ｖpgm（書き込み電圧）初期値トリミングを行なう。ＮＡＮＤ型フラッシュメモリでは書き込み電圧Ｖpgmを初期値から段階的に上げてゆくIncremental Step Pulse Programming Scheme を採用している。この方法については、例えば「K.D.Suh et.al.，"A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme"，ISSCC Digest of Technical Papers, pp.128-129, Feb.1995」に記載されている。
【０００８】
この書き込み方法では、書き込み時間（もしくは書き込みループ回数）が所定の時間（回数）内に収まるようにするために、Ｖpgmの初期値を最適化する必要がある。そのためにはまず、メモリセルアレイ内から書き込み消去のできるブロック（グッド・ブロック）を見つける必要がある。なぜならこの段階では未だ不良セルのリダンダンシ置き換えがなされていないからである。
【０００９】
グッド・ブロックが見つかったら、Ｖpgmの初期値を変えつつそのブロックに書き込みを行い、最適値を決定する。
【００１０】
続いて電圧トリミング用フューズ・カットを行なう。この工程では、ウェハをレーザー・ブロー装置に移し、上記Ｖrefトリミング、Ｖpgm初期値トリミングで決定したトリミング値に応じてフューズ・カットする。
【００１１】
続いて不良カラム・ロウ検出を行なう。ここでは、リダンダシン置き換えのためにメモリセルアレイに数通りのデータパターンを書き込み、不良カラム・ロウを検出する。
【００１２】
次に、リダンダシン用フューズ・カットを行なう。ここでは、ウェハを再度レーザー・ブロー装置に移し、リダンダンシ置き換えのフューズ・カットをする。
【００１３】
なお、このフローチャートにおいて、不良カラム・ロウ検出の前に電圧トリミング用のフューズ・カットを行なうのは、Ｖpgm等の内部生成電圧がずれた状態で不良カラム・ロウ検出を行なうと不良が見つけられない可能性があるためである。
【００１４】
上記のようなウェハ・テスト工程のテスト時間は、チップのコストに反映される。したがってチップコストを削減するには、必要なウェハ・テストを行ないつつテスト時間を極力短縮することが必要である。
【００１５】
上述したウェハ・テストの工程で、テスト時間を長くする要因の１つは、フューズ・カット工程の存在である。レーザー・ブローによりフューズ・カットを行なうためには、ウェハをテスタから取り出してレーザー・ブロー装置に移す必要があり、ここで時間のオーバーヘッドが生じる。上記ウェハ・テスト工程では特に、フューズ・カットを２回に分けて行なう必要があるためオーバーヘッドがより顕著なものとなっている。
【００１６】
上記フューズ・カット工程分の時間を削減するための方法が、本願出願人による特開2001-176290（特願平11-351396号）の「不揮発性半導体装置」で述べられている。
【００１７】
また、本願出願人は、特開2002-117699（特願2000-303854）の「半導体装置及びそのテスト方法」により、不揮発性半導体メモリにおける書き込み電圧／消去電圧のトリミング値やリダンダンシの情報をメモリセルアレイ内に記憶させ、メモリに電源を投入した時点でメモリセルアレイ内から上記情報を取り出して所定のレジスタに格納することにより、メモリの通常の動作状態では上記レジスタに電圧のトリミング値やリダンダンシの情報が格納されるようにすることを提案した。
【００１８】
ところで、従来のＮＡＮＤ型フラッシュメモリにおいては、チップ毎にテストを行った結果で書き込みまたは消去の初期電圧を決定しており、それに伴う問題点を以下で詳細に説明する。
【００１９】
図９は、ＮＡＮＤ型フラッシュメモリにおける読み出し／書き込み動作を説明するために関連する構成を概略的に示している。
【００２０】
図９において、メモリセルアレイ１１は、電気的書き替えが可能な不揮発性のメモリセルが複数直列に接続されてなるＮＡＮＤセルユニットが、カラム、ロウ方向にマトリクス状に配列して構成されている。上記各メモリセルは、コントロールゲートとフローティングゲートとが積層されたスタックトゲート型のＭＯＳトランジスタ構造を有している。
【００２１】
ここで、メモリセルアレイ１１は、他とは絶縁分離されたウェル領域上に形成されており、メモリセルアレイ１１内のメモリセルのデータを消去する際は、消去動作を複数ステップに分けて各ステップ毎に上記ウェル領域に与える消去電圧を初期電圧から一定電圧ずつ上げてゆくような消去方法が採られる。
【００２２】
上記メモリセルアレイ１１には、互いに交差するようにそれぞれ複数本のワード線及びビット線が設けられており、複数本のワード線はロウデコーダ１２のデコード出力によって選択的に駆動される。
【００２３】
データの読み出し時には、メモリセルアレイ１１内のメモリセルから読み出された信号が、ビット線を介してページバッファ１３に供給されてセンスされた後、カラム単位で選択されて外部に出力される。
【００２４】
データの書き込み時には、外部から供給される書き込みデータに応じた電圧がページバッファ１３を介してビット線ＢＬに供給され、選択メモリセルにデータが書き込まれる。
【００２５】
前記メモリセルアレイ１１のワード線は複数のＮＡＮＤセルユニットで共通に接続されており、この複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成しており、複数のセルブロックがビット線を共通にして配置されている。
【００２６】
１つのワード線により選択されるメモリセルの範囲は１ページと呼ばれ、データの書き込み動作は、１ページ単位で一括して行われる。例えば５１２バイト分あるデータレジスタに保持された書き込みデータがビット線を通して一括して書き込まれる。
【００２７】
図１０（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリのメモリセル（セルトランジスタ）に対するデータの書き込み動作時のバイアス関係を示している。
【００２８】
図１０（ａ）に示すように、書き込みデータが“０”の場合は、セルトランジスタのウェル領域に書き込みバイアス（本例では0V）を加える。このように書き込みバイアスを加えられたセルトランジスタは、電子がフローティングゲートに注入され、その閾値が正側にシフトし、書き込みが行われる。
【００２９】
図１０（ｂ）に示すように、書き込みデータが“１”の場合は、セルトランジスタのウェル領域に書き込みバイアスを加えないでフローティング状態にする。このように書き込みバイアスを加えられないセルトランジスタは、電子がフローティングゲートに注入されないので、その閾値は低いままで変化しない（書き込みが行われない）。
【００３０】
図１１は、ＮＡＮＤ型フラッシュメモリの読み出し時のメモリセルユニットのバイアス関係を示す。
【００３１】
選択ワード線（本例ではＷＬ１４）には0Vの電圧が印加され、非選択ワード線（本例では、ＷＬ０〜ＷＬ１３、ＷＬ１５）、ビット線（ＢＬ）側の選択ゲートトランジスタおよび共通ソース線（ＳＬ）側の選択ゲートトランジスタの各ゲート線ＳＧＤ，ＳＧＳには読み出し電圧Ｖreadが印加される。この場合、非選択ワード線（本例では、ＷＬ０〜ＷＬ１３、ＷＬ１５）に読み出し電圧Ｖreadが印加されるセルトランジスタおよびゲート線に読み出し電圧Ｖreadが印加される選択ゲートトランジスタは、オン状態になる必要がある。
【００３２】
そのためには、データ“０”の状態（書き込まれた状態）のセルトランジスタの閾値は、選択ワード線電圧(0V)と非選択ワード線電圧(Ｖread)の間にマージンをもって収まる必要がある。しかし、セルトランジスタの書き込み特性は、ロット毎、ウェハ毎、チップ毎、さらには同一チップ内のセル毎にばらつく。
【００３３】
図１２は、ＮＡＮＤ型フラッシュメモリのチップ全体に適当な書き込みバイアスを加えた場合の書き込み後のセルトランジスタの閾値のばらつきを示している。ここでは、書き込み後のセルトランジスタの閾値が0VとＶreadの間にマージンを持って収まらない様子が分かる。
【００３４】
この対策として、メモリの書き込みは書き込み動作とベリファイ動作を繰り返し行ってベリファイがパスするまで行なうベリファイ書き込みという手法を用いて書き込み後の閾値のばらつきを小さく抑えている。
【００３５】
図１３および図１４は、ＮＡＮＤ型フラッシュメモリにおけるベリファイ書き込み時の書き込みバイアスの変化を示す。
【００３６】
ベリファイ書き込みは、図１３に示すように、書き込みおよびベリファイを繰り返す過程で書き込み毎に書き込みバイアス（ワード線電圧）を弱いものから強いものに徐々に変化させ、図１４に示すように、ベリファイ電圧よりも高く書き込みが行われたセルに対しては、次回の書き込みでは書き込みバイアスを加えないという手法である。
【００３７】
上記したようなベリファイ書き込みを不揮発性メモリのテストで行なう際、十分に低い書き込みバイアスから書き込みを始めれば書き込み後の閾値分布は狭くなるが、あまり低い書き込みバイアスから書き込みを始めると、書き込みの繰り返し回数が多くなり、書き込みのパフォーマンスが悪くなってしまう。
【００３８】
上記したようなベリファイ書き込みを始める電圧（初期値）を設定する際、メモリセルの書き込み特性は前記したようにチップ毎に特徴を持つので、チップ毎、または、それよりも細かい単位で、ターゲットとする書き込み回数で書き込みが終了するように書き込み電圧の初期値を設定する必要がある。
【００３９】
【発明が解決しようとする課題】
しかし、従来は、ベリファイ書き込みまたはベリファイ消去の初期電圧は、１つの書き込み単位または消去単位のテストを行った結果で決定されており、典型的な書き込み特性または消去特性を示すメモリセル群から取得されたとは限らず、この初期電圧のトリミング値が適正でないものになってしまうおそれがあるという問題があった。
【００４０】
本発明は上記の問題点を解決すべくなされたもので、複数の書き込みまたは消去単位で従来例と同様のテストを自動的に行い、この結果の平均値をトリミングデータ決定の基準とすることにより、より適正なトリミングデータを得ることができ、書き込みもしくは消去電圧の最適値をウェハ・テスト工程における自動的なテストにより自動的に選択し得る不揮発性半導体メモリを提供することを目的とする。
【００４１】
【課題を解決するための手段】
本発明の第１の不揮発性半導体メモリは、不揮発性のメモリセルアレイと、前記メモリセルアレイ内の１つの書き込み単位に対する書き込みおよびベリファイを繰り返して前記書き込み単位に対するベリファイ書き込みを完了する書き込み回路と、前記書き込み回路により繰り返し行われる書き込みの各ステップで書き込み電圧を変化させる書き込み電圧制御回路とをメモリチップに具備し、前記書き込み電圧制御回路は、書き込み電圧の初期値が設定された後、前記ベリファイの結果がフェイルする毎に供給される第１のクロック信号をカウントし、出力データを前記ベリファイ書き込みの各ステップにおける書き込み電圧のデータとして前記書き込み回路に供給する第１のバイナリカウンタと、ターゲットとなる書き込み単位に対する前記書き込みおよびベリファイの繰り返し回数を設定するためのデータを保持する第１のレジスタと、第１のタイミングでリセットされ、前記ターゲットとなる書き込み単位に対するベリファイ書き込みを前記第１のレジスタに設定された回数繰り返しても前記ベリファイ書き込みの結果がフェイルの場合に供給される第２のクロック信号をカウントし、出力データを前記第１のバイナリカウンタに書き込み電圧の初期値として供給する第２のバイナリカウンタと、前記メモリチップの書き込み開始電圧の適正値を求めるテストをいくつの書き込み単位で実施したかを記憶する第２のレジスタと、第２のタイミングでリセットされ、前記第２のクロック信号をカウントすることにより、前記第２のレジスタにより指定された回数に対応する複数の書き込み単位に対して前記ベリファイ書き込みを行った結果として得られる前記第２のバイナリカウンタの内容の累積値に相当する値を記憶する第３のバイナリカウンタからなる累積値記憶回路と、前記累積値記憶回路の記憶内容を前記第２のレジスタの記憶内容にしたがって平均化した値にオフセット電圧を加えて、前記メモリチップの書き込み開始電圧の適正値として記憶する不揮発性記憶素子とを具備することを特徴とする。
【００４２】
本発明の第２の不揮発性半導体メモリは、不揮発性のメモリセルアレイと、前記メモリセルアレイ内の１つの消去単位に対する消去およびベリファイを繰り返して前記消去単位に対するベリファイ消去を完了する消去回路と、前記消去回路により繰り返し行われる消去の各ステップで消去電圧を変化させる消去電圧制御回路とをメモリチップに具備し、前記消去電圧制御回路は、消去電圧の初期値が設定された後、前記ベリファイの結果がフェイルする毎に供給される第１のクロック信号をカウントし、出力データを前記ベリファイ消去の各ステップにおける消去電圧のデータとして前記消去回路に供給する第１のバイナリカウンタと、ターゲットとなる消去単位に対する前記ベリファイ消去の繰り返し回数を設定するためのデータを保持する第１のレジスタと、第１のタイミングでリセットされ、前記ターゲットとなる消去単位に対するベリファイ消去を前記第１のレジスタに設定された回数繰り返しても前記ベリファイ消去の結果がフェイルの場合に供給される第２のクロック信号をカウントし、出力データを前記第１のバイナリカウンタに消去電圧の初期値として供給する第２のバイナリカウンタと、前記メモリチップの消去開始電圧の適正値を求めるテストをいくつの消去単位で実施したかを記憶する第２のレジスタと、第２のタイミングでリセットされ、前記第２のクロック信号をカウントすることにより、前記第２のレジスタにより指定された回数に対応する複数の消去単位に対して前記ベリファイ消去を行った結果として得られる前記第２のバイナリカウンタの内容の累積値に相当する値を記憶する第３のバイナリカウンタからなる累積値記憶回路と、前記累積値記憶回路の記憶内容を前記第２のレジスタの記憶内容にしたがって平均化した値にオフセット電圧を加えて、前記メモリチップの消去開始電圧の適正値として記憶する不揮発性記憶素子とを具備することを特徴とする。
【００４５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４６】
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの概略的な構成を示すブロック図である。
【００４７】
図１において、メモリセルアレイ（Memory Cell Array）１１は、電気的書き替えが可能な不揮発性メモリセルがカラム、ロウ方向にマトリクス状に配列して構成されている。上記各メモリセルは、コントロールゲートとフローティングゲートとが積層されたスタックトゲート型のＭＯＳトランジスタ構造を有している。
【００４８】
上記メモリセルアレイ１１は、他とは絶縁分離されたウェル領域上に形成されており、メモリセルアレイ１１内のメモリセルのデータを消去する際は、消去動作を複数ステップに分けて各ステップ毎に上記ウェル領域に与える消去電圧を初期電圧から一定電圧ずつ上げてゆくような消去方法が採られる。
【００４９】
また、メモリセルアレイ１１には、不良セルを置き換えるためのリダンダシカラムが設けられており、さらに、初期設定データを格納するための初期設定データ領域（図示せず）が設定されている。
【００５０】
そして、メモリセルアレイ１１には、互いに交差するようにそれぞれ複数本のワード線及びビット線が設けられており、複数本のワード線はロウデコーダ（Row Decoder）１２のデコード出力によって選択的に駆動される。
【００５１】
データの読み出し時には、メモリセルアレイ１１内のメモリセルから読み出された信号がビット線を介してページバッファ（Page Buffer）１３に供給され、ここでセンスされる。ページバッファ１３でセンスされたデータは、カラムゲート回路（Column Gate）１４によってカラム単位で選択されてＩ／Ｏバス（I/O Bus）１５に供給され、さらにＩ／Ｏバッファ（I/O Buffer）１６から外部に出力される。
【００５２】
データの書き込み時には、外部から供給される書き込みデータがＩ／Ｏバッファ１６〜Ｉ／Ｏバス１５〜カラムゲート回路１４に供給され、さらに、ページバッファ１３を介した書き込みデータに応じた電圧がビット線に供給され、選択メモリセルにデータが書き込まれる。
【００５３】
また、Ｉ／Ｏバッファ１６には、データ書き込み時には書き込みデータが供給される他に、メモリセルを選択するためのアドレスやメモリの動作を制御するためのコマンドがチップ外部から供給される。
【００５４】
そして、アドレスはアドレスバッファ（Address Buffer）１７に取り込まれ、コマンドはコマンドバッファ（Command Buffer）１８に取り込まれる。アドレスバッファ１７に取り込まれたアドレスのうち、ロウアドレスはロウデコーダ１２に、カラムアドレスはカラムゲート回路１４に供給される。
【００５５】
不良カラムアドレスレジスタ（Bad Column Add. Register）１９は、メモリセル１１に不良カラムが発生している場合にリダンダンシ置き換えをすべき不良カラムに対応した不良カラムアドレスを格納するために設けられている。
【００５６】
なお、この実施の形態におけるメモリでは、ブロック・リダンダンシは設けないが、その代わりに不良ブロックを検出してフラグを立て、ユーザに不良ブロック・アドレスが判るようにしている。不良ブロックのフラグ情報はロウデコーダ１２内のラッチに記憶される。この不良カラムアドレスレジスタ１９は上記Ｉ／Ｏバス１５に接続されている。
【００５７】
内部電圧生成回路（Voltage Generator）２０は、チップ内部で使用される各種電圧を生成するものであり、この電圧には例えばＶref（基準電圧）、Ｖpgm（書き込み電圧）、内部降圧電圧（Ｖdd）、消去電圧（Ｖerase）、非選択セルのワード線に供給される非選択セルワード線電圧（Ｖread）などがある。内部電圧生成回路２０で生成された各種電圧はロウデコーダ１２などに供給される。
【００５８】
トリミングデータレジスタ（Trim. Data Register）２１は、上記内部電圧生成回路２０で上記各種電圧を生成する際に使用される調整用データ（トリミングデータ）を格納する。
【００５９】
タイマー回路（Timer）２２は、チップ内部で使用される各種タイミングパルスを生成する。
【００６０】
トリミングデータレジスタ（Trim. Data Register）２３は、上記タイマー回路２２で上記各種タイミングパルスを生成する際に使用される調整用データ（トリミングデータ）を格納する。
【００６１】
上記トリミングデータレジスタ２１、２３は、従来技術におけるフューズの役割をする。即ち、電源投入時に、メモリセルアレイ１１内の後述する初期設定データ領域からレジスタに格納すべきデータが読み出され、１／Ｏバス１５を介して各レジスタ２１、２３に順次格納される。
【００６２】
Ｉ／Ｏ制御回路（I/O Control）２４は、外部から供給されるチップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥなどの各種制御信号を取り込む。
【００６３】
このＩ／Ｏ制御回路２４に取り込まれた制御信号及び前記コマンドバッファ１８に取り込まれたコマンドは制御回路（Control Logic）２５に供給される。
【００６４】
この制御回路２５は、Ｉ／Ｏ制御回路２４からの制御信号及びコマンドをデコードした結果に基づいてチップ内部の各回路の動作を制御（データ書き込み、データ消去のシーケンス制御を含む）する。この制御回路２５内には制御用のデータを格納するための各種レジスタが設けられている。また、制御回路２５は外部回路に対して、チップがアクセス可能である否かの状態を示すレディー／ビジー信号（Ｒ／Ｂｎ）を出力する機能を有している。
【００６５】
上記制御回路２５は、データ書き込み時には、選択されたメモリセルでの書き込み動作、書き込み状態を確認するためのベリファイ動作を行い、書き込み不十分のメモリセルには再度書き込みを行なうという一連の制御を行なう。そして、データ消去時には、選択されたブロックでの消去動作、消去状態を確認するためのベリファイ動作を行い、消去不十分の場合には再度消去を行なうという一連の制御を行なう。
【００６６】
図２は、図１中のメモリセルアレイ１１の一部の等価回路を示す。
【００６７】
メモリセルアレイは、電気的書き換え可能な不揮発性のメモリセルをマトリクス配列して構成される。メモリセルは、例えばｐ型シリコン基板の素子分離絶縁膜により区画された素子形成領域に、トンネル絶縁膜を介して浮遊ゲートが形成され、浮遊ゲート上にゲート間絶縁膜を介して制御ゲートが積層されたスタックトゲート型のＭＯＳトランジスタ（セルトランジスタ）を有する。
【００６８】
この例では、メモリセルアレイは、１６個のセルトランジスタが直列接続されたＮＡＮＤセルユニットと選択ゲートトランジスタがマトリクス状に多数配置されている。
【００６９】
この場合、各セルトランジスタのソース、ドレイン拡散層は、ＮＡＮＤセルユニット内の隣接するセルトランジスタ同士で共有されている。そして、ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＬに接続される。
【００７０】
前記１６個のセルトランジスタの制御ゲートは、それぞれ一方向に連続的に配設されてワード線ＷＬ０〜ＷＬ１５となる。選択ゲートトランジスタＳ１，Ｓ２のゲート電極は、セルトランジスタと同様の積層ゲート構造を有する。この場合、積層ゲート電極がワード線ＷＬと同じ方向に連続的に配設されており、浮遊ゲート分離は行われず、選択ゲート線ＳＧＤ，ＳＧＳとなる。セルアレイ上は層間絶縁膜で覆われ、その上にビット線（ＢＬ）が形成される。
【００７１】
この様なメモリセルアレイ１の複数のセルブロックＢ０、Ｂ１、…、Ｂｎうち、適当なセルブロックの一つ或いは複数個、例えばセルブロックＢｎが初期設定データを記憶するための初期設定データ領域として使用される。
【００７２】
この初期設定データ領域は、ビット線ＢＬ及びワード線ＷＬの選択駆動により、データの書き込み、消去及び読み出しが可能ではあるが、ＥＥＰＲＯＭの通常の動作においては外部からはアクセスされない。したがって、データの一括消去あるいはブロック単位の消去の際にも、この初期設定データ領域は消去条件に設定されないので初期設定データ領域内のデータは消去されない。
【００７３】
前記１６個のセルトランジスタのワード線ＷＬ０〜ＷＬ１５は複数のＮＡＮＤセルユニットで共通に接続されており、この複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成している。そして、複数のセルブロックＢ０、Ｂ１、…、Ｂｎがビット線ＢＬを共通にして配置されている。
【００７４】
１つのワード線ＷＬにより選択されるメモリセルの範囲は１ページと呼ばれ、データの書き込み動作は、１ページ単位で一括して行われる。例えば、512 バイト分あるデータレジスタに保持された書き込みデータがビット線を通し一括して書き込まれる。
【００７５】
図３は、上記ＮＡＮＤ型フラッシュメモリのウェハ・テスト時における各工程を示すフローチャートである。
【００７６】
次に、図３のフローチャートを参照してウェハ・テストの工程を説明する。
【００７７】
（１）ＤＣテスト（DC Test）
まず、ＤＣテストを行なう。この部分は自動テスト化できないが、トータルのテスト時間に占める割合は小さいので、テスト時間への影響は少ない。
【００７８】
（２）デフォルト・リセット（Default Reset）
全レジスタをデフォルト状態（初期状態）にセットする。トリミングデータレジスタ２１、２３に対しては、各レジスタの中身がデフォルトのトリミング値となるようリセットする。一方、不良カラムアドレスレジスタ１９と前記不良ブロック・フラグに関しては、不良カラムおよび不良ブロックがない状態にリセットする。
【００７９】
（３）タイマー及び電圧トリミング（Timer & Voltage Trimming）
タイマー回路２２で生成するパルス信号のパルス幅のトリミング及び内部電圧生成回路２０で生成する電圧の値のトリミングを行なう。ここでトリミングする電圧は、基準電圧Ｖref、内部降圧電圧Ｖdd並びに非選択セルワード線電圧Ｖreadの３つである。
【００８０】
（４）不良カラム検出及び置き換え（Bad Col. Detection & Repair）
従来は正常なメモリブロック（Good Block）を検出してＶpgmの初期値のトリミングを行なった後に不良カラム検出を実施していた。しかし、不良カラムが存在するとチップ内に正常なメモリブロックが存在しないという事態が起こり得る。なぜなら、正常なメモリブロックかどうかは書き込み消去を行なって一括検知をパスするかどうかで判定するが、不良カラムがあると一括検知で常にフェイル（Fail）となるからである。
【００８１】
そこで、この実施の形態のメモリでは、不良カラム検出と置き換えを行なった後、正常なメモリブロックの調査（Good Block Search）を行い、Ｖpgmの初期値のトリミング（Vpgm Initial Value Trimming）を実施する。
【００８２】
Ｖpgmの初期値のトリミングを行なう前に不良カラム検出と置き換えを行なうには、書き込み消去せずに不良カラムを検出する必要がある。そこで、ビット線のリークチェックやオープンチェック等を行って不良カラムを検出する。逆に言えば、このような手法で不良カラムが検出できるので、不良カラム検出の工程をＶpgmの初期値のトリミング工程の前に持ってくることが可能となる。
【００８３】
（５）正常なメモリブロックのサーチ（Good Block Search）
Ｖpgmの初期値を決定するための書き込み動作は、書き込み消去のできるブロックで行なう必要がある。そこで、正常なメモリブロックのサーチを行なう。
【００８４】
図４は、上記正常なメモリブロックのサーチ工程のシーケンスを示すフローチャートである。
【００８５】
まず、適当な初期ブロック・アドレスを入力する（Input Initial Block Address）。初期ブロック・アドレスは先頭ブロック・アドレスでなくてもよい。次にブロック消去コマンドを入力し、このブロックを消去する（Block Erase）。
【００８６】
消去動作に引き続いて、消去ベリファイ（一括検知で全て“１”状態になっていることをチェックする）が行なわれ、その結果を図１の中の制御回路２５などに設けられている第１のステータスレジスタに格納する。
【００８７】
次に、マニュアルプログラム（Manual Program）コマンドを入力し、選択されているページに対し全て“０”書き込みを行なう。このマニュアルプログラムでは書き込みループ回数を１回とし、Ｖpgmは最大値もしくはそれに近い値にする。プログラム後はベリファイ動作を行い、その結果を同じく制御回路２５などに設けられている第２のステータスレジスタに格納する（Manual All “０” Program (Vpgm fix））。
【００８８】
続いて、アドレスレジスタコントロールコマンドを入力する（Input Address Register Control Command）。これにより、上記第１、第２のステータスレジスタの内容のいずれか１つもしくは両方がフェイル（Fail）であればブロック・アドレスがインクリメントされる。両方のステータスレジスタの内容がパス（Pass）であればそのアドレスに留まる。
【００８９】
なお、上記のように第１、第２のステータスレジスタの内容を見る代わりに、パス／フェイル結果を累積して記憶するような１つのステータスレジスタを用いて上記操作を行ってもよい。即ち、直前の消去もしくは書き込みベリファイの結果がパスであればレジスタのデータを変えず、フェイルであればレジスタの状態を強制的に第１の信号状態にするようなステータスレジスタを設け、このレジスタデータがフェイルである場合にブロック・アドレスをインクリメントさせるようにする。最初にこのステータスレジスタをパス状態にしておいてから、消去・書き込みを行なえば、消去もしくは書き込みのいずれかがフェイルのとき、このレジスタはフェイル状態になる。従って、１つのステータスレジスタにより上記と同様の機能を実現することができる。
【００９０】
ブロック消去からアドレスレジスタコントロールコマンド入力までのシーケンスを、所定の回数繰り返す。この結果、シーケンスが終了した時点ではブロック・アドレスのバッファに各々のチップの正常なメモリブロック（Good Block）のアドレスが入っていることになる。この操作はタイマー・トリミングや電圧トリミングの場合と同様、完全並列動作が可能である。アドレスレジスタコントロールコマンドの役割は、タイマー・トリミングや電圧トリミングにおけるレジスタコントロールコマンドの役割に相当している。
【００９１】
（６）Ｖpgm初期値トリミング（Vpgm Initial Value Trimming）
図５は、上記Ｖpgm初期値トリミングのシーケンスを示すフローチャートである。
【００９２】
最初に、Ｖpgmの初期値を格納するレジスタをリセットする（Vpgm ini Register Reset）。このレジスタは、カウンタの機能を有しており、制御回路からインクリメント信号が発せられるとレジスタ内のデータをインクリメントする。
【００９３】
次に、所望のプログラムループ数を入力し、所定のレジスタに格納する（Program Loop # Input）。この状態で自動プログラム（Auto Program）を実行すると、入力されたループ回数分Ｖpgmがステップアップされる。プログラム後のパス／フェイル（Pass/Fail）情報は前記第２のステータスレジスタに格納する。
【００９４】
この段階でレジスタコントロールコマンドを入力すると（Input Register Control Command）、プログラムステータスがフェイル（Fail）であればＶpgmの初期値のレジスタ値がインクリメントされ、パス（Pass）であればそのレジスタ状態が保持される。従って、この自動プログラムとレジスタコントロールの組を所定回数分繰り返した後は、Ｖpgmの初期値のレジスタに所望のプログラムループ数で書き込みが終了するようなＶpgmの初期値が入力されていることになる。
【００９５】
図６は、上記のシーケンスで書き込み電圧Ｖpgmがどのように変化していくかを示したフローチャートである。ここでは、プログラムループ数は５回に設定されている。
【００９６】
第１回目の書き込みシーケンス（Sequence）ではＶpgmの初期値は最小の値に設定されている。ここからＶpgmの値が４回ステップアップ（Step Up）し、その後ステータスが判定される。ステータスがフェイル（Status Fail）の間はＶpgmの初期値がインクリメントされ続け、ステータスがパス（Status Pass）となったらＶpgmの初期値はその状態を保つ。従って、所定回数このシーケンスを繰り返した後は、Ｖpgmの初期値がそのチップに応じた最適値に設定されていることになる。
【００９７】
なお、プログラム時は非選択ワード線電圧Ｖpassもステップアップする。このＶpassの初期値は、Ｖpgmの初期値に連動して変わるよう設定しておけばよい。
【００９８】
また、ここでは、Ｖpgmの初期値の最適化の方法のみを説明したが、必要であれば消去電圧Ｖeraseの初期値も同様の方法で最適化できる。
【００９９】
再び、図３のフローチャートに戻ってウェハ・テスト工程を説明する。
【０１００】
（７）不良メモリブロック検出（Bad Block Detection）
ＮＡＮＤ型フラッシュメモリではブロック不良に対してはフラグＦｌａｇ（Bad Block Flag）を立て、リダンダンシ置き換えは行なわない。
【０１０１】
（８）オプション・セット（Option Set）
これまでの操作で、メモリセルアレイ１１の初期設定データ領域に格納するデータのうち、各種トリミングやセルアレイ部の不良に関する情報は確定したことになる。初期設定データ領域にはこの他、チップのオプション（Option）に関する情報、例えばチップを多値品として使うか２値品として使うかなどの情報が書き込まれる。こうした情報は、この時点でテスタから各チップに入力する。入力されたデータは所定のレジスタに格納される。
【０１０２】
（９）ＲＯＭヒューズ・プログラム（ROM-Fuse Program）
ここでは、各レジスタに格納されているデータを順次ページバッファに転送し、次いで初期設定データ領域に書き込む。書き込みが終了したら電源を一旦切り、再度電源を投入する。チップ内ではパワーオンを検知して初期設定データ領域からデータが読み出され、各レジスタに順次データが転送される。これにより各種トリミングやセルアレイ部の不良に関する情報が以降のチップ動作に反映される。必要ならば、これを検証するために各種電圧、タイマーをモニタしたり、メモリセルヘの書き込み／消去／読み出し動作を行なう。
【０１０３】
（１０）パワーオフ、オン時のレジスタ状態の検証（Power Off, On Verification of Register State）
なお、上記したようなウェハ・テストのうち、（２）のデフォルト・リセットから（９）のＲＯＭヒューズ・プログラムまでの工程は、電源を投入した後に電源を切ることなく続けて行われる。
【０１０４】
次に、上記ＮＡＮＤ型フラッシュメモリにおける本発明の特徴について詳細に説明する。
【０１０５】
図７（ａ）、（ｂ）は、図１のＮＡＮＤ型フラッシュメモリにおける書き込み開始電圧を設定する回路の一例を示すブロック図およびその動作例を示すタイミング波形図である。
【０１０６】
図７（ａ）、（ｂ）において、複数のレジスタからなるＮビットのバイナリカウンタレジスタ（第１のカウンタ）７１は、初期値が設定された後、第１のクロックCLK1により２ｍずつカウントアップすることが可能であり、その出力を書き込み電圧データとして書き込み電圧制御回路７７に供給する。上記クロックCLK1は、書き込み後のベリファイ動作がフェイルする毎に供給されるものであり、上記フェイル毎に書き込み電圧データが大きくなり、再書き込みのための書き込みバイアスを増加させていくことになる。
【０１０７】
なお、上記第１のカウンタ７１は、その出力（バイナリデータ）中の２ｍの重みを有するビットに対応するステージより後段にクロックCLK1を入力することにより、２ｍずつカウントアップすることが可能になる。
【０１０８】
複数のレジスタからなるＬビットのバイナリカウンタ（第２のカウンタ）７２は、第１のタイミングでリセットされ、Ｌビットの初期値が設定された後、第２のクロックCLK2により２ｋ（ｋ＜ｍ）ずつカウントアップすることが可能であり、その出力を第１のカウンタ７１に書き込み初期電圧データとして供給する。
【０１０９】
書き込み制御回路７８は、ベリファイ書き込み動作の進行に伴って、第１のレジスタ７３の内容を参照して前記クロックCLK1、CLK2を生成するものである。
【０１１０】
第１のレジスタ７３は、テスト時にターゲットとなる書き込み単位に対する書き込みの繰り返し回数を設定するためのものであり、外部入力により設定することが可能である。
【０１１１】
ここで、前記第２のカウンタ７２のリセットタイミングは、前記ターゲットとなる書き込み単位を新たに選択した時である。
【０１１２】
第２のレジスタ７５は、書き込み電圧の適正値を求めるテストを幾つの書き込み単位で実施するか、あるいは実施したかを示すデータＥを記憶するものであり、外部からデータが入力する、または、テストの実施回数を数えるものである。
【０１１３】
さらに、前記複数の書き込み単位でテストをした結果により得られる第２のカウンタ７２の内容の累積値に相当する値を記憶する累積値記憶回路として、例えば複数のレジスタからなるバイナリカウンタ（第３のカウンタ）７４が設けられている。この第３のカウンタ７４は、前記第２のカウンタ７２とは異なる第２のタイミングでリセットされ（テスト開始時にリセットされるが、前記ターゲットとなる書き込み単位を新たに選択した時にはリセットされない）、前記クロックCLK2によりカウントアップする。
【０１１４】
平均値回路７９は、前記第３のカウンタ７４のデータＤおよび前記第２のレジスタ７５で示されるテスト回数データＥを受け、データＤ／Ｅに相当する論理処理を行って前記複数の書き込み単位でテストをした書き込み回数の平均値を算出する。この場合、テスト回数データＥがｉビットで表わされるものとすると、第３のカウンタ７４のカウント値の下位ｉビットを除いた上位ビットのデータを取り出す処理を行なう。そして、算出した平均値に予め規定したオフセット電圧を加えた値を書き込み電圧の初期値として不揮発性記憶素子７６に書き込む。
【０１１５】
なお、上記構成は、ベリファイ書き込み動作に着目して説明したが、ベリファイ消去動作に着目した場合には、書き込みを消去に置き換えればよい。
【０１１６】
図８は、図７（ａ）の回路を用いて書き込み電圧の適正値を設定するテスト方法の一例を示すフローチャートである。
【０１１７】
（ステップＳ１）
テスト時にターゲットとなる書き込み単位に対する書き込みの繰り返し回数を第１のレジスタ７３に設定した後、第３のバイナリカウンタ７４をリセットする。
【０１１８】
（ステップＳ２）
書き込みアドレスを指定して第１の書き込み単位（または消去単位）を選択し、第２のカウンタ７２をリセットする。
【０１１９】
（ステップＳ３）
書き込み開始電圧を示す第２のカウンタ７２の値を第１のカウンタ７１にロード（設定）する。
【０１２０】
（ステップＳ４）
ターゲットとなる書き込み単位のメモリセルに対する消去を行なう。
【０１２１】
（ステップＳ５）
ターゲットとなる書き込み単位のメモリセルに対して、第１のカウンタ７１に設定されている書き込み電圧での書き込みおよび書き込みベリファイを行い、ベリファイの結果がパス（書き込みが完了した）の場合はステップＳ９に進み、フェイルであった（書き込みが完了しなかった）場合はステップＳ６に進む。
【０１２２】
（ステップＳ６）
第１のクロックCLK1を生成し、第１のカウンタ７１のカウント値（書き込み電圧を示す）をインクリメントさせる。そして、第１のカウンタ７１のカウント値が第１のレジスタ７３に設定されている回数に達したか否かを判定し、達していない場合にはステップＳ５に戻り、達した場合にはステップＳ７に進む。ステップＳ５に戻った場合は、第１のカウンタ７１の新たなカウント値（それまでより高い電圧を示す）でターゲットとなる書き込み単位のメモリセルに対する書き込みおよび書き込みベリファイを行なう。つまり、書き込みベリファイの結果がパスになるまで、または、第１のレジスタ７３に設定されている回数だけ、ステップＳ５のループ動作を繰り返す。
【０１２３】
（ステップＳ７）
第２のカウンタ７２のカウント値が最大値MAX （最大書き込み開始電圧）に達しているか否かを判定し、達していない場合はステップＳ８に進み、達した場合（つまり、第２のカウンタ７２のカウント最大値MAX に達するまで前記ステップＳ５、Ｓ６の動作をだけ繰り返しても、書き込みベリファイの結果がフェイルであった場合）は、ループから抜けてステップＳ９に進む。
【０１２４】
（ステップＳ８）
第２のクロックCLK2を出力し、第２のカウンタ７２のカウント値をインクリメントさせ、かつ、第３のカウンタ７４のカウント値をインクリメントさせた後、前記ステップＳ３に戻る。ステップＳ３に戻った場合は、それまでより高い新たな開始電圧で、ステップＳ４以降の動作を行なう。
【０１２５】
（ステップＳ９）
前記ステップＳ５またはＳにおいてループから抜けると、第１の書き込み単位（または消去単位）でのテストを終了し、第２のレジスタ７５により指定されているテスト回数に達したか否かを判定し、達していない場合（No、テスト回数が不足している）にはステップＳ２に戻り、達した場合（Yes）には、テストを終了する。
【０１２６】
ステップＳ２に戻った場合は、第２の書き込み単位（または消去単位）を選択して前記したステップＳ２以降の動作によるテストに再び移り、第２のレジスタ７５で指定されたテスト回数に達するまで上記テストを繰り返す。
【０１２７】
この際、第２のカウンタ７２は、前記第１の書き込み単位における適正な書き込み開始電圧が記憶されているが、リセットされる。これに対して、第３のカウンタ７３はリセットされない。
【０１２８】
したがって、第３のカウンタ７４のカウント値は、前記したステップＳ２以降の動作によるテストを繰り返す過程で、テスト回数分の第２のカウンタ７２のカウント値の和、つまり、各書き込み単位でテストを始めた時から書き込みが完了した時までの書き込み回数を２進数で表した累積値を示す。
【０１２９】
テストを終了すると、前記各カウンタ７１、７２，７３のカウントアップ動作を止め、平均値回路７９により前記複数の書き込み単位でテストをした書き込み回数の平均値を算出し、この平均値に予め規定したオフセット電圧を加えた値を書き込み電圧の初期値として不揮発性記憶素子７６に書き込む。
【０１３０】
通常使用時には、不揮発性記憶素子７６に記憶されている初期値がチップ内部で自動的に、あるいは外部入力コマンドに基づいて第２のカウンタ７２（またはそれに相当するレジスタ）にロードされ、さらに、このレジスタの値（もしくはこれに既定値を加えた値）が第１のカウンタ７１にロードされた後に書き込み動作が開始される。
【０１３１】
なお、図８のフローチャートは、書き込み電圧の適正値を設定する方法の一例を示したが、消去電圧の適正値を設定する際も図８のフローチャートに準じて（書き込みと消去とを読み替えて）実施することが可能である。
【０１３２】
なお、本発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。したがって、本発明の不揮発性半導体メモリは、メモリ専用の集積回路に限らず、メモリ混載集積回路も含む。
【０１３３】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、チップ毎の書き込みまたは消去の開始電圧の適正値を、複数の書き込み単位または消去単位から得られた平均値で設定することが可能になるので、メモリの安定した動作が期待される。また、上記平均値を求める手法が大変簡易であるので、回路構成が簡単になり、メモリチップのシュリンクに効果がある。
【図面の簡単な説明】
【図１】本発明に係るＮＡＮＤ型フラッシュメモリの概略的な構成を示すブロック図。
【図２】図１のメモリのメモリセルアレイの一部の構成を示す回路図。
【図３】図１のメモリのウェハ・テスト工程を示すフローチャート。
【図４】図１のメモリにおける正常なメモリブロックのサーチのシーケンスを示すフローチャート。
【図５】図１のメモリにおけるＶｐｇｍ初期値トリミングのシーケンスを示すフローチャート。
【図６】図５のシーケンスで書き込み電圧Ｖｐｇｍがどのように変化していくかを示すフローチャート。
【図７】図１のＮＡＮＤ型フラッシュメモリにおける書き込み開始電圧（または消去開始電圧）を設定する回路の一例を示すブロック図およびその動作例を示すタイミング波形図。
【図８】図７の回路を用いて書き込み電圧（または消去電圧）の適正値を設定するテスト方法の一例を示すフローチャート。
【図９】ＮＡＮＤ型フラッシュメモリにおける読み出し／書き込み動作を説明するために関連する構成を概略的に示すブロック図。
【図１０】ＮＡＮＤ型フラッシュメモリのメモリセル（セルトランジスタ）に対するデータの書き込み動作時のバイアス関係を示す断面図。
【図１１】ＮＡＮＤ型フラッシュメモリの読み出し時のメモリセルユニットのバイアス関係を示す等価回路図。
【図１２】ＮＡＮＤ型フラッシュメモリのチップ全体に適当な書き込みバイアスを加えた場合の書き込み後のセルトランジスタの閾値のばらつきを示す分布図。
【図１３】ＮＡＮＤ型フラッシュメモリにおけるベリファイ書き込み時の書き込みバイアスの経時変化を示す図。
【図１４】ＮＡＮＤ型フラッシュメモリにおけるベリファイ書き込み時の書き込みバイアスの変化とセルトランジスタの閾値の分布を示す特性図。
【図１５】従来のＮＡＮＤ型フラッシュメモリのウェハ・テスト工程を概略的に示すフローチャート。
【符号の説明】
７１…第１のバイナリカウンタ、
７２…第２のバイナリカウンタ、
７３…第１のレジスタ、
７４…第３のバイナリカウンタ（累積値記憶回路）、
７５…第２のレジスタ、
７６…不揮発性記憶素子、
７７…書き込み電圧制御回路、
７８…書き込み制御回路、
７９…平均値回路。
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特にベリファイ書き込みおよびベリファイ消去を行なう不揮発性半導体メモリにおける書き込み電圧の初期値および消去電圧の初期値を設定する回路に関するもので、例えばＮＡＮＤ型フラッシュメモリに適用されるものである。
【０００２】
【従来の技術】
不揮発性半導体メモリの１種であるＮＡＮＤ型フラッシュメモリについては、例えば「K.Imamiya et.al.”A 130-mm2 256-Mb NAND Flash with Shallow Trench Isolation Technology”，IEEE J.Solid State Circuits, Vol.34,pp.1536-1543, Nov.1999」などの文献によって発表されている。
【０００３】
このような不揮発性半導体メモリでは、ウェハ・テストの工程において、電圧トリミングと不良セルのリダンダンシ置き換えが行われる。
【０００４】
図１５は、従来のＮＡＮＤ型フラッシュメモリのウェハ・テスト工程を概略的に示すフローチャートである。
【０００５】
各工程の動作内容は下記の通りである。
【０００６】
ＤＣテストでは、コンタクト・チェック、スタンバイ電流等のＤＣチェックを行なう。Ｖref（基準電圧）トリミングでは、まずウェハ上の各チップのＶrefをモニタし、次いでこれらをターゲット値に補正するためにトリミング値をいくらにすればよいかを計算する。
【０００７】
次に、Ｖpgm（書き込み電圧）初期値トリミングを行なう。ＮＡＮＤ型フラッシュメモリでは書き込み電圧Ｖpgmを初期値から段階的に上げてゆくIncremental Step Pulse Programming Scheme を採用している。この方法については、例えば「K.D.Suh et.al.，"A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme"，ISSCC Digest of Technical Papers, pp.128-129, Feb.1995」に記載されている。
【０００８】
この書き込み方法では、書き込み時間（もしくは書き込みループ回数）が所定の時間（回数）内に収まるようにするために、Ｖpgmの初期値を最適化する必要がある。そのためにはまず、メモリセルアレイ内から書き込み消去のできるブロック（グッド・ブロック）を見つける必要がある。なぜならこの段階では未だ不良セルのリダンダンシ置き換えがなされていないからである。
【０００９】
グッド・ブロックが見つかったら、Ｖpgmの初期値を変えつつそのブロックに書き込みを行い、最適値を決定する。
【００１０】
続いて電圧トリミング用フューズ・カットを行なう。この工程では、ウェハをレーザー・ブロー装置に移し、上記Ｖrefトリミング、Ｖpgm初期値トリミングで決定したトリミング値に応じてフューズ・カットする。
【００１１】
続いて不良カラム・ロウ検出を行なう。ここでは、リダンダシン置き換えのためにメモリセルアレイに数通りのデータパターンを書き込み、不良カラム・ロウを検出する。
【００１２】
次に、リダンダシン用フューズ・カットを行なう。ここでは、ウェハを再度レーザー・ブロー装置に移し、リダンダンシ置き換えのフューズ・カットをする。
【００１３】
なお、このフローチャートにおいて、不良カラム・ロウ検出の前に電圧トリミング用のフューズ・カットを行なうのは、Ｖpgm等の内部生成電圧がずれた状態で不良カラム・ロウ検出を行なうと不良が見つけられない可能性があるためである。
【００１４】
上記のようなウェハ・テスト工程のテスト時間は、チップのコストに反映される。したがってチップコストを削減するには、必要なウェハ・テストを行ないつつテスト時間を極力短縮することが必要である。
【００１５】
上述したウェハ・テストの工程で、テスト時間を長くする要因の１つは、フューズ・カット工程の存在である。レーザー・ブローによりフューズ・カットを行なうためには、ウェハをテスタから取り出してレーザー・ブロー装置に移す必要があり、ここで時間のオーバーヘッドが生じる。上記ウェハ・テスト工程では特に、フューズ・カットを２回に分けて行なう必要があるためオーバーヘッドがより顕著なものとなっている。
【００１６】
上記フューズ・カット工程分の時間を削減するための方法が、本願出願人による特開2001-176290（特願平11-351396号）の「不揮発性半導体装置」で述べられている。
【００１７】
また、本願出願人は、特開2002-117699（特願2000-303854）の「半導体装置及びそのテスト方法」により、不揮発性半導体メモリにおける書き込み電圧／消去電圧のトリミング値やリダンダンシの情報をメモリセルアレイ内に記憶させ、メモリに電源を投入した時点でメモリセルアレイ内から上記情報を取り出して所定のレジスタに格納することにより、メモリの通常の動作状態では上記レジスタに電圧のトリミング値やリダンダンシの情報が格納されるようにすることを提案した。
【００１８】
ところで、従来のＮＡＮＤ型フラッシュメモリにおいては、チップ毎にテストを行った結果で書き込みまたは消去の初期電圧を決定しており、それに伴う問題点を以下で詳細に説明する。
【００１９】
図９は、ＮＡＮＤ型フラッシュメモリにおける読み出し／書き込み動作を説明するために関連する構成を概略的に示している。
【００２０】
図９において、メモリセルアレイ１１は、電気的書き替えが可能な不揮発性のメモリセルが複数直列に接続されてなるＮＡＮＤセルユニットが、カラム、ロウ方向にマトリクス状に配列して構成されている。上記各メモリセルは、コントロールゲートとフローティングゲートとが積層されたスタックトゲート型のＭＯＳトランジスタ構造を有している。
【００２１】
ここで、メモリセルアレイ１１は、他とは絶縁分離されたウェル領域上に形成されており、メモリセルアレイ１１内のメモリセルのデータを消去する際は、消去動作を複数ステップに分けて各ステップ毎に上記ウェル領域に与える消去電圧を初期電圧から一定電圧ずつ上げてゆくような消去方法が採られる。
【００２２】
上記メモリセルアレイ１１には、互いに交差するようにそれぞれ複数本のワード線及びビット線が設けられており、複数本のワード線はロウデコーダ１２のデコード出力によって選択的に駆動される。
【００２３】
データの読み出し時には、メモリセルアレイ１１内のメモリセルから読み出された信号が、ビット線を介してページバッファ１３に供給されてセンスされた後、カラム単位で選択されて外部に出力される。
【００２４】
データの書き込み時には、外部から供給される書き込みデータに応じた電圧がページバッファ１３を介してビット線ＢＬに供給され、選択メモリセルにデータが書き込まれる。
【００２５】
前記メモリセルアレイ１１のワード線は複数のＮＡＮＤセルユニットで共通に接続されており、この複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成しており、複数のセルブロックがビット線を共通にして配置されている。
【００２６】
１つのワード線により選択されるメモリセルの範囲は１ページと呼ばれ、データの書き込み動作は、１ページ単位で一括して行われる。例えば５１２バイト分あるデータレジスタに保持された書き込みデータがビット線を通して一括して書き込まれる。
【００２７】
図１０（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリのメモリセル（セルトランジスタ）に対するデータの書き込み動作時のバイアス関係を示している。
【００２８】
図１０（ａ）に示すように、書き込みデータが“０”の場合は、セルトランジスタのウェル領域に書き込みバイアス（本例では0V）を加える。このように書き込みバイアスを加えられたセルトランジスタは、電子がフローティングゲートに注入され、その閾値が正側にシフトし、書き込みが行われる。
【００２９】
図１０（ｂ）に示すように、書き込みデータが“１”の場合は、セルトランジスタのウェル領域に書き込みバイアスを加えないでフローティング状態にする。このように書き込みバイアスを加えられないセルトランジスタは、電子がフローティングゲートに注入されないので、その閾値は低いままで変化しない（書き込みが行われない）。
【００３０】
図１１は、ＮＡＮＤ型フラッシュメモリの読み出し時のメモリセルユニットのバイアス関係を示す。
【００３１】
選択ワード線（本例ではＷＬ１４）には0Vの電圧が印加され、非選択ワード線（本例では、ＷＬ０〜ＷＬ１３、ＷＬ１５）、ビット線（ＢＬ）側の選択ゲートトランジスタおよび共通ソース線（ＳＬ）側の選択ゲートトランジスタの各ゲート線ＳＧＤ，ＳＧＳには読み出し電圧Ｖreadが印加される。この場合、非選択ワード線（本例では、ＷＬ０〜ＷＬ１３、ＷＬ１５）に読み出し電圧Ｖreadが印加されるセルトランジスタおよびゲート線に読み出し電圧Ｖreadが印加される選択ゲートトランジスタは、オン状態になる必要がある。
【００３２】
そのためには、データ“０”の状態（書き込まれた状態）のセルトランジスタの閾値は、選択ワード線電圧(0V)と非選択ワード線電圧(Ｖread)の間にマージンをもって収まる必要がある。しかし、セルトランジスタの書き込み特性は、ロット毎、ウェハ毎、チップ毎、さらには同一チップ内のセル毎にばらつく。
【００３３】
図１２は、ＮＡＮＤ型フラッシュメモリのチップ全体に適当な書き込みバイアスを加えた場合の書き込み後のセルトランジスタの閾値のばらつきを示している。ここでは、書き込み後のセルトランジスタの閾値が0VとＶreadの間にマージンを持って収まらない様子が分かる。
【００３４】
この対策として、メモリの書き込みは書き込み動作とベリファイ動作を繰り返し行ってベリファイがパスするまで行なうベリファイ書き込みという手法を用いて書き込み後の閾値のばらつきを小さく抑えている。
【００３５】
図１３および図１４は、ＮＡＮＤ型フラッシュメモリにおけるベリファイ書き込み時の書き込みバイアスの変化を示す。
【００３６】
ベリファイ書き込みは、図１３に示すように、書き込みおよびベリファイを繰り返す過程で書き込み毎に書き込みバイアス（ワード線電圧）を弱いものから強いものに徐々に変化させ、図１４に示すように、ベリファイ電圧よりも高く書き込みが行われたセルに対しては、次回の書き込みでは書き込みバイアスを加えないという手法である。
【００３７】
上記したようなベリファイ書き込みを不揮発性メモリのテストで行なう際、十分に低い書き込みバイアスから書き込みを始めれば書き込み後の閾値分布は狭くなるが、あまり低い書き込みバイアスから書き込みを始めると、書き込みの繰り返し回数が多くなり、書き込みのパフォーマンスが悪くなってしまう。
【００３８】
上記したようなベリファイ書き込みを始める電圧（初期値）を設定する際、メモリセルの書き込み特性は前記したようにチップ毎に特徴を持つので、チップ毎、または、それよりも細かい単位で、ターゲットとする書き込み回数で書き込みが終了するように書き込み電圧の初期値を設定する必要がある。
【００３９】
【発明が解決しようとする課題】
しかし、従来は、ベリファイ書き込みまたはベリファイ消去の初期電圧は、１つの書き込み単位または消去単位のテストを行った結果で決定されており、典型的な書き込み特性または消去特性を示すメモリセル群から取得されたとは限らず、この初期電圧のトリミング値が適正でないものになってしまうおそれがあるという問題があった。
【００４０】
本発明は上記の問題点を解決すべくなされたもので、複数の書き込みまたは消去単位で従来例と同様のテストを自動的に行い、この結果の平均値をトリミングデータ決定の基準とすることにより、より適正なトリミングデータを得ることができ、書き込みもしくは消去電圧の最適値をウェハ・テスト工程における自動的なテストにより自動的に選択し得る不揮発性半導体メモリを提供することを目的とする。
【００４１】
【課題を解決するための手段】
本発明の第１の不揮発性半導体メモリは、不揮発性のメモリセルアレイと、前記メモリセルアレイ内の１つの書き込み単位に対する書き込みおよびベリファイを繰り返して前記書き込み単位に対するベリファイ書き込みを完了する書き込み回路と、前記書き込み回路により繰り返し行われる書き込みの各ステップで書き込み電圧を変化させる書き込み電圧制御回路とをメモリチップに具備し、前記書き込み電圧制御回路は、書き込み電圧の初期値が設定された後、前記ベリファイの結果がフェイルする毎に供給される第１のクロック信号をカウントし、出力データを前記ベリファイ書き込みの各ステップにおける書き込み電圧のデータとして前記書き込み回路に供給する第１のバイナリカウンタと、ターゲットとなる書き込み単位に対する前記書き込みおよびベリファイの繰り返し回数を設定するためのデータを保持する第１のレジスタと、第１のタイミングでリセットされ、前記ターゲットとなる書き込み単位に対するベリファイ書き込みを前記第１のレジスタに設定された回数繰り返しても前記ベリファイ書き込みの結果がフェイルの場合に供給される第２のクロック信号をカウントし、出力データを前記第１のバイナリカウンタに書き込み電圧の初期値として供給する第２のバイナリカウンタと、前記メモリチップの書き込み開始電圧の適正値を求めるテストをいくつの書き込み単位で実施したかを記憶する第２のレジスタと、第２のタイミングでリセットされ、前記第２のクロック信号をカウントすることにより、前記第２のレジスタにより指定された回数に対応する複数の書き込み単位に対して前記ベリファイ書き込みを行った結果として得られる前記第２のバイナリカウンタの内容の累積値に相当する値を記憶する第３のバイナリカウンタからなる累積値記憶回路と、前記累積値記憶回路の記憶内容を前記第２のレジスタの記憶内容にしたがって平均化した値にオフセット電圧を加えて、前記メモリチップの書き込み開始電圧の適正値として記憶する不揮発性記憶素子とを具備することを特徴とする。
【００４２】
本発明の第２の不揮発性半導体メモリは、不揮発性のメモリセルアレイと、前記メモリセルアレイ内の１つの消去単位に対する消去およびベリファイを繰り返して前記消去単位に対するベリファイ消去を完了する消去回路と、前記消去回路により繰り返し行われる消去の各ステップで消去電圧を変化させる消去電圧制御回路とをメモリチップに具備し、前記消去電圧制御回路は、消去電圧の初期値が設定された後、前記ベリファイの結果がフェイルする毎に供給される第１のクロック信号をカウントし、出力データを前記ベリファイ消去の各ステップにおける消去電圧のデータとして前記消去回路に供給する第１のバイナリカウンタと、ターゲットとなる消去単位に対する前記ベリファイ消去の繰り返し回数を設定するためのデータを保持する第１のレジスタと、第１のタイミングでリセットされ、前記ターゲットとなる消去単位に対するベリファイ消去を前記第１のレジスタに設定された回数繰り返しても前記ベリファイ消去の結果がフェイルの場合に供給される第２のクロック信号をカウントし、出力データを前記第１のバイナリカウンタに消去電圧の初期値として供給する第２のバイナリカウンタと、前記メモリチップの消去開始電圧の適正値を求めるテストをいくつの消去単位で実施したかを記憶する第２のレジスタと、第２のタイミングでリセットされ、前記第２のクロック信号をカウントすることにより、前記第２のレジスタにより指定された回数に対応する複数の消去単位に対して前記ベリファイ消去を行った結果として得られる前記第２のバイナリカウンタの内容の累積値に相当する値を記憶する第３のバイナリカウンタからなる累積値記憶回路と、前記累積値記憶回路の記憶内容を前記第２のレジスタの記憶内容にしたがって平均化した値にオフセット電圧を加えて、前記メモリチップの消去開始電圧の適正値として記憶する不揮発性記憶素子とを具備することを特徴とする。
【００４５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４６】
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの概略的な構成を示すブロック図である。
【００４７】
図１において、メモリセルアレイ（Memory Cell Array）１１は、電気的書き替えが可能な不揮発性メモリセルがカラム、ロウ方向にマトリクス状に配列して構成されている。上記各メモリセルは、コントロールゲートとフローティングゲートとが積層されたスタックトゲート型のＭＯＳトランジスタ構造を有している。
【００４８】
上記メモリセルアレイ１１は、他とは絶縁分離されたウェル領域上に形成されており、メモリセルアレイ１１内のメモリセルのデータを消去する際は、消去動作を複数ステップに分けて各ステップ毎に上記ウェル領域に与える消去電圧を初期電圧から一定電圧ずつ上げてゆくような消去方法が採られる。
【００４９】
また、メモリセルアレイ１１には、不良セルを置き換えるためのリダンダシカラムが設けられており、さらに、初期設定データを格納するための初期設定データ領域（図示せず）が設定されている。
【００５０】
そして、メモリセルアレイ１１には、互いに交差するようにそれぞれ複数本のワード線及びビット線が設けられており、複数本のワード線はロウデコーダ（Row Decoder）１２のデコード出力によって選択的に駆動される。
【００５１】
データの読み出し時には、メモリセルアレイ１１内のメモリセルから読み出された信号がビット線を介してページバッファ（Page Buffer）１３に供給され、ここでセンスされる。ページバッファ１３でセンスされたデータは、カラムゲート回路（Column Gate）１４によってカラム単位で選択されてＩ／Ｏバス（I/O Bus）１５に供給され、さらにＩ／Ｏバッファ（I/O Buffer）１６から外部に出力される。
【００５２】
データの書き込み時には、外部から供給される書き込みデータがＩ／Ｏバッファ１６〜Ｉ／Ｏバス１５〜カラムゲート回路１４に供給され、さらに、ページバッファ１３を介した書き込みデータに応じた電圧がビット線に供給され、選択メモリセルにデータが書き込まれる。
【００５３】
また、Ｉ／Ｏバッファ１６には、データ書き込み時には書き込みデータが供給される他に、メモリセルを選択するためのアドレスやメモリの動作を制御するためのコマンドがチップ外部から供給される。
【００５４】
そして、アドレスはアドレスバッファ（Address Buffer）１７に取り込まれ、コマンドはコマンドバッファ（Command Buffer）１８に取り込まれる。アドレスバッファ１７に取り込まれたアドレスのうち、ロウアドレスはロウデコーダ１２に、カラムアドレスはカラムゲート回路１４に供給される。
【００５５】
不良カラムアドレスレジスタ（Bad Column Add. Register）１９は、メモリセル１１に不良カラムが発生している場合にリダンダンシ置き換えをすべき不良カラムに対応した不良カラムアドレスを格納するために設けられている。
【００５６】
なお、この実施の形態におけるメモリでは、ブロック・リダンダンシは設けないが、その代わりに不良ブロックを検出してフラグを立て、ユーザに不良ブロック・アドレスが判るようにしている。不良ブロックのフラグ情報はロウデコーダ１２内のラッチに記憶される。この不良カラムアドレスレジスタ１９は上記Ｉ／Ｏバス１５に接続されている。
【００５７】
内部電圧生成回路（Voltage Generator）２０は、チップ内部で使用される各種電圧を生成するものであり、この電圧には例えばＶref（基準電圧）、Ｖpgm（書き込み電圧）、内部降圧電圧（Ｖdd）、消去電圧（Ｖerase）、非選択セルのワード線に供給される非選択セルワード線電圧（Ｖread）などがある。内部電圧生成回路２０で生成された各種電圧はロウデコーダ１２などに供給される。
【００５８】
トリミングデータレジスタ（Trim. Data Register）２１は、上記内部電圧生成回路２０で上記各種電圧を生成する際に使用される調整用データ（トリミングデータ）を格納する。
【００５９】
タイマー回路（Timer）２２は、チップ内部で使用される各種タイミングパルスを生成する。
【００６０】
トリミングデータレジスタ（Trim. Data Register）２３は、上記タイマー回路２２で上記各種タイミングパルスを生成する際に使用される調整用データ（トリミングデータ）を格納する。
【００６１】
上記トリミングデータレジスタ２１、２３は、従来技術におけるフューズの役割をする。即ち、電源投入時に、メモリセルアレイ１１内の後述する初期設定データ領域からレジスタに格納すべきデータが読み出され、１／Ｏバス１５を介して各レジスタ２１、２３に順次格納される。
【００６２】
Ｉ／Ｏ制御回路（I/O Control）２４は、外部から供給されるチップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥなどの各種制御信号を取り込む。
【００６３】
このＩ／Ｏ制御回路２４に取り込まれた制御信号及び前記コマンドバッファ１８に取り込まれたコマンドは制御回路（Control Logic）２５に供給される。
【００６４】
この制御回路２５は、Ｉ／Ｏ制御回路２４からの制御信号及びコマンドをデコードした結果に基づいてチップ内部の各回路の動作を制御（データ書き込み、データ消去のシーケンス制御を含む）する。この制御回路２５内には制御用のデータを格納するための各種レジスタが設けられている。また、制御回路２５は外部回路に対して、チップがアクセス可能である否かの状態を示すレディー／ビジー信号（Ｒ／Ｂｎ）を出力する機能を有している。
【００６５】
上記制御回路２５は、データ書き込み時には、選択されたメモリセルでの書き込み動作、書き込み状態を確認するためのベリファイ動作を行い、書き込み不十分のメモリセルには再度書き込みを行なうという一連の制御を行なう。そして、データ消去時には、選択されたブロックでの消去動作、消去状態を確認するためのベリファイ動作を行い、消去不十分の場合には再度消去を行なうという一連の制御を行なう。
【００６６】
図２は、図１中のメモリセルアレイ１１の一部の等価回路を示す。
【００６７】
メモリセルアレイは、電気的書き換え可能な不揮発性のメモリセルをマトリクス配列して構成される。メモリセルは、例えばｐ型シリコン基板の素子分離絶縁膜により区画された素子形成領域に、トンネル絶縁膜を介して浮遊ゲートが形成され、浮遊ゲート上にゲート間絶縁膜を介して制御ゲートが積層されたスタックトゲート型のＭＯＳトランジスタ（セルトランジスタ）を有する。
【００６８】
この例では、メモリセルアレイは、１６個のセルトランジスタが直列接続されたＮＡＮＤセルユニットと選択ゲートトランジスタがマトリクス状に多数配置されている。
【００６９】
この場合、各セルトランジスタのソース、ドレイン拡散層は、ＮＡＮＤセルユニット内の隣接するセルトランジスタ同士で共有されている。そして、ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＬに接続される。
【００７０】
前記１６個のセルトランジスタの制御ゲートは、それぞれ一方向に連続的に配設されてワード線ＷＬ０〜ＷＬ１５となる。選択ゲートトランジスタＳ１，Ｓ２のゲート電極は、セルトランジスタと同様の積層ゲート構造を有する。この場合、積層ゲート電極がワード線ＷＬと同じ方向に連続的に配設されており、浮遊ゲート分離は行われず、選択ゲート線ＳＧＤ，ＳＧＳとなる。セルアレイ上は層間絶縁膜で覆われ、その上にビット線（ＢＬ）が形成される。
【００７１】
この様なメモリセルアレイ１の複数のセルブロックＢ０、Ｂ１、…、Ｂｎうち、適当なセルブロックの一つ或いは複数個、例えばセルブロックＢｎが初期設定データを記憶するための初期設定データ領域として使用される。
【００７２】
この初期設定データ領域は、ビット線ＢＬ及びワード線ＷＬの選択駆動により、データの書き込み、消去及び読み出しが可能ではあるが、ＥＥＰＲＯＭの通常の動作においては外部からはアクセスされない。したがって、データの一括消去あるいはブロック単位の消去の際にも、この初期設定データ領域は消去条件に設定されないので初期設定データ領域内のデータは消去されない。
【００７３】
前記１６個のセルトランジスタのワード線ＷＬ０〜ＷＬ１５は複数のＮＡＮＤセルユニットで共通に接続されており、この複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成している。そして、複数のセルブロックＢ０、Ｂ１、…、Ｂｎがビット線ＢＬを共通にして配置されている。
【００７４】
１つのワード線ＷＬにより選択されるメモリセルの範囲は１ページと呼ばれ、データの書き込み動作は、１ページ単位で一括して行われる。例えば、512 バイト分あるデータレジスタに保持された書き込みデータがビット線を通し一括して書き込まれる。
【００７５】
図３は、上記ＮＡＮＤ型フラッシュメモリのウェハ・テスト時における各工程を示すフローチャートである。
【００７６】
次に、図３のフローチャートを参照してウェハ・テストの工程を説明する。
【００７７】
（１）ＤＣテスト（DC Test）
まず、ＤＣテストを行なう。この部分は自動テスト化できないが、トータルのテスト時間に占める割合は小さいので、テスト時間への影響は少ない。
【００７８】
（２）デフォルト・リセット（Default Reset）
全レジスタをデフォルト状態（初期状態）にセットする。トリミングデータレジスタ２１、２３に対しては、各レジスタの中身がデフォルトのトリミング値となるようリセットする。一方、不良カラムアドレスレジスタ１９と前記不良ブロック・フラグに関しては、不良カラムおよび不良ブロックがない状態にリセットする。
【００７９】
（３）タイマー及び電圧トリミング（Timer & Voltage Trimming）
タイマー回路２２で生成するパルス信号のパルス幅のトリミング及び内部電圧生成回路２０で生成する電圧の値のトリミングを行なう。ここでトリミングする電圧は、基準電圧Ｖref、内部降圧電圧Ｖdd並びに非選択セルワード線電圧Ｖreadの３つである。
【００８０】
（４）不良カラム検出及び置き換え（Bad Col. Detection & Repair）
従来は正常なメモリブロック（Good Block）を検出してＶpgmの初期値のトリミングを行なった後に不良カラム検出を実施していた。しかし、不良カラムが存在するとチップ内に正常なメモリブロックが存在しないという事態が起こり得る。なぜなら、正常なメモリブロックかどうかは書き込み消去を行なって一括検知をパスするかどうかで判定するが、不良カラムがあると一括検知で常にフェイル（Fail）となるからである。
【００８１】
そこで、この実施の形態のメモリでは、不良カラム検出と置き換えを行なった後、正常なメモリブロックの調査（Good Block Search）を行い、Ｖpgmの初期値のトリミング（Vpgm Initial Value Trimming）を実施する。
【００８２】
Ｖpgmの初期値のトリミングを行なう前に不良カラム検出と置き換えを行なうには、書き込み消去せずに不良カラムを検出する必要がある。そこで、ビット線のリークチェックやオープンチェック等を行って不良カラムを検出する。逆に言えば、このような手法で不良カラムが検出できるので、不良カラム検出の工程をＶpgmの初期値のトリミング工程の前に持ってくることが可能となる。
【００８３】
（５）正常なメモリブロックのサーチ（Good Block Search）
Ｖpgmの初期値を決定するための書き込み動作は、書き込み消去のできるブロックで行なう必要がある。そこで、正常なメモリブロックのサーチを行なう。
【００８４】
図４は、上記正常なメモリブロックのサーチ工程のシーケンスを示すフローチャートである。
【００８５】
まず、適当な初期ブロック・アドレスを入力する（Input Initial Block Address）。初期ブロック・アドレスは先頭ブロック・アドレスでなくてもよい。次にブロック消去コマンドを入力し、このブロックを消去する（Block Erase）。
【００８６】
消去動作に引き続いて、消去ベリファイ（一括検知で全て“１”状態になっていることをチェックする）が行なわれ、その結果を図１の中の制御回路２５などに設けられている第１のステータスレジスタに格納する。
【００８７】
次に、マニュアルプログラム（Manual Program）コマンドを入力し、選択されているページに対し全て“０”書き込みを行なう。このマニュアルプログラムでは書き込みループ回数を１回とし、Ｖpgmは最大値もしくはそれに近い値にする。プログラム後はベリファイ動作を行い、その結果を同じく制御回路２５などに設けられている第２のステータスレジスタに格納する（Manual All “０” Program (Vpgm fix））。
【００８８】
続いて、アドレスレジスタコントロールコマンドを入力する（Input Address Register Control Command）。これにより、上記第１、第２のステータスレジスタの内容のいずれか１つもしくは両方がフェイル（Fail）であればブロック・アドレスがインクリメントされる。両方のステータスレジスタの内容がパス（Pass）であればそのアドレスに留まる。
【００８９】
なお、上記のように第１、第２のステータスレジスタの内容を見る代わりに、パス／フェイル結果を累積して記憶するような１つのステータスレジスタを用いて上記操作を行ってもよい。即ち、直前の消去もしくは書き込みベリファイの結果がパスであればレジスタのデータを変えず、フェイルであればレジスタの状態を強制的に第１の信号状態にするようなステータスレジスタを設け、このレジスタデータがフェイルである場合にブロック・アドレスをインクリメントさせるようにする。最初にこのステータスレジスタをパス状態にしておいてから、消去・書き込みを行なえば、消去もしくは書き込みのいずれかがフェイルのとき、このレジスタはフェイル状態になる。従って、１つのステータスレジスタにより上記と同様の機能を実現することができる。
【００９０】
ブロック消去からアドレスレジスタコントロールコマンド入力までのシーケンスを、所定の回数繰り返す。この結果、シーケンスが終了した時点ではブロック・アドレスのバッファに各々のチップの正常なメモリブロック（Good Block）のアドレスが入っていることになる。この操作はタイマー・トリミングや電圧トリミングの場合と同様、完全並列動作が可能である。アドレスレジスタコントロールコマンドの役割は、タイマー・トリミングや電圧トリミングにおけるレジスタコントロールコマンドの役割に相当している。
【００９１】
（６）Ｖpgm初期値トリミング（Vpgm Initial Value Trimming）
図５は、上記Ｖpgm初期値トリミングのシーケンスを示すフローチャートである。
【００９２】
最初に、Ｖpgmの初期値を格納するレジスタをリセットする（Vpgm ini Register Reset）。このレジスタは、カウンタの機能を有しており、制御回路からインクリメント信号が発せられるとレジスタ内のデータをインクリメントする。
【００９３】
次に、所望のプログラムループ数を入力し、所定のレジスタに格納する（Program Loop # Input）。この状態で自動プログラム（Auto Program）を実行すると、入力されたループ回数分Ｖpgmがステップアップされる。プログラム後のパス／フェイル（Pass/Fail）情報は前記第２のステータスレジスタに格納する。
【００９４】
この段階でレジスタコントロールコマンドを入力すると（Input Register Control Command）、プログラムステータスがフェイル（Fail）であればＶpgmの初期値のレジスタ値がインクリメントされ、パス（Pass）であればそのレジスタ状態が保持される。従って、この自動プログラムとレジスタコントロールの組を所定回数分繰り返した後は、Ｖpgmの初期値のレジスタに所望のプログラムループ数で書き込みが終了するようなＶpgmの初期値が入力されていることになる。
【００９５】
図６は、上記のシーケンスで書き込み電圧Ｖpgmがどのように変化していくかを示したフローチャートである。ここでは、プログラムループ数は５回に設定されている。
【００９６】
第１回目の書き込みシーケンス（Sequence）ではＶpgmの初期値は最小の値に設定されている。ここからＶpgmの値が４回ステップアップ（Step Up）し、その後ステータスが判定される。ステータスがフェイル（Status Fail）の間はＶpgmの初期値がインクリメントされ続け、ステータスがパス（Status Pass）となったらＶpgmの初期値はその状態を保つ。従って、所定回数このシーケンスを繰り返した後は、Ｖpgmの初期値がそのチップに応じた最適値に設定されていることになる。
【００９７】
なお、プログラム時は非選択ワード線電圧Ｖpassもステップアップする。このＶpassの初期値は、Ｖpgmの初期値に連動して変わるよう設定しておけばよい。
【００９８】
また、ここでは、Ｖpgmの初期値の最適化の方法のみを説明したが、必要であれば消去電圧Ｖeraseの初期値も同様の方法で最適化できる。
【００９９】
再び、図３のフローチャートに戻ってウェハ・テスト工程を説明する。
【０１００】
（７）不良メモリブロック検出（Bad Block Detection）
ＮＡＮＤ型フラッシュメモリではブロック不良に対してはフラグＦｌａｇ（Bad Block Flag）を立て、リダンダンシ置き換えは行なわない。
【０１０１】
（８）オプション・セット（Option Set）
これまでの操作で、メモリセルアレイ１１の初期設定データ領域に格納するデータのうち、各種トリミングやセルアレイ部の不良に関する情報は確定したことになる。初期設定データ領域にはこの他、チップのオプション（Option）に関する情報、例えばチップを多値品として使うか２値品として使うかなどの情報が書き込まれる。こうした情報は、この時点でテスタから各チップに入力する。入力されたデータは所定のレジスタに格納される。
【０１０２】
（９）ＲＯＭヒューズ・プログラム（ROM-Fuse Program）
ここでは、各レジスタに格納されているデータを順次ページバッファに転送し、次いで初期設定データ領域に書き込む。書き込みが終了したら電源を一旦切り、再度電源を投入する。チップ内ではパワーオンを検知して初期設定データ領域からデータが読み出され、各レジスタに順次データが転送される。これにより各種トリミングやセルアレイ部の不良に関する情報が以降のチップ動作に反映される。必要ならば、これを検証するために各種電圧、タイマーをモニタしたり、メモリセルヘの書き込み／消去／読み出し動作を行なう。
【０１０３】
（１０）パワーオフ、オン時のレジスタ状態の検証（Power Off, On Verification of Register State）
なお、上記したようなウェハ・テストのうち、（２）のデフォルト・リセットから（９）のＲＯＭヒューズ・プログラムまでの工程は、電源を投入した後に電源を切ることなく続けて行われる。
【０１０４】
次に、上記ＮＡＮＤ型フラッシュメモリにおける本発明の特徴について詳細に説明する。
【０１０５】
図７（ａ）、（ｂ）は、図１のＮＡＮＤ型フラッシュメモリにおける書き込み開始電圧を設定する回路の一例を示すブロック図およびその動作例を示すタイミング波形図である。
【０１０６】
図７（ａ）、（ｂ）において、複数のレジスタからなるＮビットのバイナリカウンタレジスタ（第１のカウンタ）７１は、初期値が設定された後、第１のクロックCLK1により２ｍずつカウントアップすることが可能であり、その出力を書き込み電圧データとして書き込み電圧制御回路７７に供給する。上記クロックCLK1は、書き込み後のベリファイ動作がフェイルする毎に供給されるものであり、上記フェイル毎に書き込み電圧データが大きくなり、再書き込みのための書き込みバイアスを増加させていくことになる。
【０１０７】
なお、上記第１のカウンタ７１は、その出力（バイナリデータ）中の２ｍの重みを有するビットに対応するステージより後段にクロックCLK1を入力することにより、２ｍずつカウントアップすることが可能になる。
【０１０８】
複数のレジスタからなるＬビットのバイナリカウンタ（第２のカウンタ）７２は、第１のタイミングでリセットされ、Ｌビットの初期値が設定された後、第２のクロックCLK2により２ｋ（ｋ＜ｍ）ずつカウントアップすることが可能であり、その出力を第１のカウンタ７１に書き込み初期電圧データとして供給する。
【０１０９】
書き込み制御回路７８は、ベリファイ書き込み動作の進行に伴って、第１のレジスタ７３の内容を参照して前記クロックCLK1、CLK2を生成するものである。
【０１１０】
第１のレジスタ７３は、テスト時にターゲットとなる書き込み単位に対する書き込みの繰り返し回数を設定するためのものであり、外部入力により設定することが可能である。
【０１１１】
ここで、前記第２のカウンタ７２のリセットタイミングは、前記ターゲットとなる書き込み単位を新たに選択した時である。
【０１１２】
第２のレジスタ７５は、書き込み電圧の適正値を求めるテストを幾つの書き込み単位で実施するか、あるいは実施したかを示すデータＥを記憶するものであり、外部からデータが入力する、または、テストの実施回数を数えるものである。
【０１１３】
さらに、前記複数の書き込み単位でテストをした結果により得られる第２のカウンタ７２の内容の累積値に相当する値を記憶する累積値記憶回路として、例えば複数のレジスタからなるバイナリカウンタ（第３のカウンタ）７４が設けられている。この第３のカウンタ７４は、前記第２のカウンタ７２とは異なる第２のタイミングでリセットされ（テスト開始時にリセットされるが、前記ターゲットとなる書き込み単位を新たに選択した時にはリセットされない）、前記クロックCLK2によりカウントアップする。
【０１１４】
平均値回路７９は、前記第３のカウンタ７４のデータＤおよび前記第２のレジスタ７５で示されるテスト回数データＥを受け、データＤ／Ｅに相当する論理処理を行って前記複数の書き込み単位でテストをした書き込み回数の平均値を算出する。この場合、テスト回数データＥがｉビットで表わされるものとすると、第３のカウンタ７４のカウント値の下位ｉビットを除いた上位ビットのデータを取り出す処理を行なう。そして、算出した平均値に予め規定したオフセット電圧を加えた値を書き込み電圧の初期値として不揮発性記憶素子７６に書き込む。
【０１１５】
なお、上記構成は、ベリファイ書き込み動作に着目して説明したが、ベリファイ消去動作に着目した場合には、書き込みを消去に置き換えればよい。
【０１１６】
図８は、図７（ａ）の回路を用いて書き込み電圧の適正値を設定するテスト方法の一例を示すフローチャートである。
【０１１７】
（ステップＳ１）
テスト時にターゲットとなる書き込み単位に対する書き込みの繰り返し回数を第１のレジスタ７３に設定した後、第３のバイナリカウンタ７４をリセットする。
【０１１８】
（ステップＳ２）
書き込みアドレスを指定して第１の書き込み単位（または消去単位）を選択し、第２のカウンタ７２をリセットする。
【０１１９】
（ステップＳ３）
書き込み開始電圧を示す第２のカウンタ７２の値を第１のカウンタ７１にロード（設定）する。
【０１２０】
（ステップＳ４）
ターゲットとなる書き込み単位のメモリセルに対する消去を行なう。
【０１２１】
（ステップＳ５）
ターゲットとなる書き込み単位のメモリセルに対して、第１のカウンタ７１に設定されている書き込み電圧での書き込みおよび書き込みベリファイを行い、ベリファイの結果がパス（書き込みが完了した）の場合はステップＳ９に進み、フェイルであった（書き込みが完了しなかった）場合はステップＳ６に進む。
【０１２２】
（ステップＳ６）
第１のクロックCLK1を生成し、第１のカウンタ７１のカウント値（書き込み電圧を示す）をインクリメントさせる。そして、第１のカウンタ７１のカウント値が第１のレジスタ７３に設定されている回数に達したか否かを判定し、達していない場合にはステップＳ５に戻り、達した場合にはステップＳ７に進む。ステップＳ５に戻った場合は、第１のカウンタ７１の新たなカウント値（それまでより高い電圧を示す）でターゲットとなる書き込み単位のメモリセルに対する書き込みおよび書き込みベリファイを行なう。つまり、書き込みベリファイの結果がパスになるまで、または、第１のレジスタ７３に設定されている回数だけ、ステップＳ５のループ動作を繰り返す。
【０１２３】
（ステップＳ７）
第２のカウンタ７２のカウント値が最大値MAX （最大書き込み開始電圧）に達しているか否かを判定し、達していない場合はステップＳ８に進み、達した場合（つまり、第２のカウンタ７２のカウント最大値MAX に達するまで前記ステップＳ５、Ｓ６の動作をだけ繰り返しても、書き込みベリファイの結果がフェイルであった場合）は、ループから抜けてステップＳ９に進む。
【０１２４】
（ステップＳ８）
第２のクロックCLK2を出力し、第２のカウンタ７２のカウント値をインクリメントさせ、かつ、第３のカウンタ７４のカウント値をインクリメントさせた後、前記ステップＳ３に戻る。ステップＳ３に戻った場合は、それまでより高い新たな開始電圧で、ステップＳ４以降の動作を行なう。
【０１２５】
（ステップＳ９）
前記ステップＳ５またはＳにおいてループから抜けると、第１の書き込み単位（または消去単位）でのテストを終了し、第２のレジスタ７５により指定されているテスト回数に達したか否かを判定し、達していない場合（No、テスト回数が不足している）にはステップＳ２に戻り、達した場合（Yes）には、テストを終了する。
【０１２６】
ステップＳ２に戻った場合は、第２の書き込み単位（または消去単位）を選択して前記したステップＳ２以降の動作によるテストに再び移り、第２のレジスタ７５で指定されたテスト回数に達するまで上記テストを繰り返す。
【０１２７】
この際、第２のカウンタ７２は、前記第１の書き込み単位における適正な書き込み開始電圧が記憶されているが、リセットされる。これに対して、第３のカウンタ７３はリセットされない。
【０１２８】
したがって、第３のカウンタ７４のカウント値は、前記したステップＳ２以降の動作によるテストを繰り返す過程で、テスト回数分の第２のカウンタ７２のカウント値の和、つまり、各書き込み単位でテストを始めた時から書き込みが完了した時までの書き込み回数を２進数で表した累積値を示す。
【０１２９】
テストを終了すると、前記各カウンタ７１、７２，７３のカウントアップ動作を止め、平均値回路７９により前記複数の書き込み単位でテストをした書き込み回数の平均値を算出し、この平均値に予め規定したオフセット電圧を加えた値を書き込み電圧の初期値として不揮発性記憶素子７６に書き込む。
【０１３０】
通常使用時には、不揮発性記憶素子７６に記憶されている初期値がチップ内部で自動的に、あるいは外部入力コマンドに基づいて第２のカウンタ７２（またはそれに相当するレジスタ）にロードされ、さらに、このレジスタの値（もしくはこれに既定値を加えた値）が第１のカウンタ７１にロードされた後に書き込み動作が開始される。
【０１３１】
なお、図８のフローチャートは、書き込み電圧の適正値を設定する方法の一例を示したが、消去電圧の適正値を設定する際も図８のフローチャートに準じて（書き込みと消去とを読み替えて）実施することが可能である。
【０１３２】
なお、本発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。したがって、本発明の不揮発性半導体メモリは、メモリ専用の集積回路に限らず、メモリ混載集積回路も含む。
【０１３３】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、チップ毎の書き込みまたは消去の開始電圧の適正値を、複数の書き込み単位または消去単位から得られた平均値で設定することが可能になるので、メモリの安定した動作が期待される。また、上記平均値を求める手法が大変簡易であるので、回路構成が簡単になり、メモリチップのシュリンクに効果がある。
【図面の簡単な説明】
【図１】本発明に係るＮＡＮＤ型フラッシュメモリの概略的な構成を示すブロック図。
【図２】図１のメモリのメモリセルアレイの一部の構成を示す回路図。
【図３】図１のメモリのウェハ・テスト工程を示すフローチャート。
【図４】図１のメモリにおける正常なメモリブロックのサーチのシーケンスを示すフローチャート。
【図５】図１のメモリにおけるＶｐｇｍ初期値トリミングのシーケンスを示すフローチャート。
【図６】図５のシーケンスで書き込み電圧Ｖｐｇｍがどのように変化していくかを示すフローチャート。
【図７】図１のＮＡＮＤ型フラッシュメモリにおける書き込み開始電圧（または消去開始電圧）を設定する回路の一例を示すブロック図およびその動作例を示すタイミング波形図。
【図８】図７の回路を用いて書き込み電圧（または消去電圧）の適正値を設定するテスト方法の一例を示すフローチャート。
【図９】ＮＡＮＤ型フラッシュメモリにおける読み出し／書き込み動作を説明するために関連する構成を概略的に示すブロック図。
【図１０】ＮＡＮＤ型フラッシュメモリのメモリセル（セルトランジスタ）に対するデータの書き込み動作時のバイアス関係を示す断面図。
【図１１】ＮＡＮＤ型フラッシュメモリの読み出し時のメモリセルユニットのバイアス関係を示す等価回路図。
【図１２】ＮＡＮＤ型フラッシュメモリのチップ全体に適当な書き込みバイアスを加えた場合の書き込み後のセルトランジスタの閾値のばらつきを示す分布図。
【図１３】ＮＡＮＤ型フラッシュメモリにおけるベリファイ書き込み時の書き込みバイアスの経時変化を示す図。
【図１４】ＮＡＮＤ型フラッシュメモリにおけるベリファイ書き込み時の書き込みバイアスの変化とセルトランジスタの閾値の分布を示す特性図。
【図１５】従来のＮＡＮＤ型フラッシュメモリのウェハ・テスト工程を概略的に示すフローチャート。
【符号の説明】
７１…第１のバイナリカウンタ、
７２…第２のバイナリカウンタ、
７３…第１のレジスタ、
７４…第３のバイナリカウンタ（累積値記憶回路）、
７５…第２のレジスタ、
７６…不揮発性記憶素子、
７７…書き込み電圧制御回路、
７８…書き込み制御回路、
７９…平均値回路。
Claims (6)
- 不揮発性のメモリセルアレイと、
前記メモリセルアレイ内の１つの書き込み単位に対する書き込みおよびベリファイを繰り返して前記書き込み単位に対するベリファイ書き込みを完了する書き込み回路と、
前記書き込み回路により繰り返し行われる書き込みの各ステップで書き込み電圧を変化させる書き込み電圧制御回路
とをメモリチップに具備し、前記書き込み電圧制御回路は、
書き込み電圧の初期値が設定された後、前記ベリファイの結果がフェイルする毎に供給される第１のクロック信号をカウントし、出力データを前記ベリファイ書き込みの各ステップにおける書き込み電圧のデータとして前記書き込み回路に供給する第１のバイナリカウンタと、
ターゲットとなる書き込み単位に対する前記書き込みおよびベリファイの繰り返し回数を設定するためのデータを保持する第１のレジスタと、
第１のタイミングでリセットされ、前記ターゲットとなる書き込み単位に対するベリファイ書き込みを前記第１のレジスタに設定された回数繰り返しても前記ベリファイ書き込みの結果がフェイルの場合に供給される第２のクロック信号をカウントし、出力データを前記第１のバイナリカウンタに書き込み電圧の初期値として供給する第２のバイナリカウンタと、
前記メモリチップの書き込み開始電圧の適正値を求めるテストをいくつの書き込み単位で実施したかを記憶する第２のレジスタと、
第２のタイミングでリセットされ、前記第２のクロック信号をカウントすることにより、前記第２のレジスタにより指定された回数に対応する複数の書き込み単位に対して前記ベリファイ書き込みを行った結果として得られる前記第２のバイナリカウンタの内容の累積値に相当する値を記憶する第３のバイナリカウンタからなる累積値記憶回路と、
前記累積値記憶回路の記憶内容を前記第２のレジスタの記憶内容にしたがって平均化した値にオフセット電圧を加えて、前記メモリチップの書き込み開始電圧の適正値として記憶する不揮発性記憶素子
とを具備することを特徴とする不揮発性半導体メモリ。 - 不揮発性のメモリセルアレイと、
前記メモリセルアレイ内の１つの消去単位に対する消去およびベリファイを繰り返して前記消去単位に対するベリファイ消去を完了する消去回路と、
前記消去回路により繰り返し行われる消去の各ステップで消去電圧を変化させる消去電圧制御回路
とをメモリチップに具備し、前記消去電圧制御回路は、
消去電圧の初期値が設定された後、前記ベリファイの結果がフェイルする毎に供給される第１のクロック信号をカウントし、出力データを前記ベリファイ消去の各ステップにおける消去電圧のデータとして前記消去回路に供給する第１のバイナリカウンタと、
ターゲットとなる消去単位に対する前記ベリファイ消去の繰り返し回数を設定するためのデータを保持する第１のレジスタと、
第１のタイミングでリセットされ、前記ターゲットとなる消去単位に対するベリファイ消去を前記第１のレジスタに設定された回数繰り返しても前記ベリファイ消去の結果がフェイルの場合に供給される第２のクロック信号をカウントし、出力データを前記第１のバイナリカウンタに消去電圧の初期値として供給する第２のバイナリカウンタと、
前記メモリチップの消去開始電圧の適正値を求めるテストをいくつの消去単位で実施したかを記憶する第２のレジスタと、
第２のタイミングでリセットされ、前記第２のクロック信号をカウントすることにより、前記第２のレジスタにより指定された回数に対応する複数の消去単位に対して前記ベリファイ消去を行った結果として得られる前記第２のバイナリカウンタの内容の累積値に相当する値を記憶する第３のバイナリカウンタからなる累積値記憶回路と、
前記累積値記憶回路の記憶内容を前記第２のレジスタの記憶内容にしたがって平均化し た値にオフセット電圧を加えて、前記メモリチップの消去開始電圧の適正値として記憶する不揮発性記憶素子
とを具備することを特徴とする不揮発性半導体メモリ。 - 前記第１のタイミングは、テスト開始時および前記ターゲットとなる単位に対するベリファイ動作を前記第１のレジスタに設定された回数だけ実行した時であり、前記第２のタイミングは、テスト開始時であることを特徴とする請求項１または２記載の不揮発性半導体メモリ。
- 前記第２のレジスタは、前記適正値を求めるテストを実施する単位数が外部入力により設定される、または、前記適正値を求めるテストを実施した単位の数をカウントすることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ。
- テスト時には、前記第２のバイナリカウンタの初期値は外部入力コマンドに基づいて設定され、当該初期値が前記第１のバイナリカウンタの初期値として設定されることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
- 通常動作時には、前記第２のバイナリカウンタの初期値は前記不揮発性記憶素子に記憶されている開始電圧に基づいて設定され、当該初期値が前記第１のバイナリカウンタの初期値として設定されることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002204442A JP3866627B2 (ja) | 2002-07-12 | 2002-07-12 | 不揮発性半導体メモリ |
| US10/617,400 US6807102B2 (en) | 2002-07-12 | 2003-07-11 | Nonvolatile semiconductor memory and its test method |
| KR10-2003-0047291A KR100500346B1 (ko) | 2002-07-12 | 2003-07-11 | 불휘발성 반도체 메모리 및 그 테스트 방법 |
| US10/919,282 US6898119B2 (en) | 2002-07-12 | 2004-08-17 | Nonvolatile semiconductor memory and its test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002204442A JP3866627B2 (ja) | 2002-07-12 | 2002-07-12 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004046985A JP2004046985A (ja) | 2004-02-12 |
| JP3866627B2 true JP3866627B2 (ja) | 2007-01-10 |
Family
ID=31710047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002204442A Expired - Lifetime JP3866627B2 (ja) | 2002-07-12 | 2002-07-12 | 不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6807102B2 (ja) |
| JP (1) | JP3866627B2 (ja) |
| KR (1) | KR100500346B1 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100635203B1 (ko) * | 2004-05-14 | 2006-10-16 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 장치 및 그 구동 방법 |
| JP4342383B2 (ja) * | 2004-06-22 | 2009-10-14 | 株式会社東芝 | 半導体記憶装置 |
| DE102005011891B3 (de) * | 2005-03-15 | 2006-09-21 | Infineon Technologies Ag | Halbleiterspeicherbauelement und Verfahren zum Prüfen von Halbleiterspeicherbauelementen mit eingeschränktem Speicherbereich (Partial-Good-Memories) |
| US7269066B2 (en) * | 2005-05-11 | 2007-09-11 | Micron Technology, Inc. | Programming memory devices |
| US7339834B2 (en) * | 2005-06-03 | 2008-03-04 | Sandisk Corporation | Starting program voltage shift with cycling of non-volatile memory |
| JP4801935B2 (ja) * | 2005-06-08 | 2011-10-26 | 株式会社東芝 | 半導体記憶装置 |
| JP2007004892A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体集積回路装置 |
| KR100712596B1 (ko) * | 2005-07-25 | 2007-04-30 | 삼성전자주식회사 | 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치 |
| KR100655442B1 (ko) * | 2005-09-01 | 2006-12-08 | 삼성전자주식회사 | 프로그램 스타트 전압을 가변시킬 수 있는 플래시 메모리장치 |
| US7580287B2 (en) | 2005-09-01 | 2009-08-25 | Micron Technology, Inc. | Program and read trim setting |
| US7313033B2 (en) * | 2005-09-28 | 2007-12-25 | Infineon Technologies Ag | Random access memory including first and second voltage sources |
| US7363556B2 (en) * | 2005-12-09 | 2008-04-22 | Advantest Corporation | Testing apparatus and testing method |
| JP4761959B2 (ja) * | 2005-12-26 | 2011-08-31 | 株式会社東芝 | 半導体集積回路装置 |
| JP4909670B2 (ja) * | 2006-01-24 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム |
| JP2008016112A (ja) | 2006-07-05 | 2008-01-24 | Toshiba Corp | 半導体記憶装置 |
| WO2008033693A2 (en) * | 2006-09-12 | 2008-03-20 | Sandisk Corporation | Non-volatile memory and method for linear estimation of initial programming voltage |
| US7606077B2 (en) * | 2006-09-12 | 2009-10-20 | Sandisk Corporation | Non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage |
| EP2062265B1 (en) * | 2006-09-12 | 2011-06-01 | Sandisk Corporation | Non-volatile memory and method for reduced erase/write cycling during trimming of initial programming voltage |
| US7606091B2 (en) * | 2006-09-12 | 2009-10-20 | Sandisk Corporation | Method for non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage |
| US7599223B2 (en) * | 2006-09-12 | 2009-10-06 | Sandisk Corporation | Non-volatile memory with linear estimation of initial programming voltage |
| US7453731B2 (en) * | 2006-09-12 | 2008-11-18 | Sandisk Corporation | Method for non-volatile memory with linear estimation of initial programming voltage |
| KR100780773B1 (ko) * | 2006-11-03 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리소자의 프로그램 시작 바이어스 설정방법 및이를 이용한 프로그램 방법 |
| KR100839489B1 (ko) * | 2006-11-22 | 2008-06-19 | 삼성전자주식회사 | 고전압 트림 테스트 방법 및 이를 이용하는 플래쉬 메모리장치 |
| JP2008217857A (ja) | 2007-02-28 | 2008-09-18 | Toshiba Corp | メモリコントローラ及び半導体装置 |
| US7804722B2 (en) * | 2007-07-25 | 2010-09-28 | Hynix Semiconductor Inc. | Voltage supply circuit and flash memory device including the same, and method of supplying operating voltage |
| KR100898673B1 (ko) * | 2007-08-08 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 동작 방법 |
| JP5032290B2 (ja) * | 2007-12-14 | 2012-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101184953B1 (ko) * | 2007-12-21 | 2012-10-02 | 램버스 인코포레이티드 | 플래시 메모리 타이밍 사전-특성화 |
| KR100960479B1 (ko) | 2007-12-24 | 2010-06-01 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 동작 방법 |
| US8116145B2 (en) * | 2008-08-29 | 2012-02-14 | Kilopass Technology, Inc. | Method and apparatus for programming auto shut-off |
| JP2010086623A (ja) * | 2008-10-01 | 2010-04-15 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP5193796B2 (ja) * | 2008-10-21 | 2013-05-08 | 株式会社東芝 | ３次元積層型不揮発性半導体メモリ |
| KR101596827B1 (ko) * | 2009-10-14 | 2016-02-23 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| JP2011258260A (ja) * | 2010-06-07 | 2011-12-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8638632B2 (en) * | 2010-09-23 | 2014-01-28 | Micron Technology, Inc. | Access line management in a memory device |
| KR101218605B1 (ko) | 2010-09-30 | 2013-01-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR101153813B1 (ko) | 2010-09-30 | 2012-06-13 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| JP5364750B2 (ja) | 2011-03-25 | 2013-12-11 | 株式会社東芝 | メモリシステム、及び不揮発性メモリデバイスの制御方法 |
| KR20130047400A (ko) * | 2011-10-31 | 2013-05-08 | 삼성전자주식회사 | 불휘발성 메모리 및 그것의 제어 방법 |
| JP5378574B1 (ja) * | 2012-06-13 | 2013-12-25 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| KR102112596B1 (ko) | 2013-03-15 | 2020-05-19 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 프로그래밍 방법 |
| JP6196199B2 (ja) * | 2014-09-12 | 2017-09-13 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP6538597B2 (ja) * | 2016-03-14 | 2019-07-03 | 東芝メモリ株式会社 | 記憶装置 |
| CN112542203A (zh) * | 2020-12-31 | 2021-03-23 | 深圳市芯天下技术有限公司 | 非易失性存储器的坏块修复方法、装置、存储介质和终端 |
| WO2024122036A1 (ja) * | 2022-12-08 | 2024-06-13 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297029A (en) * | 1991-12-19 | 1994-03-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR0169267B1 (ko) * | 1993-09-21 | 1999-02-01 | 사토 후미오 | 불휘발성 반도체 기억장치 |
| US6222779B1 (en) * | 1998-04-24 | 2001-04-24 | Kabushiki Kaisha Toshiba | Semiconductor storage device with automatic write/erase function |
| JP2001176290A (ja) | 1999-12-10 | 2001-06-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4413406B2 (ja) | 2000-10-03 | 2010-02-10 | 株式会社東芝 | 不揮発性半導体メモリ及びそのテスト方法 |
| JP3708912B2 (ja) * | 2001-09-12 | 2005-10-19 | 株式会社東芝 | 半導体集積回路装置 |
-
2002
- 2002-07-12 JP JP2002204442A patent/JP3866627B2/ja not_active Expired - Lifetime
-
2003
- 2003-07-11 US US10/617,400 patent/US6807102B2/en not_active Expired - Lifetime
- 2003-07-11 KR KR10-2003-0047291A patent/KR100500346B1/ko active IP Right Grant
-
2004
- 2004-08-17 US US10/919,282 patent/US6898119B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040066675A1 (en) | 2004-04-08 |
| KR100500346B1 (ko) | 2005-07-18 |
| KR20040007339A (ko) | 2004-01-24 |
| JP2004046985A (ja) | 2004-02-12 |
| US20050018483A1 (en) | 2005-01-27 |
| US6898119B2 (en) | 2005-05-24 |
| US6807102B2 (en) | 2004-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3866627B2 (ja) | 不揮発性半導体メモリ | |
| JP4413406B2 (ja) | 不揮発性半導体メモリ及びそのテスト方法 | |
| US8730722B2 (en) | Saving of data in cases of word-line to word-line short in memory arrays | |
| US8514630B2 (en) | Detection of word-line leakage in memory arrays: current based approach | |
| US7835190B2 (en) | Methods of erase verification for a flash memory device | |
| KR101692580B1 (ko) | 메모리 어레이들에서 절단 워드라인들의 검출 | |
| US8432732B2 (en) | Detection of word-line leakage in memory arrays | |
| US6498752B1 (en) | Three step write process used for a nonvolatile NOR type EEPROM memory | |
| US7298654B2 (en) | Non-volatile memory device and associated method of erasure | |
| JP4921953B2 (ja) | 半導体集積回路装置及び半導体記憶装置のテスト方法 | |
| US7630263B2 (en) | Exploiting a statistical distribution of the values of an electrical characteristic in a population of auxiliary memory cells for obtaining reference cells | |
| JP3720859B2 (ja) | 半導体集積回路メモリ装置 | |
| US7359243B2 (en) | Memory cell repair using fuse programming method in a flash memory device | |
| TW201312576A (zh) | 記憶體陣列中損壞字線之偵測 | |
| JP2008027511A (ja) | 半導体記憶装置およびその制御方法 | |
| JP4439539B2 (ja) | 不揮発性半導体メモリ及びそのテスト方法 | |
| JP4387547B2 (ja) | 不揮発性半導体メモリ | |
| JP2008262623A (ja) | 不揮発性半導体記憶装置 | |
| US6515910B1 (en) | Bit-by-bit Vt-correction operation for nonvolatile semiconductor one-transistor cell, nor-type flash EEPROM | |
| JP2020135903A (ja) | 半導体記憶装置、メモリシステム及び不良検出方法 | |
| JP2008004264A (ja) | 不揮発性半導体メモリ及び不揮発性半導体メモリにおける不良カラムの検出及び置き換え方法 | |
| KR0172437B1 (ko) | 칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘발성 반도체 메모리 장치 | |
| JP5538196B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060522 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061005 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3866627 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |