JP4801935B2 - 半導体記憶装置 - Google Patents
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Description
図2は、第1の実施形態に係る半導体記憶装置、具体的には例えば16値(4ビット)のデータを記憶するNANDフラッシュメモリの構成を示している。
VCG_T_2V=VCG_T_1V+DVCG_T_V+DDVCG_T_2V
:
:
VCG_T_FV=VCG_T_EV+DVCG_T_V+DDVCG_T_FV
…(1)
また、読み出し時において、例えば閾値レベル1の電圧VCG_T_1R〜閾値レベルFの電圧VCG_T_FRは、次式(2)のように、ベリファイ読み出し時の電圧からベリファイ読み出し時の電圧と読み出し時の電圧の差分を減算(負の値である差分を加算)することにより求められる。
VCG_T_2R=VCG_T_2V+DVCG_T_R+DDVCG_T_2R
:
:
VCG_T_FR=VCG_T_EV+DVCG_T_R+DDVCG_T_FR
…(2)
図1は、上記演算を行なう演算回路21を示している。この演算回路21は、図2の制御信号及び制御電圧発生回路7に設けられている。
次に、上記パラメータの設定について説明する。
図16乃至図20は、第3の実施形態を示している。
また、第2の実施形態において、パラメータの設定は、各レベル毎にトリミングを行なうことにより定めたが、これに限定されるものではなく、基準電圧発生回路31−1を用いてパラメータを設定することも可能である。
Claims (6)
- 閾値レベル1、2…n(nは自然数)により、複数ビットのデータを記憶するメモリセルと、
前記閾値レベルを発生するための複数のパラメータデータを記憶する記憶部と、
前記記憶部から読み出された前記パラメータデータを累積して、前記閾値レベルに対応する電圧を発生するための電圧データを演算する演算回路と、
前記演算回路により演算された電圧データに基づき電圧を発生する電圧発生回路を有し、
前記演算回路は、閾値レベルk(k<=n)でメモリセルからデータを読み出すとき、前記閾値レベルiからk(i<=k)までのパラメータデータを累積し、前記電圧データを発生することを特徴とする半導体記憶装置。 - 前記複数のパラメータデータは、書き込み時のベリファイ読み出し用の複数の閾値レベルの増分に対応した複数の第1のパラメータデータと、ベリファイ読み出し時の閾値レベルkに対応する電圧と読み出し時の閾値レベルkに対応する電圧の差分に対応する第2のパラメータデータを有し、
前記演算回路は、閾値レベルk(k<=n)でメモリセルからデータを読み出すとき、前記閾値レベルiからk(i<=k)までの前記第1のパラメータデータを累積し、この累積されたパラメータデータから前記第2のパラメータデータを減算することにより、閾値レベルkの読み出し時のパラメータデータを発生することを特徴とする請求項1記載の半導体記憶装置。 - 前記複数のパラメータデータは、読み出し用の複数の閾値レベルの増分に対応した複数の第3のパラメータデータと、書き込み時のベリファイ読み出し時の閾値レベルkに対応する電圧と読み出し時の閾値レベルkに対応する電圧の差分に対応する第2のパラメータデータを有し、
前記演算回路は、閾値レベルk(k<=n)でメモリセルから書き込み時のベリファイの読み出し時に、前記閾値レベルiからk(i<=k)までの前記第3のパラメータデータを累積し、この累積されたパラメータデータから前記第2のパラメータデータを加算することにより、閾値レベルkの書き込み時のベリファイ読み出し時のパラメータデータを発生することを特徴とする請求項1記載の半導体記憶装置。 - 前記演算回路は、非選択ワード線を立ち上げた後、選択ワード線を立ち上げる間に、前記パラメータデータを累積し、前記電圧データを発生することを特徴とする請求項1記載の半導体記憶装置。
- クロック信号をカウントする複数のフリップフロップ回路を有するレジスタと、
前記レジスタの出力信号をデコードするデコーダと、
前記デコーダの出力信号に応じて、出力電圧が変化される電圧発生回路と
をさらに有し、
前記電圧発生回路の出力電圧と、参照電圧とが一致した場合、前記レジスタのカウント値をパラメータとして前記レジスタに保持することを特徴とする請求項1記載の半導体記憶装置。 - 閾値レベルにより、データを記憶するメモリセルと、
第1の読み出し、又はベリファイ読み出しのための第1レベルを発生するための第1パラメータデータと、
前記第1レベルとは異なり、第2の読み出し、又はベリファイ読み出しのための第2レベルと前記第1レベルとの差分の第2パラメータデータと、
前記第1、第2パラメータデータを加算又は減算する演算回路と、
前記演算回路により演算された電圧データに基づき電圧を発生する電圧発生回路とを有し、
前記第1レベルでのメモリセルからデータを読み出し、又はベリファイ読み出しを行なう場合、前記第1パラメータデータに基づき前記電圧発生回路で電圧を発生し、前記第2レベルでメモリセルからデータを読み出し、又はベリファイ読み出しを行なう場合、前記第1レベルのパラメータデータと、前記第1レベルと前記第2レベルの差分の第2パラメータデータを前記演算回路で加算又は減算し、この加算又は減算されたデータに基づき前記電圧発生回路で電圧を発生することを特徴とする半導体記憶装置。
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