KR20060128698A

KR20060128698A - 복수의 임계 전압에 대응하는 전압들을 발생시키는 반도체기억 장치

Info

Publication number: KR20060128698A
Application number: KR1020060051397A
Authority: KR
Inventors: 노보루 시바따
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-06-08
Filing date: 2006-06-08
Publication date: 2006-12-14
Also published as: US20090073766A1; US20060279993A1; KR100796837B1; JP4801935B2; JP2006344280A; US7460402B2; US7679959B2

Abstract

메모리 셀(MC)이 임계 레벨 1, 2, ..., n (n은 자연수)을 이용하여 복수 비트의 데이터를 저장한다. 저장부(1-1)가 상기 임계 레벨들을 발생시키기 위한 복수 항목의 파라미터 데이터를 저장한다. 연산부(21)가 상기 저장부로부터 판독된 파라미터 데이터를 누산(accumulate)함으로써 상기 임계 레벨들에 대응하는 전압들을 발생시키기 위한 전압 데이터를 발생시킨다. 전압 발생 회로(31)가 상기 연산 회로에 의해 발생된 전압 데이터에 기초하여 전압을 발생시킨다. 상기 연산 회로는, 임계 레벨 k (k <= n)에서 상기 메모리 셀로부터 데이터를 판독할 때, 임계 레벨 i 내지 k (i <= k)에서의 파라미터 데이터를 누산함으로써 상기 전압 데이터를 발생시킨다.

메모리 셀, 임계 레벨, 파라미터 데이터, 전압 데이터, 전압 발생 회로, 연산 회로

Description

복수의 임계 전압에 대응하는 전압들을 발생시키는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WHICH GENERATES VOLTAGES CORRESPONDING TO A PLURALITY OF THRESHOLD VOLTAGES}

도 1은 본 발명의 제1 실시예에 따른 연산 회로의 구성을 도시한다.

도 2는 본 발명이 적용된 반도체 기억 장치의 구성을 도시한다.

도 3은 도 2의 메모리 셀 어레이 및 비트선 제어 회로의 회로도이다.

도 4a는 메모리 셀의 단면도이다.

도 4b는 선택 트랜지스터의 단면도이다.

도 5는 본 발명이 적용된 반도체 기억 장치의 단면도이다.

도 6은 도 3의 데이터 저장 회로의 회로도이다.

도 7은 메모리 셀 내의 데이터와 메모리 셀의 임계값 간의 관계를 도시한다.

도 8은 검증 판독 동작과 판독 동작에서 임계 레벨을 발생시키는 방법을 설명하는 표이다.

도 9는 검증 판독 동작에서 임계 레벨과 전압 간의 관계를 도시한다.

도 10은 판독 동작에서 임계 레벨과 전압 간의 관계를 도시한다.

도 11은 제1 실시예에 따른 전압 발생 회로의 회로도이다.

도 12는 메모리 셀들에 대한 프로그램 시퀀스를 개략적으로 설명하는 흐름도 이다.

도 13은 종래의 판독 동작과 종래의 검증 판독 동작에서 워드선과 비트선에서의 전압을 설명하는 파형도이다.

도 14는 제1 실시예에 있어서 판독 동작과 검증 판독 동작에서 워드선과 비트선에서의 전압을 설명하는 파형도이다.

도 15는 제1 실시예에서 도 1의 레지스터(22-1 내지 22-33)의 구성을 도시한다.

도 16a는 제1 실시예에서 검증 전압과 임계 레벨 간의 관계를 도시한다.

도 16b는 도 16a에 따른 그래프이다.

도 17a는 본 발명의 제3 실시예에서 기준 전압(Vref)이 변경될 때 임계 레벨의 변화를 도시하는 표이다.

도 17b는 도 17a에 따른 그래프이다.

도 18은 제3 실시예에서 NAND 셀의 기입 위치와 기준 전압(Vref) 간의 관계를 도시한다.

도 19a는 NAND 셀의 기입 위치와 임계 전압 분포 간의 관계를 도시한다.

도 19b는 제3 실시예에서 임계 전압 분포를 도시한다.

도 20은 제3 실시예에 적용된 기준 전압 발생 회로의 회로도이다.

도 21은 본 발명의 제4 실시예에 적용된 기준 전압 발생 회로의 회로도이다.

도 22는 제4 실시예에 적용된 레지스터의 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

1: 메모리 셀 어레이

1-1 : ROM 부

2 : 비트선 제어 회로

3 : 컬럼 디코더

4 : 데이터 입/출력 버퍼

5 : 데이터 입/출력 단자

6 : 워드선 제어 회로

7 : 제어 신호 및 제어 전압 발생 회로

8 : 제어 신호 입력 단자

21 : 연산 회로

31 : 전압 발생 회로

21 : 연산 회로

24, 25 : 선택기

26 : 가산기

22-1, 22-2, 22-17, 22-18, 22-33, 23-1, 23-2, 27 : 레지스터

[특허문헌 1] 일본공개특허공보 2004-192789호

본 발명은, 예를 들면, NAND 플래시 EEPROM에 관한 것으로, 특히, 단일 메모리 셀에 다치 데이터를 저장할 수 있는 반도체 기억 장치에 관한 것이다.

단일 메모리 셀에 다치 데이터를 저장하는 NAND 플래시 EEPROM은 다치 데이터에 대응하는 복수의 전압을 필요로 한다. 구체적으로, 데이터 기입 시에는, NAND 플래시 EEPROM은 기입 데이터를 검증하기 위한 복수의 검증 전압을 필요로 한다. 데이터 판독 시에는, 판독 데이터에 대응하는 복수의 판독 전압을 필요로 한다(예를 들면, 특허문헌 1 참조).

다치 메모리에서, 개개의 임계 레벨들에 대응하는 전압들은 개개의 칩들의 성능에 따라서 변경된다. 즉, 제조 공정의 변동이 개개의 칩들의 특성을 다르게 하여, 개개의 임계 레벨들에 대응하는 전압들의 변동을 야기한다. 또한, 검증 전압 및 판독 전압을 발생시키는 전압 발생 회로도 제조 공정의 변동에 의해 영향을 받는다. 이러한 단점을 극복하기 위해, 전압 발생 회로는 메모리 셀의 특성에 따라서 필요한 전압을 발생시킬 수 있도록 트리밍 회로를 구비하여, 정확한 전압을 발생시키는 것을 가능케 한다.

종래의 다치 메모리에서, 검증 전압 및 판독 전압은, 예를 들면, 다이 소트 테스트(die sort test) 시에 설정된다. 전압을 발생시키기 위한 복수 항목의 트리밍 데이터(전압 데이터)가 칩 내의 전기 퓨즈로서 EEPROM에 저장된다. EEPROM에 저장된 데이터는 칩에 대한 전원이 온 될 때 판독된다. 그 데이터에 따라서, 전압 발생 회로의 트리밍 회로를 구성하는 저항값들이 설정된다.

일반적으로 저항 및 그 저항의 값을 변화시키는 스위치를 갖는 트리밍 회로 는 스위치를 전환(change over)되게 함으로써, 출력 전압을 변화시킨다. 스위치를 전환되게 하는 신호는 트리밍 데이터를 디코드함으로써 발생된다. 트리밍 회로에서는, 출력 전압의 변동이 작을수록, 출력 전압(또는 임계 레벨)의 정확도가 더욱 향상된다. 그러나, 출력 전압의 정확도를 향상시키는 결과로, 트리밍 데이터 항목의 개수가 증가하는 경향이 있다. 상술한 바와 같이, 트리밍 데이터는 전기 퓨즈로서 작용하는 EEPROM 셀들에 저장되고 레지스터들에 유지된다. 그러므로, 트리밍 데이터의 증가는 EEPROM 셀의 개수 및 레지스터의 개수의 증가로 이어진다.

예를 들면, 단일 메모리 셀에 8치 데이터가 저장될 경우, 임계 레벨 0 내지 임계 레벨 7이 필요하다. 메모리 셀에 8치 임계 레벨들이 기입될 경우, 8개의 검증 전압이 필요하다. 예를 들면, 임계 레벨 7에 대한 검증 전압이 4.55V인 경우, 만일 전압 트리밍 범위가 +40% 내지 -40%라면, 전압은 2.73V 내지 6.37V의 범위에 있다. 전압이 50mV의 간격으로 트리밍될 경우, 트리밍 데이터로서 73개의 파라미터가 필요하다.

또한, 메모리 셀에 저장된 8치 임계 레벨들을 판독하기 위해, 8개의 판독 전압이 필요하다. 예를 들어, 하나의 판독 전압이 트리밍될 경우, 트리밍 데이터로서 65개의 파라미터가 필요하다.

상술한 바와 같이, 단일 메모리에 저장되는 데이터 항목의 개수가 크게 될 경우, 검증 전압 및 판독 전압을 발생시키기 위한 파라미터의 개수가 매우 커진다. 파라미터들을 저장하기 위한 EEPROM 셀들 및 레지스터들의 개수도 급격히 증가하여, EEPROM 셀들 및 레지스터들에 의해 점유되는 면적의 비율이 증가한다고 하는 문제를 야기한다. 따라서, 임계 레벨들에 대응하는 판독 전압들을 발생시키기 위한 파라미터들의 개수를 현저히 줄일 수 있는 반도체 기억 장치가 요망되고 있다.

본 발명의 일 양태에 따르면, 반도체 기억 장치로서, 임계 레벨 1, 2, ..., n (n은 자연수)을 이용하여 복수 비트의 데이터를 저장하는 메모리 셀과; 상기 임계 레벨들을 발생시키기 위한 복수 항목의 파라미터 데이터를 저장하는 저장부와; 상기 저장부로부터 판독된 파라미터 데이터를 누산(accumulate)함으로써 상기 임계 레벨들에 대응하는 전압들을 발생시키기 위한 전압 데이터를 산출하는 연산 회로(arithmetic circuit)와; 상기 연산 회로에 의해 산출된 전압 데이터에 기초하여 전압을 발생시키는 전압 발생 회로를 포함하고, 상기 연산 회로는, 임계 레벨 k (k <= n)에서 상기 메모리 셀로부터 데이터를 판독할 때, 임계 레벨 i 내지 k (i <= k)에서의 파라미터 데이터를 누산함으로써 상기 전압 데이터를 발생시키는 반도체 기억 장치가 제공된다.

본 발명의 제2 양태에 따르면, 워드선들 및 비트선들에 접속된 복수의 메모리 셀들이 행렬로 배열되어 있는 메모리 셀 어레이와; 상기 워드선들 및 상기 비트선들 상의 전위들을 제어하고, 상기 메모리 셀들로부터 데이터를 판독하는 판독 동작 시에, 상기 워드선들 중 선택된 워드선에 인접하는 비선택 워드선들을 활성화하고 그 후 상기 선택된 워드선을 활성화하는 제어 회로를 포함하는 반도체 기억 장치가 제공된다.

본 발명의 제3 양태에 따르면, 반도체 기억 장치로서, 직렬로 접속된 복수의 메모리 셀들 및 복수의 선택 게이트들을 갖는 NAND 셀들을 포함하는 메모리 셀 어레이와; 기준 전압에 기초하여 상기 NAND 셀들의 워드선들에 전위를 공급하는 전압 발생 회로와; 상기 기준 전압의 전위를 변경하는 변경 회로를 포함하고, 상기 변경 회로는 상기 NAND 셀들 중의 특정 메모리 셀에 기입될 때는 제1 기준 전압을 출력하고 상기 특정 메모리 셀과 다른 메모리 셀에 기입될 때는 상기 제1 기준 전압과 다른 제2 기준 전압을 출력하는 반도체 기억 장치가 제공된다.

본 발명의 제4 양태에 따르면, 반도체 기억 장치로서, 임계 레벨들을 이용하여 데이터를 저장하는 메모리 셀과; 제1 파라미터 데이터와 제2 파라미터 데이터를 가산하거나 하나로부터 다른 하나를 감산하는 연산 회로 - 상기 제1 파라미터 데이터는 제1 판독 또는 검증 판독을 위한 제1 레벨을 발생시키기 위한 데이터이고 상기 제2 파라미터 데이터는 제2 판독 또는 검증 판독을 위한 상기 제1 레벨과 다른 제2 레벨과 상기 제1 레벨 간의 차이에 관한 데이터임 - 와; 상기 연산 회로에 의해 산출된 전압 데이터에 기초하여 전압을 발생시키는 전압 발생 회로를 포함하고, 상기 전압 발생 회로는 상기 제1 레벨에서 상기 메모리 셀로부터 데이터를 판독하거나 검증 판독을 수행할 때 상기 제1 파라미터 데이터에 기초하여 전압을 발생시키고, 상기 연산 회로는 상기 제1 레벨의 파라미터 데이터와 상기 제1 레벨과 상기 제2 레벨 간의 차이에 관한 제2 파라미터 데이터를 가산하거나, 하나로부터 다른 하나를 감산하고, 상기 전압 발생 회로는 상기 가산 또는 감산으로부터 얻어진 데이터에 기초하여 전압을 발생시키는 반도체 기억 장치가 제공된다.

이하, 첨부 도면을 참조하여 본 발명의 실시예가 설명될 것이다.

(제1 실시예)

도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 도시한다. 특히, 도 2는, 예를 들어, 16-치(혹은 4-비트) 데이터를 저장하는 NAND 플래시 메모리의 구성을 도시한다.

메모리 셀 어레이(1)는 복수의 비트선, 복수의 워드선, 및 공통 소스선을 포함한다. 메모리 셀 어레이(1)에서, 예를 들어, EEPROM 셀들로 이루어진 전기적 재기입가능 메모리 셀들은 행렬로 배열된다. 비트선을 제어하는 비트선 제어 회로(2)와 워드선 제어 회로(6)는 메모리 셀 어레이(1)에 접속된다.

비트선 제어 회로(2)는 비트선을 통해 메모리 셀 어레이(1)의 메모리 셀 내의 데이터를 판독하고, 비트선을 통해 메모리 셀 어레이(1)의 메모리 셀의 상태를 검출하며, 비트선을 통해 메모리 셀에 기입 제어 전압을 인가함으로써 메모리 셀 어레이(1)의 메모리 셀에 데이터를 기입한다. 컬럼 디코더(3) 및 데이터 입/출력 버퍼(4)는 비트선 제어 회로(2)에 접속된다. 비트선 제어 회로(2) 내의 데이터 저장 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 저장 회로에 입력된(read into) 메모리 셀 내의 데이터는 데이터 입/출력 버퍼(4)를 통해 데이터 입/출력 단자로부터 외부로 출력된다.

외부에서 데이터 입/출력 단자(5)에 입력된 기입 데이터는 데이터 입/출력 버퍼(4)를 통해 컬럼 디코더(3)에 의해 선택된 데이터 저장 회로에 입력된다.

워드선 제어 회로(6)는 메모리 셀 어레이(1)에 접속된다. 워드선 제어 회 로(6)는 메모리 셀 어레이(1) 내의 워드선을 선택하고 선택된 워드선에 판독, 기입, 또는 소거 동작에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입/출력 버퍼(4), 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 접속되어 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 제어 신호 입력 단자(8)에 접속되고 외부로부터 제어 신호 입력 단자(8)를 통해 입력된 제어 신호에 의해 제어된다.

비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6) 및 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로와 판독 회로를 구성한다.

메모리 셀 어레이(1)는 전기 퓨즈의 역할을 하는 ROM 부(1-1)를 구비한다. 메모리 셀 어레이와 마찬가지로, ROM 부(1-1)는 EEPROM 셀들로 구성된다. 후술하는 바와 같이, ROM 부(1-1)는 검증 판독 전압과 데이터 판독 전압을 발생하기 위한 파라미터 데이터를 저장한다.

게다가, 제어 신호 및 제어 전압 발생 회로(7)는 후술하는 바와 같이 연산 회로(21)와 전압 발생 회로(31)를 구비한다. 연산 회로(21)는 ROM 부(1-1)로부터 공급된 파라미터 데이터에 기초하여 트리밍 데이터를 발생시킨다. 전압 발생 회로(31)는 트리밍 데이터에 기초하여 검증 판독 전압 및 데이터 판독 전압을 발생시킨다.

도 3은 도 2에 도시된 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 도시한다. 메모리 셀 어레이(1)에는, 복수의 NAND 셀이 배열된다. NAND 셀은, 예를 들어 직렬로 접속된 32개의 EEPROM과 선택 게이트 S1 및 S2로 이루어진, 예컨대 메모리 셀 MC로 구성된다. 선택 게이트 S2는 비트선 BL0e에 접속되고 선택 게이트 S1는 소스선 SRC에 접속된다. 각 로우에 배열된 메모리 셀 MC의 제어 게이트들은 워드선들 WL0 내지 WL29, WL30, WL31에 동등하게 접속된다. 선택 게이트 S2는 선택선 SGD에 동등하게 접속된다. 선택 게이트 S1은 선택선 SGS에 동등하게 접속된다.

비트선 제어 회로(2)는 복수의 데이터 저장 회로(10)를 구비한다. 비트선쌍들 (BL0e, BL0o), (BL1e, BL1o), ..., (BLie, BLio), (BL8ke, BL8ko)은 개개의 데이터 저장 회로(10)에 접속된다.

메모리 셀 어레이(1)는 파선으로 도시된 복수의 블록을 포함한다. 각 블록은 복수의 NAND 셀로 구성된다. 메모리 셀 어레이(1)에서, 데이터는, 예컨대, 블록 단위로 소거된다. 또한, 소거 동작은 데이터 저장 회로(10)에 접속된 2개의 비트선에서 동시에 수행된다.

한 줄 거른 비트선(every other bit line)에 대해 배열되고 하나의 워드선에 접속된 복수의 메모리 셀(또는 파선으로 둘러싸인 메모리 셀들)은 하나의 섹터를 구성한다. 데이터는 섹터 단위로 기입 혹은 판독된다.

판독 동작, 프로그램 검증 동작, 및 프로그램 동작에서, 데이터 저장 회로(10)에 접속된 2개의 비트선 BLie, BLio 중 하나는 외부로부터 공급된 어드레스 신호 YA0, YA1, ..., YAi, ..., YA8k에 따라 선택된다. 또한, 하나의 워드선은 외부 어드레스에 따라 선택된다.

도 4a 및 4b는 각각 메모리 셀 어레이 및 선택 트랜지스터의 단면도를 도시한다. 도 4a는 메모리 셀을 도시한다. 기판(51)(또는 후술되는 p-웰 영역(55))에서, n-형 확산층(42)은 메모리 셀의 소스 및 드레인으로서 형성된다. p-웰 영역(55) 위에는, 게이트 절연막(43)을 거쳐 부유 게이트 FG(44)가 형성된다. 부유 게이트(44) 위에는, 절연막(45)을 거쳐 제어 게이트 CG가 형성된다. 도 4b는 선택 게이트를 도시한다. p-웰 영역(55)에는, 소스 및 드레인의 역할을 하는 n-형 확산층(47)이 형성된다. p-웰 영역(55) 위에는, 게이트 절연막(48)을 거쳐 제어 게이트(49)가 형성된다.

도 5는 반도체 기억 장치의 단면도이다. 예를 들어, p-형 반도체 기판(51)에는, n-웰 영역(52, 53, 54) 및 p-웰 영역(55, 56)이 형성된다. n-웰 영역(52) 내에는, p-웰 영역(55)이 형성된다. p-웰 영역(55) 내에는, 메모리 셀 어레이(1)를 구성하는 저-전압 n-채널 트랜지스터 LVNTr가 형성된다. n-웰 영역(53) 및 p-웰 영역(56)에는, 데이터 저장 회로(10)를 구성하는 저-전압 n-채널 트랜지스터 LVNTr 및 저-전압 p-채널 트랜지스터 LVPTr가 각각 형성된다. 기판(51) 내에, 비트선과 데이터 저장 회로(10)를 접속하는 고-전압 n-채널 트랜지스터 HVNTr가 형성된다. n-웰 영역(54) 내에는, 예컨대, 워드-선 구동 회로 등을 구성하는 고-전압 p-채널 트랜지스터 HVPTr가 형성된다. 도 5에 도시된 바와 같이, 고-전압 트랜지스터 HVNTr, HVPTr는, 예를 들어, 저-전압 트랜지스터 LVNTr, LVPTr보다 두꺼운 게이트 절연막을 갖는다.

도 6은 도 3에 도시된 데이터 저장 회로(10)의 회로도이다.

도 6은, 예를 들어, 4-비트, 16-치 데이터가 기입 및 판독된 경우를 도시한다. 데이터 저장 회로(10)는 1차 데이터 캐시 PDC, 2차 데이터 캐시 SDC, 동적 데이터 캐시 DDC, 및 임시 데이터 캐시 TDC를 포함한다. SDC, PDC, 및 DDC는 기입 동작시에 입력 데이터를 유지하고, 판독 동작시에 판독 데이터를 유지하고, 검증 동작시에 데이터를 임시로 유지하며, 다치 데이터를 저장하는데 있어 내부 데이터의 조작을 위해 사용된다. TDC는 비트선 상의 데이터를 증폭하고 데이터 판독 동작시에 데이터를 임시로 유지하고, 다치 데이터를 저장하는데 있어 내부 데이터의 조작을 위해 사용된다.

SDC는 래치 회로와 트랜지스터(61c, 61d)를 구성하는 클록 인버터 회로(61a, 61b)로 구성된다. 트랜지스터(61c)는 클록 인버터 회로(61a)의 입력 단부와 클록 인버터 회로(61b)의 입력 단부 사이에 접속된다. 신호 EQ2는 트랜지스터(61c)의 게이트에 공급된다. 트랜지스터(61d)는 클록 인버터 회로(61a)의 출력 단부와 그라운드 사이에 접속된다. 신호 PRST는 트랜지스터(61d)의 게이트에 공급된다. SDC의 노드 N2a는 컬럼 선택 트랜지스터(61e)를 통해 입/출력 데이터선(IOn)에 접속된다. SDC의 노드 N2b는 컬럼 선택 트랜지스터(61f)를 통해 입/출력 데이터선 IO에 접속된다. 컬럼 선택 신호 CSLi는 트랜지스터(61e, 61f)의 게이트에 공급된다. SDC의 노드 N2a는 트랜지스터(61g, 61h)를 통해 PDC의 노드 N1a에 접속된다. 신호 BLC2는 트랜지스터(61g)의 게이트에 공급된다. 신호 BLC1는 트랜지스터(61h)의 게이트에 공급된다.

PDC는 클록 인버터 회로(61i, 61j) 및 트랜지스터(61k)로 구성된다. 트랜지 스터(61k)는 클록 인버터 회로(61i)의 입력 단부와 클록 인버터 회로(61j)의 입력 단부 사이에 접속된다. 신호 EQ1는 트랜지스터(61k)의 게이트에 공급된다. PCD의 노드 N1b는 트랜지스터(61l)의 게이트에 접속된다. 트랜지스터(61l)의 전류 경로의 일단은 트랜지스터(61m)를 통해 그라운드에 접속된다. 신호 CHK1는 트랜지스터(61m)의 게이트에 공급된다. 트랜지스터(61l)의 전류 경로의 타단은 전송 게이트를 구성하는 트랜지스터(61n, 61o)의 전류 경로의 일단에 접속된다. 신호 CHK2n는 트랜지스터(61n)의 게이트에 공급된다. 트랜지스터(61o)의 게이트는 노드 N3에 접속된다. 신호 COMi는 트랜지스터(61n, 61o)의 전류 경로의 타단에 공급된다. 모든 데이터 저장 회로(10)에 공통인 신호 COMi는 데이터 저장 회로(10) 전체가 검증되었는지 여부를 나타내는 신호이다. 특히, 후술하는 바와 같이, 그들이 검증되었다면(혹은 검증이 완료되었다면), PDC의 노드 N1b는 로우가 된다(혹은 노드 N1a는 하이가 된다). 이러한 상태에서, 신호 CHK1, CHK2n는 하이가 되고, 검증이 완료되었다면, 신호 COMi는 하이가 된다.

또한, TDC는, 예를 들면, MOS 캐패시터(61p)로 구성된다. 캐패시터(61p)의 일단은 트랜지스터(61g, 61h)의 접합 노드 N3에 접속된다. 후술하는 신호 BOOST는 캐패시터(61p)의 타단에 공급된다. DDC는 트랜지스터(61qA 내지 61qD)를 통해 접합 노드 N3에 접속된다. 신호 REGA 내지 REGD는 트랜지스터(61qA 내지 61qD)의 게이트에 공급된다.

DDC는 트랜지스터(61rA 내지 61rD, 61sA 내지 61sD)로 구성된다. 신호 VREGA 내지 VREGD는 트랜지스터(61rA 내지 61rD)의 전류 경로의 일단에 각각 공급 된다. 트랜지스터(61rA 내지 61rD)의 타단은 트랜지스터(61qA 내지 61qD)의 전류 경로에 각각 접속된다. 트랜지스터(61rA 내지 61rD)의 게이트들은 트랜지스터(61sA 내지 61sD)를 통해 PDC의 노드 N1a에 접속된다. 신호 DTGA 내지 DTGD는 트랜지스터(61sA 내지 61sD)의 게이트에 각각 공급된다.

또한, 트랜지스터(61t, 61u)의 전류 경로의 일단은 접합 노드 N3에 접속된다. 신호 VPRE는 트랜지스터(61u)의 전류 경로의 타단에 공급된다. 신호 BLPRE는 트랜지스터(61u)의 게이트에 공급된다. 신호 BLCLAMP는 트랜지스터(61t)의 게이트에 공급된다. 트랜지스터(61t)의 전류 경로의 타단은 트랜지스터(61v)를 통해 비트선 BLo의 일단에, 트랜지스터(61w)를 통해 비트선 BLe의 일단에 접속된다. 비트선 BLo의 일단은 트랜지스터(61x)의 전류 경로의 일단에 접속된다. 신호 BIASo는 트랜지스터(61x)의 게이트에 공급된다. 비트선 BLe의 일단은 트랜지스터(61y)의 전류 경로의 일단에 접속된다. 신호 BIASe는 트랜지스터(61y)의 게이트에 공급된다. 신호 BLCRL은 이 트랜지스터들(61x, 61y)의 전류 경로의 타단에 공급된다. 트랜지스터(61x, 61y)는 트랜지스터(61v, 61w)에 대하여 상보적으로 되도록, 신호 BIASo, BIASe에 따라 턴 온되어, 비선택 비트선에 신호 BLCRL의 전위를 공급한다.

노드 N3과 그라운드 사이에, 예를 들면, MOS 캐패시터(61z)가 접속된다. 캐패시터(61z)는, 노드 N3에서의 전위를 조정하여, 신호 BOOST에 의해 후술하는 TDC의 캐패시터(61p)의 전압 상승시의 커플링에 의해, 노드 N3에서의 전위가 지나치게 상승하는 것을 방지한다. 이후, PDC의 데이터가 노드 N1a에서의 전위이고, SDC의 데이터가 노드 N2a에서의 전위이고, TDC의 데이터가 노드 N3에서의 전위이고, DDC 의 데이터가 노드 N4에서의 전위라고 가정하자.

개개의 신호 및 전압이 도 2에 도시한 제어 신호 및 제어 전압 발생 회로(7)에서 발생된다. 제어 신호 및 제어 전압 발생 회로(7)의 제어 하에서, 데이터 기입 동작, 검증 동작 및 판독 동작이 제어된다.

메모리는, 예를 들면, 16치-레벨을 이용하여 단일 셀 내에 4 비트 데이터를 저장한다. 4비트의 스위칭은 어드레스(또는 제1 페이지, 제2 페이지, 제3 페이지 및 제4 페이지)에 의해 제어된다.

제1 실시예에서는, 도 6의 데이터 저장 회로의 구성 및 그 구체적인 동작에 대해서는, 필수적인 부분이 아니므로, 생략한다.

도 7은 메모리 셀 내의 데이터와 메모리 셀의 임계값 간의 관계를 도시한다. 소거가 끝나면, 메모리 셀 내의 데이터는 "0"이 된다. 기입 동작시에, 메모리 셀 내의 데이터는 "1"에서 "F"로 변경된다. 임계 레벨 "1" 내지 "F"를 이용하여 기입 동작에서의 검증 판독이 행해진다. 판독 동작은 임계 레벨 "1" 내지 "F"를 이용하여 수행된다. 판독 동작의 임계 레벨은 검증 판독 동작의 임계 레벨보다 약간 더 낮게 설정된다. 즉, 검증 판독 동작의 임계 레벨은 판독 동작의 임계 레벨에 대하여 약간의 마진이 설정되도록 된다.

도 8 및 도 9는, 검증 판독 동작 및 판독 동작의 임계 레벨을 발생시키는 방법을 도시한다. 제1 실시예에서는, 검증 판독 동작 및 판독 동작시의 임계 레벨이 복수의 파라미터를 이용하여 산출된다. 검증 판독 동작 및 판독 동작에서의 임계 레벨은 복수의 파라미터를 이용하여 산출된다.

구체적으로는, 검증 판독 동작의 임계 레벨은 파라미터 VCG_T_PT_0V, DVCG_T_V, DDVCG_T_1V 내지 DDVCG_T_FV에 기초하여 산출된다. 칩 본래의 값인 파라미터 VCG_T_PT_0V는, 예를 들면, 0V 내지 0.375V의 범위에서 25mV의 간격으로 설정된 값들 중 하나이다. 파라미터 DVCG_T_V는, 예를 들면, 0.2V 내지 0.575V의 범위에서 25mV의 간격으로 설정된 값들 중 하나이다. 파라미터 DVCG_T_1V 내지 DDVCG_T_FV는, 예를 들면, 0V 내지 0.375V 범위에서 25mV의 간격으로 설정된 16개의 값들이다.

또한, 도 8 및 도 10에 도시된 바와 같이, 판독 동작시의 임계 레벨에 대한 파라미터 DVCG_T_R 및 DDVCG_T_1V 내지 DDVCG_T_FR은 검증 판독 동작시의 임계 레벨과 판독 동작시의 임계 레벨 간의 차분으로 설정된다. 즉, 파라미터 DVCG_T_R은 -0.375V 내지 0V 범위에서 25mV의 간격으로 설정된 값들 중 하나이다. DDVCG_T_1R 내지 DDVCG_T_FR은, 예컨대, -0.375V 내지 0V 범위에서 25mV의 간격으로 설정된 16개의 값들이다.

파라미터 VCG_T_PT_0V, DVCG_T_V, DDVCG_T_1V 내지 DDVCG_T_FV, DVCG_T_R, DDVCG_T_1V 내지 DDVCG_T_FR은 도 2에 도시된 메모리 셀 어레이(1)의 ROM 부(1-1)에 저장된다.

도 9에 도시된 바와 같이, 검증 판독 동작시에, 예를 들면, 임계 레벨(1)의 전압 VCG_T_1V 내지 임계 레벨 F의 전압 VCG_T_FV는 다음의 수학식을 이용하여 결정된다.

게다가, 판독 동작시에, 예를 들면, 임계 레벨 1의 전압 VCG_T_1R 내지 임계 레벨 F의 전압 VCG_T_FR은, 다음의 수학식 2에 도시된 바와 같이, 검증 판독 동작시의 전압으로부터 검증 판독 동작시의 전압과 판독 동작시의 전압 간의 차분을 감산함으로써 얻어진다.

환언하면, 각 임계 레벨의 전압은 검증 판독 동작의 전압에 대하여 마이너스 값인 차분을 가산함으로써 얻어진다.

도 1은 상기한 동작을 수행하는 연산 회로(21)를 도시한다. 연산 회로(21)는 도 2의 제어 신호 및 제어 전압 발생 회로(7)에 설치된다.

연산 회로(21)는 레지스터(22-1 내지 22-33, 23-1, 23-2), 선택기(24), 선택기(25), 가산기(26) 및 레지스터(27)로 구성된다. 레지스터(22-1 내지 22-23)는 검증 판독 파라미터 VCG_T_PT_0V, DDVCG_T_1V 내지 DDVCG_T_FV 및 판독 파라미터 DDVCG_T_1R 내지 DDVCG_T_FR을 각각 유지한다. 레지스터(23-1, 23-2)는 검증 판독 파라미터 DVCG_T_V 및 판독 파라미터 DVCG_T_R을 각각 유지한다. 레지스터(22-1 내지 22-33)에 접속된 선택기(24)는, 제어 신호 CS1에 따라 이들 중 하나를 선택한다. 레지스터(23-1 내지 23-2)에 접속된 선택기(25)는 제어 신호 CS2에 따라 이들 중 하나를 선택한다. 가산기(26)의 입력 단부는 선택기(24 및 25)의 출력 단부 및 레지스터(27)의 출력 단부에 접속된다. 가산기(26)의 출력 단부는 레지스터(27)의 입력 단부에 접속된다.

상기한 구성으로, 칩에 전력이 인가되면, ROM 부(1-1)에 저장된 개개의 파라미터가 판독되어 제어 신호 및 제어 전압 발생 회로(7)에 공급된다. 이들 파라미터들은 연산 회로(21)의 대응하는 레지스터에 공급된다. 구체적으로는, 검증 판독 파라미터 VCG_T_PT_0V, DDVCG_T_1V 내지 DDVCG_T_FV 및 판독 파라미터 DDVCG_T_1R 내지 DDVCG_T_FR은 레지스터(22-1 내지 22-33) 내에 유지된다. 검증 판독 파라미터 DVCG_T_V 및 판독 파라미터 DVCG_T_R은 레지스터(23-1, 23-2)에 유지된다.

이러한 상태에서, 검증 판독 동작시에, 선택기(24, 25), 가산기(26) 및 레지스터(27)는 수학식 1에 따라 동작하며, 그 결과 검증 판독 전압에 대응하는 파라미터가 순차적으로 누산된다.

게다가, 판독 동작시에, 선택기(24, 25), 가산기(26) 및 레지스터(27)는 수학식 2에 따라 동작하며, 그 결과 판독 전압에 대응하는 파라미터가 순차적으로 누산된다.

전술한 바와 같이 산출된 검증 판독 임계 레벨 또는 판독 임계 레벨이 제어 신호 및 제어 전압 발생 회로(7)의 전압 발생 회로(31)에 트리밍 데이터로서 공급된다.

도 11은, 전압 발생 회로(31)의 예를 도시한다. 전압 발생 회로(31)는 기준 전압 발생 회로(31-1) 및 내부 전압 발생 회로(31-2)로 구성된다. 기준 전압 발생 회로(31-1)는 차동 증폭기(32), p-채널 MOS 트랜지스터(33), 저항(34, 35)으로 구성된다. 예를 들어, 밴드갭 프레퍼런스 회로(도시되지 않음)에 의해 발생되는 기준 전압 Vbgr이 차동 증폭기(32)의 하나의 입력 단부에 공급된다. 차동 증폭기(32)의 출력 단부가 트랜지스터(33)의 게이트에 접속된다. 트랜지스터(33)의 소스는 전원 Vcc가 공급되는 노드에 접속된다. 트랜지스터(33)의 드레인은 저항(34)의 일단에 접속된다. 저항(34)의 타단은 저항(35)을 통해 그라운드 뿐만 아니라, 차동 증폭기(32)의 다른 입력 단부에도 접속된다. 기준 전압 발생 회로(31-1)는 기준 전압 Vbgr(예컨대, 0.8V 내지 1.0V)보다 약간 높은 기준 전압 Vref를 출력한다. 저항(34, 35)의 저항값이 각각 R1 및 R2이면, 전압 Vref는 Vref=(R1+R2)/R2×Vbgr에 의해 표현된다.

다른 한편, 내부 전압 발생 회로(31-2)는 차동 증폭기(36), p채널 MOS 트랜지스터(37), 저항(38), 복수의 n채널 MOS 트랜지스터(39-1 내지 39-n) 및 디코더(40)로 구성된다. 기준 전압 발생 회로(31-1)의 출력 전압 Vref는 차동 증폭기(36)의 하나의 입력 단부에 공급된다. 차동 증폭기(36)의 출력 단부는, 트랜지스터(37)의 게이트에 접속된다. 트랜지스터(37)의 소스는 스텝-업 전압 VCGHH(예컨대, 7V)가 공급되는 노드에 접속된다. 트랜지스터(37)의 드레인은 저항(38)을 통해 그라운드에 접속된다. 저항(38)의 중간 탭은 차동 증폭기(36)의 다른 입력 단부에 접속된다. 저항(38)은 그 양단 간에 복수의 탭을 갖는다. 각각의 트랜지스터(39-1 내지 39-n)의 일단은 일대일 대응으로 탭에 접속된다. 트랜지스터(39-1 내지 39-n)의 타단은 출력 노드 VCGRV에 접속된다. 트랜지스터(39-1 내지 39-n)의 게이트들은 디코더(40)의 출력 단부에 접속된다. 디코더(40)의 입력 단부는 연산 회로(21)의 출력 단부에 접속된다.

상기한 구성으로, 차동 증폭기(36) 및 트랜지스터(37)는 기준 전압 발생 회로(31-1)의 출력 전압 Vref에 기초하여 저항(38)의 저항비에 대응하는 전압을 발생한다. 게다가, 검증 판독 전압 및 트리밍 데이터 VCG_T_(n)V, 연산 회로(21)로부터의 판독 전압 출력에 대응하는 R은 디코더(40)에 공급된다. 디코더(40)는 트리밍 데이터를 디코드하고, 트랜지스터들(39-1 내지 39-n) 중 임의의 하나를 턴 온한다. 그 결과, 트리밍 데이터에 대응하는 검증 판독 전압 또는 판독 전압이 출력 단부 VCGRV에서 출력된다.

도 12는 메모리 셀들에 대한 프로그램 시퀀스를 도시한다. 먼저, 도 12를 참조하여, 프로그램 시퀀스가 개략적으로 설명될 것이다.

데이터가 기입되기 전에, 소거 동작이 수행되었고, 메모리 셀의 임계 전압은, 예를 들면, 음의 값으로 설정되었다. 이 상태에서, 기입 데이터의 제1 내지 제4 페이지는 외부로부터 입력되고(S11) 도 3 및 6에 도시된 데이터 저장 회로들(10)의 데이터 캐시들 내에 특정한 값들이 설정된다(S12). 도 6에서, 데이터가 기입될 때, PDC의 노드 N1a는 로우(low)로 된다. 데이터가 기입되지 않을 때, 노 드 N1a는 하이(high)로 된다. 그 후, 데이터는 메모리 셀에 기입된다(S13). 이 기입 동작에서, 데이터는 네 페이지들에 걸쳐서 16치 또는 15치 레벨들로 동시에 기입된다.

프로그램이 종료된 후, 예를 들면, 임계 레벨(1')에서 검증 동작이 수행된다(S14). 이 때, 도 1의 연산 회로(21)는 복수의 레지스터들에 유지된 파라미터들로부터 임계 레벨(1')에 대응하는 트리밍 데이터 VCG_T_1V를 발생시킨다. 트리밍 데이터 VCG_T_1V는 도 11의 내부 전압 발생회로(31)의 디코더(40)에 공급된다. 디코더(40)는 트리밍 데이터를 디코드하고 트랜지스터들(39-1 내지 39-n)중 대응하는 하나를 선택하여 턴온시킨다. 결과적으로, 트리밍 데이터에 대응하는 임계 레벨(1')에 대응하는 전압이 발생된다. 메모리 셀의 임계 데이터가 임계 레벨(1')에 도달하였다면, PDC의 노드는 하이로 되며, 이는 다음 및 나중의 프로그램들에서 데이터가 기입되는 것을 방지한다. 그러나, 임계 데이터가 임계 레벨(1')에 도달하지 않았다면, PDC의 노드는 로우로 유지되며, 이는 다음 및 나중의 프로그램들에서 데이터가 기입되도록 한다. 임계 레벨(1')에 도달될 때까지 프로그램 및 검증 동작들이 반복된다.

다음, 임계 레벨(2')에서 검증 동작이 실행된다(S15). 이때, 도 1의 연산 회로(21)는 복수의 레지스터들에 유지된 파라미터들로부터 임계 레벨(2')에 대응하는 트리밍 데이터 VCG_T_2V를 발생시킨다. 트리밍 데이터 VCG_T_2V는 도 11의 내부 전압 발생회로(31)의 디코더(40)에 공급된다. 디코더(40)는 트리밍 데이터를 디코드하고 트랜지스터들(39-1 내지 39-n)중 대응하는 하나를 선택하여 턴온시킨 다. 결과적으로, 트리밍 데이터에 대응하는 임계 레벨(2')에 대응하는 전압이 발생된다. 메모리 셀의 임계 데이터가 임계 레벨(2')에 도달하지 않았다면, 임계 레벨(2')에 도달될 때까지 프로그램 및 검증 동작들이 반복된다.

그런 동작들은 임계 레벨(3') 내지 임계 레벨(F')까지 반복 수행된다(S29). 데이터 저장 회로들(10) 모두의 PDC들의 노드들 N1a가 하이로 된 때, 검증 동작은 종료된다(S30).

다음, 프로그램 시퀀스에서, 검증 판독 동작의 세부사항들이 설명될 것이다.

도 13은 종래의 검증 판독 동작시 워드선 및 비트선 상의 파형을 도시한다. 메모리 셀에서 데이터를 판독하기 위한 임계 레벨에 대응하는 전압은 선택된 워드선에 공급되며 비선택 셀들을 턴온시키기 위한 전압 Vread(예를 들면, 6V)는 비선택 워드선들에 공급된다. 따라서, 선택된 워드선은 비선택 워드선들과의 결합의 결과로서 높은 상승 전위 VRE를 갖는다. 한편, 비트선들은 특정한 레벨(예를 들면, 0.7V)로 프리차지된다. 선택된 워드선 상의 전위가 VRE로부터 특정한 레벨로 복귀한 후, 예를 들면, 6V의 판독 전압이 선택 게이트에 공급되어, 선택 게이트를 턴온시킨다. 셀이 온되면(또는 검증 임계 레벨이 초과되지 않았다면), 비트선은 방전된다. 셀이 오프되면(또는 검증 임계 레벨이 초과되었다면), 비트선은 방전되지 않고 이전의 프리차지 전위를 유지한다. 전술된 바와 같이, 종래기술에서는, 선택된 워드선 상의 전위가 VRE로부터 특정한 레벨로 복귀하는데 필요한 시간이 경과한 후에 선택 게이트가 턴온되어, 검증 동작을 수행하는데 시간이 걸리는 단점을 야기시킨다.

한편, 도 14는 제1 실시예의 검증 판독 동작시 워드선 및 비트선 상의 파형을 도시한다. 제1 실시예에서는, 예를 들면, 도 12에 도시된 검증 레벨(1')의 상태에 도달하자마자, 비선택 워드선들은 전압 Vread로 설정된다. 동시에, 도 1의 연산 회로(21)는 검증 동작을 위한 트리밍 데이터를 산출한다. 그 후, 검증 판독 동작이 비선택 워드선에 공급된다. 이 때, 비선택 워드선들은 전위의 특정한 레벨까지 상승되었기 때문에, 선택된 워드선은 커플링을 통하여 비선택 워드선들의 전위들에 의하여 영향을 받을 가능성이 더 적다. 그 후, 선택 게이트가 턴온된다. 셀이 온되면(또는 검증 임계 레벨이 초과되지 않았다면), 비트선은 방전된다. 셀이 오프되면(또는 검증 임계 레벨이 초과되었다면), 비트선은 방전되지 않고 프리차지 전위를 유지한다.

그러한 타이밍 제어의 이용은 선택된 워드선 상의 전위가 안정되는데 필요한 시간을 단축시키는 것을 가능하게 한다. 또한, 비선택 워드선들에 전위가 공급되는 때로부터 선택된 워드선에 전위가 공급될 때까지의 시간 동안 트리밍 데이터가 산출될 수 있으므로, 무익한 대기 시간이 감소될 수 있으며, 이는 고속 동작을 가능하게 한다.

프로그램의 개시시, 메모리 셀의 임계 전압은 높은 임계 전압에 도달하지 않았다. 따라서, 도 12에 도시된 검증(1') 내지 검증(F')에서, 예를 들면, 검증(7') 내지 검증(F')이 수행되지 않거나, 스킵될 수 있다. 프로그램 종료시, 낮은 임계 전압들의 검증이 종료되었다. 따라서, 예를 들어, 검증(1') 내지 검증(6')이 수행되지 않거나, 스킵될 수 있다.

상기 설명에서, 검증 판독 동작이 설명되었다. 메모리 셀에 저장된 데이터를 판독하는 판독 동작에 대하여도 동일하게 적용된다. 특히, 전압 Vread가 비선택 워드선들에 공급된 후, 판독 전압을 발생하기 위한 트리밍 데이터가 산출되고 트리밍 데이터에 기초하여, 판독 전압이 발생되고 선택 워드선에 공급된다. 전술된 바와 같이 검증 판독 동작시의 트리밍 데이터에 기초하여 판독 동작시 트리밍 데이터가 산출된다.

예를 들면, 임계 레벨 3이 판독될 때, 도 1에 도시된 연산 회로(21)의 가산기(26)는 두 파라미터들, DVCG_T_V와 DDVCG_T_1V를 가산하고, 그 결과가 VCG_T_1V가 되도록 결정한다. 그 후, 가산기(26)는 두 파라미터들, DVCG_T_V와 DDVCG_T_2V를 VCG_T_1V에 가산하고 그 결과가 VCG_T_2V가 되도록 결정한다. 다음, 가산기(26)는 두 파라미터들, DVCG_T_V와 DDVCG_T_3V를 VCG_T_2V에 가산하고 결과적인 VCG_T_3V를 임계 레벨 3의 검증 판독 트리밍 데이터가 되도록 결정한다. 그 후, 가산기(26)는 두 파라미터들, DVCG_T_R과 DDVCG_T_3R을 VCG_T_3V에 가산하고 결과적인 VCG_T_3R이 임계 레벨 3의 판독 트리밍 데이터가 되도록 결정한다.

제1 실시예에서, 검증 판독 임계 레벨들에 대응하는 파라미터들 및 판독 임계 레벨들에 대응하는 파라미터들은 ROM 부(1-1)에 저장되고 ROM 부(1-1)에 저장된 파라미터들은 연산 회로(21)에 의하여 누산되어, 검증 판독 트리밍 데이터 및 판독 트리밍 데이터를 발생시킨다. 따라서, 파라미터들의 수는 종래에 비하여 감소될 수 있으므로 ROM 부(1-1)의 메모리 용량 및 레지스터들의 수가 감소될 수 있다.

또한, 검증 판독 트리밍 데이터에 기초하여 판독 트리밍 데이터가 발생하므 로, 판독 임계 레벨들에 대응하는 파라미터들의 수가 크게 감소될 수 있는 장점을 갖는다.

또한, 비선택 워드선들이 상승된 후 및 트리밍 데이터가 연산 회로(21)에 의하여 산출된 후 선택 워드선이 상승된다. 이것은 선택 워드선 상의 전위가 비선택 워드선들의 전위들에 의하여 영향받는 것을 방지하고, 이는 선택 워드선 상의 전위가 안정되는데 필요한 시간을 단축시킨다. 더욱이, 전위가 비선택 워드선들에 공급되는 때로부터 전위가 선택 워드선에 공급될 때까지 시간 동안 트리밍 데이터가 산출될 수 있으므로, 무익한 대기 시간이 감소될 수 있으며, 이는 고속 동작을 가능하게 한다.

또한, 도 11에서, 기준 전압 발생회로(31-1)는 셀의 온도 특성의 영향이 감소된 기준 전압 Vref를 발생한다. 그러나, 셀의 온도 특성을 보상하기 위하여, 기준 전압 Vref에 대한 온도 의존성을 부가하는 것이 가능하다. 즉, 기준 전압 Vbgr이 셀의 온도 특성의 영향을 제거하였지만, 셀의 온도 특성에 따라 기준 전압 Vbgr을 변화시킬 수 있다.

(제2 실시예)

다음, 상기 파라미터들의 설정이 설명될 것이다.

도 15는 도 1에 도시된 레지스터들(22-1 내지 22-33)의 일 예를 도시한다. 레지스터들(22-1 내지 22-33)의 각각은 예를 들면, 네 개의 플립-플롭 회로들 FF1 내지 FF4로 구성된다. 클럭 신호 CLK는 플립-플롭 회로들 FF1 내지 FF4에 공급된다. 레지스터들(22-1 내지 22-33, 23-1, 23-2)의 각각은 카운터로서 클럭 신호 CLK에 응하여 동일한 동작을 수행한다. 즉, 플립-플롭 회로들 FF1 내지 FF4는 클럭 신호 CLK에 응하여 입력 신호를 시프트하여, 카운트한다.

파라미터들의 설정은 웨이퍼 상태에서의 다이 소트 테스팅(die sort testing in the wafer state)시에 행해진다. 다이 소트 테스팅시, 트리밍이 행해져서 칩으로부터 출력된 판독 임계 레벨 및 검증 판독 임계 레벨은 특정한 전압이 될 수 있다.

즉, 우선, 예를 들어, 검증 판독을 위한 임계 레벨 0의 전압이 특정한 전압이 될 수 있도록 파라미터 VCG_T_PT_0V를 변화시킴으로써 트리밍이 수행된다. 특히, 레지스터(22-1)의 플립-플롭 회로들 FF1 내지 FF4에 클럭 신호가 공급되어, 레지스터의 값을 카운트업시킨다. 선택기(24)는 레지스터(22-1)의 출력 신호를 선택하고 선택기(25)는 비선택으로 된다. 가산기(26)는 누적 가산(cumulative addition)을 수행하지 않는다. 따라서, 선택기(24)에 의하여 선택된 레지스터(22-1)의 출력 신호는 레지스터(27)를 통하여 도 11에 도시된 내부 전압 발생회로(31-2)에 공급된다. 내부 전압 발생회로(31-2)는 디코더(40)가 레지스터(22-1)의 출력 신호를 디코드하도록 하고 디코드된 출력 신호에 따라 트랜지스터들(39-1 내지 39-n)중 하나를 턴온한다. 턴온된 트랜지스터의 출력 전압은, 예를 들면, 외부 테스터(도시하지 않음)에 공급되어, 파라미터 VCG_T_PT_0V에 대응하는 기준 전압과 출력 전압을 비교한다. 이 동작은 클럭 신호가 플립-플롭 회로들 FF1 내지 FF4에 공급될 때마다 반복된다. 그 후, 파라미터 VCG_T_PT_0V에 대응하는 기준 전압과 내부 전압 발생회로(31-2)로부터의 전압 출력이 일치할 때, 클럭 신호는 중지되고 플 립-플롭 회로들 FF1 내지 FF4의 카운트는 레지스터(22-1) 내의 파라미터 VCG_T_PT_0V로서 유지된다.

파라미터들 DVCG_T_V 및 DVCG_T_R은 미리 적절한 값들로 설정된다. 따라서, 이 파라미터들에 대하여는 트리밍이 수행되지 않는다.

다음으로, 검증 판독용의 임계 레벨 1에 대응하는 전압에 대해 트리밍이 행해진다. 이 트리밍은 더 낮은 임계 레벨로 시작하여 수행된다. 특정하게는, 먼저, 선택기(24)는 VCG_T_PT_0V를 선택하고, 선택기(25)는 선택하지 않도록 되고, 레지스터(27)는 VCG_T_PT_0V를 유지하도록 된다. 이후에, 선택기(24)는 DDVCG_T_1V를 선택하고, 선택기(25)는 DVCG_T_V를 선택한다. 가산기(26)는 이들을 가산한다. 따라서, 가산기(26)의 출력 신호 VCG_T_1V는 「VCG_T_PT_0V + DVCG_T_V + DDVCG_T_1V」가 된다. 출력 신호는 레지스터(27)를 통해서 도 11에 도시된 내부 전압 발생 회로(31-2)로 공급된다. 내부 전압 발생 회로(31-2)에 공급된 신호는 디코더(40)에서 디코딩된다. 디코딩된 출력 신호에 따라서 트랜지스터들(39-1 내지 39-n) 중의 하나가 턴 온된다. 턴 온된 트랜지스터로부터의 전압 출력이 테스터(도시되지 않음)에서 검증 판독용의 임계 레벨 1에 대응하는 기준 전압과 비교된다.

만일 트랜지스터로부터의 전압 출력이 기준 전압과 일치하지 않는다면, 레지스터(22-2)로부터의 신호 출력이 클록 신호에 응답하여 선택기(24), 가산기(26), 및 레지스터(27)를 통해서 디코더(40)로 공급된다. 디코더(40)의 디코딩된 출력 신호에 따라서 트랜지스터들(39-1 내지 39-n) 중의 하나가 턴 온된다. 내부 전압 발생 회로(31-2)로부터의 전압 출력이 테스터(도시되지 않음)에서 검증 판독용의 임계 레벨 1에 대응하는 기준 전압과 비교된다.

이상의 동작이 반복되고 내부 전압 발생 회로(31-2)로부터의 전압 출력이 검증 판독용의 임계 레벨 1에 대응하는 기준 전압과 일치할 때, 클록 신호 CLK가 중단된다. 이 시점에서 플립-플롭 회로들의 카운트가 레지스터(22-2) 내에서 파라미터 DDVCG_T_1V로서 유지된다.

이상의 동작이 검증 판독용의 임계 레벨 2 내지 F 및 판독용의 임계 레벨 1 내지 F에 대해서 수행된다. 트리밍 완료 후에, 개개의 레지스터(22-1 내지 22-33, 23-1, 23-2)에 유지된 파라미터들이 도 2의 비트선 제어 회로를 통해서 메모리 셀(1)의 ROM 부(1-1)에 및 도 6의 데이터 저장 회로(10)에 저장된다.

16치 데이터를 저장하는 NAND 플래시 메모리의 경우에, 트리밍은 최저 레벨로부터 시작하여 15번 반복되어야 한다. 그러나, 각각의 임계 레벨의 증분으로서의 파라미터 DDVCG_T_nV의 값은 각각의 파라미터 VCG_T_PT_0V, DVCG_T_V 및 DVCG_T_R의 것보다 더 작다. 따라서, 예를 들어 임계 레벨들 2, 3, 5, 6, 9, 10, 11, 12, 14의 트리밍 동작들을 생략하여, 예를 들어 임계 레벨들 1, 4, 8, C 및 F의 순서와 같은 스킵 방식으로 트리밍을 수행하는 것이 가능하다. 이 경우에, 예를 들어, 트리밍이 임계 레벨 1에 대해 수행될 때, 클록 신호는 레지스터(22-2)에 공급될 뿐만이 아니라 레지스터들(22-3, 22-4)에도 공급되어, 레지스터들(22-3, 22-4)로 하여금 레지스터(22-2)가 카운트 업(count up)하는 시점과 동일 시점에서 카운트 업하도록 야기하게 된다. 선택기(24)는 레지스터(22-2)의 출력 신호를 선 택하고 이 신호에 기초하여 임계 레벨 1을 트리밍한다. 임계 레벨 1의 트리밍이 완료되고 레지스터(22-2)에 유지되는 카운트가 레지스터(22-2) 내의 파라미터 DDVCG_T_2V 로서 유지될 때, 레지스터들(22-3, 22-4)에 유지되는 카운트는, 각각, 레지스터들(22-3, 22-4) 내에서 파라미터 DEVCG_T_3V 및 DDVCG_T_4V로서 유지된다. 비슷한 식으로, 임계 레벨들 5, 6, 9, 10, 11, 12, 14에 대한 파라미터들이 설정된다.

이상의 방법으로 파라미터들을 설정함으로써, 트리밍에 필요한 시간을 단축하는 것이 가능해진다.

제2 실시예에 따라서, 연산 회로(21) 및 내부 전압 발생 회로(31-2)를 사용하면, 트리밍 데이터로서의 파라미터들이 설정되는 것이 이루어진다. 따라서, 별개의 회로를 추가하지 않고서도 파라미터들이 설정될 수 있는데, 이는 칩 에어리어의 증가를 방지할 수 있도록 한다.

더욱이, 작은 값의 파라미터 DDVCG_T_nT는, 모든 것이 트리밍 동작들에 의해 결정되는 것을 방지하고 복수의 파라미터가 어느 한 파라미터의 값을 공유하도록 허용함으로써 트리밍 시간을 더 단축하는 것을 가능케 한다.

(제3 실시예)

도 16 내지 도 20은 본 발명의 제3 실시예를 도시하였다.

제1 실시예에서는, 기준 전압 발생 회로(31-1)에 의해 발생된 기준 전압 Vref는 일정하였고 임계 레벨에 대응하는 전압은 내부 전압 발생 회로(31-2)의 저항값을 변경시킴으로써 발생되었다. 그러나, 기준 전압 발생 회로(31-1)에 의해 발생된 기준 전압 Vref는 변경될 수 있어서 전반적으로 임계 레벨들을 변경시키게 된다.

도 16a 및 도 16b는 제1 실시예에서의 검증 전압과 이 검증 전압의 +40％ 변경 및 -40％ 변경을 도시하였다. 도 16a 및 도 16b는 임계 레벨 1부터 임계 레벨 8까지를 도시하였다.

도 17a 및 도 17b는 제1 실시예의 기준 전압 Vref가 0.6 내지 1.4에 의해 곱해진 경우를 보여주고 있다. 도 16a, 도 16b, 도 17a 및 도 17b로부터 알 수 있는 것처럼, 기준 전압 Vref가 변경되었을 때, 이 전압은 더 작은 임계 레벨이 아니라 더 큰 임계 레벨로 더 많이 시프팅될 수 있다.

최근에, 소자들의 미세화로 인해, 비트선 방향을 따라 및 워드선 방향을 따라 서로 인접한 셀들 간의 커플링 캐패시턴스(coupling capacitance)에 의해 야기되는 임계값 분포의 시프팅이 문제가 되고 있다. NAND 플래시 메모리에서, 기입은 도 18에 도시된 NAND 셀에서, 비트선 BL1, BL2로부터 떨어진 워드선 WL0으로부터 워드선 WL31의 순서로 이뤄진다. 워드선 WL31에 접속된 셀이 마지막으로 기입되기 때문에, 인접한 셀들의 커플링 캐패시턴스에 기인한 그 임계값의 시프팅이 워드선 WL0 내지 WL30의 각각에 접속된 셀의 임계값의 시프팅에 비해 더 작다. 따라서, 전체적으로 워드선 WL31의 임계값 분포를 더 낮게 하는 것이 가능해진다.

특정하게는, 도 19a에서, 워드선들 WL0 내지 WL30에 접속된 메모리 셀들의 임계 전압들의 분포가 DA에 의해 표시되고, 워드선 WL31에 접속된 메모리 셀의 임계 전압의 분포가 DB에 의해 표시된다. 분포 DB와 같은 임계 전압들의 분포의 경 우에, 개개의 임계 전압 간의 전위가 더 낮아지더라도 판독 동작에는 전혀 문제가 없다. 따라서, 도 19b에 도시된 대로, 이 레벨은 전체적으로 더 낮아질 수 있다.

이상 설명한 대로, 임계 전압이 전체적으로 더 낮아졌을 때, 기준 전압 Vref를 더 낮추는 것이 효과적이다.

인접 셀들의 커플링 캐패시턴스 효과는 기입 순서에 따라 달라진다. 따라서, 특정하게는, 예를 들어, 도 18에 도시된 대로, 만일 비트선 BL1에 접속된 NAND 셀의 워드선들 WL0 내지 WL30에 접속된 메모리 셀들이 기입될 때 기준 전압 Vref 값이 기준으로 설정되었다면, 인접 비트선 BL2에 접속된 NAND 셀의 워드선들 WL0 내지 WL30에 접속된 메모리 셀들이 기입될 때 기준 전압이 Vref×0.95에 설정되고, 비트선 BL1에 접속된 NAND 셀의 워드선 WL31에 접속된 메모리 셀이 기입될 때 기준 전압이 Vref×0.90에 설정되고, 비트선 BL2에 접속된 NAND 셀의 워드선 WL31에 접속된 메모리 셀이 기입될 때 기준 전압이 Vref×0.85에 설정되는 것이 양호하다.

도 20은 제3 실시예에 적용되는 기준 전압 발생 회로의 한 예를 도시하였다. 도 20에서, 도 11에 도시한 것과 동일한 부분들은 동일 참조 부호로서 표시되었다.

도 20에서, 저항 R1은 복수의 탭(tap)을 제공받는다. 예를 들어, n 채널 MOS 트랜지스터(51-1 내지 51-4)의 각각의 일단은 탭들 중의 대응하는 것에 접속된다. 트랜지스터(51-1 내지 51-4)의 타단들은 출력 노드에 접속된다. 곱하기를 설정하기 위한 제어 신호 MS가 트랜지스터들(51-1 내지 51-4)의 게이트들에 공급된다. 예를 들어, 데이터가 도 18에 도시된 비트선 BL2 및 워드선 WL31에 접속된 셀들로 기입될 때, 즉 기준 전압 Vref × 0.85의 전압이 출력될 때, 트랜지스터(51-4)의 게이트에 공급되는 제어 신호 MS는 하이로 되고 나머지 제어 신호들 MS 는 로우로 된다. 이런 식으로 발생된 기준 전압 Vref × 0.85 는 도 11의 내부 전압 발생 회로(31-2)에 공급된다. 내부 전압 발생 회로(31-2)는 기준 전압 Vref × 0.85에 기초하여 각각의 임계 레벨에 대응하는 전압을 발생시킨다.

제3 실시예에서, 기준 전압 발생 회로(31-1)는 기입될 메모리 셀의 위치에 따라서 다른 기준 전압을 발생시킨다. 즉, 셀이 비트선에 더 가까워지고 후에 기입될 때, 기준 전압은 더 낮게 설정된다. 따라서, 인접 셀들 간의 커플링 캐패시턴스에 의한 영향을 덜 받은 메모리 셀들의 전체적인 임계 전압 분포가 축소될 수 있다. 그에 따라, 기입 속도는 더 넓은 임계 전압 분포를 갖는 셀들과 비교할 때 추가로 향상될 수 있다.

더욱이, 기준 전압 Vref의 전위가 변경될 때, 개개의 임계 레벨들에 대응하는 파라미터들을 변경할 필요가 없다. 또한, 각각의 다른 기준 전압 Verf에 대해서 파라미터를 설정할 필요가 없다. 그에 따라, 파라미터의 개수 증가가 방지될 수 있는 이점이 있다.

(제4 실시예)

제2 실시예에서는 파라미터들의 설정이 각각의 레벨에 대해 트리밍을 수행하여 이루어졌지만, 본 발명은 이것에만 국한되지는 않는다. 파라미터들은 기준 전압 발생 회로(31-1)를 사용하여 설정될 수 있다.

도 21은 기준 전압 발생 회로(31-1)의 변경을 설명한 본 발명의 제4 실시예를 보여준다. 트랜지스터들(51-5, 51-6)의 각각의 일단은 저항(34)에 접속된다. 이런 트랜지스터들(51-5, 51-6)의 타단들은 출력 노드에 접속된다. 이런 트랜지스터들(51-5 내지 51-6)의 게이트들은 디코더(61)의 출력 단부에 접속된다. 도 22에 도시된 복수의 플립-플롭 회로들 FF1 내지 FF4로 구성되는 복수의 레지스터 (62)는 디코더(61)의 입력 단부에 접속된다.

이 구성에 의해서, 클록 신호 CLK가 레지스터에 공급되어, 클록 신호 CLK를 카운팅한다. 카운트 출력 신호가 디코더(61)에 공급된다. 디코더(61)의 출력 신호에 따라서, 트랜지스터들(51-1 내지 51-6) 중의 하나가 턴 온된다. 기준 전압 발생 회로(31-1)로부터의 기준 전압 출력은 내부 전압 발생 회로(31-2)에 공급된다. 이 시점에서, 내부 전압 발생 회로(31-2)의 트랜지스터들 중의 임의의 하나만이 선택되고, 내부 전압 발생 회로(31-2)의 출력 노드 VCGRV에서의 출력 전압이 테스터(도시되지 않음)에 의해 모니터링된다. 먼저, 테스터가 예를 들어 기준 전압 Vref × 0.9에 대응하는 기준 전압에 설정된다. 만일 VCGRV가 기준 전압에 도달하지 않았다면, 레지스터에 공급되는 클록 신호 CLK가 증분된다. 만일 VCGRV가 기준 전압에 도달하였다면, 레지스터의 값은 유지된다. 이 동작은, Vref × 0.95, Vref × 1.0, Vref × 1.05, Vref × 1.1 의 순서로 기준 전압을 증가시키면서 반복적으로 수행된다.

제4 실시예에서, 도 8 및 도 15에 도시된 파라미터들이 미리 적합한 값들에 설정될 수 있다. 이상 설명한 대로 기준 전압을 트리밍하는 것은 검증 판독용의 파라미터가 레지스터에 유지되도록 하여 준다. 더 나아가, 제2 실시예에서 설명한 대로, 복수의 파라미터가 하나의 파라미터를 공유하고 모든 파라미터가 트리밍 동 작들에 의해 결정되는 것은 아니어서, 트리밍 시간을 더 단축한다.

제4 실시예에 따라서, 파라미터들을 설정하는 것도 가능하다. 또한, 트리밍이 각각의 임계 레벨마다 행해지지는 않기 때문에, 트리밍에 요구되는 시간이 단축될 수 있는 이점이 있다.

추가의 이점들 및 변경들이 당업자에 의해 쉽게 이뤄질 수 있다. 따라서, 넓은 범위에서의 본 발명은 여기 도시되고 설명된 특정 상세 사항들 및 대표적 실시예들에만 국한되지는 않는다. 그에 따라, 첨부된 청구범위와 이들의 균등물에 의해 정의된 일반적 발명 사상의 정신 및 범위를 벗어나지 않고서 여러 변경이 이뤄질 수 있다.

상술한 바와 같은 본 발명에 따르면, 임계 레벨들에 대응하는 판독 전압들을 발생시키기 위한 파라미터들의 개수를 현저히 줄일 수 있는 반도체 기억 장치가 제공될 수 있다.

Claims

반도체 기억 장치로서,

임계 레벨 1, 2, ..., n (n은 자연수)을 이용하여 복수 비트의 데이터를 저장하는 메모리 셀과;

상기 임계 레벨들을 발생시키기 위한 복수 항목의 파라미터 데이터를 저장하는 저장부와;

상기 저장부로부터 판독된 파라미터 데이터를 누산(accumulate)함으로써 상기 임계 레벨들에 대응하는 전압들을 발생시키기 위한 전압 데이터를 산출하는 연산 회로(arithmetic circuit)와;

상기 연산 회로에 의해 산출된 전압 데이터에 기초하여 전압을 발생시키는 전압 발생 회로를 포함하고,

상기 연산 회로는, 임계 레벨 k (k <= n)에서 상기 메모리 셀로부터 데이터를 판독할 때, 임계 레벨 i 내지 k (i <= k)에서의 파라미터 데이터를 누산함으로써 상기 전압 데이터를 발생시키는 반도체 기억 장치.
제1항에 있어서, 상기 복수 항목의 파라미터 데이터는 기입 동작 시 검증 판독을 위한 복수의 임계 레벨들에서의 증분(increments)에 대응하는 복수 항목의 제1 파라미터 데이터 및 검증 판독 동작 시 임계 레벨 k에 대응하는 전압과 판독 동작 시 임계 레벨 k에 대응하는 전압 간의 차이에 대응하는 제2 파라미터 데이터를 포함하고,

상기 연산 회로는, 임계 레벨 k (k <= n)에서 상기 메모리 셀로부터 데이터를 판독할 때, 임계 레벨 i 내지 k (i <= k)에서의 상기 제1 파라미터 데이터를 누산하고 상기 누산된 파라미터 데이터로부터 상기 제2 파라미터 데이터를 감산함으로써 임계 레벨 k에서의 판독 동작 시 파라미터 데이터를 발생시키는 반도체 기억 장치.
제1항에 있어서, 상기 복수 항목의 파라미터 데이터는 판독을 위한 복수의 임계 레벨들에서의 증분에 대응하는 복수 항목의 제3 파라미터 데이터 및 기입 동작 시 검증 판독을 위한 임계 레벨 k에 대응하는 전압과 판독 동작 시 임계 레벨 k에 대응하는 전압 간의 차이에 대응하는 제4 파라미터 데이터를 포함하고,

상기 연산 회로는, 임계 레벨 k (k <= n)에서 상기 메모리 셀로부터 데이터를 검증-판독할 때, 임계 레벨 i 내지 k (i <= k)에서의 상기 제3 파라미터 데이터를 누산하고 상기 누산된 파라미터 데이터에 상기 제4 파라미터 데이터를 가산함으로써 임계 레벨 k에서의 기입 동작 시 검증 판독을 위한 파라미터 데이터를 발생시키는 반도체 기억 장치.
제1항에 있어서, 상기 연산 회로는 비선택 워드선들이 셋업된 때로부터 선택된 워드선이 셋업될 때까지의 시간 동안 상기 파라미터 데이터를 누산함으로써 상기 전압 데이터를 발생시키는 반도체 기억 장치.
제1항에 있어서,

클록 신호를 카운트하기 위한 복수의 플립-플롭 회로를 갖는 레지스터와;

상기 레지스터의 출력 신호를 디코드하는 디코더와;

상기 디코더의 출력 신호에 따라서 그 출력 전압이 변하는 전압 발생 회로를 더 포함하고,

상기 전압 발생 회로의 출력 전압이 기준 전압과 일치할 때, 상기 레지스터의 카운트가 상기 레지스터 내의 파라미터 데이터로서 유지되는 반도체 기억 장치.
제1항에 있어서, 상기 연산 회로는,

제1 검증 판독 파라미터 데이터를 유지하는 제1 레지스터와,

제1 판독 파라미터 데이터를 유지하는 제2 레지스터와,

제2 검증 판독 파라미터 데이터를 유지하는 제3 레지스터와,

제2 판독 파라미터 데이터를 유지하는 제4 레지스터와,

상기 제1 및 제2 레지스터들로부터 출력된 데이터를 선택하는 제1 선택 회로와;

상기 제3 및 제4 레지스터들로부터 출력된 데이터를 선택하는 제2 선택 회로와;

제1 입력 단부(input end), 제2 입력 단부 및 제3 입력 단부를 갖고, 상기 제1 입력 단부, 제2 입력 단부 및 제3 입력 단부에 공급되는 데이터를 가산하는 가 산기 - 상기 제1 및 제2 선택 회로들로부터 출력된 데이터가 상기 제1 및 제2 입력 단부들에 공급됨 - 와;

상기 가산기로부터 출력된 데이터를 누산하고 그 출력 단부가 상기 가산기의 제3 입력 단부에 접속되어 있는 제5 레지스터

를 포함하는 반도체 기억 장치.
워드선들 및 비트선들에 접속된 복수의 메모리 셀들이 행렬로 배열되어 있는 메모리 셀 어레이와;

상기 워드선들 및 상기 비트선들 상의 전위들을 제어하고, 상기 메모리 셀들로부터 데이터를 판독하는 판독 동작 시에, 상기 워드선들 중 선택된 워드선에 인접하는 비선택 워드선들을 활성화하고 그 후 상기 선택된 워드선을 활성화하는 제어 회로

를 포함하는 반도체 기억 장치.
제7항에 있어서, 상기 워드선들에 공급되는 전압을 판정하기 위한 전압 데이터를 산출하는 연산 회로를 더 포함하고,

상기 연산 회로는 상기 비선택 워드선들이 활성화된 때로부터 상기 선택 워드선이 활성활될 때까지의 시간 동안 상기 전압 데이터를 산출하는 반도체 기억 장치.
제8항에 있어서, 상기 연산 회로로부터 공급된 전압 데이터에 따라서 전압을 발생시키는 전압 발생 회로를 더 포함하는 반도체 기억 장치.
제9항에 있어서, 상기 전압 발생 회로는,

상기 연산 회로로부터 공급된 전압 데이터를 디코드하는 디코더와,

기준 전압을 분할하는 분압기 회로(voltage divider circuit)와,

상기 디코더의 출력 신호에 따라서 상기 분압기 회로에 의해 분할된 전압을 인출하는 출력 회로

를 포함하는 반도체 기억 장치.
반도체 기억 장치로서,

직렬로 접속된 복수의 메모리 셀들 및 복수의 선택 게이트들을 갖는 NAND 셀들을 포함하는 메모리 셀 어레이와;

기준 전압에 기초하여 상기 NAND 셀들의 워드선들에 전위를 공급하는 전압 발생 회로와;

상기 기준 전압의 전위를 변경하는 변경 회로를 포함하고,

상기 변경 회로는 상기 NAND 셀들 중의 특정 메모리 셀에 기입될 때는 제1 기준 전압을 출력하고 상기 특정 메모리 셀과 다른 메모리 셀에 기입될 때는 상기 제1 기준 전압과 다른 제2 기준 전압을 출력하는 반도체 기억 장치.
제11항에 있어서, 상기 변경 회로는 상기 NAND 셀들 중 다른 셀에 기입될 때는 상기 NAND 셀들 중 마지막으로 기입될 메모리 셀에 상기 제1 기준 전압보다 낮은 상기 제2 기준 전압을 출력하는 반도체 기억 장치.
제12항에 있어서, 상기 NAND 셀들은 복수의 메모리 셀들 및 그 선택 게이트들이 직렬로 접속된 적어도 제1 및 제2 NAND 셀들을 포함하고,

상기 변경 회로는 상기 제1 NAND 셀들 중 특정 메모리 셀에 기입될 때는 상기 제1 기준 전압을 출력하고, 상기 제1 NAND 셀들 중 상기 특정 메모리 셀과 다른 메모리 셀에 기입될 때는 상기 제1 기준 전압과 다른 상기 제2 기준 전압을 출력하고, 상기 제2 NAND 셀들 중 특정 메모리 셀에 기입될 때는 상기 제1 및 제2 기준 전압들과는 다른 제3 기준 전압을 출력하고, 상기 제2 NAND 셀들 중 상기 특정 메모리 셀과 다른 메모리 셀에 기입될 때는 상기 제1, 제2, 및 제3 기준 전압들과는 다른 제4 기준 전압을 출력하는 반도체 기억 장치.
제12항에 있어서, 상기 NAND 셀들은 복수의 메모리 셀들 및 그 선택 게이트들이 직렬로 접속된 적어도 제1 및 제2 NAND 셀들을 포함하고,

상기 변경 회로는 상기 제1 NAND 셀들 중 다른 셀에 기입될 때는 상기 제1 NAND 셀들 중 마지막으로 기입될 메모리 셀에 상기 제1 기준 전압보다 낮은 상기 제2 기준 전압을 출력하고, 상기 제2 NAND 셀들 중 마지막으로 기입될 메모리 셀에는 상기 제2 기준 전압보다 낮은 제3 기준 전압을 출력하고, 상기 제2 NAND 셀들 중 다른 셀에 기입될 때는 상기 제1 기준 전압보다 낮은 제4 기준 전압을 출력하는 반도체 기억 장치.
제11항에 있어서, 상기 변경 회로는,

그 제1 입력 단부에 특정 전압이 공급되는 차동 증폭기와,

그 제1 단자에 제1 전원이 공급되고 그 게이트 전극이 상기 차동 증폭기의 출력 단부에 접속되어 있는 제1 도전성 제1 트랜지스터와,

상기 트랜지스터의 제2 단부와 제2 전원 사이에 직렬로 접속되어 있는 복수의 저항들 - 상기 복수의 저항들의 복수의 접합 노드들 중 하나가 상기 차동 증폭기의 제2 입력 단부에 접속됨 - 과,

그 제1 단자들이 상기 복수의 접합 노드들 중 나머지 것들에 일대일 대응하여 접속되어 있고 그 나머지 단부들이 상기 제1 트랜지스터들의 제2 단자들에 접속되어 있는 복수의 제2 도전성 제2 트랜지스터들

을 포함하는 반도체 기억 장치.
제15항에 있어서, 전압 데이터를 디코드하는 디코더를 더 포함하고,

상기 디코더는 상기 제2 트랜지스터들의 게이트 전극들에 일대일 대응하여 접속되어 있는 복수의 출력 단부들을 갖는 반도체 기억 장치.
반도체 기억 장치로서,

임계 레벨들을 이용하여 데이터를 저장하는 메모리 셀과;

제1 파라미터 데이터와 제2 파라미터 데이터를 가산하거나 하나로부터 다른 하나를 감산하는 연산 회로 - 상기 제1 파라미터 데이터는 제1 판독 또는 검증 판독을 위한 제1 레벨을 발생시키기 위한 데이터이고 상기 제2 파라미터 데이터는 제2 판독 또는 검증 판독을 위한 상기 제1 레벨과 다른 제2 레벨과 상기 제1 레벨 간의 차이에 관한 데이터임 - 와;

상기 연산 회로에 의해 산출된 전압 데이터에 기초하여 전압을 발생시키는 전압 발생 회로를 포함하고,

상기 전압 발생 회로는 상기 제1 레벨에서 상기 메모리 셀로부터 데이터를 판독하거나 검증 판독을 수행할 때 상기 제1 파라미터 데이터에 기초하여 전압을 발생시키고, 상기 연산 회로는 상기 제1 레벨의 파라미터 데이터와 상기 제1 레벨과 상기 제2 레벨 간의 차이에 관한 제2 파라미터 데이터를 가산하거나, 하나로부터 다른 하나를 감산하고, 상기 전압 발생 회로는 상기 가산 또는 감산으로부터 얻어진 데이터에 기초하여 전압을 발생시키는 반도체 기억 장치.
제17항에 있어서, 상기 연산 회로는 비선택 워드선들이 셋업된 때로부터 선택된 워드선이 셋업될 때까지의 시간 동안 상기 제1 또는 제2 파라미터 데이터를 누산함으로써 상기 전압 데이터를 발생시키는 반도체 기억 장치.
제18항에 있어서, 상기 연산 회로는,

상기 제1 파라미터 데이터를 유지하는 제1 레지스터와,

상기 제2 파라미터 데이터를 유지하는 제2 레지스터와,

상기 제1 및 제2 레지스터들로부터 출력된 데이터를 선택하는 선택 회로와,

상기 선택 회로로부터 출력된 데이터를 가산하는 가산기와,

상기 가산기로부터 출력된 데이터를 누산하고 그 출력 단부가 상기 가산기의 입력 단부에 접속되어 있는 제3 레지스터

를 포함하는 반도체 기억 장치.
제17항에 있어서, 상기 전압 발생 회로는,

상기 연산 회로로부터 공급된 전압 데이터를 디코드하는 디코더와,

기준 전압을 분할하는 분압기 회로와,

상기 디코더의 출력 신호에 따라서 상기 분압기 회로에 의해 분할된 전압을 인출하는 출력 회로

를 포함하는 반도체 기억 장치.