KR20120119533A - 비휘발성 메모리 장치 및 그 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 그 프로그램 방법 Download PDF

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Abstract

본 발명의 비휘발성 메모리 장치의 프로그램 방법은 초기화 동작시에 상기 다수의 메모리 셀에 대응하는 프로그램 검증전압을 미리 연산하여 저장하고, 프로그램 동작시에는, 상기 다수의 메모리 셀의 워드라인에 프로그램 전압이 인가된 이후 미리 저장된 검증전압을 인가하여 상기 다수의 메모리 셀의 프로그래밍 여부를 검증하는 검증단계를 포함하는 것을 특징으로 한다.

Description

비휘발성 메모리 장치 및 그 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 프로그램 방법에 관한 것으로, 더욱 상세하게는 프로그램 단위 시간(Program Unit Time)을 줄일 수 있는 비휘발성 메모리 장치 및 그 프로그램 방법에 관한 것이다.
메모리 장치는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 나누어진다. 휘발성 메모리 장치는 전원공급 차단시 데이터가 소멸되는 메모리 장치로서, 디램 및 에스램이 이에 포함된다. 비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 플래쉬가 이에 포함된다.
이와 같은 비휘발성 메모리 장치는 전기적으로 프로그램(program) 및 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 비휘발성 메모리 장치의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리킨다.
메모리 장치의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드(NAND)형 플래쉬 메모리 장치가 개발되었다. 낸드형 플래쉬 메모리 장치는 노어(NOR)형 플래쉬 메모리와 달리 순차적으로 정보를 독출(read)하는 메모리이다.
상기 낸드(NAND) 플래쉬 메모리 장치는 데이터 저장 매체로서 사용이 계속 증가하고 있으며, 그에 따라 대용량의 플래쉬 메모리 장치가 요구되고 있다. 보다 작은 칩 사이즈에서 저장 용량을 증가시키기 위하여, 하나의 메모리셀에 2비트 이상의 데이터를 저장할 수 있도록 하는 멀티 레벨 셀(Multi Level Cell: MLC) 구조가 제안되었다. MLC는 제조기술의 큰 변화없이 데이터 저장용량을 증가시킬 수 있는 효과적인 방법이다. 즉, 싱글 레벨 셀(Single Level Cell: SLC) 구조와는 달리 MLC는 하나의 프로그램 셀 문턱전압 분포를 가지고 2비트, 3비트 그리고 4비트 이상의 데이터를 나타낼 수 있다.
SLC 또는 MLC 구조의 낸드 플래쉬 메모리 장치에 있어서 프로그램 속도 및 셀 문턱전압(Vt) 분포 폭의 감소는 중요한 문제가 되고 있다. 특히, MLC구조의 경우 4레벨에서 더욱 진행하여 8레벨 이상의 제품이 개발될 것으로 예상되므로, 메모리셀의 문턱전압 분포 폭의 감소는 더욱 중요한 문제로 부각되고 있다. 이에, 워드라인에 인가되는 바이어스 전압을 소정의 스텝 바이어스(step bias) 단위로 점차 증가시키면서 선택된 페이지를 여러번 프로그램하는 ISPP(Incremantal Step Pulse Program) 방식을 이용한 프로그램 방법이 실시되고 있다.
이하, 도 7 및 8을 참조하여 종래기술에 따른 비휘발성 메모리 장치의 구성을 간략히 설명하는데, 도 7은 종래기술에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 도면이고, 도 8은 도 7에 도시된 메모리 셀 어레이에 프로그램 펄스와 검증전압이 인가되는 상태를 나타내는 파형도이다.
도 7을 참조하면, 메모리 셀 어레이는 비트 라인들(BL0-BLn)에 연결된 복수 개의 셀 스트링(cell string)들로 구성되며, 하나의 셀 스트링은 소스 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MC0-MC31)과, 드레인 선택 트랜지스터(DST)를 포함한다.
상기 소스 선택 트랜지스터(SST)의 게이트는 소스 선택라인(SSL)에 공통으로 접속된다. 드레인 선택 라인(DSL)에는 드레인 선택 트랜지스터(DST)의 게이트가 접속된다. 상기 메모리 셀 트랜지스터들(MC0-MC31)의 컨트롤 게이트에는 워드라인들(WL0~WL31)이 접속된다. 메모리 셀 트랜지스터들(MC0-MC31)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬로 연결된다.
하나의 스트링 내에 포함된 메모리 셀의 수는 도시된 것과 같이 32개 혹은 메모리 장치의 저장 용량에 따라 달라질 수 있다. 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)는 통상의 모스트랜지스터이고, 메모리 셀 트랜지스터들(MC0-MC31)은 플로팅 게이트 트랜지스터들이다.
이와 같은 구성의 메모리 장치는 메모리 셀 트랜지스터들(MC0-MC31)이 셀 스트링에 구성되는 위치에 따라 메모리 셀 트랜지스터들(MC0-MC31)의 물리적 특성이 차이가 발생한다는 문제점이 있다.
이러한 문제점을 해결하기 위해 메모리 셀 트랜지스터들(MC0-MC31)간의 위치에 따른 물리적 특성에 맞도록 검증전압을 조절할 필요성이 있으며, 이를 위해 프로그램 검증전압(Verify bias)을 필요로 하는 시점마다 프로그램 검증전압 레벨을 매번 연산해야한다.
이때, 상기 프로그램 검증전압은 각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압(예를들면, 5V이하)을 포함하고, 상기 특성전압은 그룹별 오프셋 바이어스 전압(2-3V이하) 및 에지 워드라인의 오프셋 바이어스 전압(2-3V이하)을 포함하며, 상기 프로그램 단위 시간은 프로그램 펄스가 인가되는 시점부터 다수의 검증전압이 인가되는 시점까지를 나타내는 시간을 의미한다.
즉, 도 8에 도시된 바와 같이, 프로그램 펄스가 인가된 이후에 상기 제1 검증전압(PV1)을 생성하기 위한 연산이 제1 설정기간(P1D)동안에 실행되고, 상기 연산결과로서 생성된 제1 검증전압(PV1)은 대응하는 메모리 셀의 워드라인에 인가된다. 상기 연산은 상기 기본 바이어스 전압, 그룹별 오프셋 바이서스 전압 및 에지 워드라인의 오프셋 바이어스 전압을 합산하여 이루어진다.
이후, 상기 제2 검증전압(PV2)을 생성하기 위한 연산이 제2 설정기간(P2D)동안에 실행되고, 상기 연산결과로서 생성된 제2 검증전압(PV2)은 대응하는 메모리 셀의 워드라인에 인가된다.
이어서, 제3 설정기간(P3D)동안 제3 검증전압(PV3)을 생성하기 위한 연산이 실행되고, 상기 연산결과로서 생성된 제3 검증전압(PV3)은 대응하는 메모리 셀의 워드라인에 인가된다.
제4 설정기간(P4D)동안 제4 검증전압(PV4)을 생성하기 위한 연산이 실행되고, 상기 연산결과로서 생성된 제4 검증전압(PV4)은 대응하는 메모리 셀의 워드라인에 인가된다.
그러나, 상기와 같이, 검증전압(Verify bias)을 필요로 하는 시점마다 검증전압 레벨을 매번 연산하면 프로그램 단위 시간(Program Unit time)이 증가한다는 문제점이 있다.
특히, 프로그램 동작에 따른 프로그램 펄스의 인가 및 검증전압의 인가가 반복적으로 실행되므로 상기와 같은 프로그램 단위 시간(Program Unit time)의 증가가 프로그램 동작의 지연을 초래하게 되어 고속동작에 어려움을 초래할 수 있다는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 프로그램 전압이 인가되기 이전에 미리 프로그램 검증전압을 연산하여 저장하고, 프로그램 전압이 인가된 이후에 미리 저장된 프로그램 검증전압을 대응하는 워드라인에 인가하므로써 프로그램 단위 시간(Program Unit Time)을 줄일 수 있는 비휘발성 메모리 장치 및 그 프로그램 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 프로그램 단위 시간을 줄이므로써 고속 동작에 사용될 수 있는 비휘발성 메모리 장치 및 그 프로그램 방법을 제공하는 것을 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 비휘발성 메모리 장치의 프로그램 방법은, 다수의 메모리 셀을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법에 있어서, 초기화 동작시에 상기 다수의 메모리 셀에 대응하는 프로그램 검증전압을 미리 연산하여 저장하고, 프로그램 동작시에는, 상기 다수의 메모리 셀의 워드라인에 프로그램 전압이 인가된 이후 미리 저장된 검증전압을 인가하여 상기 다수의 메모리 셀의 프로그래밍 여부를 검증하는 검증단계를 포함한다.
또한, 본 발명의 다른 측면에 따른 비휘발성 메모리 장치의 프로그램 방법은, 다수의 메모리 셀을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법에 있어서, 프로그램 펄스가 상기 다수의 메모리 셀에 인가되기 이전에, 각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압을 합산하여 상기 다수의 메모리 셀에 대응하는 검증전압을 생성하고 저장하는 저장단계; 및 상기 프로그램 펄스가 다수의 메모리 셀에 인가되면, 상기 저장단계에서 저장된 검증전압을 상기 다수의 메모리 셀의 워드라인에 인가하여 상기 다수의 메모리 셀의 프로그램 여부를 검증하는 프로그램 전압 검증단계를 포함한다.
또한, 본 발명의 또 다른 측면에 따른 비휘발성 메모리 장치는, 다수의 메모리 셀; 및 초기화 동작시에 상기 다수의 메모리 셀에 대응하는 프로그램 검증전압을 미리 연산하여 저장하고, 프로그램 동작시에는, 상기 다수의 메모리 셀의 워드라인에 프로그램 전압이 인가된 이후 미리 저장된 검증전압을 공급하는 검증전압 공급부를 포함한다.
또한, 본 발명의 또 다른 측면에 따른 비휘발성 메모리 장치는, 다수의 메모리 셀을 구비한 메모리 셀 블록; 프로그램 펄스가 상기 다수의 메모리 셀에 인가되기 이전에, 각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압을 합산하여 상기 다수의 메모리 셀에 대응하는 검증전압을 생성하는 연산부; 상기 연산부에서 생성된 검증전압을 저장하는 저장부; 및 상기 프로그램 펄스가 다수의 메모리 셀에 인가되면, 상기 저장부에 저장된 검증전압을 상기 다수의 메모리 셀의 워드라인에 공급하는 검증전압 공급부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
전술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 프로그램 방법은 프로그램 전압이 인가되기 이전에 미리 프로그램 검증전압을 연산하여 저장하고, 프로그램 전압이 인가된 이후에 미리 저장된 프로그램 검증전압을 대응하는 워드라인에 인가하므로써 프로그램 단위 시간(Program Unit Time)을 줄일 수 있다.
본 발명은 미리 연산되어 저장된 검증전압을 프로그램 전압이 인가된 이후에 인가함으로써 다수의 메모리 셀 트랜지스터들(MC0-MC31)간의 위치에 따른 물리적 특성의 상이함에 따라 서로 다른 검증전압이 인가될 때마다 매번 서로 다른 검증전압을 생성하기 위한 연산을 실행해야할 필요가 없다.
또한, 본 발명은 프로그램 전압이 인가된 이후에 미리 연산되어 저장된 검증전압을 인가하여 프로그램 단위 시간을 줄이므로써 고속으로 동작되는 메모리 모듈이나 시스템에 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 나타내는 회로도이다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구성을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작에 따른 파형도이다.
도 5는 본 발명의 또 다른 실시예에 따른 적어도 하나의 메모리 장치를 갖는 전자 메모리 시스템의 구성을 나타내는 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 적어도 하나의 비휘발성 메모리 장치를 갖는 메모리 모듈의 구성을 나타내는 블록도이다.
도 7은 종래기술에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 8은 도 7에 도시된 메모리 셀 어레이에 프로그램 펄스와 검증전압이 인가되는 상태를 나타내는 파형도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 설명하는데, 도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 나타내는 회로도이다.
도 1에 도시된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 셀 스트링 어레이(110) 및 검증전압 공급부(140)를 포함하는 메모리부로 이루어진다.
상기 셀 스트링 어레이(110)는 비트라인들(BL0-BLn)에 연결된 복수 개의 셀 스트링(cell string)들로 구성되며, 하나의 셀 스트링은 소스 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MC0-MC31)과, 드레인 선택 트랜지스터(DST)를 포함한다.
상기 소스 선택 트랜지스터(SST)의 게이트는 소스 선택라인(SSL)에 공통으로 접속되고, 드레인 선택 라인(DSL)에는 드레인 선택 트랜지스터(DST)의 게이트가 접속된다. 상기 메모리 셀 트랜지스터들(MC0-MC31)의 컨트롤 게이트에는 워드라인들(WL0~WL31)이 접속되고, 메모리 셀 트랜지스터들(MC0-MC31)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬로 연결된다.
하나의 스트링 내에 포함된 메모리 셀의 수는 도시된 것과 같이 32개이거나, 메모리 장치의 저장 용량에 따라 16개, 64개 등으로 달라질 수 있다. 상기 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)는 통상의 모스트랜지스터이고, 메모리 셀 트랜지스ㅌ터(MC0-MC31)은 플로팅 게이트 트랜지스터들로 이루어지는 것이 바람직하다.
검증전압 공급부(140)는 제1 저장부(142), 연산부(144) 및 제2 저장부(146)를 포함하며, 초기화 동작시에 상기 다수의 메모리 셀 트랜지스터들(MC0-MC31)에 대응하는 프로그램 검증전압을 미리 연산하여 저장하고, 프로그램 동작시에는, 상기 다수의 메모리 셀의 워드라인에 프로그램 전압이 인가된 이후 미리 저장된 검증전압을 공급한다.
이때, 상기 초기화 동작은 프로그램 동작에 따른 프로그램 펄스가 인가되기 이전에 비휘발성 메모리 장치에 사용되는 다양한 파라미터들을 설정하는 시간을 의미한다.
제1 저장부(142)는 각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압(예를들면, 5V이하)을 저장하며, 상기 특성전압은 그룹별 오프셋 바이어스 전압(2-3V이하) 및 에지 워드라인의 오프셋 바이어스 전압(2-3V이하)을 포함한다. 상기 그룹별 오프셋 바이어스 전압은 다수의 메모리 셀(MC0-MC31)의 특징에 따라 동일한 특성을 갖는 메모리 셀별로 그룹화되며, 상기 에지 워드라인의 오프셋 바이어스 전압은 상기 셀 스트링의 양 끝단에 위치한 메모리 셀에 설정된 전압이다.
연산부(144)는 상기 초기화 동작동안 상기 제1 저장부(142)에 저장된 기본 바이어스 전압과 상기 특성전압을 합산하여 검증전압을 생성한다. 즉, 본 실시예에서, 상기 연산부(144)는 상기 기본 바이어스 전압, 상기 그룹별 오프셋 바이어스 전압 및 에지 워드라인의 오프셋 바이어스 전압을 모두 합산한다.
제2 저장부(146)는 상기 초기화 동작동안 상기 연산부(144)에서 생성된 검증전압을 저장한다.
상기 초기화 동작이 완료된 이후 프로그램 동작에 따라 상기 다수의 메모리 셀의 워드라인에 프로그램 전압이 인가되면, 상기 검증전압 공급부(140)는 각 워드라인에 해당하는 어드레스를 입력받아 이에 대응하는 상기 제2 저장부(146)에 저장된 검증전압을 워드라인 스위칭부(120)에 전달하며, 상기 워드라인 스위칭부(120)는 로우 디코더(130)의 출력신호에 응답하여 해당하는 워드라인에 상기 검증전압을 인가한다.
즉, 도 4를 참조하면, 프로그램 전압의 인가 이후에 상기 초기화 동작동안(P0) 미리 연산되어 저장된 검증전압을 해당되는 워드라인에 인가하므로써 상기 프로그램 전압의 인가 이후에는 상기 검증전압의 생성을 위한 검증전압의 연산이 불필요하게 되어 프로그램 단위 시간(Program Unit time)을 줄일 수 있게 된다.
이하, 도 2를 참조하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구성을 설명하는데, 도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구성을 나타내는 회로도이다.
도 2에 도시된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 블록(210), 연산부(250), 저장부(260) 및 검증전압 공급부(270)를 포함하는 메모리부로 이루어진다.
메모리 셀 블록(210)은 비트라인들(BL0-BLn)에 연결된 다수의 셀 스트링(cell string)들로 구성되며, 하나의 셀 스트링은 소스 선택 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC0-MC31) 및 드레인 선택 트랜지스터(DST)를 포함한다.
상기 소스 선택 트랜지스터(SST)의 게이트는 소스 선택라인(SSL)에 공통으로 접속되고, 드레인 선택 라인(DSL)에는 드레인 선택 트랜지스터(DST)의 게이트가 접속된다. 상기 메모리 셀 트랜지스터들(MC0-MC31)의 컨트롤 게이트에는 워드라인들(WL0-WL31)이 접속되고, 메모리 셀 트랜지스터들(MC0-MC31)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬로 연결된다.
하나의 스트링 내에 포함된 메모리 셀의 수는 도시된 것과 같이 32개이거나, 메모리 장치의 저장 용량에 따라 16개 또는 64개 등으로 달라질 수 있다. 상기 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)는 통상의 모스트랜지스터이고, 메모리 셀 트랜지스ㅌ터(MC0-MC31)은 플로팅 게이트 트랜지스터들로 이루어지는 것이 바람직하다.
연산부(250)는 프로그램 동작에 따른 프로그램 펄스가 상기 다수의 메모리 셀 트랜지스터들(MC0-MC31)에 인가되기 이전에, 각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압을 합산하여 상기 다수의 메모리 셀 트랜지스터들(MC0-MC31)에 대응하는 검증전압을 생성하며, 제1 레지스터(252), 제2 레지스터(254), 제3 레지스터(256) 및 연산기(258)를 포함한다.
상기 특성전압은 다수의 메모리 셀의 특징에 따라 동일한 특성을 갖는 그룹별로 설정된 그룹별 오프셋 바이어스 전압 및 상기 셀 스트링의 양 끝단에 위치한 메모리 셀 트랜지스터에 설정되는 에지 워드라인의 오프셋 바이어스 전압을 포함한다.
제1 레지스터(252)는 상기 기본 바이어스 전압을 저장하고, 제2 레지스터(254)는 상기 다수의 메모리 셀 트랜지스터들(MC0-MC31)의 그룹별 오프셋 바이어스 전압을 저장하며, 제3 레지스터(256)는 상기 에지 워드라인의 오프셋 바이어스 전압을 저장한다.
연산기(258)는 상기 제1 레지스터(252)에 저장된 기본 바이어스 전압, 상기 제2 레지스터(254)에 저장된 그룹별 오프셋 바이어스 전압 및 상기 제3 레지스터(256)에 저장된 에지 워드라인의 오프셋 바이어스 전압을 합산하여 상기 다수의 메모리 셀 트랜지스터들(MC0-MC31)에 대응하는 검증전압을 생성한다.
저장부(260)는 상기 연산부(250)의 연산기(258)에서 생성된 검증전압을 저장한다.
검증전압 공급부(270)는 상기 프로그램 펄스가 다수의 메모리 셀 트랜지스터들(MC0-MC31)에 인가되면, 각 메모리 셀 트랜지스터들(MC0-MC31)의 워드라인에 해당하는 어드레스를 입력받아 이에 대응하는, 저장부(260)에 저장된, 검증전압을 상기 다수의 메모리 셀 트랜지스터들(MC0-MC31)의 워드라인에 공급한다.
이하, 도 3 및 4를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하는데, 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 흐름도이고, 도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작에 따른 파형도이다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작은 초기 설정 단계(S410), 연산단계(S420), 저장단계(S430), 프로그램 전압 인가단계(S440) 및 프로그램 전압 검증 단계(S450)를 포함한다.
초기 설정 단계(S410)에서는, 프로그램 동작에 따른 프로그램 펄스가 인가되기 이전(도 4의 P0)에 비휘발성 메모리 장치에 사용되는 다양한 파라미터들을 설정하는 단계로서, 기본 바이어스 전압, 다수의 메모리 셀의 특징에 따라 동일한 특성을 갖는 그룹별로 설정된 그룹별 오프셋 바이어스 전압 및 상기 셀 스트링의 양 끝단에 위치한 메모리 셀 트랜지스터에 설정되는 에지 워드라인의 오프셋 바이어스 전압이 설정된다.
연산단계(S420)에서는, 프로그램 동작에 따른 프로그램 펄스가 인가되기 이전(도 4의 P0)에 상기 기본 바이어스 전압, 그룹별 오프셋 바이어스 전압 및 에지 워드라인의 오프셋 바이어스 전압을 합산하여 프로그램 전압을 검증하는 검증전압을 생성한다.
저장단계(S430)에서는, 프로그램 동작에 따른 프로그램 펄스가 인가되기 이전(도 4의 P0)에 상기 연산단계(S420)에서 생성된 검증전압을 저장한다.
프로그램 전압 인가단계(S440)에서는, 프로그램 동작시에 상기 다수의 메모리 셀 트랜지스터들(도 1 및 도 3의 MC0-MC31)의 워드라인에 대응하는 프로그램 전압을 인가한다.
프로그램 전압 검증단계(S450)에서는, 상기 프로그램 전압 인가단계(S440)에서 프로그램 전압이 각 워드라인에 인가된 이후에 상기 저장단계(S430)에서 저장된 검증전압을 상기 다수의 메모리 셀 트랜지스터들(도 1 및 도 3의 MC0-MC31)의 워드라인에 인가하여 상기 다수의 메모리 셀 트랜지스터들(도 1 및 도 3의 MC0-MC31)의 프로그램 여부를 검증한다.
즉, 도 4를 참조하면, 프로그램 펄스가 인가된 이후에 제1 설정기간(P1)동안 상기 저장단계(S430)에서 저장된 제1 검증전압(PV1)을 읽어들인다. 이어서, 제1 검증전압(PV1)을 대응하는 메모리 셀 트랜지스터들(도 1 및 도 3의 MC0-MC31)의 워드라인에 인가한다.
이후, 제2 설정기간(P2)동안 상기 저장단계(S430)에서 저장된 제2 검증전압(PV2)을 읽어들인다. 이어서, 제2 검증전압(PV2)을 대응하는 메모리 셀 트랜지스터들(도 1 및 도 3의 MC0-MC31)의 워드라인에 인가한다.
다음으로, 제3 설정기간(P3)동안 상기 저장단계(S430)에서 저장된 제3 검증전압(PV3)을 읽어들인다. 이어서, 제3 검증전압(PV3)을 대응하는 메모리 셀 트랜지스터들(도 1 및 도 3의 MC0-MC31)의 워드라인에 인가한다.
이후, 제4 설정기간(P4)동안 상기 저장단계(S430)에서 저장된 제4 검증전압(PV4)을 읽어들인다. 이어서, 제2 검증전압(PV4)을 대응하는 메모리 셀 트랜지스터들(도 1 및 도 3의 MC0-MC31)의 워드라인에 인가한다.
상기와 같이, 프로그램 전압의 인가 이전에 미리 연산되어 저장된 검증전압을 프로그램 전압의 인가 이후에 대응되는 워드라인에 인가하므로써 프로그램 동작에 따른 상기 검증전압의 생성을 위한 검증전압의 연산이 불필요하게 되어 프로그램 단위 시간(Program Unit time)을 줄일 수 있게 된다.
즉, 도 5에 도시된 본원발명에 따른 제1 내지 제4 설정기간(P1-P4)이 도 9에 도시된 종래기술에 따른 제1 내지 제4 설정기간(P1-P4)보다 더 짧게 되어 프로그램 단위 시간(Program Unit time)을 줄일 수 있게 된다.
본 실시예에서는 제1 내지 제4 설정기간 동안 제1 내지 제4 검증전압을 일 예로 설명하였으나, 다른 실시예에서는 제 N 설정기간 동안 제N 검증전압까지 실현될 수 있다.
이하, 도 5를 참조하여 본 발명의 또 다른 실시예에 따른 적어도 하나의 메모리 장치를 갖는 전자 메모리 시스템의 구성을 설명하는데, 도 5는 본 발명의 또 다른 실시예에 따른 적어도 하나의 메모리 장치를 갖는 전자 메모리 시스템의 구성을 나타내는 블록도이다.
도 5에 도시된 전자 메모리 시스템(500)은 본 발명에 따른 비휘발성 메모리부를 포함하는 비휘발성 메모리 장치(520)와 이에 결합된 프로세서(510)을 포함한다.
전자 메모리 시스템(500)은 별도의 집적 회로를 포함할 수 있고, 프로세서(510) 및 메모리 장치(520)는 동일한 집적 회로상에 있을 수도 있으며 본 발명에 따른 특정 관련성을 갖는 특징에 초점을 맞추도록 단순화되어 있다.
프로세서(510)는 마이크로프로세서 또는 어플리케이션(특정 집적회로(application-specific integrated circuit, ASIC))과 같은 회로를 제어하는 다른 유형일 수 있다.
비휘발성 메모리 장치(520)는 메모리부(530), 어드레스 회로(540), 판독/래치 회로(550), I/O 회로(560) 및 제어회로(570)를 포함한다.
상기 메모리부(530)에 대한 상세한 설명은 도 1 또는 도 2에 도시된 메모리부에 상세히 설명되어 있으므로 이에 대한 설명은 생략한다.
어드레스 회로(540)는 상기 I/O 회로(560)을 통해 I/O 접속(562)위에 제공되는 어드레스 신호를 래치(latch)한다. 상기 어드레스 신호는 행 디코더(decoder, 544) 및 열 디코더(546)를 통해 수신되고 디코드되어 메모리부(530)에 액세스된다.
판독/래치 회로(550)는 메모리부(530)로부터 데이터의 페이지 또는 열을 판독 및 래치할 수 있다. I/O 회로(560)는 프로세서(510)와 I/O 접속(562)되어 양방향(bi-directional) 데이터 통신이 가능하도록 한다. 상기 I/O 회로(560)와 연결된 기록 회로(555)는 데이터를 메모리부(530)에 기록한다.
제어 회로(570)는 프로세서(510)로부터의 제어 접속(572)에 의해 제공되는 신호를 디코드한다. 이 신호는 칩(chip) 신호, 기록가능(write enable) 신호, 및 데이터 판독, 데이터 기록 및 데이터 소거 동작을 포함하는 메모리부(530)의 동작을 제어하는데 사용되는 어드레스 래치 신호를 포함할 수 있다.
상기 제어 회로(570)는 프로세서(510)로부터의 지시에 의해 본 발명의 실시예에 따른 동작 및 프로그래밍을 수행하도록 제어한다. 제어 회로(570)는 상태 머신(state machine), 순서기(sequencer), 또는 제어기의 몇몇 다른 유형일 수 있다.
이하, 도 6을 참조하여 본 발명의 또 다른 실시예에 따른 적어도 하나의 비휘발성 메모리 장치를 갖는 메모리 모듈을 설명하는 데, 도 6은 본 발명에 따른 적어도 하나의 비휘발성 메모리 장치를 갖는 메모리 모듈의 구성을 나타내는 블록도이다.
도 6에 도시된 메모리 모듈(600)은 메모리 카드로서 도시되지만, 메모리 모듈(600)과 관련하여 논의된 개념(concepts)은 제거가능한 다른 유형 또는 휴대용(portable) 메모리(예, USB 플래시 드라이브)에 적용가능하다.
상기 메모리 모듈(600)은 하나 이상의 메모리 장치(610)를 둘러싸는(enclose) 하우징(605)를 포함하지만, 이러한 하우징(605)이 모든 장치 또는 장치 어플리케이션에 필수적인 것은 아니다. 적어도 하나의 메모리 장치(610)는 본발명에 따른 비휘발성 메모리 장치를 포함한다.
이때, 상기 하우징(605)은 호스트 장치와 통신을 위한 하나 이상의 접속부(615)를 포함한다. 호스트 장치의 예로는 디지털 카메라, 디지털 리코딩 및 재생(playback) 장치, PDA, 개용용 컴퓨터, 메모리 카드 리더, 인터페이스 허브(hubs) 등을 포함한다. 상기 접속부(615)는 표준화된(standardized) 인터페이스의 형태로 이루어지는 것이 바람직하다.
상기 접속부(615)는 메모리 모듈(600)과 접속부(615)에 대한 호환가능한(compatible) 수용기(receptors)를 갖는 호스트 사이의 입/출력 제어 및 어드레스 및/또는 데이터 신호에 대한 인터페이스를 제공한다.
상기 메모리 모듈(600)은 하나 이상의 집적 회로 및/또는 별개 부품(components)일 수 있는 추가적 회로(620)를 선택적으로(optionally) 포함할 수 있다.
상기 추가적 회로(620)는 메모리 장치(610)의 액세스를 제어하거나 외부 호스트와 메모리 장치(610) 사이의 병진(translation)을 제공하기 위한 메모리 제어와 같은 제어 회로를 포함할 수 있다.
또한, 상기 추가적 회로(620)는 ASIC에 의해 수행될 수 있는 논리 기능과 같은 메모리 장치(610)의 제어와 관련없는 기능을 더 포함할 수 있다. 또한, 추가적 회로(620)는 패스워드 보호, 생체인식(biometrics) 등과 같은 메모리 모듈(600)에 판독 또는 기록 액세스를 제한하는 회로를 포함할 수 있다. 또한, 추가적 회로(620)는 메모리 모듈(600)의 현재상태 또는 접속상태를 표시하는 회로를 포함할 수 있다.
또한, 추가적 회로(620)는 메모리 모듈(600)내의 전력 필요(requirements) 규제(regulate)를 돕는 분리(decoupling) 커패시터(capacitor)와 같은 수동(passive) 장치를 더 포함할 수 있다.
110: 셀 스트링 어레이
140: 검증전압 공급부
142: 제1 저장부
144: 연산부
146: 제2 저장부

Claims (13)

  1. 다수의 메모리 셀을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법에 있어서,
    초기화 동작시에 상기 다수의 메모리 셀에 대응하는 프로그램 검증전압을 미리 연산하여 저장하고, 프로그램 동작시에는, 상기 다수의 메모리 셀의 워드라인에 프로그램 전압이 인가된 이후 미리 저장된 검증전압을 인가하여 상기 다수의 메모리 셀의 프로그래밍 여부를 검증하는 검증단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제1항에 있어서,
    상기 검증단계는,
    각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압을 합산하여 검증전압을 생성하는 연산단계;
    상기 연산단계에서 생성된 검증전압을 저장하는 저장단계;
    프로그램 동작시에 상기 다수의 메모리 셀의 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가단계; 및
    상기 프로그램 전압 인가단계에서 프로그램 전압이 인가된 이후에 상기 저장단계에서 저장된 검증전압을 상기 다수의 메모리 셀의 워드라인에 인가하여 상기 다수의 메모리 셀의 프로그램 여부를 검증하는 프로그램 전압 검증단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제2항에 있어서,
    상기 특성전압은 다수의 메모리 셀의 특징에 따라 동일한 특성을 갖는 그룹별로 설정된 그룹별 오프셋 바이어스 전압 및 상기 다수의 메모리 셀의 양 끝단에 위치한 셀에 설정되는 에지 워드라인의 오프셋 바이어스 전압을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 다수의 메모리 셀을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법에 있어서,
    프로그램 펄스가 상기 다수의 메모리 셀에 인가되기 이전에, 각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압을 합산하여 상기 다수의 메모리 셀에 대응하는 검증전압을 생성하고 저장하는 저장단계; 및
    상기 프로그램 펄스가 다수의 메모리 셀에 인가되면, 상기 저장단계에서 저장된 검증전압을 상기 다수의 메모리 셀의 워드라인에 인가하여 상기 다수의 메모리 셀의 프로그램 여부를 검증하는 프로그램 전압 검증단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제4항에 있어서,
    상기 특성전압은 다수의 메모리 셀의 특징에 따라 동일한 특성을 갖는 그룹별로 설정된 그룹별 오프셋 바이어스 전압 및 상기 다수의 메모리 셀의 양 끝단에 위치한 셀에 설정되는 에지 워드라인의 오프셋 바이어스 전압을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 다수의 메모리 셀; 및
    초기화 동작시에 상기 다수의 메모리 셀에 대응하는 프로그램 검증전압을 미리 연산하여 저장하고, 프로그램 동작시에는, 상기 다수의 메모리 셀의 워드라인에 프로그램 전압이 인가된 이후 미리 저장된 검증전압을 공급하는 검증전압 공급부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 검증전압 공급부는,
    각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압을 저장하는 제1 저장부;
    상기 제1 저장부에 저장된 기본 바이어스 전압과 특성전압을 합산하여 검증전압을 생성하는 연산부; 및
    상기 연산부에서 생성된 검증전압을 저장하는 제2 저장부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 특성전압은 다수의 메모리 셀의 특징에 따라 동일한 특성을 갖는 그룹별로 설정된 그룹별 오프셋 바이어스 전압 및 상기 다수의 메모리 셀의 양 끝단에 위치한 셀에 설정되는 에지 워드라인의 오프셋 바이어스 전압을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제6항 내지 제8항 중 어느 하나의 항에 있어서,
    상기 검증전압 공급부는 각 워드라인에 해당하는 어드레스를 입력받아 이에 대응하는 프로그램 검증전압을 상기 다수의 메모리 셀의 워드라인에 공급하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 다수의 메모리 셀을 구비한 메모리 셀 블록;
    프로그램 펄스가 상기 다수의 메모리 셀에 인가되기 이전에, 각 메모리 셀의 특징에 따른 특성전압과 기본 바이어스 전압을 합산하여 상기 다수의 메모리 셀에 대응하는 검증전압을 생성하는 연산부;
    상기 연산부에서 생성된 검증전압을 저장하는 저장부; 및
    상기 프로그램 펄스가 다수의 메모리 셀에 인가되면, 상기 저장부에 저장된 검증전압을 상기 다수의 메모리 셀의 워드라인에 공급하는 검증전압 공급부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 특성전압은 다수의 메모리 셀의 특징에 따라 동일한 특성을 갖는 그룹별로 설정된 그룹별 오프셋 바이어스 전압 및 상기 다수의 메모리 셀의 양 끝단에 위치한 셀에 설정되는 에지 워드라인의 오프셋 바이어스 전압을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 연산부는,
    상기 기본 바이어스 전압을 저장하는 제1 레지스터;
    상기 다수의 메모리 셀의 그룹별 오프셋 바이어스 전압을 저장하는 제2 레지스터;
    상기 에지 워드라인의 오프셋 바이어스 전압을 저장하는 제3 레지스터; 및
    상기 기본 바이어스 전압, 그룹별 오프셋 바이어스 전압 및 에지 워드라인의 오프셋 바이어스 전압을 합산하여 상기 검증전압을 생성하는 연산기를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제10항 내지 제12항 중 어느 하나의 항에 있어서,
    상기 검증전압 공급부는 각 워드라인에 해당하는 어드레스를 입력받아 이에 대응하는 프로그램 검증전압을 상기 다수의 메모리 셀의 워드라인에 공급하는 것을 특징으로 하는 비휘발성 메모리 장치.
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