TWI553644B

TWI553644B - 記憶體陣列及其操作方法

Info

Publication number: TWI553644B
Application number: TW103145392A
Authority: TW
Inventors: 謝志昌; 張國彬; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-12-25
Filing date: 2014-12-25
Publication date: 2016-10-11
Also published as: TW201624486A

Description

記憶體陣列及其操作方法

【0001】

本發明是有關於一種記憶體陣列及其操作方法，且特別是有關於一種能抑制讀取干擾的記憶體陣列之操作方法。

【0002】

非揮發(non-volatile)記憶體裝置是一種即使當電力的供應被移除時，仍能持續儲存資料的半導體裝置。NAND快閃記憶體裝置是一種已被發展的非揮發記憶體裝置。NAND快閃記憶體裝置包含記憶體陣列，記憶體陣列包含複數個排列成平行字串的記憶胞。由於在讀取操作時施加之偏壓機制，導致讀取干擾發生在這些字串之中。

【0003】

依據本揭露一實施例，一種記憶體陣列的操作方法係被提供。記憶體陣列包含排列成多個列(row)與多個行(column)的複數個記憶胞(cell)，其中複數個平行記憶字串(memory string)對應至該些行之各自的行，複數個字元線(word line)係排列而垂直於該複數個記憶字串，各字元線被連接至該些記憶胞之該些列之一個對應列的多個閘電極。該方法包括：執行一編程(program)操作，該編程操作編程在多個邊字元線(edge word line)上的所有該些記憶胞，該些邊字元線位於該記憶體陣列的對面邊上，且該編程操作依據待被儲存在該記憶體陣列之中的輸入資料編程該記憶體陣列之中的多個選擇記憶胞，該些多個選擇記憶胞位在該些邊字元線之間。各編程後記憶胞的臨界電壓位在一編程驗證(program verify, PV)位準。

【0004】

依據本揭露另一實施例，一種積體電路係被提供，積體電路包括一記憶體陣列及一控制電路。記憶體陣列包含排列成多個列與多個行的複數個記憶胞，其中複數個平行記憶字串對應至該些行之各自的行，複數個字元線係排列而垂直於該複數個記憶字串，各字元線被連接至該些記憶胞之該些列之一個對應列的多個閘電極。控制電路被配置以對該記憶體陣列執行一編程操作，以編程在多個邊字元線上的所有該些記憶胞，該些邊字元線位於該記憶體陣列的對面邊上，並依據待被儲存在該記憶體陣列之中的輸入資料編程該記憶體陣列之中的多個選擇記憶胞，該些選擇記憶胞位在該些邊字元線之間，各編程後記憶胞的臨界電壓位在一PV位準。

【0005】

依據本揭露又一實施例，一種控制電路係被提供，控制電路用於操作記憶體陣列。該記憶體陣列包含複數個記憶胞。該控制電路包括電路系統(circuitry)，被配置以對該記憶體陣列執行一編程操作，以編程在多個邊字元線上的所有該些記憶胞，該些邊字元線位於該記憶體陣列的對面邊上，並依據待被儲存在該記憶體陣列之中的輸入資料編程該記憶體陣列之中的多個選擇記憶胞，該些選擇記憶胞位在該些邊字元線之間。各編程後記憶胞的臨界電壓位在一PV位準。

【0006】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

【0042】

100‧‧‧記憶胞
102‧‧‧基板
104‧‧‧第一摻雜區
106‧‧‧第二摻雜區
108‧‧‧通道區
110‧‧‧穿隧介電結構
112‧‧‧下氧化物層
114‧‧‧氮化物層
116‧‧‧上氧化物層
120‧‧‧電荷儲存層
130‧‧‧隔離層
140‧‧‧閘電極
200‧‧‧記憶體陣列
210-213‧‧‧記憶字串
220‧‧‧記憶胞
230‧‧‧BL0
240‧‧‧CSL
250-253‧‧‧字串選擇電晶體
260、261‧‧‧接地選擇電晶體
270‧‧‧字元線
280‧‧‧偶接地選擇線
281‧‧‧奇接地選擇線
290‧‧‧字串選擇線
300‧‧‧積體電路
310‧‧‧控制器
320‧‧‧電壓供應器
330‧‧‧列解碼器
340‧‧‧行解碼器
350‧‧‧感測放大器
360‧‧‧資料輸入線
370‧‧‧資料輸出線

【0007】

第1圖繪示依照一範例性實施例一記憶胞的剖面示意圖。
第2圖繪示依照一範例性實施例之記憶體陣列的等效電路的示意圖。
第3圖繪示依照一範例性實施例之包含記憶體陣列的積體電路的示意圖。
第4圖繪示依照一範例性實施例之用於編程記憶體陣列之中的記憶胞的編程圖案的示意圖。
第5圖繪示依照一比較範例之記憶字串上的編程圖案的示意圖。
第6圖繪示依照一範例性實施例在讀取操作期間之被選擇WL訊號及未選擇WL訊號的波形的示意圖。
第7A圖繪示依據第4圖之編程圖案而被編程之記憶體陣列在應用讀取壓力之前及之後所量測的臨界電壓的分布示意圖。
第7B圖繪示依據第4圖之編程圖案而被編程之記憶體陣列在應用讀取壓力之前及之後所量測的臨界電壓之間的差的分布示意圖。
第8圖繪示依照一比較範例之用於編程記憶體陣列中的記憶胞的編程圖案的示意圖。
第9A圖繪示依據第8圖之編程圖案而被編程之記憶體陣列在應用讀取壓力之前及之後所量測的臨界電壓的分布示意圖。
第9B圖繪示依據第8圖之編程圖案而被編程之記憶體陣列在應用讀取壓力之前及之後所量測的臨界電壓之間的差的分布示意圖。

【0008】

現在將特舉範例性實施例，並配合所附圖式，作詳細說明。若可能的話，在圖式中相同的參考數字將會用來表示相同或相仿的元件。

【0009】

第1圖繪示依照一範例性實施例一記憶胞100的剖面示意圖。記憶體100包含：基板102；第一摻雜區104及第二摻雜區106，設置在基板102中；通道區108，設置在第一摻雜區104及第二摻雜區108之間；穿隧介電結構 (tunnel dielectric structure)110，設置在上述的通道區108上；一電荷儲存層120，設置在上述穿隧介電結構110上；一隔離層130，設置在上述電荷儲存層120上；一閘電極140，設置在上述隔離層130上。基板102可被實現為形成在半導體晶圓中的P型井(P-well)，而第一及第二摻雜區104與106可為N型。替代性地，基板102可被實現為形成在半導體晶圓中的N型井(N-well)，而第一及第二摻雜區104與106可為P型。穿隧介電結構110可被形成以具有此技藝中所知悉之用於穿隧介電結構的任何結構。在所示的實施例中，穿隧介電結構110為三層薄ONO結構，包含下氧化物層112(O)、設置在下氧化物層112上的氮化物層114(N)、及設置在氮化物層114上的上氧化物層116(O)。下氧化物層112、氮化物層114、及上氧化物層116的各者具有的厚度約為15Å至40Å。電荷儲存層120係由氧化矽或氮化矽所形成、或其他電荷儲存材料，如Al₂ O₃ 、HfOx、ZrO_X 。電荷儲存層120的厚度約為30Å至120Å。

【0010】

為了編程記憶胞100，第一及第二摻雜區104與106、及基板102係被接地，而編程電壓如約18V係被施加在閘電極140。如此，電子係從通道區108被注入至電荷儲存層120，而提升記憶胞100的臨界電壓V_T 至編程驗證(program verify, PV)位準。為了從記憶胞100抹除資料，閘電極140係被接地，第一及第二摻雜區104與106係被接地或浮接，而抹除電壓如約18V係被施加在基板102。如此，電子係從電荷儲存層120被移除，而降低記憶胞100的臨界電壓V_T 至抹除驗證(erase verify, EV)位準。

【0011】

記憶胞100可為單階胞(single level cell, SLC)或多階胞(multi-level cell, MLC)。SLC的V_T 可被設定為一個EV位準、或一個PV位準。MLC的V_T 可被設定為一個EV位準，或多個PV位準之其中之一。

【0012】

第2圖繪示依照一範例性實施例之三維垂直閘(three-dimensional vertical gate, 3DVG)記憶體陣列200(此處參照為記憶體陣列200)的等效電路示意圖。記憶體陣列200具有NAND結構，包含複數個記憶字串210-213。記憶字串210-213的各個包含複數個記憶胞220，例如64個記憶胞220，記憶胞220串聯連接並對應至記憶體陣列的一行。

【0013】

記憶字串210-213組成一個區塊陣列(block array)。記憶字串210-213的每一個對應至一個通道位元線(bit line, BL)。區塊陣列的這些通道BL係群組(group)在一起並連接至一全域位元線(global bit line, GBL)，如第2圖中所標示的BL0 230。記憶字串210-213的各個連接在BL0 230與多個共同來源線(common source line, CSL)240之其中一個之間。相鄰的記憶字串210-213在位元線端往來源線端的方向、及來源線端往位元線端的方向之間變換。舉例來說，記憶字串210及212具有來源線端往位元線端的方向，而記憶字串211及213具有位元線端往來源線端的方向。也就是說，對於記憶字串210及212的每一個而言，CSL 240係連接至記憶字串的上端，而BL0 230係連接至記憶字串的下端，如第2圖所示；而對於記憶字串211及213的每一個而言，BL0 230係連接至記憶字串的上端，而CSL 240係連接至記憶字串的下端，如第2圖所示。

【0014】

複數個字串選擇電晶體250-253的每一個係連接在BL0 230與記憶字串210-213中對應的一個之間。也就是說，字串選擇電晶體250係連接在BL0 230與記憶字串210的下端之間；字串選擇電晶體251係連接在BL0 230與記憶字串211的上端之間；字串選擇電晶體252係連接在BL0 230與記憶字串212的下端之間；字串選擇電晶體253係連接在BL0 230與記憶字串213的上端之間。

【0015】

複數個接地選擇電晶體260與261係連接在記憶字串210-213的兩端。也就是說，接地選擇電晶體260係連接至記憶字串210-213的每一個的上端，如第2圖所示。另一個接地選擇電晶體261係連接至記憶字串210-213的每一個的下端，如第2圖所示。

【0016】

複數個字元線(如64個字元線WL0、WL1、…、WL63) 270係被安排而垂直於複數個記憶字串210-213。各字元線270係連接至一個對應列的記憶胞220的此些閘電極。記憶體陣列200的多個接地選擇電晶體260形成一個列，而一偶接地選擇線GSL(偶)280係連接至此列接地選擇電晶體260的對應的閘電極。接地選擇電晶體261形成一列，而一奇接地選擇線GSL(奇)281係連接至此行接地選擇電晶體261的對應的閘電極。複數個字串選擇線(SSL0、SSL1、SSL2、SSL3)290係連接至對應的此些字串選擇電晶體250。

【0017】

如第2圖所示之實施例中，記憶體陣列200包含四個記憶字串210-213與64個WL 270。然而，所揭露的記憶胞、記憶字串、與字元線的數量並非限制於此。記憶體陣列200可包含任何數量之排列成陣列的記憶胞、記憶字串、與字元線。

【0018】

第3圖繪示依照一範例性實施例之包含第2圖所示之記憶體陣列200的積體電路300的示意圖。積體電路300包含控制器310、電壓供應器320、列解碼器330、行解碼器340、及感測放大器350。控制器310被配置以控制電壓供應器320提供至列解碼器330及行解碼器340之偏壓電壓或接地的應用。控制器310也被配置以提供記憶體位址至列解碼器330及行解碼器340。控制器310可藉由技藝中知悉之特定用途邏輯電路而被實現。替代性地，控制器310可藉用執行儲存在儲存裝置之程式之一般用途處理器而被實現。又替代性地，控制器310可藉由特定用途邏輯電路或一般用途處理器的結合而被實現。列解碼器330係耦接至連接至記憶體陣列200中對應列之記憶胞220的此些WL 270，以依據用於讀取操作、編程操作、與抹除操作等不同的偏壓機制而偏壓此些WL 270。行解碼器340係耦接至連接至記憶體陣列200中對應行之字串選擇電晶體250的此些SSL 290，以依據不同的偏壓機制而偏壓此些SSL 290。感測放大器350感測從積體電路300內部或外部的資料來源(未繪示)經由資料輸入線360所接收的輸入資料，並供應輸入資料至行解碼器340。感測放大器350也感測在記憶體陣列200之此些記憶體字串210-213中對應的記憶體字串的電流，並轉換感測電流為數位數值以經由資料輸出線370被供應至積體電路300內部或外部的裝置(未繪示)。更詳細地，感測放大器350包含複數個子感測放大器(未繪示)，各個子感測放大器連接至此些記憶體字串中對應的一個記憶體字串，並感測此對應記憶體字串的電流。感測放大器350接著轉換感測電流為數位數值，而結合數位數值與對應之此些記憶串210-213中對應的一個記憶體字串的位址，從而產生輸出資料而供應在資料輸出線370上。

【0019】

一旦記憶體陣列200被製造，控制器310被配置以對記憶體陣列執行抹除/重置操作，使得記憶體陣列200之記憶胞220中的每一個記憶胞具有位在EV位準的臨界電壓V_T 。用於執行抹除/重置操作之範例性的偏壓機制係如後所述。在抹除/重置操作期間，BL0 230、此些CSL 240、此些WL 270、此些SSL 290係被接地，而抹除電壓約18V係被施加至記憶體陣列200所形成的基板(如P井)。如此，記憶體陣列200中的所有記憶胞220的臨界電壓V_T 係被設定在EV位準。

【0020】

在重置操作之後，控制器310係被配置以對記憶體陣列200之記憶胞220中的被選擇記憶胞執行編程操作，使得此些被選擇記憶胞220的各個具有位在PV位準的臨界電壓V_T 。用於執行編程操作之範例性的偏壓機制係如後所述。舉例來說，控制器310係被配置以編程位在WL62 270與記憶字串212之交界的胞A，如第2圖所示。為了編程胞A，系統電壓V_cc 約3.3V係施加至SSL2 290以導通記憶字串212上的字串選擇電晶體252而選擇記憶字串212，其他SSL(SSL0、SSL1、SSL3)290係被接地以截止字串選擇電晶體250、251、253。並且，編程電壓V_program 約18V係施加至WL62 270以編程胞A，而導通電壓V_pass 約7V至12V係施加至此些未選擇WL(WL0、WL1、WL2、…、WL61、WL63)270以導通記憶字串212上的其他記憶胞220。約0V的電壓係施加至BL0 230，而系統電壓V_cc 係施加至其他未選擇全域位元線(未繪示於第2圖)。此些CSL 240、GSL(偶)280、及記憶體陣列200所形成之基板(如P井)係被接地。系統電壓V_cc 係被施加至GSL(奇)281。如此，位在胞A之上源/汲極與CSL 240之間之記憶體字串212的上部、與位在胞A之下源/汲極與BL0 230之間之記憶體字串212之下部，係為導通。因此，電子係被注入至胞A的電荷儲存層，而胞A的V_T 係被提升至PV位準。此處，具有PV位準之V_T 的記憶胞係被稱為「編程胞」，而具有EV位準之V_T 的的記憶胞係被稱為「抹除胞」。

【0021】

在編程操作後，控制器310係被配置以對記憶體陣列200執行讀取操作。用於執行讀取操作之範例性的偏壓機制係如後所述。舉例來說，為了讀取胞A，首先，所有的SSL 290與GSL 280與281係被截止，位元線電壓V_BL 約1V係被施加至全域位元線(GBL)，如第2圖之BL0 230所示。如此，GBL 雜散電容係被預充電至一預設位準，例如1V。接著，系統電壓V_cc 約3.3V係被施加至此些GSL 280與281，以導通接地選擇電晶體260與261。系統電壓V_cc 也被施加至SSL2 290以導通記憶字串212上的字串選擇電晶體250而選擇記憶字串212。其他SSL(SSL0、SSL1、SSL3)290係被接地以截止字串選擇電晶體250、251、253。讀取電壓V_read 如約1V(位在EV位準與PV位準之間)係施加至WL62 270(此處係被稱為「被選擇WL」)。導通電壓V_pass 如約6V(高於PV位準)係施加至此些未選擇WL(WL0、WL1、WL2、…、WL61、WL63)270以導通記憶字串212上的其他記憶胞220，無論它們是編程胞或抹除胞。由於被選擇WL62上的胞A係具有高於V_read 之PV位準的編程胞，故胞A係被截止，而記憶字串212上的其他胞係藉由高於PV位準的V_pass 而被導通。如此，記憶字串212並沒有導通，而GBL雜散電容沒有被放電。如此，對應至GBL操作偏壓的位元線電壓維持不變。另外，若胞A係具有位準EV位準之V_T 的抹除胞，胞A係藉由高於EV之V_read 的應用而被導通，而記憶字串212上的其他胞也被導通。於此例中，記憶字串212係導通，而記憶字串212上的GBL雜散電容係被放電。如此，對應GLB操作偏壓的位元線電壓會被改變。

【0022】

各種如上所述之電壓，包含V_pass 、V_read 、V_program 、V_BL 、V_cc 、接地，係由電壓供應器320產生，而藉由電路系統(未繪示)而被施加至記憶體陣列200。

【0023】

第4圖繪示依照一範例性實施例之用於編程記憶體陣列200之中的記憶胞220的編程圖案400的示意圖。編程圖案400顯示具有PV位準之V_T 的多個編程胞與具有EV位準之V_T 的多個抹除胞的分布。依據本揭露之範例性實施例，WL0與WL63係被設定為冗餘(dummy)字元線，在冗餘字元線上記憶胞係被故意地編程而具有PV’位準的V_T 。也就是說，依據第4圖，位在邊WL(即位在記憶體陣列200對面邊上的字元線WL0及WL63)上的所有記憶胞220係編程胞，在第4圖所示之編程圖案400中標示為”PV”。另外，WL1至WL62上的記憶胞220之中的被選擇記憶胞係依據經由資料輸入線360所接收的輸入資料而被編程。因此，這些編程胞係標示為”PV”。剩下的記憶胞220係抹除胞，在第4圖所示之編程圖案400中標示為”EV”。邊字元線WL0及WL63上的記憶胞的PV’位準可等於字元線WL1至WL62上的編程記憶胞的PV位準。替代性地，PV’位準也可不同於PV位準。

【0024】

以下將進一步說明，故意編程邊字元線WL0及WL63上的此些記憶胞220具有抑制讀取干擾的效果。如果邊字元線WL0及WL63上的記憶胞220不是編程胞，則讀取干擾會發生在某些抹除記憶胞上，這些抹除記憶胞位在靠近邊字元線之處並鄰近編程胞。

【0025】

雖然第4圖所示之編程圖案400包含邊字元線WL0及WL63上的編程胞，本揭露並不限於此。也就是說，抑制讀取干擾的好處也可藉由以下方式實現：對記憶體陣列之對面邊的每一者上的多於一的邊字元線上的此些記憶胞進行編程。此處所使用的「邊字元線」參照至位在或鄰近於記憶體陣列的邊的字元線。舉例來說，抑制讀取干擾的好處可藉由以下方式實現：對位在WL0、WL1、WL62、WL63、或WL0-WL3、WL61-WL63上的記憶胞進行編程。

【0026】

雖然第4圖中WL0及WL63之間的記憶胞220上的編程圖案400包含西洋棋盤(checkerboard)圖案，也就是說，一個編程胞的最近鄰居是一個抹除胞，反之亦然，然本揭露亦不限於此。WL0及WL63之間的記憶胞220上的編程圖案可為任何圖案，依輸入資料即待被儲存至記憶體陣列200之中的資料而定。

【0027】

以下說明有關編程邊WL上之記憶胞220的理由。第5圖繪示依照一比較範例之記憶字串510上的編程圖案的示意圖。依據第5圖，位在WL2及WL60上的記憶胞為編程胞，而位在其他WL上(包含邊WL，如WL0及WL63)的記憶胞為抹除胞。再者，在讀取操作期間WL3為待被讀取的被選擇WL，而WL0-WL2及WL4-WL63為未選擇WL。

【0028】

第6圖繪示依照一範例性實施例在讀取操作期間分別待被施加至被選擇WL及未選擇WL之被選擇WL訊號及未選擇WL訊號的波形的示意圖。在時間t1，未選擇WL訊號係位在初始電壓位準，如0V。然後，在時間t2，未選擇WL訊號提升至PV位準，如3V，而在時間t3繼續提升直而到達V_pass ，如6V。直至時間t4，未選擇WL訊號維持在V_pass 。接著，在時間t5，未選擇WL訊號下降至PV位準，而在時間t6，繼續下降直而到達0V。在時間t1，被選擇WL訊號隨著未選擇WL訊號同時提升，而在未選擇WL訊號達到V_pass 之時間t3的同時，被選WL訊號到達其目標電壓位準，V_read 。再者，在時間t4，被選擇WL訊號隨著未選擇WL訊號同時下降，並隨著未選擇WL訊號在時間t6的同時到達其目標電壓位準。

【0029】

請參照前述之第5圖，當未選擇WL訊號在t1至t2從0V提升至3V(即PV位準)時，WL2及WL60上的編程胞係被截止，而未選擇WL(WL0、WL1、WL4-WL59、及WL61-63)上的抹除胞係被導通。因此，WL2與WL60之間的記憶胞的通道係被浮接(也就是說，不連接至電壓源，如地或V_cc )，而通道的電位係藉由電容與閘電壓(未選擇WL的電壓)的耦合而被增強(boost)。另一方面，由於位在記憶字串510兩端的BL 230與CSL 240係被接地，WL2與BL之間、WL60與CSL之間的記憶胞的通道係被接地。如此，在被選擇WL60上的記憶胞之中，通道對側的電壓位準並非平衡，而熱載子(hot carrier)無法被產生。如此，因WL61靠近WL60並位在WL60及CSL之間，WL61上的記憶胞的V_T 會被干擾成高於EV位準的某一位準。相仿地，因WL1靠近WL2並位在WL1及BL之間，WL1上的記憶胞的V_T 會被干擾成高於EV位準的某一位準。如此，WL1及WL61上的記憶胞係受到讀取操作干擾，意即讀取干擾。

【0030】

另一方面，如果WL0及WL63上的記憶胞為編程胞，當未選擇WL在t1至t2從0V提升至3V(即PV位準)時，WL0及WL63之間的記憶胞的通道係被浮接。因此，WL2及WL60上的編程記憶胞的通道的對側的電壓位準係被平衡。如此，WL1及WL61上的記憶胞不受干擾。

【0031】

(範例)

【0032】

具有如第2圖所示結構的記憶體陣列係被製成。記憶體陣列係依照第4圖所示之編程圖案400被重置然後編程。接著，讀取壓力係被藉由執行一百萬次讀取操作而施加至記憶體陣列。也就是說，如第6圖所示之波形係被重覆一百萬次。在讀取操作期間，WL30係被使用為被選擇WL，其他WL為未選擇WL。在讀取壓力之應用之前與之後，WL0-WL3與WL60-WL63上的記憶胞的臨界電壓V_T 係被量測。

【0033】

第7A圖繪示在WL0-WL3及WL60-WL63上之記憶體胞應用讀取壓力之前及之後所量測的臨界電壓的分布示意圖。在第7A圖中，x軸表示臨界電壓的數值，y軸表示在WL0-WL3及WL60-WL63之各者上具有特定臨界電壓之記憶胞的計數(即數量)。第7A圖的虛線參照在讀取操作前在對應記憶胞上所量測的臨界電壓，第7A圖的實線參照在讀取操作後在對應記憶胞上所量測的臨界電壓。第7B圖繪示在應用讀取壓力之前及之後從對應的記憶胞上所量測的臨界電壓之間的差的分布示意圖。在第7B圖中，x軸表示臨界電壓差的數值，y軸表示在WL0-WL3及WL60-WL63之各者上具有特定臨界電壓差之記憶胞的計數(即數量)。第7B圖的實線參照在對應記憶胞上所量測的臨界電壓差。依據第7B圖，即使在執行一百萬次讀取操作後，在WL0-WL3及WL60-WL63之記憶胞上的臨界電壓差範圍從-0.2V至0.2V，這表示在WL0-WL3及WL60-WL63之記憶胞實質上對讀取干擾是有抑制力的(immune)。

【0034】

(比較範例)

【0035】

具有第2圖所示之結構的記憶體陣列係被製成。記憶體陣列係被重置然後依據第8圖所示之編程圖案800被編程。編程圖案800係相仿於編程圖案400，除了WL0及WL63上的記憶胞係抹除胞，故而它們的V_T 係維持在EV位準。接著，讀取壓力係施加至記憶體陣列，相同於前述之範例所採用的方式。在WL0-WL3及WL60-WL63上之記憶胞的V_T 係在應用讀取壓力之前與之後被量測。

【0036】

第9A圖繪示在應用讀取壓力之前及之後所量測的臨界電壓的分布示意圖。在第9A圖中，x軸表示臨界電壓的數值，y軸表示在WL0-WL3及WL60-WL63之各者上具有特定臨界電壓之記憶胞的計數(即數量)。第9A圖的虛線參照在讀取操作前在對應記憶胞上所量測的臨界電壓，第9A圖的實線參照在讀取操作後在對應記憶胞上所量測的臨界電壓。第9B圖繪示在應用讀取壓力之前及之後從對應的記憶胞上所量測的臨界電壓之間的差的分布示意圖。在第9B圖中，x軸表示臨界電壓差的數值，y軸表示在WL0-WL3及WL60-WL63之各者上具有特定臨界電壓差之記憶胞的計數(即數量)。第9B圖的實線參照在對應記憶胞上所量測的臨界電壓差。依據第9B圖，在WL2、WL3、WL60、及WL61之記憶胞上的臨界電壓差範圍從-0.2V至0.2V，而在WL0、WL1、WL62、及WL63之記憶胞上的臨界電壓差範圍從-0.2V至1V。因此，在WL0、WL1、WL62、及WL63之記憶胞係受到讀取壓力應用的干擾。

【0037】

在上述實施例中，第4圖之編程圖案400包含僅一個PV位準。然而，本揭露並不限於此。當記憶體陣列200之中的記憶胞220係具有多個PV位準的MLC，此些記憶胞(包含邊WL(WL0及WL63))可被編程而具有各種PV位準的其中一個V_T 。在一實施例中，在邊WL(如WL0及WL63)上的各編程後記憶胞係設定在PV’位準，PV’位準高於位在邊WL(如WL1至WL62)之間之此些編程胞的最低PV位準PV_lowest ，但低於V_pass 。也就是說，PV_lowest ＜PV’＜V_pass 。因此，當未選擇WL訊號從0V提升至V_pass 時，比起位在邊WL之間且具有最低PV位準PV_lowest 的編程記憶胞，邊WL上的編程記憶胞會較晚被導通。如此，邊WL之間的記憶胞的通道會是浮接的，從而抑制讀取干擾。

【0038】

在第2圖所示之實施例中，字串選擇電晶體250-253與接地選擇電晶體260及261係被形成為傳統的金氧半(metal-oxide-semiconductor, MOS)結構，具有閘極介電層形成在氧化矽之間。替代性地，字串選擇電晶體250-253與接地選擇電晶體260及261可以是多層記憶胞而具有如第1圖所示之結構。在此情況下，SSL 290及GSL 280上的記憶胞係被編程而具有PV位準的V_T ，此PV位準低於將被施加至SSL 290與GSL 280的V_cc ，致使它們也藉由V_cc 的應用而被導通。

【0039】

如第2圖所示之記憶體陣列200，記憶胞330的各者係具有電荷儲存層的電荷儲存電晶體。替代性地，記憶胞220的各者可為具有浮動閘極層的浮動閘極電晶體。又替代性地，記憶體陣列200可包含複數個第一電荷儲存電晶體與複數個第二浮動閘極電晶體。

【0040】

再者，本揭露並非限定於如上述實施例所述之用於抹除/重置操作、編程操作、及讀取操作之特定的偏壓機制。也就是說，各種編壓狀況可以被實現而用於抹除/重置操作、編程操作、及讀取操作。

【0041】

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧記憶體陣列

300‧‧‧積體電路

310‧‧‧控制器

320‧‧‧電壓供應器

330‧‧‧列解碼器

340‧‧‧行解碼器

350‧‧‧感測放大器

360‧‧‧資料輸入線

370‧‧‧資料輸出線

Claims

【第1項】

一種記憶體陣列的操作方法，該記憶體陣列包含排列成多個列(row)與多個行(column)的複數個記憶胞(cell)，其中複數個平行記憶字串(memory string)對應至該些行之各自的行，複數個字元線(word line)係排列而垂直於該複數個記憶字串，各字元線被連接至該些記憶胞之該些列之一個對應列的多個閘電極，該方法包括：
執行一編程(program)操作，該編程操作編程在多個邊字元線(edge word line)上的所有該些記憶胞，該些邊字元線位於該記憶體陣列的對面邊上，且該編程操作依據待被儲存在該記憶體陣列之中的輸入資料編程該記憶體陣列之中的多個選擇記憶胞，該些多個選擇記憶胞位在該些邊字元線之間，各編程後記憶胞的臨界電壓位在一編程驗證(program verify, PV)位準。
【第2項】

如申請專利範圍第1項所述之方法，更包括在執行該編程操作前執行一重置操作，該重置操作重置該記憶體陣列之中的所有該些記憶胞，以使各記憶胞的臨界電壓位在一清除驗證(erase verify, EV)位準，該EV位準低於該PV位準。
【第3項】

如申請專利範圍第1項所述之方法，其中該些記憶胞係具有多個PV位準的多階記憶胞(multi-level cell)，而執行該編程操作包括：
編程位在該些邊字元線之間的該些選擇記憶胞，以具有各種PV位準的臨界電壓，該些PV位準包括一最低PV位準；以及
編程位在該些邊字元線之上的該些記憶胞，以具有高於該些邊字元線之間的該些編程後記憶胞的該最低PV位準的臨界電壓。
【第4項】

如申請專利範圍第1項所述之方法，更包括在執行該編程操作後執行一讀取操作。
【第5項】

如申請專利範圍第4項所述之方法，其中該讀取操作包括：
預充電(pre-charge)一全域位元線雜散電容至一預定位準。
【第6項】

如申請專利範圍第5項所述之方法，其中該讀取操作在該預充電該全域位元線雜散電容至該預定位準後更包括：
施加一讀取電壓至一被選擇字元線；以及
施加一導通電壓(pass voltage)至剩餘的該些未選擇字元線，該導通電壓高於該讀取電壓。
【第7項】

如申請專利範圍第6項所述之方法，其中，
施加該讀取電壓至該被選擇字線包括將一字元線電壓從一初始電壓位準提高至一讀取電壓位準；及
施加該導通電壓至該些未選擇字元線包括將一字元線電壓從該初始電壓位準提高至高於該讀取電壓位準的一通導電壓位準。
【第8項】

一種積體電路，包括：
一記憶體陣列，包含排列成多個列與多個行的複數個記憶胞，其中複數個平行記憶字串對應至該些行之各自的行，複數個字元線係排列而垂直於該複數個記憶字串，各字元線被連接至該些記憶胞之該些列之一個對應列的多個閘電極；以及
一控制電路，被配置以對該記憶體陣列執行一編程操作，以編程在多個邊字元線上的所有該些記憶胞，該些邊字元線位於該記憶體陣列的對面邊上，並依據待被儲存在該記憶體陣列之中的輸入資料編程該記憶體陣列之中的多個選擇記憶胞，該些選擇記憶胞位在該些邊字元線之間，各編程後記憶胞的臨界電壓位在一PV位準。
【第9項】

如申請專利範圍第8項所述之積體電路，其中該控制電路也係被配置以在執行該編程操作前執行一重置操作，該重置操作重置該記憶體陣列之中的所有該些記憶胞，以使各記憶胞的臨界電壓位在一EV位準，該EV位準低於該PV位準。
【第10項】

如申請專利範圍第8項所述之積體電路，其中該些記憶胞係單階記憶胞(single level cell)。
【第11項】

如申請專利範圍第8項所述之積體電路，其中該些記憶胞係多階記憶胞。
【第12項】

如申請專利範圍第11項所述之積體電路，其中該控制電路係被配置而執行該編程操作，以編程位在該些邊字元線之上的該些多階記憶胞，以具有高於該些邊字元線之間的各編程後記憶胞之臨界電壓的臨界電壓。
【第13項】

如申請專利範圍第8項所述之積體電路，其中該些記憶胞係電荷儲存電晶體(charge storage transistor)。
【第14項】

如申請專利範圍第8項所述之積體電路，其中該些記憶胞係浮動閘極電晶體(floating gate transistor)。
【第15項】

如申請專利範圍第8項所述之積體電路，其中該控制電路更被配置以在執行該編程操作後執行一讀取操作。
【第16項】

如申請專利範圍第15項所述之積體電路，其中為了執行該讀取操作，該控制電路更被配置以預充電一全域位元線雜散電容至一預定位準。
【第17項】

如申請專利範圍第16項所述之積體電路，其中為了執行該讀取操作，在該預充電該全域位元線雜散電容至該預定位準後該控制電路更被配置以：
施加一讀取電壓至一被選擇字元線；及
施加一導通電壓(pass voltage)至剩餘的該些未選擇字元線，該導通電壓高於該讀取電壓。
【第18項】

如申請專利範圍第17項所述之積體電路，其中，
為了施加該讀取電壓至該被選擇字線，該控制電路更被配置以將一字元線電壓從一初始電壓位準提高至一讀取電壓位準；以及
為了施加該導通電壓至該些未選擇字元線，該控制電路更被配置以將一字元線電壓從該初始電壓位準提高至高於該讀取電壓位準的一通導電壓位準。
【第19項】

如申請專利範圍第17項所述之積體電路，其中該記憶體陣列包含多於一個邊字元線位在該記憶體陣列的至少一邊上。
【第20項】

一種控制電路，用於操作記憶體陣列，該記憶體陣列包含複數個記憶胞，該控制電路包括：
電路系統(circuitry)，被配置以對該記憶體陣列執行一編程操作，以編程在多個邊字元線上的所有該些記憶胞，該些邊字元線位於該記憶體陣列的對面邊上，並依據待被儲存在該記憶體陣列之中的輸入資料編程該記憶體陣列之中的多個選擇記憶胞，該些選擇記憶胞位在該些邊字元線之間，各編程後記憶胞的臨界電壓位在一PV位準。
【第21項】

如申請專利範圍第20項所述之方法，其中該些記憶胞係具有多個PV位準的多階記憶胞(multi-level cell)，而執行該編程操作包括：
編程位在該些邊字元線之間的該些選擇記憶胞，以具有各種PV位準的臨界電壓，該些PV位準包括一最低PV位準；及
編程位在該些邊字元線之上的該些記憶胞，以具有高於該些邊字元線之間的該些編程後記憶胞的該最低PV位準的臨界電壓。