JP2012226819A - 不揮発性メモリ装置及びそのプログラム方法 - Google Patents

Abstract

【課題】プログラム電圧が印加される前に、予めプログラム検証電圧を演算して格納し、プログラム電圧が印加された後に、予め格納されたプログラム検証電圧を対応するワードラインに印加することにより、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ Ｔｉｍｅ）を減らすことができる不揮発性メモリ装置及びそのプログラム方法を提供すること。
【解決手段】本発明は、複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を印加して、前記複数のメモリセルのプログラミング可否を検証する検証ステップを含むことを特徴とする。
【選択図】図１

Description

本発明は、不揮発性メモリ装置及びプログラム方法に関し、より詳細には、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ Ｔｉｍｅ）を減らすことができる不揮発性メモリ装置及びそのプログラム方法に関する。

メモリ装置は、電源供給の遮断時、データの維持可否によって揮発性メモリ装置と不揮発性メモリ装置とに分けられる。揮発性メモリ装置は、電源供給の遮断時、データが消滅するメモリ装置であって、ＤＲＡＭ及びＳＲＡＭがこれに含まれる。不揮発性メモリ装置は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ装置であって、フラッシュがこれに含まれる。

このような不揮発性メモリ装置は、電気的にプログラム及び消去が可能であり、所定周期でデータを再作成するリフレッシュ（ｒｅｆｒｅｓｈ）機能が必要ない不揮発性メモリ装置の需要が増加している。ここで、プログラムとは、データをメモリセルに書き込む（ｗｒｉｔｅ）動作をいう。

メモリ装置の高集積化のために、複数個のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）が直列に接続（すなわち、隣接したセル同士がドレインまたはソースを互いに共有する構造）されて１個のストリング（ｓｔｒｉｎｇ）を構成するＮＡＮＤ型フラッシュメモリ装置が開発された。ＮＡＮＤ型フラッシュメモリ装置は、ＮＯＲ型フラッシュメモリとは異なり、順次情報を読み出すメモリである。

前記ＮＡＮＤフラッシュメモリ装置は、データ格納媒体として使用が増加し続けており、それにより、大容量のフラッシュメモリ装置が求められている。より小さなチップサイズで格納容量を増加させるために、１つのメモリセルに２ビット以上のデータを格納できるようにするマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）構造が提案された。ＭＬＣは、製造技術の大きな変化なく、データ格納容量を増加させることができる効果的な方法である。すなわち、シングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ：ＳＬＣ）構造とは異なり、ＭＬＣは、１つのプログラムセルのしきい電圧分布を有し、２ビット、３ビット、そして４ビット以上のデータを表すことができる。

ＳＬＣまたはＭＬＣ構造のＮＡＮＤフラッシュメモリ装置において、プログラム速度及びセルのしきい電圧（Ｖｔ）分布幅の減少は重要な問題となっている。特に、ＭＬＣ構造の場合、４レベルからさらに進行して８レベル以上の製品が開発されるものと予想されるので、メモリセルのしきい電圧分布幅の減少はより一層重要な問題として浮び上がっている。これに、ワードラインに印加されるバイアス電圧を所定のステップバイアス（ｓｔｅｐ ｂｉａｓ）単位に次第に増加させつつ、選択されたページを数回プログラムするＩＳＰＰ（Ｉｎｃｒｅｍａｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）方式を利用したプログラム方法が行われている。

以下、図７及び図８を参照して従来技術に係る不揮発性メモリ装置の構成を簡略に説明するが、図７は、従来技術に係る不揮発性メモリ装置のメモリセルアレイを示す図であり、図８は、図７に示されたメモリセルアレイにプログラムパルスと検証電圧とが印加される状態を示す波形図である。

図７に示すように、メモリセルアレイは、ビットラインＢＬ０〜ＢＬｎに接続された複数個のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成され、１つのセルストリングは、ソース選択トランジスタＳＳＴと、複数のメモリセルトランジスタＭＣ０〜ＭＣ３１と、ドレイン選択トランジスタＤＳＴとを備える。

前記ソース選択トランジスタＳＳＴのゲートは、ソース選択ラインＳＳＬに共通に接続される。ドレイン選択ラインＤＳＬにはドレイン選択トランジスタＤＳＴのゲートが接続される。前記メモリセルトランジスタＭＣ０〜ＭＣ３１のコントロールゲートにはワードラインＷＬ０〜ＷＬ３１が接続される。メモリセルトランジスタＭＣ０〜ＭＣ３１は、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列に接続される。

１つのストリング内に含まれたメモリセルの数は、図示されているように、３２個あるいはメモリ装置の格納容量によって変わることができる。ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとは、通常のＭＯＳトランジスタであり、メモリセルトランジスタＭＣ０〜ＭＣ３１は、フローティングゲートトランジスタである。

このような構成のメモリ装置は、メモリセルトランジスタＭＣ０〜ＭＣ３１がセルストリングに構成される位置によってメモリセルトランジスタＭＣ０〜ＭＣ３１の物理的特性に相違が発生するという問題がある。

このような問題点を解決するために、メモリセルトランジスタＭＣ０〜ＭＣ３１間の位置による物理的特性に合うように検証電圧を調節する必要があり、このために、プログラム検証電圧（Ｖｅｒｉｆｙ ｂｉａｓ）を必要とする時点ごとにプログラム検証電圧レベルを毎回演算しなければならない。

このとき、前記プログラム検証電圧は、各メモリセルの特徴による特性電圧と基本バイアス電圧（例えば、５Ｖ以下）とを備え、前記特性電圧は、グループ別のオフセットバイアス電圧（２〜３Ｖ以下）及びエッジワードラインのオフセットバイアス電圧（２〜３Ｖ以下）を備え、前記プログラム単位時間は、プログラムパルスが印加される時点から複数の検証電圧が印加される時点までを表す時間を意味する。

すなわち、図８に示されたように、プログラムパルスが印加された後、前記第１の検証電圧ＰＶ１を生成するための演算が第１の設定期間Ｐ１Ｄの間に実行され、前記演算結果として生成された第１の検証電圧ＰＶ１は、対応するメモリセルのワードラインに印加される。前記演算は、前記基本バイアス電圧、グループ別のオフセットバイアス電圧、及びエッジワードラインのオフセットバイアス電圧を合算してなる。

その後、前記第２の検証電圧ＰＶ２を生成するための演算が第２の設定期間Ｐ２Ｄの間に実行され、前記演算結果として生成された第２の検証電圧ＰＶ２は、対応するメモリセルのワードラインに印加される。

次いで、第３の設定期間Ｐ３Ｄの間、第３の検証電圧ＰＶ３を生成するための演算が実行され、前記演算結果として生成された第３の検証電圧ＰＶ３は、対応するメモリセルのワードラインに印加される。

第４の設定期間Ｐ４Ｄの間、第４の検証電圧ＰＶ４を生成するための演算が実行され、前記演算結果として生成された第４の検証電圧ＰＶ４は、対応するメモリセルのワードラインに印加される。

しかし、上記のように、検証電圧（Ｖｅｒｉｆｙ ｂｉａｓ）を必要とする時点ごとに検証電圧レベルを毎回演算すれば、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ ｔｉｍｅ）が増加するという問題がある。

特に、プログラム動作によるプログラムパルスの印加及び検証電圧の印加が繰り返し的に実行されるため、上記のようなプログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ ｔｉｍｅ）の増加がプログラム動作の遅延を招くようになり、高速動作に困難が生じ得るという問題がある。

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、プログラム電圧が印加される前に、予めプログラム検証電圧を演算して格納し、プログラム電圧が印加された後に、予め格納されたプログラム検証電圧を対応するワードラインに印加することにより、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ Ｔｉｍｅ）を減らすことができる不揮発性メモリ装置及びそのプログラム方法を提供することにある。

また、本発明の目的は、プログラム単位時間を減らすことにより、高速動作に使用され得る不揮発性メモリ装置及びそのプログラム方法を提供することにある。

そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置のプログラム方法は、複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を印加して、前記複数のメモリセルのプログラミング可否を検証する検証ステップを含むことを特徴とする。

また、上記の目的を達成するための本発明に係る不揮発性メモリ装置のプログラム方法は、複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成し格納する格納ステップと、前記プログラムパルスが複数のメモリセルに印加されれば、前記格納ステップで格納された検証電圧を前記複数のメモリセルのワードラインに印加して、前記複数のメモリセルのプログラム可否を検証するプログラム電圧検証ステップとを含むことを特徴とする。

なお、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、複数のメモリセルと、初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を供給する検証電圧供給部とを備えることを特徴とする。

さらに、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、複数のメモリセルを備えるメモリセルブロックと、プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成する演算部と、該演算部で生成された検証電圧を格納する格納部と、前記プログラムパルスが複数のメモリセルに印加されれば、前記格納部に格納された検証電圧を前記複数のメモリセルのワードラインに供給する検証電圧供給部とを備えることを特徴とする。

前述したように、本発明の一実施形態に係る不揮発性メモリ装置及びそのプログラム方法は、プログラム電圧が印加される前に、予めプログラム検証電圧を演算して格納し、プログラム電圧が印加された後に、予め格納されたプログラム検証電圧を対応するワードラインに印加することにより、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ Ｔｉｍｅ）を減らすことができる。

本発明は、予め演算されて格納された検証電圧をプログラム電圧が印加された後に印加することにより、複数のメモリセルトランジスタＭＣ０〜ＭＣ３１間の位置による物理的特性の相違によって互いに異なる検証電圧が印加される度に、毎回互いに異なる検証電圧を生成するための演算を実行しなければならない必要がない。

また、本発明は、プログラム電圧が印加された後に、予め演算されて格納された検証電圧を印加してプログラム単位時間を減らすことにより、高速で動作されるメモリモジュールやシステムに利用されることができる。

本発明の一実施形態に係る不揮発性メモリ装置の構成を示した回路図である。 本発明の他の実施形態に係る不揮発性メモリ装置の構成を示した回路図である。 本発明の一実施形態に係る不揮発性メモリ装置の動作を示したフローチャートである。 本発明の一実施形態に係る不揮発性メモリ装置の動作による波形図である。 本発明の他の実施形態に係る少なくとも１つのメモリ装置を有する電子メモリシステムの構成を示したブロック図である。 本発明の他の実施形態に係る少なくとも１つの不揮発性メモリ装置を有するメモリモジュールの構成を示したブロック図である。 従来技術に係る不揮発性メモリ装置のメモリセルアレイを示した図である。 図７に示されたメモリセルアレイにプログラムパルスと検証電圧とが印加される状態を示した波形図である。

以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。

図１を参照して本発明の一実施形態に係る不揮発性メモリ装置の構成を説明するが、図１は、本発明の一実施形態に係る不揮発性メモリ装置の構成を示した回路図である。

図１に示された本発明の一実施形態に係る不揮発性メモリ装置は、セルストリングアレイ１１０及び検証電圧供給部１４０を備えるメモリ部からなる。

前記セルストリングアレイ１１０は、ビットラインＢＬ０〜ＢＬｎに接続された複数個のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成され、１つのセルストリングは、ソース選択トランジスタＳＳＴと、複数のメモリセルトランジスタＭＣ０〜ＭＣ３１と、ドレイン選択トランジスタＤＳＴとを備える。

前記ソース選択トランジスタＳＳＴのゲートは、ソース選択ラインＳＳＬに共通に接続され、ドレイン選択ラインＤＳＬには、ドレイン選択トランジスタＤＳＴのゲートが接続される。前記メモリセルトランジスタＭＣ０〜ＭＣ３１のコントロールゲートにはワードラインＷＬ０〜ＷＬ３１が接続され、メモリセルトランジスタＭＣ０〜ＭＣ３１は、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列に接続される。

１つのストリング内に含まれたメモリセルの数は図示されているように、３２個であるか、メモリ装置の格納容量によって１６個、６４個などに変わることができる。前記ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとは通常のＭＯＳトランジスタであり、メモリセルトランジスタＭＣ０〜ＭＣ３１は、フローティングゲートトランジスタからなることが好ましい。

検証電圧供給部１４０は、第１の格納部１４２、演算部１４４、及び第２の格納部１４６を備え、初期化動作時に、前記複数のメモリセルトランジスタＭＣ０〜ＭＣ３１に対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を供給する。

このとき、前記初期化動作は、プログラム動作によるプログラムパルスが印加される前に、不揮発性メモリ装置に使用される様々なパラメータを設定する時間を意味する。

第１の格納部１４２は、各メモリセルの特徴による特性電圧と基本バイアス電圧（例えば、５Ｖ以下）とを格納し、前記特性電圧は、グループ別のオフセットバイアス電圧（２〜３Ｖ以下）及びエッジワードラインのオフセットバイアス電圧（２〜３Ｖ以下）を備える。前記グループ別のオフセットバイアス電圧は、複数のメモリセルＭＣ０〜ＭＣ３１の特徴によって同じ特性を有するメモリセル別にグループ化され、前記エッジワードラインのオフセットバイアス電圧は、前記セルストリングの両端に位置したメモリセルに設定された電圧である。

演算部１４４は、前記初期化動作の間、前記第１の格納部１４２に格納された基本バイアス電圧と前記特性電圧とを合算して検証電圧を生成する。すなわち、本実施形態において、前記演算部１４４は、前記基本バイアス電圧、前記グループ別のオフセットバイアス電圧、及びエッジワードラインのオフセットバイアス電圧を全て合算する。

第２の格納部１４６は、前記初期化動作の間、前記演算部１４４で生成された検証電圧を格納する。

前記初期化動作が完了した後、プログラム動作によって前記複数のメモリセルのワードラインにプログラム電圧が印加されれば、前記検証電圧供給部１４０は、各ワードラインに該当するアドレスを受信して、これに対応する前記第２の格納部１４６に格納された検証電圧をワードラインスイッチング部１２０に伝達し、前記ワードラインスイッチング部１２０は、ローデコーダ１３０の出力信号に応じて該当するワードラインに前記検証電圧を印加する。

すなわち、図４に示すように、プログラム電圧の印加後、前記初期化動作の間（Ｐ０）、予め演算されて格納された検証電圧を該当するワードラインに印加することにより、前記プログラム電圧の印加後には、前記検証電圧の生成のための検証電圧の演算が不要になり、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ ｔｉｍｅ）を減らすことができるようになる。

以下、図２を参照して本発明の他の実施形態に係る不揮発性メモリ装置の構成を説明するが、図２は、本発明の他の実施形態に係る不揮発性メモリ装置の構成を示した回路図である。

図２に示された本発明の一実施形態に係る不揮発性メモリ装置は、メモリセルブロック２１０、演算部２５０、格納部２６０、及び検証電圧供給部２７０を備えるメモリ部からなる。

メモリセルブロック２１０は、ビットラインＢＬ０〜ＢＬｎに接続された複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成され、１つのセルストリングは、ソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＣ０〜ＭＣ３１、及びドレイン選択トランジスタＤＳＴを備える。

前記ソース選択トランジスタＳＳＴのゲートは、ソース選択ラインＳＳＬに共通に接続され、ドレイン選択ラインＤＳＬにはドレイン選択トランジスタＤＳＴのゲートが接続される。前記メモリセルトランジスタＭＣ０〜ＭＣ３１のコントロールゲートにはワードラインＷＬ０〜ＷＬ３１が接続され、メモリセルトランジスタＭＣ０〜ＭＣ３１は、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列に接続される。

１つのストリング内に含まれたメモリセルの数は図示されているように３２個であるか、メモリ装置の格納容量によって１６個または６４個に変わることができる。前記ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとは、通常のＭＯＳトランジスタであり、メモリセルトランジスタＭＣ０〜ＭＣ３１は、フローティングゲートトランジスタからなることが好ましい。

演算部２５０は、プログラム動作によるプログラムパルスが前記複数のメモリセルトランジスタＭＣ０〜ＭＣ３１に印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルトランジスタＭＣ０〜ＭＣ３１に対応する検証電圧を生成し、第１のレジスタ２５２、第２のレジスタ２５４、第３のレジスタ２５６、及び演算器２５８を備える。

前記特性電圧は、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記セルストリングの両端に位置したメモリセルトランジスタに設定されるエッジワードラインのオフセットバイアス電圧を備える。

第１のレジスタ２５２は、前記基本バイアス電圧を格納し、第２のレジスタ２５４は、前記複数のメモリセルトランジスタＭＣ０〜ＭＣ３１のグループ別のオフセットバイアス電圧を格納し、第３のレジスタ２５６は、前記エッジワードラインのオフセットバイアス電圧を格納する。

演算器２５８は、前記第１のレジスタ２５２に格納された基本バイアス電圧、前記第２のレジスタ２５４に格納されたグループ別のオフセットバイアス電圧、及び前記第３のレジスタ２５６に格納されたエッジワードラインのオフセットバイアス電圧を合算して、前記複数のメモリセルトランジスタＭＣ０〜ＭＣ３１に対応する検証電圧を生成する。

格納部２６０は、前記演算部２５０の演算器２５８で生成された検証電圧を格納する。

検証電圧供給部２７０は、前記プログラムパルスが複数のメモリセルトランジスタＭＣ０〜ＭＣ３１に印加されれば、各メモリセルトランジスタＭＣ０〜ＭＣ３１のワードラインに該当するアドレスを受信して、これに対応する、格納部２６０に格納された検証電圧を前記複数のメモリセルトランジスタＭＣ０〜ＭＣ３１のワードラインに供給する。

以下、図３及び図４を参照して本発明の一実施形態に係る不揮発性メモリ装置の動作を説明するが、図３は、本発明の一実施形態に係る不揮発性メモリ装置の動作を示したフローチャートであり、図４は、本発明の一実施形態に係る不揮発性メモリ装置の動作による波形図である。

図３及び図４に示されているように、本発明の一実施形態に係る不揮発性メモリ装置の動作は、初期設定ステップＳ３１０、演算ステップＳ３２０、格納ステップＳ３３０、プログラム電圧印加ステップＳ３４０、及びプログラム電圧検証ステップＳ３５０を含む。

初期設定ステップＳ３１０では、プログラム動作によるプログラムパルスが印加される前（図４のＰ０）に、不揮発性メモリ装置に使用される様々なパラメータを設定するステップであって、基本バイアス電圧、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧、及び前記セルストリングの両端に位置したメモリセルトランジスタに設定されるエッジワードラインのオフセットバイアス電圧が設定される。

演算ステップＳ３２０では、プログラム動作によるプログラムパルスが印加される前（図４のＰ０）に、前記基本バイアス電圧、グループ別のオフセットバイアス電圧、及びエッジワードラインのオフセットバイアス電圧を合算してプログラム電圧を検証する検証電圧を生成する。

格納ステップＳ３３０では、プログラム動作によるプログラムパルスが印加される前（図４のＰ０）に、前記演算ステップＳ３２０で生成された検証電圧を格納する。

プログラム電圧印加ステップＳ３４０では、プログラム動作時に前記複数のメモリセルトランジスタ（図１及び図３のＭＣ０〜ＭＣ３１）のワードラインに対応するプログラム電圧を印加する。

プログラム電圧検証ステップＳ３５０では、前記プログラム電圧印加ステップＳ３４０でプログラム電圧が各ワードラインに印加された後、前記格納ステップＳ３３０で格納された検証電圧を前記複数のメモリセルトランジスタ（図１及び図３のＭＣ０〜ＭＣ３１）のワードラインに印加して、前記複数のメモリセルトランジスタ（図１及び図３のＭＣ０〜ＭＣ３１）のプログラム可否を検証する。

すなわち、図４に示すように、プログラムパルスが印加された後、第１の設定期間Ｐ１の間、前記格納ステップＳ３３０で格納された第１の検証電圧ＰＶ１を読み出す。次いで、第１の検証電圧ＰＶ１を対応するメモリセルトランジスタ（図１及び図３のＭＣ０〜ＭＣ３１）のワードラインに印加する。

その後、第２の設定期間Ｐ２の間、前記格納ステップＳ３３０で格納された第２の検証電圧ＰＶ２を読み出す。次いで、第２の検証電圧ＰＶ２を対応するメモリセルトランジスタ（図１及び図３のＭＣ０〜ＭＣ３１）のワードラインに印加する。

次に、第３の設定期間Ｐ３の間、前記格納ステップＳ３３０で格納された第３の検証電圧ＰＶ３を読み出す。次いで、第３の検証電圧ＰＶ３を対応するメモリセルトランジスタ（図１及び図３のＭＣ０〜ＭＣ３１）のワードラインに印加する。

その後、第４の設定期間Ｐ４の間、前記格納ステップＳ３３０で格納された第４の検証電圧ＰＶ４を読み出す。次いで、第２の検証電圧ＰＶ４を対応するメモリセルトランジスタ（図１及び図３のＭＣ０〜ＭＣ３１）のワードラインに印加する。

上記のように、プログラム電圧の印加前に、予め演算されて格納された検証電圧をプログラム電圧の印加後に、対応するワードラインに印加することにより、プログラム動作による前記検証電圧の生成のための検証電圧の演算が不要になり、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ ｔｉｍｅ）を減らすことができるようになる。

すなわち、図５に示された本願発明に係る第１の設定期間ないし第４の設定期間Ｐ１〜Ｐ４が図８に示された従来技術に係る第１の設定期間ないし第４の設定期間Ｐ１〜Ｐ４より短くなり、プログラム単位時間（Ｐｒｏｇｒａｍ Ｕｎｉｔ ｔｉｍｅ）を減らすことができるようになる。

本実施形態では、第１の設定期間ないし第４の設定期間の間、第１の検証電圧ないし第４の検証電圧を一例として説明したが、他の実施形態では、第Ｎの設定期間の間、第Ｎの検証電圧まで実現され得る。

以下、図５を参照して本発明の他の実施形態に係る少なくとも１つのメモリ装置を有する電子メモリシステムの構成を説明するが、図５は、本発明の他の実施形態に係る少なくとも１つのメモリ装置を有する電子メモリシステムの構成を示したブロック図である。

図５に示された電子メモリシステム５００は、本発明に係る不揮発性メモリ部を備える不揮発性メモリ装置５２０と、これに結合されたプロセッサ５１０とを備える。

電子メモリシステム５００は、別途の集積回路を備えることができ、プロセッサ５１０及びメモリ装置５２０は、同じ集積回路上にあり得るし、本発明に係る特定関連性を有する特徴に焦点を合わせるように単純化されている。

プロセッサ５１０は、マイクロプロセッサまたはアプリケーション（特定集積回路（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＡＳＩＣ））のような回路を制御する他の類型でありうる。

不揮発性メモリ装置５２０は、メモリ部５３０、アドレス回路５４０、読み出し／ラッチ回路５５０、Ｉ／Ｏ回路５６０、及び制御回路５７０を備える。

前記メモリ部５３０に対する詳細な説明は、図１または図２に示されたメモリ部に詳細に説明されているので、これに対する説明を省略する。

アドレス回路５４０は、前記Ｉ／Ｏ回路５６０を介してＩ／Ｏ接続５６２上に提供されるアドレス信号をラッチ（ｌａｔｃｈ）する。前記アドレス信号は、行デコーダ５４４及び列デコーダ５４６を介して受信され、デコードされてメモリ部５３０にアクセスされる。

読み出し／ラッチ回路５５０は、メモリ部５３０からデータのページまたは列を読み出し及びラッチすることができる。Ｉ／Ｏ回路５６０は、プロセッサ５１０とＩ／Ｏ接続５６２されて両方向（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ）データ通信が可能なようにする。前記Ｉ／Ｏ回路５６０と接続された書き込み回路５５５は、データをメモリ部５３０に書き込む。

制御回路５７０は、プロセッサー５１０からの制御接続５７２によって提供される信号をデコードする。この信号は、チップ（ｃｈｉｐ）信号、書き込み可能（ｗｒｉｔｅ ｅｎａｂｌｅ）信号、及びデータ読み出し、データ書き込み並びにデータ消去動作を含むメモリ部５３０の動作を制御するのに使用されるアドレスラッチ信号を備えることができる。

前記制御回路５７０は、プロセッサ５１０からの指示によって本発明の実施形態に係る動作及びプログラミングを行うように制御する。制御回路５７０は、状態マシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）、シーケンサー（ｓｅｑｕｅｎｃｅｒ）、または制御機のいくつかの他の類型でありうる。

以下、図６を参照して本発明の他の実施形態に係る少なくとも１つの不揮発性メモリ装置を有するメモリモジュールを説明するが、図６は、本発明に係る少なくとも１つの不揮発性メモリ装置を有するメモリモジュールの構成を示したブロック図である。

図６に示されたメモリモジュール６００は、メモリカードとして図示されるが、メモリモジュール６００と関連して論議された概念（ｃｏｎｃｅｐｔｓ）は、除去可能な他の類型または携帯用（ｐｏｒｔａｂｌｅ）メモリ（例えば、ＵＳＢフラッシュドライブ）に適用可能である。

前記メモリモジュール６００は、１つ以上のメモリ装置６１０を囲む（ｅｎｃｌｏｓｅ）ハウジング６０５を備えるが、このようなハウジング６０５が全ての装置または装置アプリケーションに必須なものではない。少なくとも１つのメモリ装置６１０は、本発明に係る不揮発性メモリ装置を含む。

このとき、前記ハウジング６０５は、ホスト装置と通信のための１つ以上の接続部６１５を備える。ホスト装置の例としては、デジタルカメラ、デジタルレコーティング及び再生（ｐｌａｙｂａｃｋ）装置、ＰＤＡ、個人用コンピュータ、メモリカードリーダ、インターフェースハーブ（ｈｕｂｓ）などを備える。前記接続部６１５は、標準化された（ｓｔａｎｄａｒｄｉｚｅｄ）インターフェースの形態からなることが好ましい。

前記接続部６１５は、メモリモジュール６００及び接続部６１５に対する互換可能な（ｃｏｍｐａｔｉｂｌｅ）受容器（ｒｅｃｅｐｔｏｒｓ）を有するホスト間の入出力制御及びアドレス及び／またはデータ信号に対するインターフェースを提供する。

前記メモリモジュール６００は、１つ以上の集積回路及び／または別個部品（ｃｏｍｐｏｎｅｎｔｓ）でありうる追加的回路６２０を選択的に（ｏｐｔｉｏｎａｌｌｙ）備えることができる。

前記追加的回路６２０は、メモリ装置６１０のアクセスを制御したり、外部ホストとメモリ装置６１０との間の並進（ｔｒａｎｓｌａｔｉｏｎ）を提供するためのメモリ制御のような制御回路を備えることができる。

また、前記追加的回路６２０は、ＡＳＩＣによって行われることができる論理機能のようなメモリ装置６１０の制御と関連のない機能をさらに含むことができる。また、追加的回路６２０は、パスワード保護、生体認識（ｂｉｏｍｅｔｒｉｃｓ）などのようなメモリモジュール６００に読み出しまたは書き込みアクセスを制限する回路を備えることができる。また、追加的回路６２０は、メモリモジュール６００の現在状態または接続状態を表示する回路を備えることができる。

また、追加的回路６２０は、メモリモジュール６００内の電力必要（ｒｅｑｕｉｒｅｍｅｎｔｓ）規制（ｒｅｇｕｌａｔｅ）を助ける分離（ｄｅｃｏｕｐｌｉｎｇ）キャパシタ（ｃａｐａｃｉｔｏｒ）のような受動（ｐａｓｓｉｖｅ）装置をさらに備えることができる。

１１０ セルストリングアレイ
１４０ 検証電圧供給部
１４２ 第１の格納部
１４４ 演算部
１４６ 第２の格納部

Claims (15)

1. 複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、
   初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を印加して、前記複数のメモリセルのプログラミング可否を検証する検証ステップを含むことを特徴とする不揮発性メモリ装置のプログラム方法。
2. 前記検証ステップが、
   各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して検証電圧を生成する演算ステップと、
   該演算ステップで生成された検証電圧を格納する格納ステップと、
   プログラム動作時に、前記複数のメモリセルのワードラインにプログラム電圧を印加するプログラム電圧印加ステップと、
   該プログラム電圧印加ステップでプログラム電圧が印加された後、前記格納ステップで格納された検証電圧を前記複数のメモリセルのワードラインに印加して、前記複数のメモリセルのプログラム可否を検証するプログラム電圧検証ステップと、
   を含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
3. 前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項２に記載の不揮発性メモリ装置のプログラム方法。
4. 複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、
   プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成し格納する格納ステップと、
   前記プログラムパルスが複数のメモリセルに印加されれば、前記格納ステップで格納された検証電圧を前記複数のメモリセルのワードラインに印加して、前記複数のメモリセルのプログラム可否を検証するプログラム電圧検証ステップと、
   を含むことを特徴とする不揮発性メモリ装置のプログラム方法。
5. 前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項４に記載の不揮発性メモリ装置のプログラム方法。
6. 複数のメモリセルと、
   初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を供給する検証電圧供給部と、
   を備えることを特徴とする不揮発性メモリ装置。
7. 前記検証電圧供給部が、
   各メモリセルの特徴による特性電圧と基本バイアス電圧とを格納する第１の格納部と、
   該第１の格納部に格納された基本バイアス電圧と特性電圧とを合算して検証電圧を生成する演算部と、
   該演算部で生成された検証電圧を格納する第２の格納部と、
   を備えることを特徴とする請求項６に記載の不揮発性メモリ装置。
8. 前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
9. 前記検証電圧供給部が、各ワードラインに該当するアドレスを受信し、これに対応するプログラム検証電圧を前記複数のメモリセルのワードラインに供給することを特徴とする請求項６〜８のいずれか１項に記載の不揮発性メモリ装置。
10. 複数のメモリセルを備えるメモリセルブロックと、
    プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成する演算部と、
    該演算部で生成された検証電圧を格納する格納部と、
    前記プログラムパルスが複数のメモリセルに印加されれば、前記格納部に格納された検証電圧を前記複数のメモリセルのワードラインに供給する検証電圧供給部と、
    を備えることを特徴とする不揮発性メモリ装置。
11. 前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項１０に記載の不揮発性メモリ装置。
12. 前記演算部が、
    前記基本バイアス電圧を格納する第１のレジスタと、
    前記複数のメモリセルのグループ別のオフセットバイアス電圧を格納する第２のレジスタと、
    前記エッジワードラインのオフセットバイアス電圧を格納する第３のレジスタと、
    前記基本バイアス電圧、グループ別のオフセットバイアス電圧、及びエッジワードラインのオフセットバイアス電圧を合算して、前記検証電圧を生成する演算器と、
    を備えることを特徴とする請求項１１に記載の不揮発性メモリ装置。
13. 前記検証電圧供給部が、各ワードラインに該当するアドレスを受信し、これに対応するプログラム検証電圧を前記複数のメモリセルのワードラインに供給することを特徴とする請求項１０〜１２のいずれか１項に記載の不揮発性メモリ装置。
14. 前記格納部が、プログラムパルスの印加前に複数のプログラム検証電圧を格納し、前記検証電圧供給部が、前記プログラムパルスの印加後にメモリセルのワードラインに複数のプログラム検証電圧を供給することを特徴とする請求項１０に記載の不揮発性メモリ装置。
15. 検証電圧供給部が、メモリセルのワードラインに互いに異なる時間に互いに異なる複数の検証電圧を供給することを特徴とする請求項１４に記載の不揮発性メモリ装置。

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