JP2003263897A - 不揮発性多値半導体メモリ - Google Patents
不揮発性多値半導体メモリInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 不揮発性多値半導体メモリの動作マージンを
確保し、製造歩留を向上する。 【解決手段】 第１および第２記憶部は、不揮発性の多
値メモリセルの参照電圧および検証電圧を生成するため
の参照値および検証値を記憶する。参照電圧生成回路
は、第１および第２記憶部に記憶された参照値および検
証値に応じて参照電圧および検証電圧を生成する。第１
および第２記憶部が書き換え可能であるため、製造プロ
セスの変動により変化するメモリセルの特性に応じて、
半導体メモリの製造後に参照電圧および検証電圧を設定
できる。また、参照電圧および検証電圧を算出するプロ
グラム試験回路によっても、半導体メモリの製造後に参
照電圧および検証電圧を設定できる。この結果、メモリ
セルからのデータの読み出しマージンを向上でき、製造
歩留を向上できる。
確保し、製造歩留を向上する。 【解決手段】 第１および第２記憶部は、不揮発性の多
値メモリセルの参照電圧および検証電圧を生成するため
の参照値および検証値を記憶する。参照電圧生成回路
は、第１および第２記憶部に記憶された参照値および検
証値に応じて参照電圧および検証電圧を生成する。第１
および第２記憶部が書き換え可能であるため、製造プロ
セスの変動により変化するメモリセルの特性に応じて、
半導体メモリの製造後に参照電圧および検証電圧を設定
できる。また、参照電圧および検証電圧を算出するプロ
グラム試験回路によっても、半導体メモリの製造後に参
照電圧および検証電圧を設定できる。この結果、メモリ
セルからのデータの読み出しマージンを向上でき、製造
歩留を向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性多値半導
体メモリに関し、特に、読み出し動作および書き込み動
作を確実に実行するための技術に関する。
体メモリに関し、特に、読み出し動作および書き込み動
作を確実に実行するための技術に関する。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性半導体メ
モリは、メモリセルのフローティングゲート（またはト
ラップゲート）に電子を注入してメモリセルの閾値電圧
を変えることで、データを記憶する。メモリセルの閾値
電圧は、電子がフローティングゲート中に存在すると高
くなり、電子がフローティングゲート中に存在しないと
低くなる。近時、記憶容量を大きくするため、１つのメ
モリセルに複数ビットのデータを記憶するフラッシュメ
モリが開発されている。
モリは、メモリセルのフローティングゲート（またはト
ラップゲート）に電子を注入してメモリセルの閾値電圧
を変えることで、データを記憶する。メモリセルの閾値
電圧は、電子がフローティングゲート中に存在すると高
くなり、電子がフローティングゲート中に存在しないと
低くなる。近時、記憶容量を大きくするため、１つのメ
モリセルに複数ビットのデータを記憶するフラッシュメ
モリが開発されている。
【０００３】図１４は、４値NAND型フラッシュメモリに
おけるメモリセルの閾値電圧の分布を示している。各メ
モリセルの閾値電圧は、プログラムされたデータに応じ
て、領域L0、L1、L2、L3のいずれかに分布する。領域L
0、L1、L2、L3は、２ビットデータの"11"、"10"、"0
1"、"00"にそれぞれ対応している。領域L0のメモリセル
は、閾値電圧が負であり、ディプレッショントランジス
タとして動作する。領域L1-L3のメモリセルは、閾値電
圧が正であり、エンハンスメントトランジスタとして動
作する。
おけるメモリセルの閾値電圧の分布を示している。各メ
モリセルの閾値電圧は、プログラムされたデータに応じ
て、領域L0、L1、L2、L3のいずれかに分布する。領域L
0、L1、L2、L3は、２ビットデータの"11"、"10"、"0
1"、"00"にそれぞれ対応している。領域L0のメモリセル
は、閾値電圧が負であり、ディプレッショントランジス
タとして動作する。領域L1-L3のメモリセルは、閾値電
圧が正であり、エンハンスメントトランジスタとして動
作する。
【０００４】データの書き込み（プログラム）は、各メ
モリセルについて、閾値電圧が検証電圧VV（VV1，VV2、
VV3）を超えるまで行われる。例えば、メモリセルに論
理"10"を書き込む場合、そのメモリセルの閾値電圧が検
証電圧VV1を超えるまで、プログラム動作が繰り返され
る。そして、各メモリセルの閾値電圧は、領域L0-L3の
いずれかに設定される。
モリセルについて、閾値電圧が検証電圧VV（VV1，VV2、
VV3）を超えるまで行われる。例えば、メモリセルに論
理"10"を書き込む場合、そのメモリセルの閾値電圧が検
証電圧VV1を超えるまで、プログラム動作が繰り返され
る。そして、各メモリセルの閾値電圧は、領域L0-L3の
いずれかに設定される。
【０００５】データの読み出しは、メモリセルの閾値電
圧を参照電圧VR（VR1、VR2、VR3）と比較することで行
われる。メモリセルの閾値電圧が参照電圧VR1より低い
とき、メモリセルに保持されているデータは、"11"と判
定される。メモリセルの閾値電圧が参照電圧VR1、VR2の
間にあるとき、メモリセルに保持されているデータ
は、"10"と判定される。メモリセルの閾値電圧が参照電
圧VR2、VR3の間にあるとき、メモリセルに保持されてい
るデータは、"01"と判定される。メモリセルの閾値電圧
が参照電圧VR3より高いとき、メモリセルに保持されて
いるデータは、"00"と判定される。
圧を参照電圧VR（VR1、VR2、VR3）と比較することで行
われる。メモリセルの閾値電圧が参照電圧VR1より低い
とき、メモリセルに保持されているデータは、"11"と判
定される。メモリセルの閾値電圧が参照電圧VR1、VR2の
間にあるとき、メモリセルに保持されているデータ
は、"10"と判定される。メモリセルの閾値電圧が参照電
圧VR2、VR3の間にあるとき、メモリセルに保持されてい
るデータは、"01"と判定される。メモリセルの閾値電圧
が参照電圧VR3より高いとき、メモリセルに保持されて
いるデータは、"00"と判定される。
【０００６】参照電圧（導通電圧）VR4は、後述する非
選択のメモリセルおよび選択トランジスタに与えられ
る。参照電圧VR4は、領域L3に対して十分余裕をもって
設定される。図１５は、４値NAND型フラッシュメモリの
メモリセルアレイの概要を示している。
選択のメモリセルおよび選択トランジスタに与えられ
る。参照電圧VR4は、領域L3に対して十分余裕をもって
設定される。図１５は、４値NAND型フラッシュメモリの
メモリセルアレイの概要を示している。
【０００７】メモリセルアレイは、複数のブロックBLK
（BLK0、BLK1、...）およびセンスアンプSAを有するペ
ージバッファで構成されている。各ブロックBLKは、複
数のメモリセル列STRを有している。メモリセル列STR
は、選択トランジスタの間に、複数のメモリセルを直列
に接続して構成されている。メモリセルは、制御ゲート
およびフローティングゲートを有している。各メモリセ
ルの制御ゲートは、ワード線WLにそれぞれ接続されてい
る。選択トランジスタのゲートは、選択線SGにそれぞれ
接続されている。メモリセル列STRの両端は、ビット線B
Lおよび制御線ARVSSにそれぞれ接続されている。
（BLK0、BLK1、...）およびセンスアンプSAを有するペ
ージバッファで構成されている。各ブロックBLKは、複
数のメモリセル列STRを有している。メモリセル列STR
は、選択トランジスタの間に、複数のメモリセルを直列
に接続して構成されている。メモリセルは、制御ゲート
およびフローティングゲートを有している。各メモリセ
ルの制御ゲートは、ワード線WLにそれぞれ接続されてい
る。選択トランジスタのゲートは、選択線SGにそれぞれ
接続されている。メモリセル列STRの両端は、ビット線B
Lおよび制御線ARVSSにそれぞれ接続されている。
【０００８】メモリセルの書き込み動作は、書き込むメ
モリセルに対応するワード線WLに高電圧を供給し、ビッ
ト線BLに低電圧を供給し、メモリセルのチャネルからフ
ローティングゲートに電子を注入することで実行され
る。メモリセルの読み出し動作は、読み出すメモリセル
（例えば図中の丸印）に対応するワード線WL（例えばWL
10、WL11）に参照電圧VR（VR1、VR2、VR3のいずれか）
を供給し、それ以外のワード線WLおよび選択線SGに参照
電圧VR4を供給し、制御線ARVSSに接地電圧を供給するこ
とで実行される。読み出すメモリセルの閾値電圧が参照
電圧VRより高いときには、メモリセルにチャネルが形成
されず、ビット線BLから制御線ARVSSに電流は流れな
い。読み出すメモリセルの閾値電圧が参照電圧VRより低
いときには、メモリセルにチャネルが形成され、ビット
線BLから制御線ARVSSに電流は流れる。センスアンプSA
は、ビット線BLに流れる電流と参照電流とを比較し、閾
値電圧が各参照電圧VRに対して大きいか否かを判定す
る。そして、メモリセルに記憶されているデータの論理
値が判定される。
モリセルに対応するワード線WLに高電圧を供給し、ビッ
ト線BLに低電圧を供給し、メモリセルのチャネルからフ
ローティングゲートに電子を注入することで実行され
る。メモリセルの読み出し動作は、読み出すメモリセル
（例えば図中の丸印）に対応するワード線WL（例えばWL
10、WL11）に参照電圧VR（VR1、VR2、VR3のいずれか）
を供給し、それ以外のワード線WLおよび選択線SGに参照
電圧VR4を供給し、制御線ARVSSに接地電圧を供給するこ
とで実行される。読み出すメモリセルの閾値電圧が参照
電圧VRより高いときには、メモリセルにチャネルが形成
されず、ビット線BLから制御線ARVSSに電流は流れな
い。読み出すメモリセルの閾値電圧が参照電圧VRより低
いときには、メモリセルにチャネルが形成され、ビット
線BLから制御線ARVSSに電流は流れる。センスアンプSA
は、ビット線BLに流れる電流と参照電流とを比較し、閾
値電圧が各参照電圧VRに対して大きいか否かを判定す
る。そして、メモリセルに記憶されているデータの論理
値が判定される。
【０００９】メモリセルの消去動作は、消去するメモリ
セルの制御ゲートに低電圧を供給し、メモリセルのウエ
ル領域に高電圧を供給し、フローティングゲートに蓄積
されている電子を放出することで行う。このとき、消去
しないメモリセルの制御ゲートは、例えば、フローティ
ング状態にされる。
セルの制御ゲートに低電圧を供給し、メモリセルのウエ
ル領域に高電圧を供給し、フローティングゲートに蓄積
されている電子を放出することで行う。このとき、消去
しないメモリセルの制御ゲートは、例えば、フローティ
ング状態にされる。
【００１０】
【発明が解決しようとする課題】一つの不揮発性メモリ
セルに多値データを記憶する場合、図１４に示したよう
に、複数の参照電圧VR（VR1-VR3）を閾値電圧の分布（L
0-L3）の間にそれぞれ位置させる必要がある。このた
め、多値メモリセルの読み出しマージンは、参照電圧が
一つの２値メモリセルに比べて大幅に小さくなる。した
がって、半導体製造プロセスの変動によりメモリセルの
書き込み特性が変化し、分布L1-L3がシフトした場合、
読み出しマージンが不足し、不良を引き起こす可能性が
ある。
セルに多値データを記憶する場合、図１４に示したよう
に、複数の参照電圧VR（VR1-VR3）を閾値電圧の分布（L
0-L3）の間にそれぞれ位置させる必要がある。このた
め、多値メモリセルの読み出しマージンは、参照電圧が
一つの２値メモリセルに比べて大幅に小さくなる。した
がって、半導体製造プロセスの変動によりメモリセルの
書き込み特性が変化し、分布L1-L3がシフトした場合、
読み出しマージンが不足し、不良を引き起こす可能性が
ある。
【００１１】図１６は、メモリセルの書き込み特性が変
化した場合の閾値電圧の分布を示している。図中、破線
で示した分布は、図１４に示した正常な分布である。例
えば、製造プロセスの変動により、書き込み電圧に対す
る閾値電圧の変化率が大きくなった場合、分布L1-L3の
広がりは大きくなる。この結果、論理"10"に対応する閾
値電圧の分布L1の最大値と参照電圧VR2との差（論理"1
0"の読み出しマージン）は、小さくなる。同様に、論
理"01"に対応する閾値電圧の分布L2の最大値と参照電圧
VR3との差（論理"01"の読み出しマージン）は、小さく
なる。特に、図に示したように分布L2の広がりが大きく
なった場合、論理"01"の読み出しマージンがほとんどな
くなる可能性がある。
化した場合の閾値電圧の分布を示している。図中、破線
で示した分布は、図１４に示した正常な分布である。例
えば、製造プロセスの変動により、書き込み電圧に対す
る閾値電圧の変化率が大きくなった場合、分布L1-L3の
広がりは大きくなる。この結果、論理"10"に対応する閾
値電圧の分布L1の最大値と参照電圧VR2との差（論理"1
0"の読み出しマージン）は、小さくなる。同様に、論
理"01"に対応する閾値電圧の分布L2の最大値と参照電圧
VR3との差（論理"01"の読み出しマージン）は、小さく
なる。特に、図に示したように分布L2の広がりが大きく
なった場合、論理"01"の読み出しマージンがほとんどな
くなる可能性がある。
【００１２】一般に、半導体製品は、ウエハ上でのチッ
プの位置、製造ロット内でのウエハの位置、および製造
ロットに依存してチップの特性がばらつく。このため、
読み出しマージンの減少は、歩留の低下を招く。さら
に、歩留の低下により製造コストが増加する。本発明の
別の目的は、不揮発性多値半導体メモリの動作マージン
を確保し、製造歩留を向上することにある。
プの位置、製造ロット内でのウエハの位置、および製造
ロットに依存してチップの特性がばらつく。このため、
読み出しマージンの減少は、歩留の低下を招く。さら
に、歩留の低下により製造コストが増加する。本発明の
別の目的は、不揮発性多値半導体メモリの動作マージン
を確保し、製造歩留を向上することにある。
【００１３】
【課題を解決するための手段】請求項１の不揮発性多値
半導体メモリは、電気的に書き換え可能な不揮発性の多
値メモリセルを有している。プログラム電圧生成回路
は、書き込みデータの論理に応じて各メモリセルの閾値
電圧を変更するために、複数のプログラム電圧を生成す
る。第１記憶部は、メモリセルの閾値電圧を判定するた
めの複数の参照電圧にそれぞれ対応する複数の参照値を
記憶する。第１記憶部に記憶された参照値の少なくとも
一つは書き換え可能である。参照電圧生成回路は、メモ
リセルからのデータの読み出し時に、第１記憶部に記憶
された参照値に応じて参照電圧をそれぞれ生成する。
半導体メモリは、電気的に書き換え可能な不揮発性の多
値メモリセルを有している。プログラム電圧生成回路
は、書き込みデータの論理に応じて各メモリセルの閾値
電圧を変更するために、複数のプログラム電圧を生成す
る。第１記憶部は、メモリセルの閾値電圧を判定するた
めの複数の参照電圧にそれぞれ対応する複数の参照値を
記憶する。第１記憶部に記憶された参照値の少なくとも
一つは書き換え可能である。参照電圧生成回路は、メモ
リセルからのデータの読み出し時に、第１記憶部に記憶
された参照値に応じて参照電圧をそれぞれ生成する。
【００１４】参照電圧を生成するための参照値が書き換
えできるため、予め評価されたメモリセルの特性に応じ
て、参照値を変更できる。すなわち、参照電圧を半導体
メモリの製造後に変更できる。製造プロセスの変動によ
り変化するメモリセルの特性に応じて参照電圧を変更で
きるため、メモリセルからのデータの読み出しマージン
を向上できる。この結果、製造歩留を向上できる。
えできるため、予め評価されたメモリセルの特性に応じ
て、参照値を変更できる。すなわち、参照電圧を半導体
メモリの製造後に変更できる。製造プロセスの変動によ
り変化するメモリセルの特性に応じて参照電圧を変更で
きるため、メモリセルからのデータの読み出しマージン
を向上できる。この結果、製造歩留を向上できる。
【００１５】請求項２の不揮発性多値半導体メモリは、
電気的に書き換え可能な不揮発性の多値メモリセルを有
している。プログラム電圧生成回路は、書き込みデータ
の論理に応じて各メモリセルの閾値電圧を変更するため
に、複数のプログラム電圧を生成する。第２記憶部は、
メモリセルの閾値電圧の分布を検証するための複数の検
証電圧にそれぞれ対応する複数の検証値を記憶する。第
２記憶部に記憶された検証値の少なくとも一つは書き換
え可能である。検証電圧生成回路は、メモリセルへのデ
ータの書き込み時に、第２記憶部に記憶された検証値に
応じて検証電圧をそれぞれ生成する。
電気的に書き換え可能な不揮発性の多値メモリセルを有
している。プログラム電圧生成回路は、書き込みデータ
の論理に応じて各メモリセルの閾値電圧を変更するため
に、複数のプログラム電圧を生成する。第２記憶部は、
メモリセルの閾値電圧の分布を検証するための複数の検
証電圧にそれぞれ対応する複数の検証値を記憶する。第
２記憶部に記憶された検証値の少なくとも一つは書き換
え可能である。検証電圧生成回路は、メモリセルへのデ
ータの書き込み時に、第２記憶部に記憶された検証値に
応じて検証電圧をそれぞれ生成する。
【００１６】検証電圧を生成するための検証値が書き換
えできるため、予め評価されたメモリセルの特性に応じ
て、検証値を変更できる。すなわち、検証電圧を半導体
メモリの製造後に変更できる。製造プロセスの変動によ
り変化するメモリセルの特性に応じて検証電圧を変更で
きるため、書き込みデータの論理値に対応する閾値電圧
の分布を、メモリセルの書き込み特性に応じて最適に設
定できる。この結果、メモリセルの読み出しマージンを
向上でき、製造歩留を向上できる。
えできるため、予め評価されたメモリセルの特性に応じ
て、検証値を変更できる。すなわち、検証電圧を半導体
メモリの製造後に変更できる。製造プロセスの変動によ
り変化するメモリセルの特性に応じて検証電圧を変更で
きるため、書き込みデータの論理値に対応する閾値電圧
の分布を、メモリセルの書き込み特性に応じて最適に設
定できる。この結果、メモリセルの読み出しマージンを
向上でき、製造歩留を向上できる。
【００１７】請求項３の不揮発性多値半導体メモリは、
電気的に書き換え可能な不揮発性の多値メモリセルを有
している。プログラム電圧生成回路は、書き込みデータ
の論理に応じて各メモリセルの閾値電圧を変更するため
に、複数のプログラム電圧を生成する。プログラム試験
回路は、試験モード時に動作し、書き込みデータの論理
に応じてメモリセルをそれぞれプログラムし、プログラ
ムされたメモリセルの閾値電圧の分布に基づいて参照電
圧の少なくとも一つおよび検証電圧の少なくとも一つを
算出する。
電気的に書き換え可能な不揮発性の多値メモリセルを有
している。プログラム電圧生成回路は、書き込みデータ
の論理に応じて各メモリセルの閾値電圧を変更するため
に、複数のプログラム電圧を生成する。プログラム試験
回路は、試験モード時に動作し、書き込みデータの論理
に応じてメモリセルをそれぞれプログラムし、プログラ
ムされたメモリセルの閾値電圧の分布に基づいて参照電
圧の少なくとも一つおよび検証電圧の少なくとも一つを
算出する。
【００１８】参照電圧生成回路は、メモリセルからのデ
ータの読み出し時に、メモリセルの閾値電圧を判定する
ための複数の参照電圧を生成する。参照電圧生成回路
は、参照電圧の少なくとも一つを、プログラム試験回路
が算出した値に応じて生成する。検証電圧生成回路は、
メモリセルへのデータの書き込み時に、メモリセルの閾
値電圧がデータに対応する値を超えたことを検証するた
めの複数の検証電圧を生成する。検証電圧生成回路は、
検証電圧の少なくとも一つを、プログラム試験回路が算
出した値に応じて生成する。
ータの読み出し時に、メモリセルの閾値電圧を判定する
ための複数の参照電圧を生成する。参照電圧生成回路
は、参照電圧の少なくとも一つを、プログラム試験回路
が算出した値に応じて生成する。検証電圧生成回路は、
メモリセルへのデータの書き込み時に、メモリセルの閾
値電圧がデータに対応する値を超えたことを検証するた
めの複数の検証電圧を生成する。検証電圧生成回路は、
検証電圧の少なくとも一つを、プログラム試験回路が算
出した値に応じて生成する。
【００１９】このため、半導体メモリの製造後に、プロ
グラム試験回路によりメモリセルの特性を直接評価し、
チップ内部で参照電圧および検証電圧を設定できる。製
造プロセスの変動により変化するメモリセルの特性に応
じて参照電圧および検証電圧を設定できるため、メモリ
セルからのデータの読み出しマージンを向上できる。ま
た、書き込みデータの論理値に対応する閾値電圧の分布
を、メモリセルの書き込み特性に応じて最適に設定でき
る。この結果、製造歩留を向上できる。
グラム試験回路によりメモリセルの特性を直接評価し、
チップ内部で参照電圧および検証電圧を設定できる。製
造プロセスの変動により変化するメモリセルの特性に応
じて参照電圧および検証電圧を設定できるため、メモリ
セルからのデータの読み出しマージンを向上できる。ま
た、書き込みデータの論理値に対応する閾値電圧の分布
を、メモリセルの書き込み特性に応じて最適に設定でき
る。この結果、製造歩留を向上できる。
【００２０】さらに、半導体メモリが内蔵するプログラ
ム試験回路により、参照電圧および検証電圧を設定でき
るため、試験時間を短縮でき、製造コストを削減でき
る。請求項４の不揮発性多値半導体メモリでは、第１記
憶部は、参照電圧にそれぞれ対応する複数の参照値を記
憶する。第１記憶部に記憶された参照値の少なくとも一
つは書き換え可能である。参照電圧生成回路は、参照電
圧を、第１記憶部に記憶された参照値に応じて生成す
る。
ム試験回路により、参照電圧および検証電圧を設定でき
るため、試験時間を短縮でき、製造コストを削減でき
る。請求項４の不揮発性多値半導体メモリでは、第１記
憶部は、参照電圧にそれぞれ対応する複数の参照値を記
憶する。第１記憶部に記憶された参照値の少なくとも一
つは書き換え可能である。参照電圧生成回路は、参照電
圧を、第１記憶部に記憶された参照値に応じて生成す
る。
【００２１】参照電圧を外部からも設定可能なため、例
えば、半導体メモリの開発時、量産開始時に、メモリセ
ルの特性を容易に評価できる。請求項５の不揮発性多値
半導体メモリでは、第２記憶部は、検証電圧にそれぞれ
対応する複数の検証値を記憶する。第２記憶部に記憶さ
れた検証値の少なくとも一つは書き換え可能である。検
証電圧生成回路は、検証電圧を、第２記憶部に記憶され
た検証値に応じて生成する。
えば、半導体メモリの開発時、量産開始時に、メモリセ
ルの特性を容易に評価できる。請求項５の不揮発性多値
半導体メモリでは、第２記憶部は、検証電圧にそれぞれ
対応する複数の検証値を記憶する。第２記憶部に記憶さ
れた検証値の少なくとも一つは書き換え可能である。検
証電圧生成回路は、検証電圧を、第２記憶部に記憶され
た検証値に応じて生成する。
【００２２】検証電圧を外部からも設定可能なため、例
えば、半導体メモリの開発時、量産開始時に、メモリセ
ルの特性を容易に評価できる。請求項６の不揮発性多値
半導体メモリでは、参照電圧のうち最も低い参照電圧お
よび検証電圧のうち最も低い検証電圧は、固定値であ
る。プログラム試験回路は、最も低い参照電圧を除く参
照電圧の少なくとも一つを算出するとともに、最も低い
検証電圧を除く検証電圧の少なくとも一つを算出する。
えば、半導体メモリの開発時、量産開始時に、メモリセ
ルの特性を容易に評価できる。請求項６の不揮発性多値
半導体メモリでは、参照電圧のうち最も低い参照電圧お
よび検証電圧のうち最も低い検証電圧は、固定値であ
る。プログラム試験回路は、最も低い参照電圧を除く参
照電圧の少なくとも一つを算出するとともに、最も低い
検証電圧を除く検証電圧の少なくとも一つを算出する。
【００２３】製造プロセスの変動の影響が少ないメモリ
セルの特性に対応する参照電圧および検証電圧を固定す
ることで、プログラム試験回路の論理を簡易にできる。
この結果、半導体メモリのチップサイズを小さくでき、
製造コストを削減できる。例えば、最も低い参照電圧を
接地電圧に固定することで、この参照電圧を容易に生成
できる。
セルの特性に対応する参照電圧および検証電圧を固定す
ることで、プログラム試験回路の論理を簡易にできる。
この結果、半導体メモリのチップサイズを小さくでき、
製造コストを削減できる。例えば、最も低い参照電圧を
接地電圧に固定することで、この参照電圧を容易に生成
できる。
【００２４】請求項７の不揮発性多値半導体メモリで
は、プログラム試験回路は、固定電圧である最も低い検
証電圧を用いてメモリセルをプログラムする。次に、プ
ログラム試験回路は、プログラムされた複数のメモリセ
ルの閾値電圧の最大値を測定し、測定された閾値電圧の
最大値に第１マージンを加えて参照電圧の一つを算出す
る。次に、プログラム試験回路は、算出された参照電圧
に第２マージンを加えて次の検証電圧の一つを算出す
る。この後、プログラム試験回路は、上記動作を繰り返
して、参照電圧および検証電圧を算出する。
は、プログラム試験回路は、固定電圧である最も低い検
証電圧を用いてメモリセルをプログラムする。次に、プ
ログラム試験回路は、プログラムされた複数のメモリセ
ルの閾値電圧の最大値を測定し、測定された閾値電圧の
最大値に第１マージンを加えて参照電圧の一つを算出す
る。次に、プログラム試験回路は、算出された参照電圧
に第２マージンを加えて次の検証電圧の一つを算出す
る。この後、プログラム試験回路は、上記動作を繰り返
して、参照電圧および検証電圧を算出する。
【００２５】すなわち、プログラム試験回路は、固定電
圧である検証電圧から次の参照電圧および検証電圧を順
次算出する。このため、簡単な動作フローを繰り返すこ
とで参照電圧および検証電圧を順次算出できる。この結
果、プログラム試験回路の論理を簡易にでき、チップサ
イズを小さくできる。例えば、メモリセルは、フローテ
ィングゲートを有している。第１マージンは、フローテ
ィングゲート中の電子数が増加するチャージゲイン特性
に応じて設定される。第２マージンは、フローティング
ゲート中の電子数が減少するチャージロス特性に応じて
設定される。
圧である検証電圧から次の参照電圧および検証電圧を順
次算出する。このため、簡単な動作フローを繰り返すこ
とで参照電圧および検証電圧を順次算出できる。この結
果、プログラム試験回路の論理を簡易にでき、チップサ
イズを小さくできる。例えば、メモリセルは、フローテ
ィングゲートを有している。第１マージンは、フローテ
ィングゲート中の電子数が増加するチャージゲイン特性
に応じて設定される。第２マージンは、フローティング
ゲート中の電子数が減少するチャージロス特性に応じて
設定される。
【００２６】請求項８の不揮発性多値半導体メモリで
は、参照電圧のうち最も低い参照電圧は、固定値であ
る。プログラム試験回路は、最も低い参照電圧を除く参
照電圧の少なくとも一つを算出するとともに、検証電圧
の少なくとも一つを算出する。製造プロセスの変動の影
響が少ないメモリセルの特性に対応する参照電圧を固定
することで、プログラム試験回路の論理を簡易にでき
る。この結果、半導体メモリのチップサイズを小さくで
き、製造コストを削減できる。
は、参照電圧のうち最も低い参照電圧は、固定値であ
る。プログラム試験回路は、最も低い参照電圧を除く参
照電圧の少なくとも一つを算出するとともに、検証電圧
の少なくとも一つを算出する。製造プロセスの変動の影
響が少ないメモリセルの特性に対応する参照電圧を固定
することで、プログラム試験回路の論理を簡易にでき
る。この結果、半導体メモリのチップサイズを小さくで
き、製造コストを削減できる。
【００２７】例えば、最も低い参照電圧を接地電圧に固
定することで、この参照電圧を容易に生成できる。請求
項９の不揮発性多値半導体メモリでは、プログラム試験
回路は、固定電圧である最も低い参照電圧に第２マージ
ンを加えて検証電圧の一つを算出する。次に、プログラ
ム試験回路は、算出された検証電圧を用いてプログラム
された複数のメモリセルの閾値電圧の最大値を測定し、
測定された閾値電圧の最大値に第１マージンを加えて次
の参照電圧の一つを算出する。次に、プログラム試験回
路は、算出された参照電圧に第２マージンを加えて検証
電圧の別の一つを算出する。この後、プログラム試験回
路は、上記動作を繰り返して、参照電圧および検証電圧
を算出する。
定することで、この参照電圧を容易に生成できる。請求
項９の不揮発性多値半導体メモリでは、プログラム試験
回路は、固定電圧である最も低い参照電圧に第２マージ
ンを加えて検証電圧の一つを算出する。次に、プログラ
ム試験回路は、算出された検証電圧を用いてプログラム
された複数のメモリセルの閾値電圧の最大値を測定し、
測定された閾値電圧の最大値に第１マージンを加えて次
の参照電圧の一つを算出する。次に、プログラム試験回
路は、算出された参照電圧に第２マージンを加えて検証
電圧の別の一つを算出する。この後、プログラム試験回
路は、上記動作を繰り返して、参照電圧および検証電圧
を算出する。
【００２８】すなわち、プログラム試験回路は、固定電
圧である参照電圧から次の検証電圧および参照電圧を順
次算出する。このため、簡単な動作フローを繰り返すこ
とで参照電圧および検証電圧を順次算出できる。この結
果、プログラム試験回路の論理を簡易にでき、チップサ
イズを小さくできる。例えば、メモリセルは、フローテ
ィングゲートを有している。第１マージンは、フローテ
ィングゲート中の電子数が増加するチャージゲイン特性
に応じて設定される。第２マージンは、フローティング
ゲート中の電子数が減少するチャージロス特性に応じて
設定される。
圧である参照電圧から次の検証電圧および参照電圧を順
次算出する。このため、簡単な動作フローを繰り返すこ
とで参照電圧および検証電圧を順次算出できる。この結
果、プログラム試験回路の論理を簡易にでき、チップサ
イズを小さくできる。例えば、メモリセルは、フローテ
ィングゲートを有している。第１マージンは、フローテ
ィングゲート中の電子数が増加するチャージゲイン特性
に応じて設定される。第２マージンは、フローティング
ゲート中の電子数が減少するチャージロス特性に応じて
設定される。
【００２９】請求項１０の不揮発性多値半導体メモリで
は、導通電圧生成回路は、メモリセルのアクセス時に、
メモリセル列の非選択のメモリセルに印加する導通電圧
を、論理値にそれぞれ対応する閾値電圧の複数の分布う
ち、最も閾値電圧の高い分布の最大値に第３マージンを
加えることで生成する。メモリセル列は、直列に接続さ
れた複数のメモリセルを有している。
は、導通電圧生成回路は、メモリセルのアクセス時に、
メモリセル列の非選択のメモリセルに印加する導通電圧
を、論理値にそれぞれ対応する閾値電圧の複数の分布う
ち、最も閾値電圧の高い分布の最大値に第３マージンを
加えることで生成する。メモリセル列は、直列に接続さ
れた複数のメモリセルを有している。
【００３０】製造プロセスの変動により変化するメモリ
セルの閾値電圧の分布に合わせて導通電圧を変更できる
ため、メモリセルの動作マージンを向上でき、製造歩留
を向上できる。
セルの閾値電圧の分布に合わせて導通電圧を変更できる
ため、メモリセルの動作マージンを向上でき、製造歩留
を向上できる。
【００３１】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の不揮発性多値半導体
メモリの第１の実施形態を示している。この実施形態
は、請求項１および請求項２に対応している。不揮発性
多値半導体メモリは、シリコン基板上に、CMOSプロセス
を使用して、６４メガビットのNAND型フラッシュメモリ
として形成されている。図中、太線で示した信号線は、
複数本で構成されている。図中の二重丸は、外部端子を
示している。
用いて説明する。図１は、本発明の不揮発性多値半導体
メモリの第１の実施形態を示している。この実施形態
は、請求項１および請求項２に対応している。不揮発性
多値半導体メモリは、シリコン基板上に、CMOSプロセス
を使用して、６４メガビットのNAND型フラッシュメモリ
として形成されている。図中、太線で示した信号線は、
複数本で構成されている。図中の二重丸は、外部端子を
示している。
【００３２】フラッシュメモリは、内部電圧生成回路１
０、高電圧生成回路１２、状態制御回路１４、コマンド
レジスタ１６、アドレスレジスタ１８、ステータスレジ
スタ２０、内部電圧記憶部２２、ロウアドレスデコーダ
２４、コラムアドレスデコーダ２６、ページバッファ２
８、メモリセルアレイ３０、およびI/Oバッファ３２を
有している。
０、高電圧生成回路１２、状態制御回路１４、コマンド
レジスタ１６、アドレスレジスタ１８、ステータスレジ
スタ２０、内部電圧記憶部２２、ロウアドレスデコーダ
２４、コラムアドレスデコーダ２６、ページバッファ２
８、メモリセルアレイ３０、およびI/Oバッファ３２を
有している。
【００３３】内部電圧生成回路１０は、参照電圧VR1（0
V固定）、参照電圧VR4（導通電圧；4V固定）、および検
証電圧VV1（0.3V固定）を生成するとともに、内部電圧
記憶部２２からの参照値VLR（VLR2、VLR3）および検証
値VLV（VLV2、VLV3）に応じて、参照電圧VR2、VR3およ
び検証電圧VV2、VV3を生成する。内部電圧生成回路１０
は、生成した参照電圧VRおよび検証電圧VVをロウデコー
ダ２４に供給する。すなわち、内部電圧生成回路１０
は、参照電圧VRを生成する参照電圧生成回路および検証
電圧VVを生成する検証電圧生成回路として動作する。参
照電圧VR4は、メモリセル列の非選択のメモリセルおよ
び選択トランジスタに与えられる電圧である。
V固定）、参照電圧VR4（導通電圧；4V固定）、および検
証電圧VV1（0.3V固定）を生成するとともに、内部電圧
記憶部２２からの参照値VLR（VLR2、VLR3）および検証
値VLV（VLV2、VLV3）に応じて、参照電圧VR2、VR3およ
び検証電圧VV2、VV3を生成する。内部電圧生成回路１０
は、生成した参照電圧VRおよび検証電圧VVをロウデコー
ダ２４に供給する。すなわち、内部電圧生成回路１０
は、参照電圧VRを生成する参照電圧生成回路および検証
電圧VVを生成する検証電圧生成回路として動作する。参
照電圧VR4は、メモリセル列の非選択のメモリセルおよ
び選択トランジスタに与えられる電圧である。
【００３４】高電圧発生回路１２は、状態制御回路１４
からの制御信号を受け、プログラム電圧等の高電圧を生
成し、生成した電圧をロウデコーダ２４およびメモリセ
ルアレイ３０に供給する。すなわち、高電圧発生回路１
２は、プログラム電圧生成回路として動作する。状態制
御回路１４は、外部端子を介して供給されるコマンド信
号CMD1（アドレスラッチイネーブル信号、コマンドラッ
チイネーブル信号、スペアエリアイネーブル信号、ライ
トプロテクト信号等）、コマンド信号CMD2（チップイネ
ーブル信号、リードイネーブル信号、ライトイネーブル
信号等）、およびコマンドレジスタ１６からの制御信号
を受け、読み出し動作、書き込み動作（プログラム動
作）、および消去動作を実行するためのタイミング信号
を生成する。また、状態制御回路１４は、チップの状態
に応じて、レディー／ビジー信号R/Bを出力する。
からの制御信号を受け、プログラム電圧等の高電圧を生
成し、生成した電圧をロウデコーダ２４およびメモリセ
ルアレイ３０に供給する。すなわち、高電圧発生回路１
２は、プログラム電圧生成回路として動作する。状態制
御回路１４は、外部端子を介して供給されるコマンド信
号CMD1（アドレスラッチイネーブル信号、コマンドラッ
チイネーブル信号、スペアエリアイネーブル信号、ライ
トプロテクト信号等）、コマンド信号CMD2（チップイネ
ーブル信号、リードイネーブル信号、ライトイネーブル
信号等）、およびコマンドレジスタ１６からの制御信号
を受け、読み出し動作、書き込み動作（プログラム動
作）、および消去動作を実行するためのタイミング信号
を生成する。また、状態制御回路１４は、チップの状態
に応じて、レディー／ビジー信号R/Bを出力する。
【００３５】コマンドレジスタ１６は、入出力端子I/O
に供給されるコマンド信号を、I/Oバッファ３２を介し
て受け、受けた信号を状態制御回路１４に出力する。ア
ドレスレジスタ１８は、入出力端子I/Oに供給されるア
ドレス信号を、I/Oバッファ３２を介して受け、受けた
信号をロウアドレスデコーダ２４およびコラムウアドレ
スデコーダ２６に出力する。I/Oバッファ３２は、入出
力端子I/Oを介してコマンド信号、アドレス信号、およ
びデータ信号を受ける。データ信号は、ページバッファ
２６に入出力される。
に供給されるコマンド信号を、I/Oバッファ３２を介し
て受け、受けた信号を状態制御回路１４に出力する。ア
ドレスレジスタ１８は、入出力端子I/Oに供給されるア
ドレス信号を、I/Oバッファ３２を介して受け、受けた
信号をロウアドレスデコーダ２４およびコラムウアドレ
スデコーダ２６に出力する。I/Oバッファ３２は、入出
力端子I/Oを介してコマンド信号、アドレス信号、およ
びデータ信号を受ける。データ信号は、ページバッファ
２６に入出力される。
【００３６】内部電圧記憶部２２は、後述する試験モー
ド時に、入出力端子I/Oに供給される参照電圧VR2、VR3
に対応する参照値VLR2、VLR3および検証電圧VV2、VV3に
対応する検証値VLV2、VLV3をI/Oバッファ３２を介して
受け、受けた値を記憶する。記憶している参照値VLR2-3
および検証値VLV2-3は、内部電圧生成回路１０に出力さ
れる。すなわち、内部電圧記憶部２２は、参照値VLRを
記憶する第１記憶部および検証値VLVを記憶する第２記
憶部として動作する。
ド時に、入出力端子I/Oに供給される参照電圧VR2、VR3
に対応する参照値VLR2、VLR3および検証電圧VV2、VV3に
対応する検証値VLV2、VLV3をI/Oバッファ３２を介して
受け、受けた値を記憶する。記憶している参照値VLR2-3
および検証値VLV2-3は、内部電圧生成回路１０に出力さ
れる。すなわち、内部電圧記憶部２２は、参照値VLRを
記憶する第１記憶部および検証値VLVを記憶する第２記
憶部として動作する。
【００３７】ロウアドレスデコーダ２４は、アドレスレ
ジスタ１８からのアドレス信号に応じて所定のワード線
を選択する。ロウアドレスデコーダ２４は、選択したワ
ード線に参照電圧VR、検証電圧VV、プログラム電圧等を
供給する。コラムアドレスデコーダ２６は、アドレスレ
ジスタ１８からのアドレス信号に応じて所定のビット線
を選択する。
ジスタ１８からのアドレス信号に応じて所定のワード線
を選択する。ロウアドレスデコーダ２４は、選択したワ
ード線に参照電圧VR、検証電圧VV、プログラム電圧等を
供給する。コラムアドレスデコーダ２６は、アドレスレ
ジスタ１８からのアドレス信号に応じて所定のビット線
を選択する。
【００３８】ページバッファ２８は、複数のセンスアン
プを有している。ページバッファは、書き込み動作時
に、I/Oバッファ３２を介して入出力端子I/Oから順次供
給される書き込みデータを保持し、保持したデータに応
じてビット線の電圧を設定する。また、ページバッファ
２８は、読み出し動作時に、メモリセルアレイ３０から
の読み出しデータをセンスアンプで増幅し、増幅したデ
ータをI/Oバッファ３２を介して入出力端子I/Oに順次出
力する。
プを有している。ページバッファは、書き込み動作時
に、I/Oバッファ３２を介して入出力端子I/Oから順次供
給される書き込みデータを保持し、保持したデータに応
じてビット線の電圧を設定する。また、ページバッファ
２８は、読み出し動作時に、メモリセルアレイ３０から
の読み出しデータをセンスアンプで増幅し、増幅したデ
ータをI/Oバッファ３２を介して入出力端子I/Oに順次出
力する。
【００３９】メモリセルアレイ３０は、従来（図１５）
と同様に構成されている。すなわち、メモリセルアレイ
３０は、複数のブロックBLK（BLK0、BLK1、...）で構成
されている。各ブロックBLKは、複数のメモリセル列STR
を有している。メモリセル列STRは、選択トランジスタ
の間に、複数のメモリセルを直列に接続して構成されて
いる。メモリセルは、制御ゲートおよびフローティング
ゲートを有している。メモリセルは、電気的書き換え可
能な不揮発性の４値メモリセルとして動作する。各メモ
リセルの制御ゲートは、ワード線WLにそれぞれ接続され
ている。選択トランジスタのゲートは、選択線SGにそれ
ぞれ接続されている。メモリセル列STRの両端は、ビッ
ト線BLおよび制御線ARVSSにそれぞれ接続されている。
と同様に構成されている。すなわち、メモリセルアレイ
３０は、複数のブロックBLK（BLK0、BLK1、...）で構成
されている。各ブロックBLKは、複数のメモリセル列STR
を有している。メモリセル列STRは、選択トランジスタ
の間に、複数のメモリセルを直列に接続して構成されて
いる。メモリセルは、制御ゲートおよびフローティング
ゲートを有している。メモリセルは、電気的書き換え可
能な不揮発性の４値メモリセルとして動作する。各メモ
リセルの制御ゲートは、ワード線WLにそれぞれ接続され
ている。選択トランジスタのゲートは、選択線SGにそれ
ぞれ接続されている。メモリセル列STRの両端は、ビッ
ト線BLおよび制御線ARVSSにそれぞれ接続されている。
【００４０】図２は、第１の実施形態における参照電圧
VR2、VR3および検証電圧VV2、VV3の設定の概要を示して
いる。この例では、枠で囲った参照電圧VR2、VR3および
検証電圧VV2、VV3は、フラッシュメモリの外部から設定
される。参照電圧VR1（0V）、VR4（4V）および検証電圧
VV1（0.3V）は、図１に示した内部電圧生成回路１０が
生成する固定値である。
VR2、VR3および検証電圧VV2、VV3の設定の概要を示して
いる。この例では、枠で囲った参照電圧VR2、VR3および
検証電圧VV2、VV3は、フラッシュメモリの外部から設定
される。参照電圧VR1（0V）、VR4（4V）および検証電圧
VV1（0.3V）は、図１に示した内部電圧生成回路１０が
生成する固定値である。
【００４１】フラッシュメモリは、試験工程において、
通常動作では使用されないコマンドにより試験モードに
移行された後、LSIテスタを使用して参照電圧VR2、VR3
および検証電圧VV2、VV3が設定される。まず、内部電圧
生成回路１０が生成する参照電圧VR1および検証電圧VV1
を利用して、複数のブロックBLKに論理"10"が書き込ま
れ、分布L1の特性が測定される（この例では分布L1の幅
は0.2V）。複数のブロックBLKの閾値電圧をモニタする
ことでブロックBLK間のばらつきを考慮して参照電圧お
よび検証電圧を設定できる。
通常動作では使用されないコマンドにより試験モードに
移行された後、LSIテスタを使用して参照電圧VR2、VR3
および検証電圧VV2、VV3が設定される。まず、内部電圧
生成回路１０が生成する参照電圧VR1および検証電圧VV1
を利用して、複数のブロックBLKに論理"10"が書き込ま
れ、分布L1の特性が測定される（この例では分布L1の幅
は0.2V）。複数のブロックBLKの閾値電圧をモニタする
ことでブロックBLK間のばらつきを考慮して参照電圧お
よび検証電圧を設定できる。
【００４２】次に、メモリセルのチャージゲイン特性を
考慮して、分布L1の最大値VT1に第１マージン（0.3V）
を加えて参照電圧VR2（0.8V）が算出される。第１マー
ジンは、チャージゲイン特性による閾値電圧の最大変化
量（0.2V）に、所定のマージン（設計・製造マージン；
0.1V）を加えて算出される。チャージゲイン特性とは、
フラッシュメモリの動作により、メモリセルのフローテ
ィングゲートに予期せぬ電子が注入されたときの閾値電
圧の変化特性である。
考慮して、分布L1の最大値VT1に第１マージン（0.3V）
を加えて参照電圧VR2（0.8V）が算出される。第１マー
ジンは、チャージゲイン特性による閾値電圧の最大変化
量（0.2V）に、所定のマージン（設計・製造マージン；
0.1V）を加えて算出される。チャージゲイン特性とは、
フラッシュメモリの動作により、メモリセルのフローテ
ィングゲートに予期せぬ電子が注入されたときの閾値電
圧の変化特性である。
【００４３】次に、メモリセルのチャージロス特性を考
慮して、参照電圧VR2に第２マージン（0.3V）を加え
て、メモリセルに論理"01"を書き込むための検証電圧VV
2（1.1V）が算出される。第２マージンは、チャージロ
ス特性による閾値電圧の最大変化量（0.2V）に、所定の
マージン（設計・製造マージン；0.1V）を加えて算出さ
れる。チャージロス特性とは、フラッシュメモリの動作
により、メモリセルのフローティングゲートから予期せ
ぬ電子が放出されたときの閾値電圧の変化特性である。
慮して、参照電圧VR2に第２マージン（0.3V）を加え
て、メモリセルに論理"01"を書き込むための検証電圧VV
2（1.1V）が算出される。第２マージンは、チャージロ
ス特性による閾値電圧の最大変化量（0.2V）に、所定の
マージン（設計・製造マージン；0.1V）を加えて算出さ
れる。チャージロス特性とは、フラッシュメモリの動作
により、メモリセルのフローティングゲートから予期せ
ぬ電子が放出されたときの閾値電圧の変化特性である。
【００４４】なお、検証電圧VV2は、分布L1の最大値VT1
に、第１および第２マージンを加えて算出してもよく、
参照電圧VR2に第２マージンを加えて算出してもよい。
あるいは、まず、最大値VT1に第１および第２マージン
を加えて検証電圧VV2を算出し、参照電圧VR2は、検証電
圧VV2から第２マージンを引いて算出してもよい。
に、第１および第２マージンを加えて算出してもよく、
参照電圧VR2に第２マージンを加えて算出してもよい。
あるいは、まず、最大値VT1に第１および第２マージン
を加えて検証電圧VV2を算出し、参照電圧VR2は、検証電
圧VV2から第２マージンを引いて算出してもよい。
【００４５】次に、算出した検証電圧VV2を利用して、
複数のブロックBLKに論理"01"が書き込まれ、分布L2の
特性が測定される（この例では分布L2の幅は0.2V）。次
に、上述と同様に、メモリセルのチャージゲイン特性を
考慮して、分布L2の最大値VT2に第１マージンを加えて
参照電圧VR3（1.6V）が算出される。また、メモリセル
のチャージロス特性を考慮して、参照電圧VR3に第２マ
ージンを加えて、メモリセルに論理"00"を書き込むため
の検証電圧VV3（2.0V）が算出される。ここで、分布L3
に対するチャージロス特性による閾値電圧の最大変化量
は、0.3Vに設定されている。このため、分布L3に対応す
る第２マージンは、0.4Vになる。
複数のブロックBLKに論理"01"が書き込まれ、分布L2の
特性が測定される（この例では分布L2の幅は0.2V）。次
に、上述と同様に、メモリセルのチャージゲイン特性を
考慮して、分布L2の最大値VT2に第１マージンを加えて
参照電圧VR3（1.6V）が算出される。また、メモリセル
のチャージロス特性を考慮して、参照電圧VR3に第２マ
ージンを加えて、メモリセルに論理"00"を書き込むため
の検証電圧VV3（2.0V）が算出される。ここで、分布L3
に対するチャージロス特性による閾値電圧の最大変化量
は、0.3Vに設定されている。このため、分布L3に対応す
る第２マージンは、0.4Vになる。
【００４６】そして、LSIテスタにより算出された参照
電圧VR2-3に対応する参照値VLR2-3および算出された検
証電圧VV2-3に対応する検証値VLV2-3は、試験モード中
に、図１に示した内部電圧記憶部２２に書き込まれる。
このように、メモリセルの特性を直接測定して、参照電
圧VR2-3（参照値VLR2-3）および検証電圧VV2-3（検証値
VLV2-3）を設定することで、製造プロセスの変動に影響
することなく所定の読み出しマージン（この例では、0.
3Vまたは0.4V）を常に確保できる。
電圧VR2-3に対応する参照値VLR2-3および算出された検
証電圧VV2-3に対応する検証値VLV2-3は、試験モード中
に、図１に示した内部電圧記憶部２２に書き込まれる。
このように、メモリセルの特性を直接測定して、参照電
圧VR2-3（参照値VLR2-3）および検証電圧VV2-3（検証値
VLV2-3）を設定することで、製造プロセスの変動に影響
することなく所定の読み出しマージン（この例では、0.
3Vまたは0.4V）を常に確保できる。
【００４７】なお、第１マージンおよび第２マージン
は、フラッシュメモリを製造する半導体プロセスの開発
時またはフラッシュメモリの試作時に決められる。ま
た、参照電圧VR2-3および検証電圧VV2-3は、例えば、各
ロット毎に１回算出される。そして、同じ参照電圧VR2-
3および検証電圧VV2-3が、ロット内の全てのチップに書
き込まれる。
は、フラッシュメモリを製造する半導体プロセスの開発
時またはフラッシュメモリの試作時に決められる。ま
た、参照電圧VR2-3および検証電圧VV2-3は、例えば、各
ロット毎に１回算出される。そして、同じ参照電圧VR2-
3および検証電圧VV2-3が、ロット内の全てのチップに書
き込まれる。
【００４８】参照電圧VR2-3および検証電圧VV2-3は、同
一チップ内の複数のブロックBLKの分布L1、L2を測定し
て算出してもよく、同一ウエハ内の複数のチップの分布
L1、L2を測定して算出してもよい。図３は、製造プロセ
スの変動により、閾値電圧の分布L1-L3がシフトした場
合の参照電圧VR2-3および検証電圧VV2-3の設定の概要を
示している。製造プロセスが変動した場合にも、分布L1
-L3間の中央に参照電圧VR2-3をそれぞれ設定できる。す
なわち、常に所定の読み出しマージンを確保できる。
一チップ内の複数のブロックBLKの分布L1、L2を測定し
て算出してもよく、同一ウエハ内の複数のチップの分布
L1、L2を測定して算出してもよい。図３は、製造プロセ
スの変動により、閾値電圧の分布L1-L3がシフトした場
合の参照電圧VR2-3および検証電圧VV2-3の設定の概要を
示している。製造プロセスが変動した場合にも、分布L1
-L3間の中央に参照電圧VR2-3をそれぞれ設定できる。す
なわち、常に所定の読み出しマージンを確保できる。
【００４９】以上、第１の実施形態では、フラッシュメ
モリの外部から書き換え可能な内部電圧記憶部２２を形
成した。内部電圧生成回路１０は、内部電圧記憶部２２
に記憶されている参照値VLR2-3および検証値VLV2-3に応
じて、参照電圧VR2-3および検証電圧VV2-3を生成した。
このため、フラッシュメモリのメモリセルの特性をLSI
テスタ等で評価した後に、評価結果に応じて参照電圧VR
2-3および検証電圧VV2-3を設定できる。したがって、製
造プロセスの変動により変化するメモリセルの特性に応
じて参照電圧VR2-3および検証電圧VV2-3を変更できる。
書き込みデータの論理値に対応する閾値電圧の分布を、
メモリセルの書き込み特性に応じて最適に設定できる。
この結果、メモリセルからのデータの読み出しマージン
を向上でき、製造歩留を向上できる。
モリの外部から書き換え可能な内部電圧記憶部２２を形
成した。内部電圧生成回路１０は、内部電圧記憶部２２
に記憶されている参照値VLR2-3および検証値VLV2-3に応
じて、参照電圧VR2-3および検証電圧VV2-3を生成した。
このため、フラッシュメモリのメモリセルの特性をLSI
テスタ等で評価した後に、評価結果に応じて参照電圧VR
2-3および検証電圧VV2-3を設定できる。したがって、製
造プロセスの変動により変化するメモリセルの特性に応
じて参照電圧VR2-3および検証電圧VV2-3を変更できる。
書き込みデータの論理値に対応する閾値電圧の分布を、
メモリセルの書き込み特性に応じて最適に設定できる。
この結果、メモリセルからのデータの読み出しマージン
を向上でき、製造歩留を向上できる。
【００５０】図４は、本発明の不揮発性多値半導体メモ
リの第２の実施形態を示している。この実施形態は、請
求項１および請求項２に対応している。第１の実施形態
と同じ要素には同じ符号を付け、詳細な説明を省略す
る。不揮発性多値半導体メモリは、シリコン基板上に、
CMOSプロセスを使用して、６４メガビットのNAND型フラ
ッシュメモリとして形成されている。この実施形態で
は、第１の実施形態の内部電圧生成回路１０および内部
電圧記憶部２２の代わりに、内部電圧生成回路１０Ｂお
よび内部電圧記憶部２２Ｂが形成されている。その他の
構成は、第１の実施形態と同じである。
リの第２の実施形態を示している。この実施形態は、請
求項１および請求項２に対応している。第１の実施形態
と同じ要素には同じ符号を付け、詳細な説明を省略す
る。不揮発性多値半導体メモリは、シリコン基板上に、
CMOSプロセスを使用して、６４メガビットのNAND型フラ
ッシュメモリとして形成されている。この実施形態で
は、第１の実施形態の内部電圧生成回路１０および内部
電圧記憶部２２の代わりに、内部電圧生成回路１０Ｂお
よび内部電圧記憶部２２Ｂが形成されている。その他の
構成は、第１の実施形態と同じである。
【００５１】内部電圧生成回路１０Ｂは、内部電圧記憶
部２２からの参照値VLR1、VLR2、VLR3、VLR4および検証
値VLV1、VLV2、VLV3に応じて、参照電圧VR1、VR2、VR
3、VR4および検証電圧VV1、VV2、VV3をそれぞれ生成す
る。内部電圧生成回路１０Ｂは、生成した参照電圧VRお
よび検証電圧VVをロウデコーダ２４に供給する。すなわ
ち、内部電圧生成回路１０Ｂは、参照電圧VR1-3を生成
する参照電圧生成回路、検証電圧VV1-3を生成する検証
電圧生成回路、および参照電圧（導通電圧）VR4を生成
する導通電圧生成回路として動作する。
部２２からの参照値VLR1、VLR2、VLR3、VLR4および検証
値VLV1、VLV2、VLV3に応じて、参照電圧VR1、VR2、VR
3、VR4および検証電圧VV1、VV2、VV3をそれぞれ生成す
る。内部電圧生成回路１０Ｂは、生成した参照電圧VRお
よび検証電圧VVをロウデコーダ２４に供給する。すなわ
ち、内部電圧生成回路１０Ｂは、参照電圧VR1-3を生成
する参照電圧生成回路、検証電圧VV1-3を生成する検証
電圧生成回路、および参照電圧（導通電圧）VR4を生成
する導通電圧生成回路として動作する。
【００５２】内部電圧記憶部２２Ｂは、試験モード時
に、入出力端子I/Oに供給される参照電圧VR1、VR2、VR
3、VR4に対応する参照値VLR1、VLR2、VLR3、VLR4および
検証電圧VV1、VV2、VV3に対応する検証値VLV1、VLV2、V
LV3をI/Oバッファ３２を介して受け、受けた値を記憶す
る。記憶している参照値VLR1-4および検証値VLV1-3は、
内部電圧生成回路１０Ｂに出力される。すなわち、内部
電圧記憶部２２は、参照値VLR1-3を記憶する第１記憶
部、検証値VLV1-3を記憶する第２記憶部、および参照値
（導通値）VLR4を記憶する第３記憶部として動作する。
に、入出力端子I/Oに供給される参照電圧VR1、VR2、VR
3、VR4に対応する参照値VLR1、VLR2、VLR3、VLR4および
検証電圧VV1、VV2、VV3に対応する検証値VLV1、VLV2、V
LV3をI/Oバッファ３２を介して受け、受けた値を記憶す
る。記憶している参照値VLR1-4および検証値VLV1-3は、
内部電圧生成回路１０Ｂに出力される。すなわち、内部
電圧記憶部２２は、参照値VLR1-3を記憶する第１記憶
部、検証値VLV1-3を記憶する第２記憶部、および参照値
（導通値）VLR4を記憶する第３記憶部として動作する。
【００５３】図５は、第２の実施形態における参照電圧
VR1-4および検証電圧VV1-3の設定の概要を示している。
この例では、枠で囲った全ての参照電圧VR1-4および検
証電圧VV1-3は、試験工程においてLSIテスタを使用し
て、フラッシュメモリの外部から設定される。まず、フ
ラッシュメモリは、通常動作では使用されないコマンド
により試験モードに移行される。そして、予め評価され
たメモリセルの特性に基づいて、参照電圧VR1に対応す
る参照値VLR1および検証電圧VV1に対応する検証値VLV1
が、内部電圧記憶部２２Ｂに書き込まれる。
VR1-4および検証電圧VV1-3の設定の概要を示している。
この例では、枠で囲った全ての参照電圧VR1-4および検
証電圧VV1-3は、試験工程においてLSIテスタを使用し
て、フラッシュメモリの外部から設定される。まず、フ
ラッシュメモリは、通常動作では使用されないコマンド
により試験モードに移行される。そして、予め評価され
たメモリセルの特性に基づいて、参照電圧VR1に対応す
る参照値VLR1および検証電圧VV1に対応する検証値VLV1
が、内部電圧記憶部２２Ｂに書き込まれる。
【００５４】次に、第１の実施形態と同様にして、複数
のブロックBLKにおいて、メモリセルの特性が測定さ
れ、最適な参照電圧VR2-3および検証電圧VV2-3が算出さ
れ、これ等参照電圧VR2-3および検証電圧VV2-3に対応す
る参照値VLR2-3および検証値VLV2-3が、内部電圧記憶部
２２Ｂに書き込まれる。次に、検証電圧VV3にマージン
2.0Vを加えて参照電圧VR4が算出される。そして、参照
電圧VR4に対応する参照値VLR4が、内部電圧記憶部２２
Ｂに書き込まれる。
のブロックBLKにおいて、メモリセルの特性が測定さ
れ、最適な参照電圧VR2-3および検証電圧VV2-3が算出さ
れ、これ等参照電圧VR2-3および検証電圧VV2-3に対応す
る参照値VLR2-3および検証値VLV2-3が、内部電圧記憶部
２２Ｂに書き込まれる。次に、検証電圧VV3にマージン
2.0Vを加えて参照電圧VR4が算出される。そして、参照
電圧VR4に対応する参照値VLR4が、内部電圧記憶部２２
Ｂに書き込まれる。
【００５５】以上、第２の実施形態においても第１の実
施形態と同様の効果を得ることができる。さらに、この
実施形態では、全ての参照電圧VR1-4および検証電圧VV1
-3を外部から設定できるため、メモリセルの特性に合わ
せて常に最適な読み出しマージンを確保できる。内部電
圧記憶部２２Ｂに、導通電圧を導通値として記憶する書
き換え可能な領域を形成した。このため、製造プロセス
の変動により変化するメモリセルの特性に応じて導通電
圧を変更できる。したがって、メモリセルからのデータ
を確実に読み出すことができる。読み出しマージンが向
上するため、製造歩留を向上できる。
施形態と同様の効果を得ることができる。さらに、この
実施形態では、全ての参照電圧VR1-4および検証電圧VV1
-3を外部から設定できるため、メモリセルの特性に合わ
せて常に最適な読み出しマージンを確保できる。内部電
圧記憶部２２Ｂに、導通電圧を導通値として記憶する書
き換え可能な領域を形成した。このため、製造プロセス
の変動により変化するメモリセルの特性に応じて導通電
圧を変更できる。したがって、メモリセルからのデータ
を確実に読み出すことができる。読み出しマージンが向
上するため、製造歩留を向上できる。
【００５６】図６は、本発明の不揮発性多値半導体メモ
リの第３の実施形態を示している。この実施形態は、請
求項３ないし請求項７、請求項１０に対応している。第
１の実施形態と同じ要素には同じ符号を付け、詳細な説
明を省略する。不揮発性多値半導体メモリは、シリコン
基板上に、CMOSプロセスを使用して、６４メガビットの
NAND型フラッシュメモリとして形成されている。この実
施形態では、第１の実施形態の内部電圧生成回路１０、
状態制御回路１４、コマンドレジスタ１６、および内部
電圧記憶部２２の代わりに、内部電圧生成回路１０Ｃ、
状態制御回路１４Ｃ、コマンドレジスタ１６Ｃ、および
内部電圧記憶部２２Ｃが形成されている。また、新たに
プログラム試験回路３４Ｃおよび判定回路３６Ｃが形成
されている。その他の構成は、第１の実施形態と同じで
ある。
リの第３の実施形態を示している。この実施形態は、請
求項３ないし請求項７、請求項１０に対応している。第
１の実施形態と同じ要素には同じ符号を付け、詳細な説
明を省略する。不揮発性多値半導体メモリは、シリコン
基板上に、CMOSプロセスを使用して、６４メガビットの
NAND型フラッシュメモリとして形成されている。この実
施形態では、第１の実施形態の内部電圧生成回路１０、
状態制御回路１４、コマンドレジスタ１６、および内部
電圧記憶部２２の代わりに、内部電圧生成回路１０Ｃ、
状態制御回路１４Ｃ、コマンドレジスタ１６Ｃ、および
内部電圧記憶部２２Ｃが形成されている。また、新たに
プログラム試験回路３４Ｃおよび判定回路３６Ｃが形成
されている。その他の構成は、第１の実施形態と同じで
ある。
【００５７】プログラム試験回路３４Ｃは、試験モード
時に動作し、メモリセルの特性に合わせて参照電圧VR
2、VR3、VR4および検証電圧VV2、VV3を設定する機能を
有している。プログラム試験回路３４Ｃは、試験パター
ンを生成し、生成した試験パターンを試験コマンド信号
TCMD1、TCMD2として、状態制御回路１４Ｃおよびコマン
ドレジスタ１６Ｃに出力する。プログラム試験回路３４
Ｃは、判定回路３６Ｃから出力される試験の結果を示す
判定信号JDGに応じて、参照値設定信号SVR2、SVR3およ
び検証値設定信号SVV2、SVV3を出力する。
時に動作し、メモリセルの特性に合わせて参照電圧VR
2、VR3、VR4および検証電圧VV2、VV3を設定する機能を
有している。プログラム試験回路３４Ｃは、試験パター
ンを生成し、生成した試験パターンを試験コマンド信号
TCMD1、TCMD2として、状態制御回路１４Ｃおよびコマン
ドレジスタ１６Ｃに出力する。プログラム試験回路３４
Ｃは、判定回路３６Ｃから出力される試験の結果を示す
判定信号JDGに応じて、参照値設定信号SVR2、SVR3およ
び検証値設定信号SVV2、SVV3を出力する。
【００５８】内部電圧生成回路１０Ｃは、参照値VLR2-4
および検証値VLV2-3に応じて参照電圧VR2-4、検証電圧V
V2-3を生成する。また、内部電圧生成回路１０Ｃは、参
照電圧VR1（接地電圧；0V固定）および検証電圧VV1（0.
3V固定）を生成する。状態制御回路１４Ｃおよびコマン
ドレジスタ１６Ｃは、試験モード時に試験コマンド信号
TCMD1、TCMD2を受信し、外部からのコマンド信号CMD1、
CMD2の受信を禁止する。すなわち、フラッシュメモリ
は、試験モード時にプログラム試験回路３４Ｃが生成す
る試験コマンド信号TCMD1、TCMD2に応じて動作する。
および検証値VLV2-3に応じて参照電圧VR2-4、検証電圧V
V2-3を生成する。また、内部電圧生成回路１０Ｃは、参
照電圧VR1（接地電圧；0V固定）および検証電圧VV1（0.
3V固定）を生成する。状態制御回路１４Ｃおよびコマン
ドレジスタ１６Ｃは、試験モード時に試験コマンド信号
TCMD1、TCMD2を受信し、外部からのコマンド信号CMD1、
CMD2の受信を禁止する。すなわち、フラッシュメモリ
は、試験モード時にプログラム試験回路３４Ｃが生成す
る試験コマンド信号TCMD1、TCMD2に応じて動作する。
【００５９】判定回路３６Ｃは、プログラム試験回路３
４Ｃが閾値電圧の分布（後述する図７に示すL1またはL
2）の最大値を求めるときに、ページバッファ２８から
の読み出しデータに応じて判定信号JDGを出力する。内
部電圧記憶部２２Ｃは、試験モード時に、参照値設定信
号SVR2-3および検証値設定信号SVV2-3、または入出力端
子I/Oに供給される参照値VLR2-3および検証値VLV2-3を
受け、受けた値を記憶する。すなわち、内部電圧記憶部
２２Ｃは、プログラム試験回路３４Ｃにより参照値VLR2
-3および検証値VLV2-3が設定された後にも、外部から参
照値VLR2-3および検証値VLV2-3を書き換え可能である。
記憶された参照値VLR2-3および検証値VLV2-3は、内部電
圧生成回路１０Ｃに出力される。すなわち、内部電圧記
憶部２２Ｃは、参照値VLRを記憶する第１記憶部および
検証値VLVを記憶する第２記憶部として動作する。
４Ｃが閾値電圧の分布（後述する図７に示すL1またはL
2）の最大値を求めるときに、ページバッファ２８から
の読み出しデータに応じて判定信号JDGを出力する。内
部電圧記憶部２２Ｃは、試験モード時に、参照値設定信
号SVR2-3および検証値設定信号SVV2-3、または入出力端
子I/Oに供給される参照値VLR2-3および検証値VLV2-3を
受け、受けた値を記憶する。すなわち、内部電圧記憶部
２２Ｃは、プログラム試験回路３４Ｃにより参照値VLR2
-3および検証値VLV2-3が設定された後にも、外部から参
照値VLR2-3および検証値VLV2-3を書き換え可能である。
記憶された参照値VLR2-3および検証値VLV2-3は、内部電
圧生成回路１０Ｃに出力される。すなわち、内部電圧記
憶部２２Ｃは、参照値VLRを記憶する第１記憶部および
検証値VLVを記憶する第２記憶部として動作する。
【００６０】図７は、第３の実施形態における参照電圧
VR2-4および検証電圧VV2-3の設定の概要を示している。
この例では、枠で囲った参照電圧VR2-4および検証電圧V
V2-3は、プログラム試験回路３４Ｃにより設定される。
あるいは、参照電圧VR2-4および検証電圧VV2-3は、外部
から設定可能である。参照電圧VR1（接地電圧；0V）お
よび検証電圧VV1（0.3V）は、図６に示した内部電圧生
成回路１０Ｃが生成する固定値である。
VR2-4および検証電圧VV2-3の設定の概要を示している。
この例では、枠で囲った参照電圧VR2-4および検証電圧V
V2-3は、プログラム試験回路３４Ｃにより設定される。
あるいは、参照電圧VR2-4および検証電圧VV2-3は、外部
から設定可能である。参照電圧VR1（接地電圧；0V）お
よび検証電圧VV1（0.3V）は、図６に示した内部電圧生
成回路１０Ｃが生成する固定値である。
【００６１】図８は、図６に示したプログラム試験回路
３４Ｃの動作の概要を示している。フラッシュメモリ
は、試験工程において、通常動作では使用されないコマ
ンドにより試験モードに移行される。試験モード中に供
給された試験コマンドが内部電圧設定コマンドの場合、
フラッシュメモリは、プログラム試験回路３４Ｃを動作
させる。
３４Ｃの動作の概要を示している。フラッシュメモリ
は、試験工程において、通常動作では使用されないコマ
ンドにより試験モードに移行される。試験モード中に供
給された試験コマンドが内部電圧設定コマンドの場合、
フラッシュメモリは、プログラム試験回路３４Ｃを動作
させる。
【００６２】まず、ステップS10において、プログラム
試験回路３４Ｃは、図６に示した状態制御回路１４Ｃお
よびコマンドレジスタ１６Ｃに試験コマンド信号TCMD
1、TCMD2を出力し、複数のブロックBLKに対して論理"1
0"を書き込む。メモリセルの閾値電圧は、図７に示した
領域L1に分布する。ステップS20において、プログラム
試験回路３４Ｃは、領域L1中で最も高い閾値電圧VT1を
見つける。次に、ステップS30において、プログラム試
験回路３４Ｃは、閾値電圧VT1から参照電圧VR2および検
証電圧VV2を算出する。
試験回路３４Ｃは、図６に示した状態制御回路１４Ｃお
よびコマンドレジスタ１６Ｃに試験コマンド信号TCMD
1、TCMD2を出力し、複数のブロックBLKに対して論理"1
0"を書き込む。メモリセルの閾値電圧は、図７に示した
領域L1に分布する。ステップS20において、プログラム
試験回路３４Ｃは、領域L1中で最も高い閾値電圧VT1を
見つける。次に、ステップS30において、プログラム試
験回路３４Ｃは、閾値電圧VT1から参照電圧VR2および検
証電圧VV2を算出する。
【００６３】ステップS40において、プログラム試験回
路３４Ｃは、複数のブロックBLKに対して論理"01"を書
き込む。メモリセルの閾値電圧は、領域L2に分布する。
ステップS50において、プログラム試験回路３４Ｃは、
領域L2中で最も閾値電圧VT2を見つける。次に、ステッ
プS60において、プログラム試験回路３４Ｃは、閾値電
圧VT2から参照電圧VR3および検証電圧VV3を算出する。
さらに、プログラム試験回路３４Ｃは、算出した検証電
圧VV3から参照電圧VR4を算出する。
路３４Ｃは、複数のブロックBLKに対して論理"01"を書
き込む。メモリセルの閾値電圧は、領域L2に分布する。
ステップS50において、プログラム試験回路３４Ｃは、
領域L2中で最も閾値電圧VT2を見つける。次に、ステッ
プS60において、プログラム試験回路３４Ｃは、閾値電
圧VT2から参照電圧VR3および検証電圧VV3を算出する。
さらに、プログラム試験回路３４Ｃは、算出した検証電
圧VV3から参照電圧VR4を算出する。
【００６４】図９は、図８に示したステップS10、S20、
S30の詳細を示している。まず、ステップS11において、
ブロックBLKの番号を示すカウンタ値ｍが"0"にリセット
される。また、検証電圧VV1が0.3Vに設定される。ステ
ップS12において、ブロックBLKmに論理"10"がプログラ
ムされる。ステップS13において、各メモリセルの閾値
電圧が検証電圧VV1を超えたか否かが判定される。閾値
電圧が検証電圧VV1を超えたメモリセルについては、論
理"10"のプログラムは終了し、処理はステップS14に移
行する。閾値電圧が検証電圧VV1以下のメモリセルにつ
いては、ステップS12の処理が再び実行される。
S30の詳細を示している。まず、ステップS11において、
ブロックBLKの番号を示すカウンタ値ｍが"0"にリセット
される。また、検証電圧VV1が0.3Vに設定される。ステ
ップS12において、ブロックBLKmに論理"10"がプログラ
ムされる。ステップS13において、各メモリセルの閾値
電圧が検証電圧VV1を超えたか否かが判定される。閾値
電圧が検証電圧VV1を超えたメモリセルについては、論
理"10"のプログラムは終了し、処理はステップS14に移
行する。閾値電圧が検証電圧VV1以下のメモリセルにつ
いては、ステップS12の処理が再び実行される。
【００６５】次に、ステップS14において、カウンタ値
ｍが最大値か否かが判定される。カウンタ値ｍが最大値
でない場合、処理はステップS15に移行する。カウンタ
値ｍが最大値の場合、試験の対象となる全てのブロック
BLKに論理"10"がプログラムされたと判定され、処理は
ステップS21に移行する。ステップS15では、カウンタ値
ｍが"1"増加され、処理は再びステップS12に移行する。
ｍが最大値か否かが判定される。カウンタ値ｍが最大値
でない場合、処理はステップS15に移行する。カウンタ
値ｍが最大値の場合、試験の対象となる全てのブロック
BLKに論理"10"がプログラムされたと判定され、処理は
ステップS21に移行する。ステップS15では、カウンタ値
ｍが"1"増加され、処理は再びステップS12に移行する。
【００６６】ステップS21において、カウンタ値ｍが"0"
にリセットされる。また、分布L1中の閾値電圧の最大値
VT1がVVER1（1.5V）に設定される。VVER1は、分布L1の
閾値電圧としてあり得ない値である。ステップS22にお
いて、ブロックBLKmの実際のメモリセルにおける分布L1
の閾値電圧の最大値L1(max)が、最大値VT1より小さいか
否かが判定される。最大値L1(max)が最大値VT1より小さ
い場合、処理はステップS23に移行する。最大値L1(max)
が最大値VT1以上の場合、最大値VT1は実際の最大値L1(m
ax)と等しいと判定され、処理はステップS31に移行す
る。詳細には、図６に示した判定回路３６Ｃがメモリセ
ルアレイ３０からの読み出しデータを期待値と比較す
る。判定回路３６Ｃは、読み出しデータが期待値と相違
したとき（すなわち、フェイルしたとき）、判定信号JD
Gを出力する。プログラム試験回路３４Ｃは、判定信号J
DGを受信したとき、最大値VT1は実際の最大値L1(max)と
等しいと判定する。
にリセットされる。また、分布L1中の閾値電圧の最大値
VT1がVVER1（1.5V）に設定される。VVER1は、分布L1の
閾値電圧としてあり得ない値である。ステップS22にお
いて、ブロックBLKmの実際のメモリセルにおける分布L1
の閾値電圧の最大値L1(max)が、最大値VT1より小さいか
否かが判定される。最大値L1(max)が最大値VT1より小さ
い場合、処理はステップS23に移行する。最大値L1(max)
が最大値VT1以上の場合、最大値VT1は実際の最大値L1(m
ax)と等しいと判定され、処理はステップS31に移行す
る。詳細には、図６に示した判定回路３６Ｃがメモリセ
ルアレイ３０からの読み出しデータを期待値と比較す
る。判定回路３６Ｃは、読み出しデータが期待値と相違
したとき（すなわち、フェイルしたとき）、判定信号JD
Gを出力する。プログラム試験回路３４Ｃは、判定信号J
DGを受信したとき、最大値VT1は実際の最大値L1(max)と
等しいと判定する。
【００６７】ステップS23において、カウンタ値ｍが最
大値か否かが判定される。カウンタ値ｍが最大値でない
場合、処理はステップS25に移行する。カウンタ値ｍが
最大値の場合、処理はステップS24に移行する。ステッ
プS25では、カウンタ値ｍが"1"増加され、処理は再びス
テップS22に移行する。ステップS24では、最大値VT1が
0.1V減らされ、処理は再びステップS22に移行する。
大値か否かが判定される。カウンタ値ｍが最大値でない
場合、処理はステップS25に移行する。カウンタ値ｍが
最大値の場合、処理はステップS24に移行する。ステッ
プS25では、カウンタ値ｍが"1"増加され、処理は再びス
テップS22に移行する。ステップS24では、最大値VT1が
0.1V減らされ、処理は再びステップS22に移行する。
【００６８】なお、上述したステップS22-S25は、メモ
リセルの閾値電圧の最大値L1(max)をブロックBLKm毎に
求めるフローを示している。実際には、評価する全ての
ブロックBLK中の最大の閾値電圧が最大値VT1になる。ス
テップS31において、閾値電圧の最大値VT1に0.3Vが加え
られ、参照電圧VR2が算出される。同様に、最大値VT1に
0.6Vが加えられ、検証電圧VV2が算出される。算出され
た参照電圧VR2および検証電圧VV2は、それぞれ参照値設
定信号SVR2および検証値設定信号SVV2として、内部電圧
記憶部２２Ｃに書き込まれる。この後、処理はステップ
S41に移行する。
リセルの閾値電圧の最大値L1(max)をブロックBLKm毎に
求めるフローを示している。実際には、評価する全ての
ブロックBLK中の最大の閾値電圧が最大値VT1になる。ス
テップS31において、閾値電圧の最大値VT1に0.3Vが加え
られ、参照電圧VR2が算出される。同様に、最大値VT1に
0.6Vが加えられ、検証電圧VV2が算出される。算出され
た参照電圧VR2および検証電圧VV2は、それぞれ参照値設
定信号SVR2および検証値設定信号SVV2として、内部電圧
記憶部２２Ｃに書き込まれる。この後、処理はステップ
S41に移行する。
【００６９】図１０に示したステップS41において、カ
ウンタ値ｍが"0"にリセットされる。ステップS42にお
て、ブロックBLKmに論理"10"がプログラムされる。ステ
ップS43において、各メモリセルの閾値電圧が検証電圧V
V2を超えたか否かが判定される。閾値電圧が検証電圧VV
2を超えたメモリセルについては、論理"10"のプログラ
ムは終了し、処理はステップS44に移行する。閾値電圧
が検証電圧VV2以下のメモリセルについては、ステップS
42の処理が再び実行される。
ウンタ値ｍが"0"にリセットされる。ステップS42にお
て、ブロックBLKmに論理"10"がプログラムされる。ステ
ップS43において、各メモリセルの閾値電圧が検証電圧V
V2を超えたか否かが判定される。閾値電圧が検証電圧VV
2を超えたメモリセルについては、論理"10"のプログラ
ムは終了し、処理はステップS44に移行する。閾値電圧
が検証電圧VV2以下のメモリセルについては、ステップS
42の処理が再び実行される。
【００７０】次に、ステップS44において、カウンタ値
ｍが最大値か否かが判定される。カウンタ値ｍが最大値
でない場合、処理はステップS45に移行する。カウンタ
値ｍが最大値の場合、試験の対象となる全てのブロック
BLKに論理"10"がプログラムされたと判定され、処理は
ステップS51に移行する。ステップS45では、カウンタ値
ｍが"1"増加され、処理は再びステップS42に移行する。
ｍが最大値か否かが判定される。カウンタ値ｍが最大値
でない場合、処理はステップS45に移行する。カウンタ
値ｍが最大値の場合、試験の対象となる全てのブロック
BLKに論理"10"がプログラムされたと判定され、処理は
ステップS51に移行する。ステップS45では、カウンタ値
ｍが"1"増加され、処理は再びステップS42に移行する。
【００７１】ステップS51において、カウンタ値ｍが"0"
にリセットされる。また、分布L2中の閾値電圧の最大値
VT2がVVER2（2.1V）に設定される。VVER2は、分布L2の
閾値電圧としてあり得ない値である。ステップS52にお
いて、ブロックBLKmの実際のメモリセルにおける分布L2
の閾値電圧の最大値L2(max)が、最大値VT2より小さいか
否かが判定される。最大値L2(max)が最大値VT2より小さ
い場合、処理はステップS53に移行する。最大値L2(max)
が最大値VT2以上の場合、最大値VT2は実際の最大値L2(m
ax)と等しいと判定され、処理はステップS61に移行す
る。なお、ステップS52の判定も、ステップS22と同様に
判定回路３６Ｃを用いて行われる。
にリセットされる。また、分布L2中の閾値電圧の最大値
VT2がVVER2（2.1V）に設定される。VVER2は、分布L2の
閾値電圧としてあり得ない値である。ステップS52にお
いて、ブロックBLKmの実際のメモリセルにおける分布L2
の閾値電圧の最大値L2(max)が、最大値VT2より小さいか
否かが判定される。最大値L2(max)が最大値VT2より小さ
い場合、処理はステップS53に移行する。最大値L2(max)
が最大値VT2以上の場合、最大値VT2は実際の最大値L2(m
ax)と等しいと判定され、処理はステップS61に移行す
る。なお、ステップS52の判定も、ステップS22と同様に
判定回路３６Ｃを用いて行われる。
【００７２】ステップS53において、カウンタ値ｍが最
大値か否かが判定される。カウンタ値ｍが最大値でない
場合、処理はステップS55に移行する。カウンタ値ｍが
最大値の場合、処理はステップS54に移行する。ステッ
プS55では、カウンタ値ｍが"1"増加され、処理は再びス
テップS52に移行する。ステップS54では、最大値VT2が
0.1V減らされ、処理は再びステップS52に移行する。
大値か否かが判定される。カウンタ値ｍが最大値でない
場合、処理はステップS55に移行する。カウンタ値ｍが
最大値の場合、処理はステップS54に移行する。ステッ
プS55では、カウンタ値ｍが"1"増加され、処理は再びス
テップS52に移行する。ステップS54では、最大値VT2が
0.1V減らされ、処理は再びステップS52に移行する。
【００７３】なお、上述したステップS52-S55は、メモ
リセルの閾値電圧の最大値L2(max)をブロックBLKm毎に
求めるフローを示している。実際には、評価する全ての
ブロックBLK中の最大の閾値電圧が最大値VT2になる。ス
テップS61において、閾値電圧の最大値VT2に0.3Vが加え
られ、参照電圧VR3が算出される。同様に、最大値VT2に
0.7Vが加えられ、検証電圧VV3が算出される。さらに、
検証電圧VV3に2Vが加えられ、参照電圧VR4（導通電圧）
が算出される。算出された参照電圧VR3、VR4および検証
電圧VV3は、それぞれ参照値設定信号SVR3、SVR4および
検証値設定信号SVV3として、内部電圧記憶部２２Ｃに書
き込まれる。
リセルの閾値電圧の最大値L2(max)をブロックBLKm毎に
求めるフローを示している。実際には、評価する全ての
ブロックBLK中の最大の閾値電圧が最大値VT2になる。ス
テップS61において、閾値電圧の最大値VT2に0.3Vが加え
られ、参照電圧VR3が算出される。同様に、最大値VT2に
0.7Vが加えられ、検証電圧VV3が算出される。さらに、
検証電圧VV3に2Vが加えられ、参照電圧VR4（導通電圧）
が算出される。算出された参照電圧VR3、VR4および検証
電圧VV3は、それぞれ参照値設定信号SVR3、SVR4および
検証値設定信号SVV3として、内部電圧記憶部２２Ｃに書
き込まれる。
【００７４】そして、試験モードにおいて、参照電圧VR
2-4および検証電圧VV2-3が設定される。以上、第３の実
施形態においても、第１および第２の実施形態と同様の
効果を得ることができる。さらに、試験モード時に動作
し、メモリセルの閾値電圧の分布L1、L2に基づいて参照
電圧VR2-4および検証電圧VV2-3を算出するプログラム試
験回路３４Ｃを形成した。このため、製造プロセスの変
動により変化するメモリセルの特性に応じて、フラッシ
ュメモリの製造後に参照電圧VR2-4および検証電圧VV2-3
を設定できる。したがって、メモリセルからのデータの
読み出しマージンを向上できる。また、書き込みデータ
の論理値に対応する閾値電圧の分布を、メモリセルの書
き込み特性に応じて最適に設定できる。この結果、製造
歩留を向上できる。
2-4および検証電圧VV2-3が設定される。以上、第３の実
施形態においても、第１および第２の実施形態と同様の
効果を得ることができる。さらに、試験モード時に動作
し、メモリセルの閾値電圧の分布L1、L2に基づいて参照
電圧VR2-4および検証電圧VV2-3を算出するプログラム試
験回路３４Ｃを形成した。このため、製造プロセスの変
動により変化するメモリセルの特性に応じて、フラッシ
ュメモリの製造後に参照電圧VR2-4および検証電圧VV2-3
を設定できる。したがって、メモリセルからのデータの
読み出しマージンを向上できる。また、書き込みデータ
の論理値に対応する閾値電圧の分布を、メモリセルの書
き込み特性に応じて最適に設定できる。この結果、製造
歩留を向上できる。
【００７５】さらに、参照電圧VR2-4および検証電圧VV2
-3を設定するプログラム試験回路３４Ｃをフラッシュメ
モリに内蔵したので、例えば、簡易なLSIテスタにより
フラッシュメモリを試験モードに移行させるだけで、参
照電圧VR2-4および検証電圧VV2-3を設定できる。このた
め、一度に多数のフラッシュメモリの参照電圧VR2-4お
よび検証電圧VV2-3を設定できる。この結果、試験時間
を短縮でき、製造コストを削減できる。
-3を設定するプログラム試験回路３４Ｃをフラッシュメ
モリに内蔵したので、例えば、簡易なLSIテスタにより
フラッシュメモリを試験モードに移行させるだけで、参
照電圧VR2-4および検証電圧VV2-3を設定できる。このた
め、一度に多数のフラッシュメモリの参照電圧VR2-4お
よび検証電圧VV2-3を設定できる。この結果、試験時間
を短縮でき、製造コストを削減できる。
【００７６】内部電圧記憶部２２Ｃはフラッシュメモリ
の外部から書き換え可能なため、例えば、半導体メモリ
の開発時、量産開始時に、メモリセルの特性を容易に評
価できる。製造プロセスの変動の影響が少ないメモリセ
ルの特性に対応する参照電圧VR1および検証電圧VV1を接
地電圧と、0.3Vに固定した。このため、プログラム試験
回路３４Ｃの論理を簡易にできる。この結果、フラッシ
ュメモリのチップサイズを小さくでき、製造コストを削
減できる。
の外部から書き換え可能なため、例えば、半導体メモリ
の開発時、量産開始時に、メモリセルの特性を容易に評
価できる。製造プロセスの変動の影響が少ないメモリセ
ルの特性に対応する参照電圧VR1および検証電圧VV1を接
地電圧と、0.3Vに固定した。このため、プログラム試験
回路３４Ｃの論理を簡易にできる。この結果、フラッシ
ュメモリのチップサイズを小さくでき、製造コストを削
減できる。
【００７７】プログラム試験回路３４Ｃを動作させて、
固定電圧である検証電圧VV1から次の参照電圧VR2-4およ
び検証電圧VV2-3を順次算出した。このため、簡単な動
作フローを繰り返すことで参照電圧VR2-4および検証電
圧VV2-3を順次算出できる。この結果、プログラム試験
回路３４Ｃの論理を簡易にでき、チップサイズを小さく
できる。
固定電圧である検証電圧VV1から次の参照電圧VR2-4およ
び検証電圧VV2-3を順次算出した。このため、簡単な動
作フローを繰り返すことで参照電圧VR2-4および検証電
圧VV2-3を順次算出できる。この結果、プログラム試験
回路３４Ｃの論理を簡易にでき、チップサイズを小さく
できる。
【００７８】図１１は、本発明の不揮発性多値半導体メ
モリの第４の実施形態を示している。この実施形態は、
請求項３ないし請求項５、請求項８ないし請求項１０に
対応している。第１および第３の実施形態と同じ要素に
は同じ符号を付け、詳細な説明を省略する。不揮発性多
値半導体メモリは、シリコン基板上に、CMOSプロセスを
使用して、６４メガビットのNAND型フラッシュメモリと
して形成されている。この実施形態では、第３の実施形
態のプログラム試験回路３４Ｃ、内部電圧生成回路１０
Ｃ、および内部電圧記憶部２２Ｃの代わりに、プログラ
ム試験回路３４Ｄ、内部電圧生成回路１０Ｄ、および内
部電圧記憶部２２Ｄが形成されている。また、新たにマ
ージン記憶部３８Ｄが形成されている。その他の構成
は、第３の実施形態と同じである。
モリの第４の実施形態を示している。この実施形態は、
請求項３ないし請求項５、請求項８ないし請求項１０に
対応している。第１および第３の実施形態と同じ要素に
は同じ符号を付け、詳細な説明を省略する。不揮発性多
値半導体メモリは、シリコン基板上に、CMOSプロセスを
使用して、６４メガビットのNAND型フラッシュメモリと
して形成されている。この実施形態では、第３の実施形
態のプログラム試験回路３４Ｃ、内部電圧生成回路１０
Ｃ、および内部電圧記憶部２２Ｃの代わりに、プログラ
ム試験回路３４Ｄ、内部電圧生成回路１０Ｄ、および内
部電圧記憶部２２Ｄが形成されている。また、新たにマ
ージン記憶部３８Ｄが形成されている。その他の構成
は、第３の実施形態と同じである。
【００７９】プログラム試験回路３４Ｄは、試験モード
時に動作し、メモリセルの特性およびマージン記憶部３
８Ｄからの第１マージンVCG1、VCG2、第２マージンVCL
1、VCL2、VCL3および第３マージンVGBに応じて、参照電
圧VR2-3、検証電圧VV1-3および参照電圧VR4を設定する
機能を有している。第１マージンVCG1、VCG2は、チャー
ジゲイン特性による閾値電圧の最大変化量（0.2V）に、
所定のマージン（設計・製造マージン；0.1V）を加えた
値である。第２マージンVCL1、VCL2、VCL3は、チャージ
ロス特性による閾値電圧の最大変化量（0.2Vまたは0.3
V）に、所定のマージン（設計・製造マージン；0.1V）
を加えた値である。第３マージンVGBは、プログラム可
能な最大の閾値電圧と参照電圧VR4との差に対応する値
であり、例えば2Vに設定されている。
時に動作し、メモリセルの特性およびマージン記憶部３
８Ｄからの第１マージンVCG1、VCG2、第２マージンVCL
1、VCL2、VCL3および第３マージンVGBに応じて、参照電
圧VR2-3、検証電圧VV1-3および参照電圧VR4を設定する
機能を有している。第１マージンVCG1、VCG2は、チャー
ジゲイン特性による閾値電圧の最大変化量（0.2V）に、
所定のマージン（設計・製造マージン；0.1V）を加えた
値である。第２マージンVCL1、VCL2、VCL3は、チャージ
ロス特性による閾値電圧の最大変化量（0.2Vまたは0.3
V）に、所定のマージン（設計・製造マージン；0.1V）
を加えた値である。第３マージンVGBは、プログラム可
能な最大の閾値電圧と参照電圧VR4との差に対応する値
であり、例えば2Vに設定されている。
【００８０】また、プログラム試験回路３４Ｄは、試験
の結果を示す判定回路３６Ｃからの判定信号JDGに応じ
て、参照値設定信号SVR2-4および検証値設定信号SVV1-3
を出力する。その他の機能は、第３の実施形態のプログ
ラム試験回路３４Ｃとほぼ同じである。内部電圧生成回
路１０Ｄは、参照値VLR2-4および検証値VLV1-3に応じて
参照電圧VR1-4、検証電圧VV1-3を生成する。また、内部
電圧生成回路１０Ｄは、参照電圧（導通電圧）VR4を生
成する導通電圧生成回路として動作する。
の結果を示す判定回路３６Ｃからの判定信号JDGに応じ
て、参照値設定信号SVR2-4および検証値設定信号SVV1-3
を出力する。その他の機能は、第３の実施形態のプログ
ラム試験回路３４Ｃとほぼ同じである。内部電圧生成回
路１０Ｄは、参照値VLR2-4および検証値VLV1-3に応じて
参照電圧VR1-4、検証電圧VV1-3を生成する。また、内部
電圧生成回路１０Ｄは、参照電圧（導通電圧）VR4を生
成する導通電圧生成回路として動作する。
【００８１】マージン記憶部３８Ｄは、フローティング
ゲートを有する複数の不揮発性メモリセルを有してい
る。マージン記憶部３８Ｄは、試験モード時に、入出力
端子I/Oに供給される第１マージンVCG1-2、第２マージ
ンVCL1-3および第３マージンVGBをI/Oバッファ３２を介
して受け、受けた値を不揮発性メモリセルに記憶する。
記憶しているマージンVCG1-2、VCL1-3、VGBは、プログ
ラム試験回路３４Ｄに出力される。すなわち、マージン
記憶部３８Ｄは、第１マージンVCG1-2を記憶する第１マ
ージン記憶部、第２マージンVCL1-3を記憶する第２マー
ジン記憶部および第３マージンVGBを記憶する第３マー
ジン記憶部として動作する。
ゲートを有する複数の不揮発性メモリセルを有してい
る。マージン記憶部３８Ｄは、試験モード時に、入出力
端子I/Oに供給される第１マージンVCG1-2、第２マージ
ンVCL1-3および第３マージンVGBをI/Oバッファ３２を介
して受け、受けた値を不揮発性メモリセルに記憶する。
記憶しているマージンVCG1-2、VCL1-3、VGBは、プログ
ラム試験回路３４Ｄに出力される。すなわち、マージン
記憶部３８Ｄは、第１マージンVCG1-2を記憶する第１マ
ージン記憶部、第２マージンVCL1-3を記憶する第２マー
ジン記憶部および第３マージンVGBを記憶する第３マー
ジン記憶部として動作する。
【００８２】図１２は、第４の実施形態における参照電
圧VR2-4および検証電圧VV1-3の設定の概要を示してい
る。この例では、枠で囲った参照電圧VR2-4および検証
電圧VV1-3は、プログラム試験回路３４Ｄにより設定さ
れる。参照電圧VR1（接地電圧；0V）は、図１１に示し
た内部電圧生成回路１０Ｄが生成する固定値である。図
１３は、図１１に示したプログラム試験回路３４Ｄの動
作の概要を示すフローチャートである。この実施形態で
は、プログラム試験回路３４Ｄは、ステップS1、S2を行
った後、ステップS10、S20、S30D、S40、S50、S60D、S7
0Dを行う。ステップS10、S20、S40、S50は、第３の実施
形態（図８）と同一である。
圧VR2-4および検証電圧VV1-3の設定の概要を示してい
る。この例では、枠で囲った参照電圧VR2-4および検証
電圧VV1-3は、プログラム試験回路３４Ｄにより設定さ
れる。参照電圧VR1（接地電圧；0V）は、図１１に示し
た内部電圧生成回路１０Ｄが生成する固定値である。図
１３は、図１１に示したプログラム試験回路３４Ｄの動
作の概要を示すフローチャートである。この実施形態で
は、プログラム試験回路３４Ｄは、ステップS1、S2を行
った後、ステップS10、S20、S30D、S40、S50、S60D、S7
0Dを行う。ステップS10、S20、S40、S50は、第３の実施
形態（図８）と同一である。
【００８３】フラッシュメモリは、試験工程において、
通常動作では使用されないコマンドにより試験モードに
移行される。試験モード中に供給された試験コマンドが
内部電圧設定コマンドの場合、フラッシュメモリは、プ
ログラム試験回路３４Ｄを動作させる。まず、ステップ
S1において、プログラム試験回路３４Ｄは、マージン記
憶部３８Ｄから第１マージンVCG1-2、第２マージンVCL1
-3および第３マージンVGBを読み込む。
通常動作では使用されないコマンドにより試験モードに
移行される。試験モード中に供給された試験コマンドが
内部電圧設定コマンドの場合、フラッシュメモリは、プ
ログラム試験回路３４Ｄを動作させる。まず、ステップ
S1において、プログラム試験回路３４Ｄは、マージン記
憶部３８Ｄから第１マージンVCG1-2、第２マージンVCL1
-3および第３マージンVGBを読み込む。
【００８４】次に、ステップS2において、プログラム試
験回路３４Ｄは、固定値である参照電圧VR1に第２マー
ジンVCL1を加えて、検証電圧VV1を算出する。次に、ス
テップS10-S20が行われる。この後、ステップS30Dにお
いて、プログラム試験回路３４Ｄは、領域L1中で最も高
い閾値電圧VT1および第１マージンVCG1、第２マージンV
CL2から参照電圧VR2および検証電圧VV2を算出する。次
に、ステップS40-S50が行われる。
験回路３４Ｄは、固定値である参照電圧VR1に第２マー
ジンVCL1を加えて、検証電圧VV1を算出する。次に、ス
テップS10-S20が行われる。この後、ステップS30Dにお
いて、プログラム試験回路３４Ｄは、領域L1中で最も高
い閾値電圧VT1および第１マージンVCG1、第２マージンV
CL2から参照電圧VR2および検証電圧VV2を算出する。次
に、ステップS40-S50が行われる。
【００８５】次に、ステップS60Dにおいて、プログラム
試験回路３４Ｄは、領域L2中で最も高い閾値電圧VT2お
よび第１マージンVCG2、第２マージンVCL3から参照電圧
VR3および検証電圧VV3を算出する。次に、ステップS70D
において、プログラム試験回路３４Ｄは、領域L3中で最
も高い閾値電圧VT3に第３マージンVGBを加えて、参照電
圧VR4を算出する。
試験回路３４Ｄは、領域L2中で最も高い閾値電圧VT2お
よび第１マージンVCG2、第２マージンVCL3から参照電圧
VR3および検証電圧VV3を算出する。次に、ステップS70D
において、プログラム試験回路３４Ｄは、領域L3中で最
も高い閾値電圧VT3に第３マージンVGBを加えて、参照電
圧VR4を算出する。
【００８６】算出された参照電圧VR2-4および検証電圧V
V1-3は、参照値VLR2-4（参照値設定信号SVR2-4）および
検証値VLV1-3（検証値設定信号SVV1-3）として内部電圧
記憶部２２Ｄに書き込まれる。その後、通常動作モード
において、内部電圧生成回路１０Ｄは、内部電圧記憶部
２２Ｄに記憶されている参照値VLR2-4および検証値VLV1
-3に応じて、参照電圧VR2-4および検証電圧VV1-3を生成
する。
V1-3は、参照値VLR2-4（参照値設定信号SVR2-4）および
検証値VLV1-3（検証値設定信号SVV1-3）として内部電圧
記憶部２２Ｄに書き込まれる。その後、通常動作モード
において、内部電圧生成回路１０Ｄは、内部電圧記憶部
２２Ｄに記憶されている参照値VLR2-4および検証値VLV1
-3に応じて、参照電圧VR2-4および検証電圧VV1-3を生成
する。
【００８７】以上、第４の実施形態においても、第３の
実施形態と同様の効果を得ることができる。さらに、フ
ラッシュメモリの外部から書き換え可能なマージン記憶
部３８Ｄを形成したので、メモリセルのチャージゲイン
特性およびチャージロス特性に応じて、参照電圧VRおよ
び検証電圧VVを調整できる。なお、上述した実施形態で
は、本発明を４値を記憶する不揮発性メモリセルを有す
るフラッシュメモリに適用した例について述べた。本発
明はこれに限定されるものではない。例えば、８値以上
を記憶する不揮発性メモリセルを有するフラッシュメモ
リに適用してもよい。
実施形態と同様の効果を得ることができる。さらに、フ
ラッシュメモリの外部から書き換え可能なマージン記憶
部３８Ｄを形成したので、メモリセルのチャージゲイン
特性およびチャージロス特性に応じて、参照電圧VRおよ
び検証電圧VVを調整できる。なお、上述した実施形態で
は、本発明を４値を記憶する不揮発性メモリセルを有す
るフラッシュメモリに適用した例について述べた。本発
明はこれに限定されるものではない。例えば、８値以上
を記憶する不揮発性メモリセルを有するフラッシュメモ
リに適用してもよい。
【００８８】上述した実施形態では、本発明をフラッシ
ュメモリに適用した例について述べた。本発明はこれに
限定されるものではない。例えば、システムLSIに搭載
されるフラッシュメモリコアに適用してもよい。上述し
た実施形態では、本発明をNAND型のフラッシュメモリに
適用した例について述べた。本発明はこれに限定される
ものではない。例えば、NOR型のフラッシュメモリに適
用してもよい。さらに、フラッシュメモリ以外の不揮発
性半導体メモリに適用してもよい。
ュメモリに適用した例について述べた。本発明はこれに
限定されるものではない。例えば、システムLSIに搭載
されるフラッシュメモリコアに適用してもよい。上述し
た実施形態では、本発明をNAND型のフラッシュメモリに
適用した例について述べた。本発明はこれに限定される
ものではない。例えば、NOR型のフラッシュメモリに適
用してもよい。さらに、フラッシュメモリ以外の不揮発
性半導体メモリに適用してもよい。
【００８９】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。以上の実施形態において説明した発明を整理して、
付記として開示する。 （付記１） 電気的に書き換え可能な不揮発性の多値メ
モリセルと、書き込みデータの論理に応じて前記各メモ
リセルの閾値電圧を変更するために、複数のプログラム
電圧を生成するプログラム電圧生成回路と、前記メモリ
セルの閾値電圧を判定するための複数の参照電圧にそれ
ぞれ対応する複数の参照値を記憶するとともに、該参照
値の少なくとも一つを書き換え可能な第１記憶部と、前
記メモリセルからのデータの読み出し時に、前記第１記
憶部に記憶された前記参照値に応じて前記参照電圧をそ
れぞれ生成する参照電圧生成回路とを備えていることを
特徴とする不揮発性多値半導体メモリ。 （付記２） 電気的書き換え可能な不揮発性の多値メモ
リセルと、書き込みデータの論理に応じて前記各メモリ
セルの閾値電圧を変更するために、複数のプログラム電
圧を生成するプログラム電圧生成回路と、前記メモリセ
ルの閾値電圧の分布を検証するための複数の検証電圧に
それぞれ対応する複数の検証値を記憶するとともに、該
検証値の少なくとも一つを書き換え可能な第２記憶部
と、前記メモリセルへのデータの書き込み時に、前記第
２記憶部に記憶された前記検証値に応じて前記検証電圧
をそれぞれ生成する検証電圧生成回路とを備えているこ
とを特徴とする不揮発性多値半導体メモリ。 （付記３） 電気的書き換え可能な不揮発性の多値メモ
リセルと、書き込みデータの論理に応じて前記各メモリ
セルの閾値電圧を変更するために、複数のプログラム電
圧を生成するプログラム電圧生成回路と、前記メモリセ
ルからのデータの読み出し時に、前記メモリセルの閾値
電圧を判定するための複数の参照電圧を生成する参照電
圧生成回路と、前記メモリセルへのデータの書き込み時
に、前記メモリセルの閾値電圧が該データに対応する値
を超えたことを検証するための複数の検証電圧を生成す
る検証電圧生成回路と、試験モード時に動作し、前記メ
モリセルを前記書き込みデータの論理に応じてそれぞれ
プログラムし、プログラムされたメモリセルの閾値電圧
の分布に基づいて前記参照電圧の少なくとも一つおよび
前記検証電圧の少なくとも一つを算出するプログラム試
験回路とを備え、前記参照電圧生成回路は、前記参照電
圧の少なくとも一つを、前記プログラム試験回路が算出
した値に応じて生成し、前記検証電圧生成回路は、前記
検証電圧の少なくとも一つを、前記プログラム試験回路
が算出した値に応じて生成することを特徴とする不揮発
性多値半導体メモリ。 （付記４） 付記３記載の不揮発性多値半導体メモリに
おいて、前記参照電圧にそれぞれ対応する複数の参照値
を記憶するとともに、該参照値の少なくとも一つを書き
換え可能な第１記憶部を備え、前記参照電圧生成回路
は、前記参照電圧を、前記第１記憶部に記憶された前記
参照値に応じて生成することを特徴とする不揮発性多値
半導体メモリ。 （付記５） 付記３記載の不揮発性多値半導体メモリに
おいて、前記検証電圧にそれぞれ対応する複数の検証値
を記憶するするとともに、該検証値の少なくとも一つを
書き換え可能な第２記憶部を備え、前記検証電圧生成回
路は、前記検証電圧を、前記第２記憶部に記憶された前
記検証値に応じて生成することを特徴とする不揮発性多
値半導体メモリ。 （付記６） 付記３記載の不揮発性多値半導体メモリに
おいて、前記参照電圧のうち最も低い参照電圧および前
記検証電圧のうち最も低い検証電圧は、固定値であり、
前記プログラム試験回路は、前記最も低い参照電圧を除
く参照電圧の少なくとも一つを算出するとともに、前記
最も低い検証電圧を除く検証電圧の少なくとも一つを算
出することを特徴とする不揮発性多値半導体メモリ。 （付記７） 付記６記載の不揮発性多値半導体メモリに
おいて、前記プログラム試験回路は、前記検証電圧の一
つを用いて前記メモリセルをプログラムする動作、プロ
グラムされた複数の前記メモリセルの閾値電圧の最大値
を測定する動作、測定された閾値電圧の最大値に第１マ
ージンを加えて前記参照電圧の一つを算出する動作、お
よび算出された参照電圧に第２マージンを加えて次の前
記検証電圧の一つを算出する動作を繰り返して、前記参
照電圧および前記検証電圧を算出することを特徴とする
不揮発性多値半導体メモリ。 （付記８） 付記３記載の不揮発性多値半導体メモリに
おいて、前記参照電圧のうち最も低い参照電圧は、固定
値であり、前記プログラム試験回路は、前記最も低い参
照電圧を除く参照電圧の少なくとも一つを算出するとと
もに、前記検証電圧の少なくとも一つを算出することを
特徴とする不揮発性多値半導体メモリ。 （付記９） 付記８記載の不揮発性多値半導体メモリに
おいて、前記プログラム試験回路は、前記参照電圧の一
つに第２マージンを加えて前記検証電圧の一つを算出す
る動作、算出された検証電圧を用いてプログラムされた
複数の前記メモリセルの閾値電圧の最大値を測定する動
作、および測定された閾値電圧の最大値に第１マージン
を加えて次の前記参照電圧の一つを算出する動作を繰り
返して、前記参照電圧および前記検証電圧を算出するこ
とを特徴とする不揮発性多値半導体メモリ。 （付記１０） 付記６または付記８記載の不揮発性多値
半導体メモリにおいて、前記最も低い参照電圧は、接地
電圧に固定されていることを特徴とする不揮発性多値半
導体メモリ。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。以上の実施形態において説明した発明を整理して、
付記として開示する。 （付記１） 電気的に書き換え可能な不揮発性の多値メ
モリセルと、書き込みデータの論理に応じて前記各メモ
リセルの閾値電圧を変更するために、複数のプログラム
電圧を生成するプログラム電圧生成回路と、前記メモリ
セルの閾値電圧を判定するための複数の参照電圧にそれ
ぞれ対応する複数の参照値を記憶するとともに、該参照
値の少なくとも一つを書き換え可能な第１記憶部と、前
記メモリセルからのデータの読み出し時に、前記第１記
憶部に記憶された前記参照値に応じて前記参照電圧をそ
れぞれ生成する参照電圧生成回路とを備えていることを
特徴とする不揮発性多値半導体メモリ。 （付記２） 電気的書き換え可能な不揮発性の多値メモ
リセルと、書き込みデータの論理に応じて前記各メモリ
セルの閾値電圧を変更するために、複数のプログラム電
圧を生成するプログラム電圧生成回路と、前記メモリセ
ルの閾値電圧の分布を検証するための複数の検証電圧に
それぞれ対応する複数の検証値を記憶するとともに、該
検証値の少なくとも一つを書き換え可能な第２記憶部
と、前記メモリセルへのデータの書き込み時に、前記第
２記憶部に記憶された前記検証値に応じて前記検証電圧
をそれぞれ生成する検証電圧生成回路とを備えているこ
とを特徴とする不揮発性多値半導体メモリ。 （付記３） 電気的書き換え可能な不揮発性の多値メモ
リセルと、書き込みデータの論理に応じて前記各メモリ
セルの閾値電圧を変更するために、複数のプログラム電
圧を生成するプログラム電圧生成回路と、前記メモリセ
ルからのデータの読み出し時に、前記メモリセルの閾値
電圧を判定するための複数の参照電圧を生成する参照電
圧生成回路と、前記メモリセルへのデータの書き込み時
に、前記メモリセルの閾値電圧が該データに対応する値
を超えたことを検証するための複数の検証電圧を生成す
る検証電圧生成回路と、試験モード時に動作し、前記メ
モリセルを前記書き込みデータの論理に応じてそれぞれ
プログラムし、プログラムされたメモリセルの閾値電圧
の分布に基づいて前記参照電圧の少なくとも一つおよび
前記検証電圧の少なくとも一つを算出するプログラム試
験回路とを備え、前記参照電圧生成回路は、前記参照電
圧の少なくとも一つを、前記プログラム試験回路が算出
した値に応じて生成し、前記検証電圧生成回路は、前記
検証電圧の少なくとも一つを、前記プログラム試験回路
が算出した値に応じて生成することを特徴とする不揮発
性多値半導体メモリ。 （付記４） 付記３記載の不揮発性多値半導体メモリに
おいて、前記参照電圧にそれぞれ対応する複数の参照値
を記憶するとともに、該参照値の少なくとも一つを書き
換え可能な第１記憶部を備え、前記参照電圧生成回路
は、前記参照電圧を、前記第１記憶部に記憶された前記
参照値に応じて生成することを特徴とする不揮発性多値
半導体メモリ。 （付記５） 付記３記載の不揮発性多値半導体メモリに
おいて、前記検証電圧にそれぞれ対応する複数の検証値
を記憶するするとともに、該検証値の少なくとも一つを
書き換え可能な第２記憶部を備え、前記検証電圧生成回
路は、前記検証電圧を、前記第２記憶部に記憶された前
記検証値に応じて生成することを特徴とする不揮発性多
値半導体メモリ。 （付記６） 付記３記載の不揮発性多値半導体メモリに
おいて、前記参照電圧のうち最も低い参照電圧および前
記検証電圧のうち最も低い検証電圧は、固定値であり、
前記プログラム試験回路は、前記最も低い参照電圧を除
く参照電圧の少なくとも一つを算出するとともに、前記
最も低い検証電圧を除く検証電圧の少なくとも一つを算
出することを特徴とする不揮発性多値半導体メモリ。 （付記７） 付記６記載の不揮発性多値半導体メモリに
おいて、前記プログラム試験回路は、前記検証電圧の一
つを用いて前記メモリセルをプログラムする動作、プロ
グラムされた複数の前記メモリセルの閾値電圧の最大値
を測定する動作、測定された閾値電圧の最大値に第１マ
ージンを加えて前記参照電圧の一つを算出する動作、お
よび算出された参照電圧に第２マージンを加えて次の前
記検証電圧の一つを算出する動作を繰り返して、前記参
照電圧および前記検証電圧を算出することを特徴とする
不揮発性多値半導体メモリ。 （付記８） 付記３記載の不揮発性多値半導体メモリに
おいて、前記参照電圧のうち最も低い参照電圧は、固定
値であり、前記プログラム試験回路は、前記最も低い参
照電圧を除く参照電圧の少なくとも一つを算出するとと
もに、前記検証電圧の少なくとも一つを算出することを
特徴とする不揮発性多値半導体メモリ。 （付記９） 付記８記載の不揮発性多値半導体メモリに
おいて、前記プログラム試験回路は、前記参照電圧の一
つに第２マージンを加えて前記検証電圧の一つを算出す
る動作、算出された検証電圧を用いてプログラムされた
複数の前記メモリセルの閾値電圧の最大値を測定する動
作、および測定された閾値電圧の最大値に第１マージン
を加えて次の前記参照電圧の一つを算出する動作を繰り
返して、前記参照電圧および前記検証電圧を算出するこ
とを特徴とする不揮発性多値半導体メモリ。 （付記１０） 付記６または付記８記載の不揮発性多値
半導体メモリにおいて、前記最も低い参照電圧は、接地
電圧に固定されていることを特徴とする不揮発性多値半
導体メモリ。
【００９０】（付記１１） 付記７または付記９記載の
不揮発性多値半導体メモリにおいて、前記メモリセル
は、フローティングゲートを有し、前記第１マージン
は、前記フローティングゲート中の電子数が増加するチ
ャージゲイン特性に応じて設定されることを特徴とする
不揮発性多値半導体メモリ。 （付記１２） 付記７または付記９記載の不揮発性多値
半導体メモリにおいて、前記メモリセルは、フローティ
ングゲートを有し、前記第２マージンは、前記フローテ
ィングゲート中の電子数が減少するチャージロス特性に
応じて設定されることを特徴とする不揮発性多値半導体
メモリ。
不揮発性多値半導体メモリにおいて、前記メモリセル
は、フローティングゲートを有し、前記第１マージン
は、前記フローティングゲート中の電子数が増加するチ
ャージゲイン特性に応じて設定されることを特徴とする
不揮発性多値半導体メモリ。 （付記１２） 付記７または付記９記載の不揮発性多値
半導体メモリにおいて、前記メモリセルは、フローティ
ングゲートを有し、前記第２マージンは、前記フローテ
ィングゲート中の電子数が減少するチャージロス特性に
応じて設定されることを特徴とする不揮発性多値半導体
メモリ。
【００９１】（付記１３） 付記３記載の不揮発性多値
半導体メモリにおいて、直列に接続された複数の前記メ
モリセルを含む複数のメモリセル列と、前記メモリセル
のアクセス時にメモリセル列の非選択のメモリセルに印
加する導通電圧を、前記論理値にそれぞれ対応する閾値
電圧の複数の分布うち最も閾値電圧の高い分布の最大値
に第３マージンを加えることで生成する導通電圧生成回
路とを備えていることを特徴とする不揮発性多値半導体
メモリ。 （付記１４） 付記１ないし付記３のいずれか１項記載
の不揮発性多値半導体メモリにおいて、直列に接続され
た複数の前記メモリセルを含む複数のメモリセル列と、
前記メモリセルのアクセス時に、メモリセル列の非選択
のメモリセルに印加する導通電圧を生成する導通電圧生
成回路と、前記導通電圧を導通値として記憶するととも
に、書き換え可能な第３記憶部を備え、前記導通電圧生
成回路は、前記第３記憶部に記憶された前記導通値に応
じて前記導通電圧を生成することを特徴とする不揮発性
多値半導体メモリ。
半導体メモリにおいて、直列に接続された複数の前記メ
モリセルを含む複数のメモリセル列と、前記メモリセル
のアクセス時にメモリセル列の非選択のメモリセルに印
加する導通電圧を、前記論理値にそれぞれ対応する閾値
電圧の複数の分布うち最も閾値電圧の高い分布の最大値
に第３マージンを加えることで生成する導通電圧生成回
路とを備えていることを特徴とする不揮発性多値半導体
メモリ。 （付記１４） 付記１ないし付記３のいずれか１項記載
の不揮発性多値半導体メモリにおいて、直列に接続され
た複数の前記メモリセルを含む複数のメモリセル列と、
前記メモリセルのアクセス時に、メモリセル列の非選択
のメモリセルに印加する導通電圧を生成する導通電圧生
成回路と、前記導通電圧を導通値として記憶するととも
に、書き換え可能な第３記憶部を備え、前記導通電圧生
成回路は、前記第３記憶部に記憶された前記導通値に応
じて前記導通電圧を生成することを特徴とする不揮発性
多値半導体メモリ。
【００９２】付記１４の不揮発性多値半導体メモリで
は、第３記憶部は、導通電圧を導通値として記憶する。
第３記憶部に記憶された導通値は、書き換え可能であ
る。導通電圧生成回路は、直列に接続された複数のメモ
リセルを有するメモリセル列のアクセス時に、メモリセ
ル列の非選択のメモリセルに印加する導通電圧を第３記
憶部に記憶された導通値に応じて生成する。このため、
非選択のメモリセルに印加する導通電圧を半導体メモリ
の製造後に変更できる。製造プロセスの変動により変化
するメモリセルの特性に応じて導通電圧を変更できるた
め、メモリセルからのデータを確実に読み出すことがで
きる。読み出しマージンが向上するため、製造歩留を向
上できる。
は、第３記憶部は、導通電圧を導通値として記憶する。
第３記憶部に記憶された導通値は、書き換え可能であ
る。導通電圧生成回路は、直列に接続された複数のメモ
リセルを有するメモリセル列のアクセス時に、メモリセ
ル列の非選択のメモリセルに印加する導通電圧を第３記
憶部に記憶された導通値に応じて生成する。このため、
非選択のメモリセルに印加する導通電圧を半導体メモリ
の製造後に変更できる。製造プロセスの変動により変化
するメモリセルの特性に応じて導通電圧を変更できるた
め、メモリセルからのデータを確実に読み出すことがで
きる。読み出しマージンが向上するため、製造歩留を向
上できる。
【００９３】
【発明の効果】請求項１の不揮発性多値半導体メモリで
は、製造プロセスの変動により変化するメモリセルの特
性に応じて参照電圧を変更できるため、メモリセルから
のデータの読み出しマージンを向上できる。この結果、
製造歩留を向上できる。請求項２の不揮発性多値半導体
メモリでは、製造プロセスの変動により変化するメモリ
セルの特性に応じて検証電圧を変更できるため、書き込
みデータの論理値に対応する閾値電圧の分布を、メモリ
セルの書き込み特性に応じて最適に設定できる。この結
果、メモリセルの読み出しマージンを向上でき、製造歩
留を向上できる。
は、製造プロセスの変動により変化するメモリセルの特
性に応じて参照電圧を変更できるため、メモリセルから
のデータの読み出しマージンを向上できる。この結果、
製造歩留を向上できる。請求項２の不揮発性多値半導体
メモリでは、製造プロセスの変動により変化するメモリ
セルの特性に応じて検証電圧を変更できるため、書き込
みデータの論理値に対応する閾値電圧の分布を、メモリ
セルの書き込み特性に応じて最適に設定できる。この結
果、メモリセルの読み出しマージンを向上でき、製造歩
留を向上できる。
【００９４】請求項３の不揮発性多値半導体メモリで
は、半導体メモリの製造後に、プログラム試験回路によ
りメモリセルの特性を直接評価し、参照電圧および検証
電圧を設定できる。製造プロセスの変動により変化する
メモリセルの特性に応じて参照電圧および検証電圧を設
定できるため、メモリセルからのデータの読み出しマー
ジンを向上できる。また、書き込みデータの論理値に対
応する閾値電圧の分布を、メモリセルの書き込み特性に
応じて最適に設定できる。この結果、製造歩留を向上で
きる。さらに、半導体メモリが内蔵するプログラム試験
回路により、参照電圧および検証電圧を設定できるた
め、試験時間を短縮でき、製造コストを削減できる。
は、半導体メモリの製造後に、プログラム試験回路によ
りメモリセルの特性を直接評価し、参照電圧および検証
電圧を設定できる。製造プロセスの変動により変化する
メモリセルの特性に応じて参照電圧および検証電圧を設
定できるため、メモリセルからのデータの読み出しマー
ジンを向上できる。また、書き込みデータの論理値に対
応する閾値電圧の分布を、メモリセルの書き込み特性に
応じて最適に設定できる。この結果、製造歩留を向上で
きる。さらに、半導体メモリが内蔵するプログラム試験
回路により、参照電圧および検証電圧を設定できるた
め、試験時間を短縮でき、製造コストを削減できる。
【００９５】請求項４の不揮発性多値半導体メモリで
は、参照電圧を外部からも設定可能なため、例えば、半
導体メモリの開発時、量産開始時に、メモリセルの特性
を容易に評価できる。請求項５の不揮発性多値半導体メ
モリでは、検証電圧を外部からも設定可能なため、例え
ば、半導体メモリの開発時、量産開始時に、メモリセル
の特性を容易に評価できる。
は、参照電圧を外部からも設定可能なため、例えば、半
導体メモリの開発時、量産開始時に、メモリセルの特性
を容易に評価できる。請求項５の不揮発性多値半導体メ
モリでは、検証電圧を外部からも設定可能なため、例え
ば、半導体メモリの開発時、量産開始時に、メモリセル
の特性を容易に評価できる。
【００９６】請求項６の不揮発性多値半導体メモリで
は、プログラム試験回路の論理を簡易にできる。この結
果、半導体メモリのチップサイズを小さくでき、製造コ
ストを削減できる。請求項７の不揮発性多値半導体メモ
リでは、簡単な動作フローを繰り返すことで参照電圧お
よび検証電圧を順次算出できる。この結果、プログラム
試験回路の論理を簡易にでき、チップサイズを小さくで
きる。
は、プログラム試験回路の論理を簡易にできる。この結
果、半導体メモリのチップサイズを小さくでき、製造コ
ストを削減できる。請求項７の不揮発性多値半導体メモ
リでは、簡単な動作フローを繰り返すことで参照電圧お
よび検証電圧を順次算出できる。この結果、プログラム
試験回路の論理を簡易にでき、チップサイズを小さくで
きる。
【００９７】請求項８の不揮発性多値半導体メモリで
は、プログラム試験回路の論理を簡易にできる。この結
果、半導体メモリのチップサイズを小さくでき、製造コ
ストを削減できる。請求項９の不揮発性多値半導体メモ
リでは、簡単な動作フローを繰り返すことで参照電圧お
よび検証電圧を順次算出できる。この結果、プログラム
試験回路の論理を簡易にでき、チップサイズを小さくで
きる。
は、プログラム試験回路の論理を簡易にできる。この結
果、半導体メモリのチップサイズを小さくでき、製造コ
ストを削減できる。請求項９の不揮発性多値半導体メモ
リでは、簡単な動作フローを繰り返すことで参照電圧お
よび検証電圧を順次算出できる。この結果、プログラム
試験回路の論理を簡易にでき、チップサイズを小さくで
きる。
【００９８】請求項１０の不揮発性多値半導体メモリで
は、製造プロセスの変動により変化するメモリセルの閾
値電圧の分布に合わせて導通電圧を変更できるため、メ
モリセルの動作マージンを向上でき、製造歩留を向上で
きる。
は、製造プロセスの変動により変化するメモリセルの閾
値電圧の分布に合わせて導通電圧を変更できるため、メ
モリセルの動作マージンを向上でき、製造歩留を向上で
きる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】第１の実施形態における参照電圧および検証電
圧の設定の概要を示す説明図である。
圧の設定の概要を示す説明図である。
【図３】第１の実施形態における参照電圧および検証電
圧の設定の別の例を示す説明図である。
圧の設定の別の例を示す説明図である。
【図４】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図５】第２の実施形態における参照電圧および検証電
圧の設定の概要を示す説明図である。
圧の設定の概要を示す説明図である。
【図６】本発明の第３の実施形態を示すブロック図であ
る。
る。
【図７】第３の実施形態における参照電圧および検証電
圧の設定の概要を示す説明図である。
圧の設定の概要を示す説明図である。
【図８】第３の実施形態におけるプログラム試験回路の
動作の概要を示すフローチャートである。
動作の概要を示すフローチャートである。
【図９】第３の実施形態におけるプログラム試験回路の
動作の詳細を示すフローチャートである。
動作の詳細を示すフローチャートである。
【図１０】第３の実施形態におけるプログラム試験回路
の動作の詳細を示すフローチャートである。
の動作の詳細を示すフローチャートである。
【図１１】本発明の第３の実施形態を示すブロック図で
ある。
ある。
【図１２】第３の実施形態における参照電圧および検証
電圧の設定の概要を示す説明図である。
電圧の設定の概要を示す説明図である。
【図１３】第４の実施形態におけるプログラム試験回路
の動作の概要を示すフローチャートである。
の動作の概要を示すフローチャートである。
【図１４】従来の４値NAND型フラッシュメモリにおける
メモリセルの閾値電圧の分布を示す説明図である。
メモリセルの閾値電圧の分布を示す説明図である。
【図１５】従来のNAND型フラッシュメモリのメモリセル
アレイの概要を示す回路図である。
アレイの概要を示す回路図である。
【図１６】図１４において、メモリセルの書き込み特性
が変化したときの閾値電圧の分布を示す説明図である。
が変化したときの閾値電圧の分布を示す説明図である。
【符号の説明】
１０、１０Ｂ、１０Ｃ、１０Ｄ 内部電圧生成回路
１２ 高電圧生成回路
１４、１４Ｃ 状態制御回路
１６、１６Ｃ コマンドレジスタ
１８ アドレスレジスタ
２０ ステータスレジスタ
２２、２２Ｂ、２２Ｃ、２２Ｄ 内部電圧記憶部
２４ ロウアドレスデコーダ
２６ コラムアドレスデコーダ
２８ ページバッファ
３０ メモリセルアレイ
３２ I/Oバッファ
３４Ｃ、３４Ｄ プログラム試験回路
３６Ｃ 判定回路
３８Ｄ マージン記憶部
BLK（BLK0、BLK1、...） ブロック
JDG 判定信号
L1、L2、L3 分布
STR メモリセル列
SVR2、SVR3 参照値設定信号
SVV2、SVV3 検証値設定信号
TCMD1、TCMD2 試験コマンド信号
VCG1、VCG2 第１マージン
VCL1、VCL2、VCL3 第２マージン
VGB 第３マージン
VLR（VLR1、VLR2、VLR3、VLR4） 参照値
VLV（VLV1、VLV2、VLV3） 検証値
VR（VR1、VR2、VR3） 参照電圧
VR4 参照電圧（導通電圧）
VT1、VT2 最大値
VV（VV1、VV2、VV3） 検証電圧
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６０１Ｚ
Ｇ０１Ｒ 31/28 Ｂ
Ｖ
Ｆターム(参考） 2G132 AA09 AC03 AD05 AG01 AG09
AK07 AK13 AK15 AL00 AL09
5B025 AA03 AB01 AC01 AD04 AD05
AD09 AD16 AE00 AE08 AE09
5L106 AA10 DD31 GG07
Claims (10)
- 【請求項１】 電気的に書き換え可能な不揮発性の多値
メモリセルと、 書き込みデータの論理に応じて前記各メモリセルの閾値
電圧を変更するために、複数のプログラム電圧を生成す
るプログラム電圧生成回路と、 前記メモリセルの閾値電圧を判定するための複数の参照
電圧にそれぞれ対応する複数の参照値を記憶するととも
に、該参照値の少なくとも一つを書き換え可能な第１記
憶部と、 前記メモリセルからのデータの読み出し時に、前記第１
記憶部に記憶された前記参照値に応じて前記参照電圧を
それぞれ生成する参照電圧生成回路とを備えていること
を特徴とする不揮発性多値半導体メモリ。 - 【請求項２】 電気的書き換え可能な不揮発性の多値メ
モリセルと、 書き込みデータの論理に応じて前記各メモリセルの閾値
電圧を変更するために、複数のプログラム電圧を生成す
るプログラム電圧生成回路と、 前記メモリセルの閾値電圧の分布を検証するための複数
の検証電圧にそれぞれ対応する複数の検証値を記憶する
とともに、該検証値の少なくとも一つを書き換え可能な
第２記憶部と、 前記メモリセルへのデータの書き込み時に、前記第２記
憶部に記憶された前記検証値に応じて前記検証電圧をそ
れぞれ生成する検証電圧生成回路とを備えていることを
特徴とする不揮発性多値半導体メモリ。 - 【請求項３】 電気的書き換え可能な不揮発性の多値メ
モリセルと、 書き込みデータの論理に応じて前記各メモリセルの閾値
電圧を変更するために、複数のプログラム電圧を生成す
るプログラム電圧生成回路と、 前記メモリセルからのデータの読み出し時に、前記メモ
リセルの閾値電圧を判定するための複数の参照電圧を生
成する参照電圧生成回路と、 前記メモリセルへのデータの書き込み時に、前記メモリ
セルの閾値電圧が該データに対応する値を超えたことを
検証するための複数の検証電圧を生成する検証電圧生成
回路と、 試験モード時に動作し、前記メモリセルを前記書き込み
データの論理に応じてそれぞれプログラムし、プログラ
ムされたメモリセルの閾値電圧の分布に基づいて前記参
照電圧の少なくとも一つおよび前記検証電圧の少なくと
も一つを算出するプログラム試験回路とを備え、 前記参照電圧生成回路は、前記参照電圧の少なくとも一
つを、前記プログラム試験回路が算出した値に応じて生
成し、 前記検証電圧生成回路は、前記検証電圧の少なくとも一
つを、前記プログラム試験回路が算出した値に応じて生
成することを特徴とする不揮発性多値半導体メモリ。 - 【請求項４】 請求項３記載の不揮発性多値半導体メモ
リにおいて、 前記参照電圧にそれぞれ対応する複数の参照値を記憶す
るとともに、該参照値の少なくとも一つを書き換え可能
な第１記憶部を備え、 前記参照電圧生成回路は、前記参照電圧を、前記第１記
憶部に記憶された前記参照値に応じて生成することを特
徴とする不揮発性多値半導体メモリ。 - 【請求項５】 請求項３記載の不揮発性多値半導体メモ
リにおいて、 前記検証電圧にそれぞれ対応する複数の検証値を記憶す
るするとともに、該検証値の少なくとも一つを書き換え
可能な第２記憶部を備え、 前記検証電圧生成回路は、前記検証電圧を、前記第２記
憶部に記憶された前記検証値に応じて生成することを特
徴とする不揮発性多値半導体メモリ。 - 【請求項６】 請求項３記載の不揮発性多値半導体メモ
リにおいて、 前記参照電圧のうち最も低い参照電圧および前記検証電
圧のうち最も低い検証電圧は、固定値であり、 前記プログラム試験回路は、前記最も低い参照電圧を除
く参照電圧の少なくとも一つを算出するとともに、前記
最も低い検証電圧を除く検証電圧の少なくとも一つを算
出することを特徴とする不揮発性多値半導体メモリ。 - 【請求項７】 請求項６記載の不揮発性多値半導体メモ
リにおいて、 前記プログラム試験回路は、前記検証電圧の一つを用い
て前記メモリセルをプログラムする動作、プログラムさ
れた複数の前記メモリセルの閾値電圧の最大値を測定す
る動作、測定された閾値電圧の最大値に第１マージンを
加えて前記参照電圧の一つを算出する動作、および算出
された参照電圧に第２マージンを加えて次の前記検証電
圧の一つを算出する動作を繰り返して、前記参照電圧お
よび前記検証電圧を算出することを特徴とする不揮発性
多値半導体メモリ。 - 【請求項８】 請求項３記載の不揮発性多値半導体メモ
リにおいて、 前記参照電圧のうち最も低い参照電圧は、固定値であ
り、 前記プログラム試験回路は、前記最も低い参照電圧を除
く参照電圧の少なくとも一つを算出するとともに、前記
検証電圧の少なくとも一つを算出することを特徴とする
不揮発性多値半導体メモリ。 - 【請求項９】 請求項８記載の不揮発性多値半導体メモ
リにおいて、 前記プログラム試験回路は、前記参照電圧の一つに第２
マージンを加えて前記検証電圧の一つを算出する動作、
算出された検証電圧を用いてプログラムされた複数の前
記メモリセルの閾値電圧の最大値を測定する動作、およ
び測定された閾値電圧の最大値に第１マージンを加えて
次の前記参照電圧の一つを算出する動作を繰り返して、
前記参照電圧および前記検証電圧を算出することを特徴
とする不揮発性多値半導体メモリ。 - 【請求項１０】 請求項３記載の不揮発性多値半導体メ
モリにおいて、 直列に接続された複数の前記メモリセルを含む複数のメ
モリセル列と、 前記メモリセルのアクセス時にメモリセル列の非選択の
メモリセルに印加する導通電圧を、前記論理値にそれぞ
れ対応する閾値電圧の複数の分布うち最も閾値電圧の高
い分布の最大値に第３マージンを加えることで生成する
導通電圧生成回路とを備えていることを特徴とする不揮
発性多値半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062915A JP4068863B2 (ja) | 2002-03-08 | 2002-03-08 | 不揮発性多値半導体メモリ |
| US10/299,756 US6747894B2 (en) | 2002-03-08 | 2002-11-20 | Nonvolatile multilevel cell memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062915A JP4068863B2 (ja) | 2002-03-08 | 2002-03-08 | 不揮発性多値半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003263897A true JP2003263897A (ja) | 2003-09-19 |
| JP4068863B2 JP4068863B2 (ja) | 2008-03-26 |
Family
ID=27784910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002062915A Expired - Fee Related JP4068863B2 (ja) | 2002-03-08 | 2002-03-08 | 不揮発性多値半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6747894B2 (ja) |
| JP (1) | JP4068863B2 (ja) |
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Also Published As
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|---|---|
| US6747894B2 (en) | 2004-06-08 |
| US20030169621A1 (en) | 2003-09-11 |
| JP4068863B2 (ja) | 2008-03-26 |
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Legal Events
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|
| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |