KR20070014470A - 멀티-비트 데이터 및 싱글-비트 데이터를 저장하는 플래시메모리 장치 - Google Patents

멀티-비트 데이터 및 싱글-비트 데이터를 저장하는 플래시메모리 장치 Download PDF

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Abstract

여기에 제공되는 플래시 메모리 장치는 복수의 메모리 블록들을 갖는 메모리 셀 어레이와; 상기 메모리 블록들 각각이 멀티-비트 메모리 블록인 지의 여부를 나타내는 멀티-비트/싱글-비트 정보를 저장하며, 상기 저장된 멀티-비트/싱글-비트 정보에 따라 입력된 블록 어드레스의 메모리 블록이 멀티-비트 메모리 블록인 지의 여부를 판별하고 판별 결과로서 플래그 신호를 출력하는 판별 회로와; 상기 블록 어드레스에 대응하는 메모리 블록의 멀티-비트 및 싱글-비트 읽기/프로그램 동작들을 선택적으로 수행하는 읽기/쓰기 회로와; 상기 플래그 신호가 멀티-비트 메모리 블록의 선택을 나타내는 지의 여부에 따라, 멀티-비트 및 싱글-비트 읽기/프로그램 동작들 중 어느 하나를 수행하도록 상기 읽기/쓰기 회로를 제어하는 제어 로직과; 그리고 상기 플래그 신호에 의해서 선택적으로 동작하는 멀티-비트 에러 검사 정정 유니트 및 싱글-비트 에러 검사 정정 유니트를 가지며, 상기 읽기/쓰기 회로로 제공되는 데이터의 에러를 검사 및 정정하는 에러 검사 정정 회로를 포함한다.

Description

멀티-비트 데이터 및 싱글-비트 데이터를 저장하는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF MULTI-BIT DATA AND SINGLE-BIT DATA}
도 1은 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 보여주는 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 도 1에 도시된 판별 회로를 보여주는 블록도이다.
도 4는 본 발명의 제 2 실시예에 따른 도 1에 도시된 판별 회로를 보여주는 블록도이다.
도 5는 도 4에 도시된 레지스터의 일부를 보여주는 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 장치 110 : 메모리 셀 어레이
120 : 판별 회로 130 : 제어 로직
140 : 읽기/쓰기 회로 150 : ECC 회로
본 발명은 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 NAND형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.
잘 알려진 바와 같이, 내구성 저하 없이 데이터-보유 특성(data-retention characteristic) 및 쓰기/소거 사이클 수(the number of write/erase cycles)가 플로팅 게이트 구조를 갖는 불 휘발성 메모리 장치의 신뢰성과 가장 밀접하게 관련되어 있다. 저장된 전하(전자들)은 다양한 결함 메카니즘(failure mechanisms)을 통해 플로팅 게이트로부터 빠져 나가며, 그 결과 문턱 전압이 낮아진다. 이에 반해서, 제어 게이트가 특정 전압으로 유지된 상태에서 플로팅 게이트가 서서히 전자들을 얻을 때 전하 획득의 상반된 영향이 생기며, 그 결과 문턱 전압이 증가된다. 소거/프로그램 사이클들의 반복은 셀 트랜지스터의 산화막이 스트레스를 받게하며, 셀 트랜지스터의 터널 산화막 파괴와 같은 페일을 야기한다. 플래시 메모리 장치에 있어서, 쓰기/소거 내구성은 쓰기 및 소거 동작들 동안 터널 산화막에 전하가 트랩되기 때문에 주로 문제가 되고 있다. 전하 트랩은 메모리 장치의 문턱 전압 윈도우 또는 다음 사이클들의 쓰기/소거 시간에 영향을 줄 수 있다.
플래시 메모리 장치는 메모리 셀의 문턱 전압을 제어함으로써 싱글-비트 데이터 또는 멀티-비트 데이터를 저장할 수 있다. 예를 들면, 싱글-비트 데이터는 데이터 '1' 및 데이터 '0'에 각각 대응하는 2개의 문턱 전압 분포들에 의해서 표현되는 반면에, 멀티-비트 데이터로서 2-비트 데이터는 데이터 '11', 데이터 '10', 데이터 '00', 그리고 데이터 '01'에 각각 대응하는 4개의 문턱 전압 분포들에 의해서 표현된다. 일반적으로, 4개의 문턱 전압 분포들이 요구되는 멀티-비트 플래시 메모리 장치의 신뢰성은 2개의 문턱 전압 분포들이 요구되는 싱글-비트 플래시 메모리 장치의 신뢰성보다 떨어진다. 특히, 플래시 메모리 장치의 신뢰성을 좌우하는 앞서 언급된 특성들은 멀티-비트 플래시 메모리 장치의 가장 큰 문제점이 되고 있다. 이러한 이유 때문에, 멀티-비트 플래시 메모리 장치는 단순한 데이터 저장 장치로서 사용되고 있다. 이에 반해서, 주요 데이터는 신뢰성 특성으로 인하여 싱글-비트 플래시 메모리 장치 내에 또는 다른 메모리 내에 저장된다. 따라서, 앞서 언급된 저장 체계는 시스템을 구성하는 데 드는 비용의 증가를 초래한다.
본 발명의 목적은 싱글-비트 데이터와 멀티-비트 데이터를 저장할 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 플래시 메모리 장치는 복수의 메모리 블록들을 갖는 메모리 셀 어레이와; 상기 메모리 블록들 각각이 멀티-비트 메모리 블록인 지의 여부를 나타내는 멀티-비트/싱글-비트 정보를 저장하며, 상기 저장된 멀티-비트/싱글-비트 정보에 따라 입력된 블록 어드레스의 메모리 블록이 멀티-비트 메모리 블록인 지의 여부를 판별하고 판별 결과로서 플래그 신호를 출력하는 판별 회로와; 상기 블록 어드레스에 대응하는 메모리 블록의 멀티-비트 및 싱글-비트 읽기/프로그램 동작들을 선택적으로 수행하는 읽기/쓰기 회로와; 상기 플래그 신호가 멀티-비트 메모리 블록의 선택을 나타내는 지의 여부에 따라, 멀티-비트 및 싱글-비트 읽기/프로그램 동작들 중 어느 하나를 수행하도록 상기 읽기/쓰기 회로를 제어하는 제어 로직과; 그리고 상기 플래그 신호에 의해서 선택적으로 동작하는 멀티-비트 에러 검사 정정 유니트 및 싱글-비트 에러 검사 정정 유니트를 가지며, 상기 읽기/쓰기 회로로 제공되는 데이터의 에러를 검사 및 정정하는 에러 검사 정정 회로를 포함한다.
이 실시예에 있어서, 상기 메모리 셀 어레이는 멀티-비트 저장 영역 및 싱글-비트 저장 영역으로 구분된다.
이 실시예에 있어서, 상기 판별 회로는 상기 멀티-비트 저장 영역의 메모리 블록들 중 첫 번째 메모리 블록의 블록 어드레스를 저장하는 제 1 블록 어드레스 저장부와; 상기 멀티-비트 저장 영역의 메모리 블록들 중 마지막 메모리 블록의 블록 어드레스를 저장하는 제 2 블록 어드레스 저장부와; 그리고 상기 블록 어드레스 가 상기 멀티-비트 저장 영역에 속하는 지의 여부를 검출하고 검출 결과로서 상기 플래그 신호를 출력하는 검출기를 포함한다.
이 실시예에 있어서, 상기 첫 번째 및 마지막 메모리 블록들의 블록 어드레스들은 상기 제 1 및 제 2 블록 어드레스 저장부들에 각각 저장되도록 파워-업시 외부에서 제공된다.
이 실시예에 있어서, 상기 판별 회로는 레지스터 어드레스를 디코딩하여 상기 메모리 블록들에 각각 대응하는 선택 라인들 중 하나를 활성화시키는 디코더와; 상기 선택 라인들에 각각 대응하는 레지스터 영역들을 가지며, 대응하는 선택 라인이 활성화될 때 상기 멀티-비트/싱글-비트 정보를 저장하는 레지스터와; 그리고 상기 블록 어드레스에 응답하여 상기 레지스터 영역들 중 하나를 선택하고, 선택된 레지스터 영역의 멀티-비트/싱글-비트 정보를 상기 플래그 신호로서 출력하는 선택기를 포함한다.
이 실시예에 있어서, 상기 메모리 블록들의 멀티-비트/싱글-비트 정보는 파워-업시 상기 디코더를 통해 상기 레지스터 영역들에 선택적으로 저장된다.
이 실시예에 있어서, 상기 레지스터 영역들은 파워-업시 상기 메모리 블록들이 싱글-비트 메모리 블록으로 지정되도록 초기화된다.
이 실시예에 있어서, 상기 멀티-비트 에러 검사 정정 유니트는 N-비트 에러(N은 2 또는 그 보다 큰 정수)를 정정하고, 상기 싱글-비트 에러 검사 정정 회로는 1-비트 에러를 정정한다.
이 실시예에 있어서, 플래시 메모리 장치는 상기 메모리 블록들에 의해서 공 유되도록 상기 메모리 셀 어레이에 배열되는 상태 비트 라인을 더 포함한다.
이 실시예에 있어서, 상기 블록 어드레스에 의해서 선택된 메모리 블록에 데이터가 프로그램되는 프로그램 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 상기 선택된 메모리 블록에 멀티-비트/싱글-비트 정보가 저장되도록 상기 플래그 신호에 응답하여 상기 읽기/쓰기 회로를 제어한다.
이 실시예에 있어서, 상태 읽기 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 선택된 메모리 블록의 멀티-비트/싱글-비트 정보가 읽혀지도록 상기 읽기/쓰기 회로를 제어하며, 상기 제어 로직은 상기 읽혀진 정보를 외부로 출력한다.
이 실시예에 있어서, 상기 제어 로직은 상기 읽기/쓰기 회로의 멀티-비트 프로그램 동작을 제어하기 위한 멀티-비트 프로그램 제어기와, 상기 읽기/쓰기 회로의 싱글-비트 프로그램 동작을 제어하기 위한 싱글-비트 프로그램 제어기를 구비한 프로그램 제어 유니트와; 그리고 상기 읽기/쓰기 회로의 멀티-비트 읽기 동작을 제어하기 위한 멀티-비트 읽기 제어기와, 상기 읽기/쓰기 회로의 싱글-비트 읽기 동작을 제어하기 위한 싱글-비트 읽기 제어기를 구비한 읽기 제어 유니트를 포함하며, 상기 멀티-비트 프로그램 제어기 및 상기 싱글-비트 프로그램 제어기는 상기 플래그 신호에 따라 선택적으로 동작하고, 상기 멀티-비트 읽기 제어기 및 상기 싱글-비트 읽기 제어기는 상기 플래그 신호에 따라 선택적으로 동작한다.
본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 복수의 메모리 블록들을 갖는 메모리 셀 어레이와; 상기 메모리 블록들에 의해서 공유되도록 상기 메모 리 셀 어레이에 배열되는 상태 비트 라인과; 상기 메모리 블록들 각각이 멀티-비트 메모리 블록인 지의 여부를 나타내는 멀티-비트/싱글-비트 정보를 저장하며, 상기 저장된 멀티-비트/싱글-비트 정보에 따라 입력된 블록 어드레스의 메모리 블록이 멀티-비트 메모리 블록인 지의 여부를 판별하고 판별 결과로서 플래그 신호를 출력하는 판별 회로와; 상기 블록 어드레스에 대응하는 메모리 블록의 멀티-비트 및 싱글-비트 읽기/프로그램 동작들을 선택적으로 수행하는 읽기/쓰기 회로와; 그리고 상기 플래그 신호가 멀티-비트 메모리 블록의 선택을 나타내는 지의 여부에 따라, 멀티-비트 및 싱글-비트 읽기/프로그램 동작들 중 어느 하나를 수행하도록 상기 읽기/쓰기 회로를 제어하는 제어 로직을 포함하며, 프로그램 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 상기 선택된 메모리 블록에 멀티-비트/싱글-비트 정보가 저장되도록 상기 플래그 신호에 응답하여 상기 읽기/쓰기 회로를 제어한다.
이 실시예에 있어서, 상태 읽기 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 선택된 메모리 블록의 멀티-비트/싱글-비트 정보가 읽혀지도록 상기 읽기/쓰기 회로를 제어하며, 상기 제어 로직은 상기 읽혀진 정보를 외부로 출력한다.
이 실시예에 있어서, 상기 메모리 셀 어레이는 멀티-비트 저장 영역 및 싱글-비트 저장 영역으로 구분된다.
이 실시예에 있어서, 상기 판별 회로는 상기 멀티-비트 저장 영역의 메모리 블록들 중 첫 번째 메모리 블록의 블록 어드레스를 저장하는 제 1 블록 어드레스 저장부와; 상기 멀티-비트 저장 영역의 메모리 블록들 중 마지막 메모리 블록의 블 록 어드레스를 저장하는 제 2 블록 어드레스 저장부와; 그리고 상기 블록 어드레스가 상기 멀티-비트 저장 영역에 속하는 지의 여부를 검출하고 검출 결과로서 상기 플래그 신호를 출력하는 검출기를 포함한다.
이 실시예에 있어서, 상기 첫 번째 및 마지막 메모리 블록들의 블록 어드레스들은 상기 제 1 및 제 2 블록 어드레스 저장부들에 각각 저장되도록 파워-업시 외부에서 제공된다.
이 실시예에 있어서, 상기 판별 회로는 레지스터 어드레스를 디코딩하여 상기 메모리 블록들에 각각 대응하는 선택 라인들 중 하나를 활성화시키는 디코더와; 상기 선택 라인들에 각각 대응하는 레지스터 영역들을 가지며, 대응하는 선택 라인이 활성화될 때 상기 멀티-비트/싱글-비트 정보를 저장하는 레지스터와; 그리고 상기 블록 어드레스에 응답하여 상기 레지스터 영역들 중 하나를 선택하고, 선택된 레지스터 영역의 멀티-비트/싱글-비트 정보를 상기 플래그 신호로서 출력하는 선택기를 포함한다.
이 실시예에 있어서, 상기 메모리 블록들의 멀티-비트/싱글-비트 정보는 파워-업시 상기 디코더를 통해 상기 레지스터 영역들에 선택적으로 저장된다.
이 실시예에 있어서, 상기 레지스터 영역들은 파워-업시 상기 메모리 블록들이 싱글-비트 메모리 블록으로 지정되도록 초기화된다.
이 실시예에 있어서, 플래시 메모리 장치는 상기 플래그 신호에 의해서 선택적으로 동작하는 멀티-비트 에러 검사 정정 유니트 및 싱글-비트 에러 검사 정정 유니트를 가지며, 상기 읽기/쓰기 회로로 제공되는 데이터의 에러를 검사 및 정정 하는 에러 검사 정정 회로를 더 포함한다.
이 실시예에 있어서, 상기 멀티-비트 에러 검사 정정 유니트는 N-비트 에러(N은 2 또는 그 보다 큰 정수)를 정정하고, 상기 싱글-비트 에러 검사 정정 회로는 1-비트 에러를 정정한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이(110)는 복수 개의 메모리 블록들(BLK0∼BLKi-1)로 구성된다. 본 발명에 따르면, 메모리 블록들(BLK0∼BLKi-1) 은 2개의 그룹들로 나눠진다. 제 1 그룹의 메모리 블록들은 싱글-비트 데이터를 저장하는 데 사용되고, 제 2 그룹의 메모리 블록들은 멀티-비트 데이터를 저장하는 데 사용된다. 메모리 블록들(BLK0∼BLKi-1)은 서로 동일하게 구성되며, 임의의 메모리 블록(예를 들면, BLK0)이 도 2에 도시되어 있다.
도 2에 도시된 바와 같이, 메모리 블록(BLK0)은 비트 라인들(BL0∼BLn-1)에 각각 대응하는 복수 개의 셀 스트링들(또는 낸드 스트링이라 불림) (10)을 포함한다. 각 셀 스트링(10)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수의 메모리 셀들(MCm-1∼MC0)로 구성된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인(SSL)에 연결된 게이트를 가지며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 연결된 소오스 및 접지 선택 라인(GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터(SST)의 소오스 및 접지 선택 트랜지스터(GSL)의 드레인 사이에는 메모리 셀들(MCm-1∼MC0)이 직렬 연결되며, 메모리 셀들은 대응하는 워드 라인들(WL0∼WLm-1)에 각각 연결된다. 비트 라인들(BL0∼BLn-1)은 도 1에 도시된 메모리 블록들(BLK0∼BLKi-1)에 의해서 공유된다.
다시 도 1을 참조하면, 본 발명의 플래시 메모리 장치(100)는 판별 회로(120), 제어 로직(130), 읽기/쓰기 회로(140), 그리고 에러 검사 정정 회로(error checking and correction circuit, 이하 'ECC 회로'라 칭함)(150)를 더 포함한다.
판별 회로(120)는 메모리 셀 어레이(110)의 멀티-비트 데이터 저장 영역 및 싱글-비트 데이터 저장 영역을 나타내는 정보를 저장하도록 구성된다. 예를 들면, 판별 회로(120)는 멀티-비트 데이터 저장 영역의 메모리 블록들 중 첫번째 그리고 마지막 메모리 블록들을 선택하기 위한 블록 어드레스들을 저장한다. 또는, 판별 회로(120)는 메모리 셀 어레이(110)의 각 메모리 블록과 관련된 멀티-비트/싱글-비트 정보(이하, 'MLC/SLC 정보'라 칭함)를 저장한다. 이는 이후 상세히 설명될 것이다. 판별 회로(120)는 블록 어드레스(BA)에 의해서 선택될 메모리 블록이 멀티-비트 메모리 블록에 속하는 지 또는 싱글-비트 메모리 블록에 속하는 지의 여부를 판별한다. 판별 회로(120)는 판별 결과에 따라 플래그 신호(F_MLC/SLC)를 발생하며, 플래그 신호(F_MLC/SLC)는 선택될 메모리 블록이 멀티-비트 메모리 블록에 속하는 지의 여부를 나타낸다.
제어 로직(130)은 판별 회로(120)로부터 제공되는 플래그 신호(F_MLC/SLC) 및 명령 신호(CMD)에 응답하여 읽기/쓰기 회로(140)를 제어한다. 제어 로직(130)은 프로그램 제어 유니트(132)와 읽기 제어 유니트(134)를 포함한다. 프로그램 제어 유니트(132)는 명령 신호(CMD)가 프로그램 동작을 나타낼 때 메모리 장치(100)의 프로그램 동작을 제어하도록 구성되며, 멀티-비트 프로그램 제어기(132a)와 싱글-비트 프로그램 제어기(132b)를 포함한다. 플래그 신호(F_MLC/SLC)가 멀티-비트 메모리 블록의 선택을 나타낼 때, 멀티-비트 프로그램 제어기(132a)는 플래그 신호(F_MLC/SLC) 및 명령 신호(CMD)에 응답하여 멀티-비트 프로그램 동작을 제어하도록 구성된다. 플래그 신호(F_MLC/SLC)가 싱글-비트 메모리 블록의 선택을 나타낼 때, 싱글-비트 프로그램 제어기(132b)는 플래그 신호(F_MLC/SLC) 및 명령 신호(CMD)에 응답하여 싱글-비트 프로그램 동작을 제어하도록 구성된다. 읽기 제어 유니트(134)는 명령 신호(CMD)가 읽기 동작을 나타낼 때 메모리 장치(100)의 읽기 동작을 제어하도록 구성되며, 멀티-비트 읽기 제어기(134a)와 싱글-비트 읽기 제어기(134b)를 포함한다. 플래그 신호(F_MLC/SLC)가 싱글-비트 메모리 블록의 선택을 나타낼 때, 멀티-비트 읽기 제어기(134a)는 플래그 신호(F_MLC/SLC) 및 명령 신호(CMD)에 응답하여 멀티-비트 읽기 동작을 제어하도록 구성된다. 플래그 신호(F_MLC/SLC)가 싱글-비트 메모리 블록의 선택을 나타낼 때, 싱글-비트 읽기 제어기(132b)는 플래그 신호(F_MLC/SLC) 및 명령 신호(CMD)에 응답하여 싱글-비트 읽기 동작을 제어하도록 구성된다.
계속해서 도 1을 참조하면, 읽기/쓰기 회로(140)는 제어 로직(130)에 의해서 제어되며, 메모리 블록들(BLK0∼BLKi-1) 중 하나를 선택한다. 읽기/쓰기 회로(140)는 선택된 메모리 블록의 페이지/행을 선택하고, 선택된 행의 메모리 셀들로부터/에 데이터를 읽는다/저장한다. 읽기/쓰기 회로(140)는 멀티-비트 데이터 뿐만 아니라 싱글-비트 데이터를 읽거나 저장할 수 있도록 구성된다. 예를 들면, 멀티-비트 데이터를 프로그램하는 경우, 읽기/쓰기 회로(140)는 제어 로직(130)의 멀티-비트 프로그램 제어기(132a)에 의해서 제어된다. 싱글-비트 데이터를 프로그램하는 경우, 읽기/쓰기 회로(140)는 제어 로직(130)의 싱글-비트 프로그램 제어기(132b)에 의해서 제어된다. 멀티-비트 데이터를 읽고자 하는 경우, 읽기/쓰기 회로(140)는 제어 로직(130)의 멀티-비트 읽기 제어기(134a)에 의해서 제어된다. 싱글-비트 데이터를 읽고자 하는 경우, 읽기/쓰기 회로(140)는 제어 로직(130)의 싱글-비트 읽 기 제어기(132b)에 의해서 제어된다.
비록 도면에는 도시되지 않았지만, 읽기/쓰기 회로(140)는 행 선택 회로, 열 선택 회로, 페이지 버퍼 회로, 등을 포함한다. 특히, 읽기/쓰기 회로(140) 내의 페이지 버퍼 회로는 멀티-비트 메모리 블록의 읽기/쓰기 동작을 수행할 뿐만 아니라 싱글-비트 메모리 블록의 읽기/쓰기 동작을 수행하도록 구성될 것이다. 이러한 기능을 갖는 예시적인 페이지 버퍼 회로가 대한민국특허등록번호 제10-172406호에 "다수상태의 불휘발성 반도체 메모리 장치"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다. 하지만, 본 발명의 페이지 버퍼 회로가 앞서의 특허에 국한되지 않음은 자명하다. 예를 들면, 멀티-비트 데이터용 페이지 버퍼 회로와 싱글-비트 데이터용 페이지 버퍼 회로가 개별적으로 구비될 수 있음은 자명하다.
ECC 회로(150)는 프로그램 동작시 읽기/쓰기 회로(140)로 전송되는 데이터로부터 에러정정코 데이터(error correcting code data)(이하, 'ECC 데이터'라 칭함)를 생성하고, 생성된 ECC 데이터를 읽기/쓰기 회로(140)로 전달한다. ECC 회로(150)는 읽기 동작시 읽기/쓰기 회로(140)로부터 전송되는 데이터에 에러가 있는 지의 여부를 검출한다. ECC 회로(150)는 판별 회로(120)로부터의 플래그 신호(F_MLC/SLC)를 입력받고, 멀티-비트 ECC 유니트(150a)와 싱글-비트 ECC 유니트(150b)를 포함한다. 멀티-비트 ECC 유니트(150a)는 플래그 신호(F_MLC/SLC)가 멀티-비트 메모리 블록의 선택을 나타낼 때 동작하고, 싱글-비트 ECC 유니트(150b)는 플래그 신호(F_MLC/SLC)가 싱글-비트 메모리 블록의 선택을 나타낼 때 동작한다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 플래시 메모리 장치 (100)는 메모리 블록들 중 일부를 멀티-비트 저장 영역으로서 나머지를 싱글-비트 저장 영역으로서 사용하도록 구성된다. 따라서, 멀티-비트 데이터를 저장하기 위한 메모리와 싱글-비트 데이터를 저장하기 위한 메모리를 개별적으로 사용할 때 초래되는 시스템 비용의 증가를 줄일 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 도 1에 도시된 판별 회로를 보여주는 블록도이다.
도 3을 참조하면, 판별 회로(120)는 물리적으로/논리적으로 연속적인 메모리 블록들을 멀티-비트 저장 영역으로 설정하기 위한 것으로, 제 1 블록 어드레스 저장부(122), 제 2 블록 어드레스 저장부(124), 그리고 검출기(126)를 포함한다. 제 1 블록 어드레스 저장부(122)는 멀티-비트 저장 영역에 속하는 메모리 블록들 중 첫 번째 메모리 블록을 선택하기 위한 블록 어드레스를 저장하며, 제 2 블록 어드레스 저장부(124)는 멀티-비트 저장 영역에 속하는 메모리 블록들 중 마지막 메모리 블록을 선택하기 위한 블록 어드레스를 저장한다. 검출기(126)는 읽기/쓰기 동작시 입력된 블록 어드레스(BA)가 제 1 블록 어드레스 저장부(122) 및 제 2 블록 어드레스 저장부(124)에 저장된 블록 어드레스들에 의해서 정의되는 멀티-비트 저장 영역에 속하는 지의 여부를 검출하고, 검출 결과에 따라 플래그 신호(F_MLC/SLC)를 발생한다. 예를 들면, 읽기/쓰기 동작시 입력된 블록 어드레스(BA)가 멀티-비트 저장 영역에 속할 때, 검출기(126)는 멀티-비트 저장 영역이 선택되었음을 나타내도록 플래그 신호(F_MLC/SLC)를 발생한다. 읽기/쓰기 동작시 입력된 블록 어드레스(BA)가 멀티-비트 저장 영역에 속하지 않을 때, 검출기(126)는 싱글- 비트 저장 영역이 선택되었음을 나타내도록 플래그 신호(F_MLC/SLC)를 발생한다.
여기서, 제 1 블록 어드레스 저장부(122)와 제 2 블록 어드레스 저장부(124)는 저장된 정보가 파워-오프시 조차 유지되도록 구성될 것이다. 또는, 제 1 블록 어드레스 저장부(122)와 제 2 블록 어드레스 저장부(124)에는 사용자에 의해서 어드레스 정보가 저장될 수도 있다. 제 1 블록 어드레스 저장부(122) 및 제 2 블록 어드레스 저장부(124)에 저장된 블록 어드레스들에 의해서 싱글-비트 저장 영역이 정의될 수 있다.
이하, 본 발명에 따른 플래시 메모리 장치의 동작이 도 1 및 도 3에 의거하여 상세히 설명될 것이다.
프로그램 동작이 시작되면, 플래시 메모리 장치(100)에는 명령 및 어드레스가 입력된다. 입력된 어드레스는 블록 어드레스, 페이지 어드레스, 그리고 열 어드레스를 포함한다. 일단 어드레스가 입력되면, 판별 회로(120)는 블록 어드레스(BA)가 제 1 및 제 2 블록 어드레스 저장부들(122, 124)에 저장된 블록 어드레스들에 의해서 설정된 저장 영역에 속하는 지의 여부를 판별한다. 여기서, 제 1 및 제 2 블록 어드레스 저장부들(122, 124)에 저장된 블록 어드레스들에 의해서 설정된 저장 영역은 멀티-비트 저장 영역 및 싱글-비트 저장 영역 중 어느 하나이다. 편의상, 멀티-비트 저장 영역이 제 1 및 제 2 블록 어드레스 저장부들(122, 124)에 저장된 블록 어드레스들에 의해서 설정된다고 가정하자. 하지만, 싱글-비트 저장 영역이 제 1 및 제 2 블록 어드레스 저장부들(122, 124)에 저장된 블록 어드레스들에 의해서 설정될 수 있음은 자명하다.
만약 입력된 블록 어드레스(BA)가 멀티-비트 저장 영역에 속하면, 검출기(126)는 멀티-비트 저장 영역이 선택되었음(또는 멀티-비트 메모리 블록의 선택)을 알리는 플래그 신호(F_MLC/SLC)를 발생한다. 멀티-비트 저장 영역이 선택되었음을 알리는 플래그 신호(F_MLC/SLC)가 생성됨에 따라, 제어 로직(130)의 멀티-비트 프로그램 제어기(132a)는 플래그 신호(F_MLC/SLC)에 응답하여 플래시 메모리 장치(100)의 멀티-비트 프로그램 동작을 제어한다. 이와 동시에, 멀티-비트 ECC 유니트(150a)는 입력되는 데이터에 의거하여 n-비트 에러(n은 2 또는 그 보다 큰 정수)의 정정을 위한 ECC 데이터를 생성하도록 플래그 신호(F_MLC/SLC)에 응답하여 동작한다. 이후, 프로그램 데이터는 제어 로직(130)의 멀티-비트 프로그램 제어기(132a)의 제어하에 멀티-비트 ECC 유니트(150a)를 통해 읽기/쓰기 회로(150)로 로드된다. 로드된 프로그램 데이터는 제어 로직(130)의 멀티-비트 프로그램 제어기(132a)의 제어하에 블록 어드레스(BA)에 대응하는 메모리 블록에 저장될 것이다. 이에 반해서, 입력된 블록 어드레스(BA)가 멀티-비트 저장 영역에 속하지 않으면, 프로그램 동작은 제어 로직(130)의 싱글-비트 프로그램 제어기(132b)의 제어하에 수행될 것이다. 이때, 싱글-비트 ECC 유니트를 통해 1-비트 에러의 정정을 위한 ECC 데이터가 생성될 것이다. 이후, 프로그램 데이터는 제어 로직(130)의 싱글-비트 프로그램 제어기(132b)의 제어하에 싱글-비트 ECC 유니트(150b)를 통해 읽기/쓰기 회로(150)로 로드된다. 로드된 프로그램 데이터는 제어 로직(130)의 싱글-비트 프로그램 제어기(132b)의 제어하에 블록 어드레스(BA)에 대응하는 메모리 블록에 저장될 것이다.
읽기 동작시 선택될 메모리 블록이 멀티-비트 저장 영역에 속하는 지의 여부가 앞서 설명된 것과 동일한 방식으로 판별되고, 읽기 동작은 판별 결과에 따라 제어 로직(130)의 멀티-비트 읽기 제어기(134a) 또는 싱글-비트 읽기 제어기(134b)의 제어하에 수행될 것이다.
도 4는 본 발명의 제 2 실시예에 따른 도 1에 도시된 판별 회로를 보여주는 블록도이고, 도 5는 도 4에 도시된 레지스터의 일부를 보여주는 회로도이다.
도 4를 참조하면, 판별 회로(120)는 디코더(121), 레지스터(123), 그리고 선택기(125)를 포함한다. 디코더(121)는 파워-업시 외부로부터 입력된 레지스터 어레드레스(A_REG)를 디코딩하고, 선택 라인들 중 하나를 활성화시킨다. 선택 라인들의 수는 메모리 셀 어레이(110)의 메모리 블록들(BLK0∼BLKi-1)의 수와 일치한다. 레지스터(123)는 디코더(121)의 출력에 응답하여 동작하며, 메모리 셀 어레이(110)의 메모리 블록들(BLK0∼BLKi-1)에 각각 대응하는 저장 영역 정보(즉, 메모리 블록이 멀티-비트 데이터 영역에 속하는 지의 여부를 나타내는 MLC/SLC 정보)를 저장하는 데 사용된다. 레지스터(123)는 메모리 블록들(BLK0∼BLKi-1)에 각각 대응하는 레지스터 영역들을 포함하며, 레지스터 영역들은 대응하는 디코딩 신호들을 입력받도록 선택 라인들에 각각 연결되어 있다. 선택 라인들 중 어느 하나가 활성화될 때, 활성화된 선택 라인의 레지스터 영역에는 MLC/SLC 정보가 쓰여진다.
각 레지스터 영역은, 도 5에 도시된 바와 같이, 인버터들(INV1, INV2)로 구성된 래치(LAT), PMOS 트랜지스터(M1), NMOS 트랜지스터(M2), 그리고 AND 게이트(G1)로 구성될 수 있다. PMOS 트랜지스터(M1)는 래치(LAT)를 초기화하는 데 사용되 며, 파워-업시 로우로 활성화되는 제어 신호(POR)에 의해서 제어된다. 래치(LAT)의 초기화 값 (로직 로우 레벨)은 메모리 블록이 싱글-비트 메모리 블록에 속함을 나타낸다. AND 게이트(G1)는 선택 라인의 디코딩 신호 및 래치 신호(LAT)에 응답하여 NMOS 트랜지스터(M2)를 제어한다. 이러한 구성에 따르면, 파워-업시, 레지스터(123)의 각 영역에는 선택적으로 외부 호스트에 의해서 MLC/SLC 정보가 쓰여진다. 이는 메모리 셀 어레이(110)의 멀티-비트 및 싱글-비트 저장 영역들이 파워-업시 외부 호스트에 의해서 자동 설정됨을 의미한다.
다시 도 4를 참조하면, 선택기(125)는 블록 어드레스(BA)를 디코딩하여 레지스터 영역들 중 하나를 선택하고, 선택된 레지스터 영역의 MLC/SLC 정보를 플래그 신호(F_MLC/SLC)로서 출력한다.
이하, 본 발명에 따른 플래시 메모리 장치의 동작이 도 1, 도 4, 그리고 도 5에 의거하여 상세히 설명될 것이다.
파워-업시, 레지스터(123)는 모든 메모리 블록들(BLK0∼BLKi-1)이 싱글-비트 메모리 블록으로 설정되도록 초기화된다. 레지스터(123)의 초기화 후에, 판별 회로(120)의 레지스터(121)에는 외부로부터 제공되는 MLC/SLC 정보가 저장된다. 예를 들면, 외부 호스트는 플래시 메모리 장치(100)에 레지스터 프로그램 명령 및 레지스터 어드레스(A_REG)를 제공되며, 디코더(121)는 레지스터 어드레스(A_REG)에 대응하는 레지스터 영역의 선택 라인을 활성화시킨다. 이는 래치 신호(LAT)가 발생할 때 멀티-비트 저장 영역을 나타내는 MLC/SLC 정보가 활성화된 선택 라인의 레지스터 영역에 저장되게 한다. 이러한 과정들은 레지스터 영역들이 모두 설정될 때까지 반복될 것이다. 레지스터(121)가 MLC/SLC 정보로 설정된 후, 정상적인 동작이 수행될 것이다.
일단 프로그램 동작이 시작되면, 플래시 메모리 장치(100)에는 명령 및 어드레스가 입력된다. 일단 어드레스가 입력되면, 판별 회로(120)는 블록 어드레스(BA)에 응답하여 플래그 신호(F_MLC/SLC)를 발생한다. 즉, 선택기(125)는 블록 어드레스(BA)에 응답하여 레지스터 영역들 중 하나를 선택하고, 선택된 레지스터 영역의 MLC/SLC 정보를 플래그 신호(F_MLC/SLC)로서 출력한다. 멀티-비트 저장 영역이 선택되었음을 알리는 플래그 신호(F_MLC/SLC)가 생성되는 경우, 제어 로직(130)의 멀티-비트 프로그램 제어기(132a)는 플래그 신호(F_MLC/SLC)에 응답하여 플래시 메모리 장치(100)의 멀티-비트 프로그램 동작을 제어한다. 이와 동시에, 멀티-비트 ECC 유니트(150a)는 입력되는 데이터에 의거하여 n-비트 에러(n은 2 또는 그 보다 큰 정수)의 정정을 위한 ECC 데이터를 생성하도록 플래그 신호(F_MLC/SLC)에 응답하여 동작한다. 이후, 프로그램 데이터는 제어 로직(130)의 멀티-비트 프로그램 제어기(132a)의 제어하에 멀티-비트 ECC 유니트(150a)를 통해 읽기/쓰기 회로(150)로 로드된다. 로드된 프로그램 데이터는 제어 로직(130)의 멀티-비트 프로그램 제어기(132a)의 제어하에 블록 어드레스(BA)에 대응하는 메모리 블록에 저장될 것이다. 이에 반해서, 입력된 블록 어드레스(BA)가 멀티-비트 저장 영역에 속하지 않으면, 프로그램 동작은 제어 로직(130)의 싱글-비트 프로그램 제어기(132b)의 제어하에 수행될 것이다. 이때, 싱글-비트 ECC 유니트를 통해 1-비트 에러의 정정을 위한 ECC 데이터가 생성될 것이다. 이후, 프로그램 데이터는 제어 로직(130)의 싱글-비 트 프로그램 제어기(132b)의 제어하에 싱글-비트 ECC 유니트(150b)를 통해 읽기/쓰기 회로(150)로 로드된다. 로드된 프로그램 데이터는 제어 로직(130)의 싱글-비트 프로그램 제어기(132b)의 제어하에 블록 어드레스(BA)에 대응하는 메모리 블록에 저장될 것이다.
읽기 동작시 선택될 메모리 블록이 멀티-비트 저장 영역에 속하는 지의 여부가 앞서 설명된 것과 동일한 방식으로 판별되고, 읽기 동작은 판별 결과에 따라 제어 로직(130)의 멀티-비트 읽기 제어기(134a) 또는 싱글-비트 읽기 제어기(134b)의 제어하에 수행될 것이다.
도 6은 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 6에 도시된 플래시 메모리 장치(100')는 상태 정보를 저장하기 위한 스트링과 연결되는 상태 비트 라인(SBL)이 히든 비트 라인(hidden bit line)으로서 추가되었다는 점을 제외하면 도 1에 도시된 것과 동일하다. 도 1에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 도 6에는 하나의 메모리 블록만이 도시되어 있지만, 나머지 메모리 블록들 역시 상태 비트 라인(SBL)을 공유함은 자명하다. 메모리 블록들 각각은 메인 데이터가 저장되는 영역, 스페어 데이터가 저장되는 영역, 그리고 MLC/SLC 정보와 같은 상태 데이터가 저장되는 영역로 구성된다.
상태 비트 라인(SBL)과 연결되는 스트링은 비트 라인들(BL0∼BLn-1)에 각각 연결된 것과 동일하게 구성된다. 상태 비트 라인(SBL)은 읽기/쓰기 회로(140)의 페 이지 버퍼(PB)에 연결된다. 페이지 버퍼(PB)는 멀티-비트 데이터 뿐만 아니라 싱글-비트 데이터의 프로그램/읽기 동작을 수행하도록 구성된다. 페이지 버퍼(PB)는 프로그램/읽기 동작시 제어 로직(130)에 의해서 제어된다. 좀 더 구체적으로 설명하면, 프로그램 동작시, 페이지 버퍼(PB)에는 선택된 메모리 블록이 멀티-비트 저장 영역에 속하는 지 또는 싱글-비트 저장 영역에 속하는 지의 여부를 나타내는 상태 정보가 제어 로직(130)에 의해서 직접 로드된다. 선택된 페이지/메모리 블록이 멀티-비트 저장 영역에 속하는 지의 여부는 앞서 설명된 판별 회로(120)로부터의 플래그 신호(F_MLC/SLC)에 의해서 판별된다. 상태 비트 라인(SBL)의 스트링에 저장된 상태 정보를 읽기 위한 동작 모드시, 제어 로직(130)의 제어하에 페이지 버퍼(PB)에 의해서 읽혀지고, 읽혀진 상태 정보는 상태 레지스터(136)에 저장된다. 상태 레지스터(136)에 저장된 정보는 잘 알려진 상태 읽기 동작에 의해서 외부 호스트로 출력될 것이다.
이러한 구조는 외부 호스트가 멀티-비트 저장 영역 및 싱글-비트 저장 영역을 지정하기 위한 정보를 잃어버린 경우 잃어버린 정보를 복구하기 위해서 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 메모리 블록들 중 일부를 멀티-비트 저장 영역으로 나머지를 싱글-비트 저장 영역으로 설정함으로써, 멀티-비트 데이터를 저장하기 위한 메모리와 싱글-비트 데이터를 저장하기 위한 메모리를 개별적으로 사용할 때 초래되는 시스템 비용의 증가를 줄일 수 있다. 또한, 상태 비트 라인을 추가함으로써 외부 호스트가 멀티-비트 저장 영역 및 싱글-비트 저장 영역을 지정하기 위한 정보를 잃어버린 경우 잃어버린 정보를 복구하는 것이 가능하다.

Claims (22)

  1. 복수의 메모리 블록들을 갖는 메모리 셀 어레이와;
    상기 메모리 블록들 각각이 멀티-비트 메모리 블록인 지의 여부를 나타내는 멀티-비트/싱글-비트 정보를 저장하며, 상기 저장된 멀티-비트/싱글-비트 정보에 따라 입력된 블록 어드레스의 메모리 블록이 멀티-비트 메모리 블록인 지의 여부를 판별하고 판별 결과로서 플래그 신호를 출력하는 판별 회로와;
    상기 블록 어드레스에 대응하는 메모리 블록의 멀티-비트 및 싱글-비트 읽기/프로그램 동작들을 선택적으로 수행하는 읽기/쓰기 회로와;
    상기 플래그 신호가 멀티-비트 메모리 블록의 선택을 나타내는 지의 여부에 따라, 멀티-비트 및 싱글-비트 읽기/프로그램 동작들 중 어느 하나를 수행하도록 상기 읽기/쓰기 회로를 제어하는 제어 로직과; 그리고
    상기 플래그 신호에 의해서 선택적으로 동작하는 멀티-비트 에러 검사 정정 유니트 및 싱글-비트 에러 검사 정정 유니트를 가지며, 상기 읽기/쓰기 회로로 제공되는 데이터의 에러를 검사 및 정정하는 에러 검사 정정 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 멀티-비트 저장 영역 및 싱글-비트 저장 영역으로 구분되는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 판별 회로는
    상기 멀티-비트 저장 영역의 메모리 블록들 중 첫 번째 메모리 블록의 블록 어드레스를 저장하는 제 1 블록 어드레스 저장부와;
    상기 멀티-비트 저장 영역의 메모리 블록들 중 마지막 메모리 블록의 블록 어드레스를 저장하는 제 2 블록 어드레스 저장부와; 그리고
    상기 블록 어드레스가 상기 멀티-비트 저장 영역에 속하는 지의 여부를 검출하고 검출 결과로서 상기 플래그 신호를 출력하는 검출기를 포함하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 첫 번째 및 마지막 메모리 블록들의 블록 어드레스들은 상기 제 1 및 제 2 블록 어드레스 저장부들에 각각 저장되도록 파워-업시 외부에서 제공되는 플래시 메모리 장치.
  5. 제 2 항에 있어서,
    상기 판별 회로는
    레지스터 어드레스를 디코딩하여 상기 메모리 블록들에 각각 대응하는 선택 라인들 중 하나를 활성화시키는 디코더와;
    상기 선택 라인들에 각각 대응하는 레지스터 영역들을 가지며, 대응하는 선택 라인이 활성화될 때 상기 멀티-비트/싱글-비트 정보를 저장하는 레지스터와; 그리고
    상기 블록 어드레스에 응답하여 상기 레지스터 영역들 중 하나를 선택하고, 선택된 레지스터 영역의 멀티-비트/싱글-비트 정보를 상기 플래그 신호로서 출력하는 선택기를 포함하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 블록들의 멀티-비트/싱글-비트 정보는 파워-업시 상기 디코더를 통해 상기 레지스터 영역들에 선택적으로 저장되는 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 레지스터 영역들은 파워-업시 상기 메모리 블록들이 싱글-비트 메모리 블록으로 지정되도록 초기화되는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 멀티-비트 에러 검사 정정 유니트는 N-비트 에러(N은 2 또는 그 보다 큰 정수)를 정정하고, 상기 싱글-비트 에러 검사 정정 회로는 1-비트 에러를 정정하는 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 블록들에 의해서 공유되도록 상기 메모리 셀 어레이에 배열되는 상태 비트 라인을 더 포함하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 블록 어드레스에 의해서 선택된 메모리 블록에 데이터가 프로그램되는 프로그램 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 상기 선택된 메모리 블록에 멀티-비트/싱글-비트 정보가 저장되도록 상기 플래그 신호에 응답하여 상기 읽기/쓰기 회로를 제어하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상태 읽기 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 선택된 메모리 블록의 멀티-비트/싱글-비트 정보가 읽혀지도록 상기 읽기/쓰기 회로를 제어하며, 상기 제어 로직은 상기 읽혀진 정보를 외부로 출력하는 플래시 메모리 장치.
  12. 제 1 항에 있어서,
    상기 제어 로직은
    상기 읽기/쓰기 회로의 멀티-비트 프로그램 동작을 제어하기 위한 멀티-비트 프로그램 제어기와, 상기 읽기/쓰기 회로의 싱글-비트 프로그램 동작을 제어하기 위한 싱글-비트 프로그램 제어기를 구비한 프로그램 제어 유니트와; 그리고
    상기 읽기/쓰기 회로의 멀티-비트 읽기 동작을 제어하기 위한 멀티-비트 읽기 제어기와, 상기 읽기/쓰기 회로의 싱글-비트 읽기 동작을 제어하기 위한 싱글-비트 읽기 제어기를 구비한 읽기 제어 유니트를 포함하며,
    상기 멀티-비트 프로그램 제어기 및 상기 싱글-비트 프로그램 제어기는 상기 플래그 신호에 따라 선택적으로 동작하고, 상기 멀티-비트 읽기 제어기 및 상기 싱글-비트 읽기 제어기는 상기 플래그 신호에 따라 선택적으로 동작하는 플래시 메모리 장치.
  13. 복수의 메모리 블록들을 갖는 메모리 셀 어레이와;
    상기 메모리 블록들에 의해서 공유되도록 상기 메모리 셀 어레이에 배열되는 상태 비트 라인과;
    상기 메모리 블록들 각각이 멀티-비트 메모리 블록인 지의 여부를 나타내는 멀티-비트/싱글-비트 정보를 저장하며, 상기 저장된 멀티-비트/싱글-비트 정보에 따라 입력된 블록 어드레스의 메모리 블록이 멀티-비트 메모리 블록인 지의 여부를 판별하고 판별 결과로서 플래그 신호를 출력하는 판별 회로와;
    상기 블록 어드레스에 대응하는 메모리 블록의 멀티-비트 및 싱글-비트 읽기/프로그램 동작들을 선택적으로 수행하는 읽기/쓰기 회로와; 그리고
    상기 플래그 신호가 멀티-비트 메모리 블록의 선택을 나타내는 지의 여부에 따라, 멀티-비트 및 싱글-비트 읽기/프로그램 동작들 중 어느 하나를 수행하도록 상기 읽기/쓰기 회로를 제어하는 제어 로직을 포함하며,
    프로그램 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 상기 선택된 메모리 블록에 멀티-비트/싱글-비트 정보가 저장되도록 상기 플래그 신호에 응답하여 상기 읽기/쓰기 회로를 제어하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상태 읽기 동작시, 상기 제어 로직은 상기 상태 비트 라인을 통해 선택된 메모리 블록의 멀티-비트/싱글-비트 정보가 읽혀지도록 상기 읽기/쓰기 회로를 제어하며, 상기 제어 로직은 상기 읽혀진 정보를 외부로 출력하는 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 메모리 셀 어레이는 멀티-비트 저장 영역 및 싱글-비트 저장 영역으로 구분되는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 판별 회로는
    상기 멀티-비트 저장 영역의 메모리 블록들 중 첫 번째 메모리 블록의 블록 어드레스를 저장하는 제 1 블록 어드레스 저장부와;
    상기 멀티-비트 저장 영역의 메모리 블록들 중 마지막 메모리 블록의 블록 어드레스를 저장하는 제 2 블록 어드레스 저장부와; 그리고
    상기 블록 어드레스가 상기 멀티-비트 저장 영역에 속하는 지의 여부를 검출 하고 검출 결과로서 상기 플래그 신호를 출력하는 검출기를 포함하는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 첫 번째 및 마지막 메모리 블록들의 블록 어드레스들은 상기 제 1 및 제 2 블록 어드레스 저장부들에 각각 저장되도록 파워-업시 외부에서 제공되는 플래시 메모리 장치.
  18. 제 13 항에 있어서,
    상기 판별 회로는
    레지스터 어드레스를 디코딩하여 상기 메모리 블록들에 각각 대응하는 선택 라인들 중 하나를 활성화시키는 디코더와;
    상기 선택 라인들에 각각 대응하는 레지스터 영역들을 가지며, 대응하는 선택 라인이 활성화될 때 상기 멀티-비트/싱글-비트 정보를 저장하는 레지스터와; 그리고
    상기 블록 어드레스에 응답하여 상기 레지스터 영역들 중 하나를 선택하고, 선택된 레지스터 영역의 멀티-비트/싱글-비트 정보를 상기 플래그 신호로서 출력하는 선택기를 포함하는 플래시 메모리 장치.
  19. 제 18 항에있어서,
    상기 메모리 블록들의 멀티-비트/싱글-비트 정보는 파워-업시 상기 디코더를 통해 상기 레지스터 영역들에 선택적으로 저장되는 플래시 메모리 장치.
  20. 제 18 항에 있어서,
    상기 레지스터 영역들은 파워-업시 상기 메모리 블록들이 싱글-비트 메모리 블록으로 지정되도록 초기화되는 플래시 메모리 장치.
  21. 제 13 항에 있어서,
    상기 플래그 신호에 의해서 선택적으로 동작하는 멀티-비트 에러 검사 정정 유니트 및 싱글-비트 에러 검사 정정 유니트를 가지며, 상기 읽기/쓰기 회로로 제공되는 데이터의 에러를 검사 및 정정하는 에러 검사 정정 회로를 더 포함하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 멀티-비트 에러 검사 정정 유니트는 N-비트 에러(N은 2 또는 그 보다 큰 정수)를 정정하고, 상기 싱글-비트 에러 검사 정정 회로는 1-비트 에러를 정정하는 플래시 메모리 장치.
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