KR20100004771A - 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템 - Google Patents

공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템 Download PDF

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Abstract

본 발명은 공통 소스 라인 전압을 제어하는 플래시 메모리 장치 및 그것의 프로그램 검증 방법에 관한 것이다. 본 발명에 따른 플래시 메모리 장치는 비트 라인과 상기 공통 소스 라인 사이에 연결된 복수의 메모리 셀; 및 상기 비트 라인에 연결되며 상기 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 저장하는 데이터 입출력 회로를 포함한다. 여기에서, 상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터를 유지하고, 상기 프로그램될 데이터에 따라 상기 비트 라인의 전압 레벨을 제어한다. 본 발명에 의하면, 프로그램 동작 시에 공통 소스 라인의 전압 레벨의 상승으로 인해 문턱 전압 분포가 넓어지는 것을 줄일 수 있다.

Description

공통 소스 라인 전압을 제어하는 플래시 메모리 장치, 그것의 프로그램 검증 방법, 그리고 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE CONTROLLING COMMON SOURCE LINE VOLTAGE, PROGRAM VERIFY METHOD THEREOF, AND MEMORY SYSTEM INCLUDING THAT}
본 발명은 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 공통 소스 라인 전압을 제어하는 플래시 메모리 장치 및 그것의 프로그램 검증 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성된다. 각각의 메모리 블록 은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. 각각의 메모리 셀은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
플래시 메모리는 셀 스트링 구조(cell string structure)로 되어 있다. 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL31)에 연결되는 메모리 셀, 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL)에 연결된다.
한편, 플래시 메모리는 하나의 메모리 셀에 하나의 비트 데이터를 저장할 수도 있고, 두 비트 이상의 데이터를 저장할 수 있다. 일반적으로, 하나의 비트 데이터를 저장하는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell)이라 하고, 두 비트 이상의 데이터를 저장하는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell)이라 한다. 싱글 레벨 셀은 문턱 전압에 따라 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 레벨 셀은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태를 갖는다.
멀티 레벨 셀을 갖는 플래시 메모리는 각 상태의 문턱 전압 분포의 폭을 좁혀서, 각 상태들 간의 마진을 확보하는 것이 중요하다. 각 상태의 문턱 전압 분포의 폭이 넓어지는 요인 중에 한가지는, 프로그램 검증 동작과 읽기 동작 시에 공통 소스 라인 전압이 달라지는 것에 기인한다. 프로그램 검증 동작과 읽기 동작 시에, 동일 상태의 메모리 셀들에 대해 읽기 동작을 수행하면 메모리 셀들을 통해 흐르는 전류량이 다를 수 있다.
이 경우에 공통 소스 라인에 존재하는 기생 저항 등으로 인해 공통 소스 라인의 전압이 달라질 수 있다. 프로그램 검증 동작과 읽기 동작 시에 공통 소스 라인의 전압 레벨이 달라지면, 메모리 셀의 문턱 전압 분포 폭이 넓어질 수 있다. 이는 도 8에서 좀 더 자세하게 설명될 것이다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 검증 동작과 읽기 동작 시에 공통 소스 라인 전압의 차이를 줄일 수 있는 플래시 메모리 장치 및 그것의 프로그램 검증 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 장치는 비트 라인과 상기 공통 소스 라인 사이에 연결된 복수의 메모리 셀; 및 상기 비트 라인에 연결되며 상기 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 저장하는 데이터 입출력 회로를 포함한다. 여기에서, 상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터를 유지하고, 상기 프로그램될 데이터에 따라 상기 비트 라인의 전압 레벨을 제어한다.
실시 예로서, 상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터에 따라 상기 비트 라인을 디스차지 함으로, 상기 공통 소스 라인의 전압 레벨을 제어한다. 상기 메모리 셀은 멀티 레벨 셀(MLC)인 것을 특징으로 한다.
다른 실시 예로서, 상기 데이터 입출력 회로는 프로그램 검증 결과를 저장하기 위한 메인 래치; 및 상기 프로그램될 데이터를 유지하기 위한 데이터 래치를 포함한다. 상기 데이터 래치는 프로그램 동작이 종료될 때까지 상기 프로그램될 데이터를 유지한다. 상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 비트 라 인을 디스차지하기 위한 디스차지 회로를 더 포함한다. 상기 디스차지 회로는 상기 비트 라인에 연결되며, MOS 트랜지스터로 구성된다.
또 다른 실시 예로서, 상기 데이터 입출력 회로는 프로그램 검증할 상태보다 높은 상태를 갖는 프로그램 데이터를 저장하고 있는 경우에, 상기 비트 라인을 디스차지 한다. 프로그램 검증 동작 시에 상기 공통 소스 라인으로 흐르는 전류량은 읽기 동작 시에 상기 공통 소스 라인으로 흐르는 전류량과 동일한 것을 특징으로 한다. 상기 공통 소스 라인과 접지 단자 사이에 연결되는 CSL 드라이버를 더 포함한다.
본 발명의 다른 일면은 비트 라인과 상기 공통 소스 라인 사이에 연결되어 있는 복수의 메모리 셀 및 상기 비트 라인에 연결되는 데이터 입출력 회로를 포함하는 플래시 메모리 장치의 프로그램 검증 방법에 관한 것으로, 상기 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 상기 데이터 입출력 회로에 저장하는 단계; 및 상기 프로그램될 데이터를 상기 선택 메모리 셀에 프로그램하고 프로그램 검증하는 단계를 포함한다. 여기에서, 상기 데이터 입출력 회로는 상기 프로그램 검증 단계에서 상기 프로그램될 데이터를 유지하고, 상기 프로그램될 데이터에 따라 상기 비트 라인의 전압 레벨을 제어한다.
실시 예로서, 상기 데이터 입출력 회로는 프로그램 검증 단계에서 상기 프로그램될 데이터에 따라 상기 비트 라인을 디스차지 함으로, 상기 공통 소스 라인의 전압 레벨을 제어한다. 상기 데이터 입출력 회로는 프로그램 동작이 종료될 때까지 상기 프로그램될 데이터를 유지한다. 상기 데이터 입출력 회로는 프로그램 검증할 상태보다 높은 상태를 갖는 프로그램 데이터를 저장하고 있는 경우에, 상기 비트 라인을 디스차지 한다.
본 발명의 또 다른 일면은 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것으로, 상기 플래시 메모리 장치는 비트 라인과 상기 공통 소스 라인 사이에 연결되어 있는 복수의 메모리 셀; 상기 비트 라인에 연결되며, 상기 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 저장하는 데이터 입출력 회로를 포함한다. 여기에서, 상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터를 유지하고, 상기 프로그램될 데이터에 따라 상기 비트 라인의 전압 레벨을 제어한다.
실시 예로서, 상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터에 따라 상기 비트 라인을 디스차지 함으로, 상기 공통 소스 라인의 전압 레벨을 제어한다.
다른 실시 예로서, 상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 메모리 카드로 구현되거나, 반도체 디스크 장치(SSD)로 구현되거나, OneNANDTM로 구현될 수 있다.
본 발명에 따른 플래시 메모리 장치는 읽기 동작 시의 공통 소스 라인의 전압 레벨과 프로그램 검증 동작 시의 공통 소스 라인의 전압 레벨의 차이를 줄일 수 있다. 본 발명에 의하면, 프로그램 동작 시에 공통 소스 라인의 전압 레벨의 상승 으로 인해 문턱 전압 분포 폭이 넓어지는 것을 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 행 디코더(130), 제어 로직(140), 그리고 CSL 드라이버(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록(memory block)을 포함한다. 도 1에는 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀(memory cell)로 구성된다. 각각의 메모리 셀은 멀티 비트 데이터(multi bit data)를 저장할 수 있고, 싱글 비트 데이터(single bit data)를 저장할 수도 있다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 읽기 또는 쓰기 동작을 수행한다.
한편, 각각의 메모리 블록은 복수의 셀 스트링(cell string)으로 구성된다. 각각의 셀 스트링은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되어 있는 복수의 메모리 셀을 포함한다. 도 1을 참조하면, 각각의 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL31)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜 지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL0~BLm)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL)에 연결된다.
일반적으로 플래시 메모리 장치(100)는 읽기 동작 시에, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 전원 전압(Vcc)이 인가되고, 선택 워드 라인(예를 들면, WL0)에는 선택 읽기 전압(Vrd)이 인가되며, 비선택 워드 라인(WL1~WL31)에는 비선택 읽기 전압(Vread)이 인가된다. 여기에서, 비선택 읽기 전압(Vread)은 비선택 워드 라인(WL1~WL31)에 연결되어 있는 메모리 셀을 턴 온(turn on) 하기에 충분한 전압이다.
데이터 입출력 회로(120)는 복수의 비트 라인(BL0~BLm)을 통해 메모리 셀 어레이(110)와 연결된다. 데이터 입출력 회로(120)는 데이터 입출력 라인(도시되지 않음)을 통해 데이터(DATA)를 입력받는다. 데이터 입출력 회로(120)는 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 임시로 저장한다. 데이터 입출력 회로(120)에 저장된 데이터는 프로그램 동작 시에 해당 메모리 셀에 프로그램된다. 또한, 데이터 입출력 회로(120)는 선택 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해 읽어낸다. 읽은 데이터는 데이터 입출력 라인을 통해 외부로 출력된다.
한편, 데이터 입출력 회로(120)는 프로그램 검증 동작 시에 프로그램될 데이터를 유지하고, 프로그램될 데이터에 따라 비트 라인의 전압 레벨을 제어한다. 예를 들면, 데이터 입출력 회로(120)는 프로그램 검증 동작 시에 프로그램될 데이터에 따라 비트 라인을 디스차지 함으로, 공통 소스 라인의 전압 레벨을 제어한다. 이것은 읽기 동작과 프로그램 검증 동작 시에 공통 소스 라인(CSL)으로 흐르는 전류량의 차이를 줄이기 위함이다. 데이터 입출력 회로(120)의 내부 구성 및 동작 원리는 도 9를 참조하여 상세하게 설명된다.
계속해서 도 1을 참조하면, 행 디코더(130)는 복수의 워드 라인(WL0~WL31)을 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(130)는 어드레스(ADDR)를 입력받고 메모리 블록 또는 페이지를 선택한다. 여기에서, 메모리 블록을 선택하기 위한 어드레스를 블록 어드레스(block address)라고, 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라 한다.
제어 로직(140)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터 입출력 회로(120), 행 디코더(130), 그리고 CSL 드라이버(150)를 제어한다. 여기에서, 제어 신호(CTRL)는 메모리 인터페이스(도 11 참조, 210) 또는 메모리 컨트롤러(도 12 참조, 712)로부터 제공된다. 한편, 제어 로직(140)은 쓰기, 읽기, 소거 동작 시에 워드 라인으로 제공될 바이어스 전압(bias voltage)을 발생한다.
읽기 동작 시에, 제어 로직(140)은 선택 워드 라인으로 제공되는 선택 읽기 전압(Vrd)과 비선택 워드 라인으로 제공되는 비선택 읽기 전압(Vread)을 발생한다. 일반적으로, 비선택 읽기 전압(Vread)은 선택 읽기 전압(Vrd)보다 높은 전압 레벨을 갖는다. CSL 드라이버(150)는 공통 소스 라인(CSL)에 연결되어 있다. CLS 드라이버(150)의 구성 및 동작 원리는 도 2를 참조하여 상세히 설명된다.
도 2는 도 1에 도시된 CSL 드라이버를 예시적으로 보여주기 위한 회로도이다. 도 2를 참조하면, CSL 드라이버(150)는 공핍형 MOS 트랜지스터(151)와 NMOS 트 랜지스터(152)를 포함한다. 도 2에서, Rc는 공통 소스 라인(CSL)에 존재하는 기생 저항 또는 기생 커패시턴스(이하, 기생 저항 등이라 함)를 나타낸다. 공통 소스 라인(CSL)에 전류가 흐를 때, 기생 저항 등으로 인해 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 발생할 수 있다.
CSL 드라이버(150)의 트랜지스터들(151, 152)의 채널은 공통 소스 라인(CSL)과 접지 단자 사이에 직렬로 연결되어 있다. 공핍형 MOS 트랜지스터(151)의 게이트에는 전원 전압(VDD)이 인가되고, NMOS 트랜지스터(152)의 게이트에는 제어 신호(READ)가 인가된다. 제어 신호(READ)는 읽기 동작 시에 활성화되고 나머지 동작들에서는 비활성화된다. 여기서, 읽기 동작은 일반적인 읽기 동작뿐만 아니라, 프로그램 검증 동작을 포함한다. 공핍형 MOS 트랜지스터(151)는 공통 소스 라인(CSL)에 고전압이 전달될 때 NMOS 트랜지스터(152)가 파괴되는 것을 방지하기 위한 것이다.
도 2를 참조하면, CSL 드라이버(150)에는 복수의 셀 스트링이 연결된다. 각각의 셀 스트링은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되어 있다. 도 2에서는 예시적으로, 비트 라인(BLi; i=0, 1, 2, 3)과 공통 소스 라인(CSL) 사이에는 네 개의 셀 스트링이 연결되어 있는 것을 보여준다.
온 셀 수에 따른 공통 소스 라인 전압(VCSL)의 변화를 살펴보기 위해, 다음과 같은 두 가지 가정을 한다. 첫째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀들은 각각 E, P1, P2, P3 상태로 프로그램된다고 가정한다. 여기에서, E 상태는 소거 상태를 의미하고, P3 상태에 있는 메모리 셀은 가장 높은 문턱 전압을 갖는다. P1과 P2 상태에 있는 메모리 셀은 E 상태와 P3 상태의 중간 레벨에 해당하는 문턱 전압을 갖는다. 둘째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀들이 온 셀일 때, 각각의 셀 스트링을 통해 흐르는 전류는 I0, I1, I2, I3라고 가정한다.
이러한 가정에 따르면, 온 셀의 수의 따라 공통 소스 라인 전압(VCSL)은 달라진다. 예를 들어, E 상태에 있는 메모리 셀만 온 셀이고 나머지 메모리 셀이 오프 셀이면, 공통 소스 라인 전압(VCSL)은 I0*Rc가 된다. E와 P1 상태에 있는 메모리 셀이 온 셀이면, 공통 소스 라인 전압(VCSL)은 (I0+I1)*Rc가 된다. 마찬가지로, E, P1, P2 상태에 있는 메모리 셀이 온 셀이면, 공통 소스 라인 전압(VCSL)은 (I0+I1+I2)*Rc가 된다. 이는 프로그램 검증 동작과 읽기 동작 시에, 온 셀의 수가 달라지면 공통 소스 라인 전압(VCSL)도 달라질 수 있음을 의미한다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다. 도 3을 참조하면, 메모리 셀은 네 개의 상태(E, P1, P2, P3) 중에서 어느 하나를 갖는다.
읽기 동작 시에 선택 워드 라인(WL0)으로 선택 읽기 전압(Vrd1, Vrd2, Vrd3)이 제공되고, 비선택 워드 라인(WL1~WL31)으로 비선택 읽기 전압(Vread)이 제공된다. 제 1 선택 읽기 전압(Vrd1)은 소거 상태(E)와 제 1 프로그램 상태(P1) 사이의 전압 레벨을 갖고, 제 2 선택 읽기 전압(Vrd2)은 제 1 및 제 2 프로그램 상태(P1, P2) 사이의 전압 레벨을 갖고, 제 3 선택 읽기 전압(Vrd3)은 제 2 및 제 3 프로그램 상태(P2, P3) 사이의 전압 레벨을 갖는다.
제 1 선택 읽기 전압(Vrd1)을 인가할 때, 소거 상태(E)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 1 내지 제 3 프로그램 상태(P1, P2, P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다. 제 2 선택 읽기 전압(Vrd2)을 인가할 때, 소거 상태(E) 및 제 1 프로그램 상태(P1)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 2 및 제 3 프로그램 상태(P2, P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다. 제 3 선택 읽기 전압(Vrd3)을 인가할 때, 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 3 프로그램 상태(P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다.
한편, 프로그램 검증 동작 시에 선택 워드 라인으로 프로그램 검증 전압(Vvf1, Vvf2, Vvf3)이 제공된다. 제 1 프로그램 검증 전압(Vvf1)은 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 전압이고, 제 2 프로그램 검증 전압(Vvf2)은 제 2 프로그램 상태(P2)로 프로그램하기 위한 전압이고, 제 3 프로그램 검증 전압(Vvf3)은 제 3 프로그램 상태(P3)로 프로그램하기 위한 전압이다.
도 4 내지 도 6은 선택 워드 라인에 프로그램 검증 전압과 읽기 전압이 인가될 때 온 셀의 수를 보여주기 위한 다이어그램이다. 도 4 내지 도 6은 프로그램 검증 동작 시와 읽기 동작 시에 온 셀의 수가 달라질 수 있음을 보여준다. 도 2에서 설명한 바와 같이, 선택 워드 라인에 연결되어 있는 메모리 셀들의 온 셀의 수가 달라지면, 공통 소스 라인 전압(VCSL)도 달라질 수 있다.
도 4는 선택 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 프로그램 검증 동작과, 제 1 프로그램 상태(P1)에 있는 선택 메모리 셀을 읽기 위한 읽기 동작 시의 문턱 전압 분포를 각각 보여주는 다이어그램이다.
도 4(a)는 제 1 프로그램 검증 전압(Vvf1)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 4(a)를 참조하면, 제 1 프로그램 검증 전압(Vvf1) 인가 시에 온 셀로 되는 경우는 빗금 친 부분이다. 즉, 소거 상태(E)에 있는 메모리 셀과, 제 2 또는 제 3 프로그램 상태(P2 or P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 1 프로그램 검증 전압(Vvf1)에 도달하지 못한 셀이 온 셀로 될 수 있다.
도 4(b)는 제 1 읽기 전압(Vrd1)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 4(b)를 참조하면, 제 1 읽기 전압(Vrd1) 인가 시에 온 셀로 되는 경우는 빗금 친 부분이다. 즉, 소거 상태(E)에 있는 메모리 셀만이 온 셀이다. 읽기 동작은 프로그램 검증 동작과는 달리, 모든 프로그램 동작이 종료된 다음에 수행되기 때문에, 제 2 또는 제 3 프로그램 상태(P2 or P3)로 프로그램될 셀들은 이미 제 2 또는 제 3 프로그램 상태에 도달해 있다. 따라서 제 1 읽기 전압(Vrd1) 인가 시에 온 셀로 되는 것은 소거 상태(E)에 있는 메모리 셀 뿐이다.
도 4(a)와 도 4(b)를 비교해 보면, 제 1 프로그램 상태(P1)를 읽기 위한 동작임에도 불구하고, 프로그램 검증 동작 시와 읽기 동작 시에 온 셀의 수가 달라짐 을 알 수 있다. 즉, 프로그램 검증 동작 시에 온 셀의 수가 읽기 동작 시의 온 셀의 수보다 더 많다. 온 셀 수의 차이는 제 2 또는 제 3 프로그램 상태(P2 or P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 1 프로그램 검증 전압(Vvf1)에 도달하지 못한 메모리 셀 때문이다.
도 5는 선택 메모리 셀을 제 2 프로그램 상태(P2)로 프로그램하기 위한 프로그램 검증 동작과, 제 2 프로그램 상태(P2)에 있는 선택 메모리 셀을 읽기 위한 읽기 동작 시의 문턱 전압 분포를 각각 보여주는 다이어그램이다.
도 5(a)는 제 2 프로그램 검증 전압(Vvf2)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 제 2 프로그램 검증 전압(Vvf2) 인가 시에 온 셀은 소거 상태(E) 및 제 1 프로그램 상태(P1)에 있는 메모리 셀과, 제 3 프로그램 상태(P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 2 프로그램 검증 전압(Vvf2)에 도달하지 못한 메모리 셀이다.
도 5(b)는 제 2 읽기 전압(Vrd2)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 5(b)를 참조하면, 제 2 읽기 전압(Vrd2) 인가 시에 온 셀은 소거 상태(E) 및 제 1 프로그램 상태(P1)에 있는 메모리 셀이다. 이는 제 3 프로그램 상태(P3)로 프로그램될 셀들은 이미 제 3 프로그램 상태(P3)에 도달해 있기 때문이다.
도 5(a)와 도 5(b)를 비교해 보면, 제 2 프로그램 상태(P2)를 읽기 위한 동작임에도 불구하고, 프로그램 검증 동작 시와 읽기 동작 시에 온 셀의 수가 달라질 수 있다. 즉, 프로그램 검증 동작 시에 온 셀의 수가 읽기 동작 시의 온 셀의 수보 다 더 많다. 온 셀 수의 차이는 제 3 프로그램 상태(P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 2 프로그램 검증 전압(Vvf2)에 도달하지 못한 메모리 셀 때문이다.
도 6은 선택 메모리 셀을 제 3 프로그램 상태(P3)로 프로그램하기 위한 프로그램 검증 동작과, 제 3 프로그램 상태(P3)에 있는 선택 메모리 셀을 읽기 위한 읽기 동작 시의 문턱 전압 분포를 각각 보여주는 다이어그램이다.
도 6(a)는 제 3 프로그램 검증 전압(Vvf3)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 제 3 프로그램 검증 전압(Vvf3) 인가 시에 온 셀은 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)에 있는 메모리 셀이다. 도 6(b)는 제 3 읽기 전압(Vrd3)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 6(b)를 참조하면, 제 3 읽기 전압(Vrd3) 인가 시에 온 셀은 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)에 있는 메모리 셀이다.
도 6(a)와 도 6(b)를 비교해 보면, 제 3 프로그램 상태(P3)를 읽기 위한 동작 시에는 프로그램 검증 동작과 읽기 동작에서의 온 셀의 수가 같아진다. 이는 제 3 프로그램 상태(P3)로 프로그램될 셀이 모두 제 3 프로그램 검증 전압(Vvf3)에 도달하기 때문이다.
도 4 내지 도 6을 참조하면, P1 또는 P2 상태로 프로그램하기 위한 프로그램 검증 동작과, P1 또는 P2 상태를 읽기 위한 읽기 동작 시에 온 셀의 수가 달라질 수도 있다. 동일 상태에 대해 프로그램 검증 동작과 읽기 동작 시에 온 셀의 수가 달라지면, 앞에서 설명한 바와 같이 공통 소스 라인 전압(VCSL)이 달라진다. 공통 소스 라인 전압(VCSL)이 달라지면, 문턱 전압 분포 폭이 넓어질 수 있다. 이것은 도 8에서 상세하게 설명된다.
도 7은 프로그램 검증 동작과 읽기 동작 시의 공통 소스 라인 전압(VCSL)을 보여주는 그래프이다. 도 7에서, 가로축은 시간(T)을 나타내고 세로축은 공통 소스 라인 전압(VCSL)을 나타낸다. 예를 들면, 도 7은 동일 조건의 메모리 셀에 제 1 프로그램 검증 전압(Vvf1)을 인가한 경우와 제 1 읽기 전압(Vrd1)을 인가한 경우에, 시간에 따른 공통 소스 라인 전압(VCSL)을 나타낸다.
도 7을 참조하면, 도 4 내지 도 6에서 설명한 바와 같이 프로그램 검증 동작과 읽기 동작 시에 온 셀의 수가 다를 수 있기 때문에, 공통 소스 라인 전압(VCSL)은 달라질 수 있다. 즉, 제 1 프로그램 검증 전압(Vvf1)을 인가하는 경우와 제 1 읽기 전압(Vrd1)을 인가하는 경우에, 공통 소스 라인 전압(VCSL)은 ΔVa 만큼 차이가 날 수 있다. 제 2 프로그램 검증 전압(Vvf2)과 제 2 읽기 전압(Vrd2)을 인가하는 경우에도 마찬가지이다.
도 8은 프로그램 검증 동작과 읽기 동작 시의 공통 소스 라인 전압의 차이로 인한 문턱 전압 분포의 변화를 보여주는 다이어그램이다. 도 8에서는 제 1 프로그램 상태(P1)만을 보여주고 있으나, 제 2 프로그램 상태(P2)에서도 문턱 전압 분포의 변화는 동일하게 나타난다.
위에서 설명한 바와 같이, 온 셀의 수는 프로그램 검증 동작 시가 읽기 동작 시보다 많아질 수 있다. 프로그램 검증 동작 시에 온 셀의 수가 많아지면, 공통 소스 라인에 흐르는 전류량이 증가한다. 공통 소스 라인에 흐르는 전류량이 증가하면, 기생 저항 등의 영향으로 인해 공통 소스 라인 전압이 높아진다. 공통 소스 라인 전압이 높아지면, 도 8의 점선(P1')에서 보는 바와 같이 메모리 셀들의 문턱 전압 분포가 넓어지게 된다.
도 9는 도 1에 도시된 데이터 입출력 회로를 설명하기 위한 블록도이다. 도 9를 참조하면, 데이터 입출력 회로는 메인 래치 회로(121), 데이터 래치 회로(122, 123), 그리고 디스차지 회로(124)를 포함한다. 여기에서, 데이터 래치 회로의 수는 메모리 셀에 저장되는 데이터 비트 수에 따라 달라진다. 예를 들면, 하나의 메모리 셀에 2비트 데이터를 저장하는 경우에는, 데이터 래치 회로는 도 9에서 보는 바와 같이 LSB 래치 회로(122)와 MSB 래치 회로(123)로 구성된다.
메인 래치 회로(121)는 비트 라인(BLk)에 연결되며, 프로그램 검증 결과를 저장한다. 예를 들면, 프로그램 검증 결과 프로그램 패스이면, 메인 래치 회로(121)는 패스 데이터 (또는 데이터 '1')로 바뀌게 된다. 프로그램 페일이면, 프로그램하고자 하는 데이터 (또는 데이터 '0')을 그대로 유지한다.
메인 래치 회로(121)는 프로그램 검증 동작 시에 LSB 래치 회로(122) 및 MSB 래치 회로(123)에 저장된 데이터에 따라 디스차지 회로(124)를 제어한다. 즉, 메인 래치 회로(121)는 프로그램 검증 동작 시에 비트 라인(BLk)을 디스차지 함으로, 공통 소스 라인 전압을 제어한다.
예를 들어, 데이터 래치 회로에 P2 또는 P3에 해당하는 데이터가 저장되어 있는데, P1 프로그램 검증 동작을 수행하는 경우에, 메인 래치 회로(121)는 비트 라인(BLk)을 디스차지 한다. 또한, 데이터 래치 회로에 P3에 해당하는 데이터가 저장되어 있는데, P2 프로그램 검증 동작을 수행하는 경우에, 메인 래치 회로(121)는 비트 라인(BLk)을 디스차지 한다.
LSB 래치 회로(122)는 LSB 데이터를 저장하기 위한 회로이며, MSB 래치 회로(123)는 MSB 데이터를 저장하기 위한 회로이다. LSB 래치 회로(122) 및 MSB 래치 회로(123)는 프로그램 검증 동작 시에 각각 LSB 데이터 및 MSB 데이터를 유지한다. 즉, LSB 래치 회로(122) 및 MSB 래치 회로(123)는 프로그램 동작이 종료될 때까지 멀티 비트 데이터(multi bit data)를 유지한다.
디스차지 회로(124)는 프로그램 검증 동작 시에 메인 래치 회로(121)의 제어에 따라 비트 라인(BLk)을 디스차지 한다. 디스차지 회로(124)는 간단하게 NMOS 트랜지스터로 구현될 수 있다. NMOS 트랜지스터가 턴 온 될 때, 비트 라인(BLk)은 디스차지 된다.
도 10은 본 발명에 따른 제 1 내지 제 3 프로그램 상태(P1, P2, P3)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다. 도 10(a)는 제 1 프로그램 검증 전압(Vvf1)과 제 1 읽기 전압(vrd1)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 10(a)에서,빗금 친 부분은 온 셀의 수를 나타낸다. 도 10(b)는 제 2 프로그램 검증 전압(Vvf2)과 제 2 읽기 전압(vrd2)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 10(c)는 제 3 프로그램 검 증 전압(Vvf3)과 제 3 읽기 전압(vrd3)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 10을 참조하면, 프로그램 검증 동작과 읽기 동작 시에 온 셀의 수는 동일함을 알 수 있다.
본 발명에 따른 플래시 메모리 장치는 프로그램 검증 동작 시에 데이터 입출력 회로에 저장된 프로그램 데이터에 따라 비트 라인을 디스차지 함으로, 공통 소스 라인(CSL)에 흐르는 전류량과 읽기 동작 시에 공통 소스 라인(CSL)에 흐르는 전류량의 차이를 줄인다. 본 발명에 의하면, 프로그램 검증 동작과 읽기 동작 시의 공통 소스 라인 전압의 차이는 줄어들게 된다.
도 11은 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(10)는 플래시 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 여기에서, 플래시 메모리 장치(100)는 불휘발성 메모리로서, 메모리 컨트롤러(200)에 제어에 따라 쓰기, 읽기, 소거 등의 동작을 수행한다.
메모리 컨트롤러(200)는 읽기 동작 시에 읽기 커맨드(RD_CMD), 어드레스(ADDR), 그리고 제어 신호(CTRL)를 제공한다. 플래시 메모리 장치(100)는 메모리 컨트롤러(200)로부터 읽기 커맨드 및 어드레스 등을 입력받고, 해당 워드 라인으로 읽기 전압을 제공한다.
메모리 컨트롤러(200)는 메모리 인터페이스(210), 호스트 인터페이스(220), ECC 회로(230), 중앙처리장치(CPU, 240), 그리고 랜덤 액세스 메모리(RAM, 250)를 포함한다. RAM(250)은 중앙처리장치(240)의 워킹 메모리(working memory)로써 사용 된다. 호스트 인터페이스(220)는 호스트와 데이터를 교환하는 데 필요한 프로토콜을 구비한다.
ECC 회로(230)는 플래시 메모리 장치(100)에 저장된 데이터의 비트 에러를 분석하거나 정정하는데 사용된다. 메모리 인터페이스(210)는 플래시 메모리 장치(100)와 직접 연결되며 커맨드, 어드레스, 데이터, 그리고 제어신호를 주고 받는데 사용된다. 중앙처리장치(240)는 메모리 컨트롤러(200)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 반도체 메모리 장치(100)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 12는 본 발명에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 12를 참조하면, 메모리 시스템(700)은 반도체 메모리 장치(710), 전원 장치(720), 중앙처리장치(730), 램(740), 사용자 인터페이스(750), 그리고 시스템 버스(760)를 포함한다.
반도체 메모리 장치(710)는 플래시 메모리(711) 및 메모리 컨트롤러(712)를 포함한다. 반도체 메모리 장치(710)는 플래시 메모리 단품을 사용하여 설계될 수도 있고, 원낸드(One NANDTM)와 같이 하나의 집적 회로로 구현될 수도 있다. 플래시 메모리(711)는 메모리 컨트롤러(712)로부터 읽기 커맨드 및 어드레스 등을 입력받고, 에러 정정 코드(ECC)를 분석하거나, 선택 읽기 전압(Vrd) 또는 비선택 읽기 전 압(Vread)의 레벨을 제어한다.
반도체 메모리 장치(710)는 시스템 버스(760)를 통해, 전원 장치(720), 중앙처리장치(730), 램(740), 그리고 유저 인터페이스(750)에 전기적으로 연결된다. 플래시 메모리(711)에는 유저 인터페이스(750)를 통해서 제공되거나 또는 중앙처리장치(730)에 의해서 처리된 데이터가 메모리 컨트롤러(712)를 통해 저장된다.
만일 반도체 메모리 장치(710)가 반도체 디스크 장치(SSD)로 장착되는 경우, 메모리 시스템(700)의 부팅 속도가 획기적으로 빨라질 것이다. 비록 도면에는 도시되지 않았지만, 도 12에 도시된 메모리 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등에 사용될 수 있다.
본 발명에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 및/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 CSL 드라이버를 예시적으로 보여주는 회로도이다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 4는 제 1 프로그램 상태(P1)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 5는 제 2 프로그램 상태(P2)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 6은 제 3 프로그램 상태(P3)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 7은 프로그램 검증 동작과 읽기 동작 시의 공통 소스 라인의 전압(VCSL)을 보여주는 그래프이다. 의 전압은 ΔVa 만큼 차이가 날 수 있다. 제 2 프로그램 검증 전압(Vvf2)과 제 2 읽기 전압(Vrd2)을 인가하는 경우에도 마찬가지이다.
도 8은 프로그램 검증 동작과 읽기 동작 시의 공통 소스 라인 전압의 차이로 인한 문턱 전압 분포의 변화를 보여주는 다이어그램이다.
도 9는 도 1에 도시된 데이터 입출력 회로를 개략적으로 보여주는 블록도이다.
도 10은 본 발명에 따른 제 1 내지 제 3 프로그램 상태(P1, P2, P3)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 11은 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 12는 본 발명에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

Claims (20)

  1. 비트 라인과 상기 공통 소스 라인 사이에 연결된 복수의 메모리 셀; 및
    상기 비트 라인에 연결되며, 상기 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 저장하는 데이터 입출력 회로를 포함하되,
    상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터를 유지하고, 상기 프로그램될 데이터에 따라 상기 비트 라인의 전압 레벨을 제어하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터에 따라 상기 비트 라인을 디스차지 함으로, 상기 공통 소스 라인의 전압 레벨을 제어하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀은 멀티 레벨 셀(MLC)인 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 데이터 입출력 회로는
    프로그램 검증 결과를 저장하기 위한 메인 래치; 및
    상기 프로그램될 데이터를 유지하기 위한 데이터 래치를 포함하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 래치는 프로그램 동작이 종료될 때까지 상기 프로그램될 데이터를 유지하는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 비트 라인을 디스차지하기 위한 디스차지 회로를 더 포함하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 디스차지 회로는 상기 비트 라인에 연결되며, MOS 트랜지스터로 구성되는 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 데이터 입출력 회로는 프로그램 검증할 상태보다 높은 상태를 갖는 프로그램 데이터를 저장하고 있는 경우에, 상기 비트 라인을 디스차지 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    프로그램 검증 동작 시에 상기 공통 소스 라인으로 흐르는 전류량은 읽기 동작 시에 상기 공통 소스 라인으로 흐르는 전류량과 동일한 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    상기 공통 소스 라인과 접지 단자 사이에 연결되는 CSL 드라이버를 더 포함하는 플래시 메모리 장치.
  11. 비트 라인과 상기 공통 소스 라인 사이에 연결되어 있는 복수의 메모리 셀 및 상기 비트 라인에 연결되는 데이터 입출력 회로를 포함하는 플래시 메모리 장치의 프로그램 검증 방법에 있어서:
    상기 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 상기 데이터 입출력 회로에 저장하는 단계; 및
    상기 프로그램될 데이터를 상기 선택 메모리 셀에 프로그램하고 프로그램 검증하는 단계를 포함하되,
    상기 데이터 입출력 회로는 상기 프로그램 검증 단계에서 상기 프로그램될 데이터를 유지하고, 상기 프로그램될 데이터에 따라 상기 비트 라인의 전압 레벨을 제어하는 프로그램 검증 방법.
  12. 제 11 항에 있어서,
    상기 데이터 입출력 회로는 프로그램 검증 단계에서 상기 프로그램될 데이터에 따라 상기 비트 라인을 디스차지 함으로, 상기 공통 소스 라인의 전압 레벨을 제어하는 프로그램 검증 방법.
  13. 제 11 항에 있어서,
    상기 데이터 입출력 회로는 프로그램 동작이 종료될 때까지 상기 프로그램될 데이터를 유지하는 프로그램 검증 방법.
  14. 제 13 항에 있어서,
    상기 데이터 입출력 회로는 프로그램 검증할 상태보다 높은 상태를 갖는 프로그램 데이터를 저장하고 있는 경우에, 상기 비트 라인을 디스차지 하는 프로그램 검증 방법.
  15. 제 11 항에 있어서,
    프로그램 검증 동작 시에 상기 공통 소스 라인으로 흐르는 전류량은 읽기 동작 시에 상기 공통 소스 라인으로 흐르는 전류량과 동일한 것을 특징으로 하는 프로그램 검증 방법.
  16. 플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 플래시 메모리 장치는
    비트 라인과 상기 공통 소스 라인 사이에 연결되어 있는 복수의 메모리 셀;
    상기 비트 라인에 연결되며, 상기 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 저장하는 데이터 입출력 회로를 포함하되,
    상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터를 유지하고, 상기 프로그램될 데이터에 따라 상기 비트 라인의 전압 레벨을 제어하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 데이터 입출력 회로는 프로그램 검증 동작 시에 상기 프로그램될 데이터에 따라 상기 비트 라인을 디스차지 함으로, 상기 공통 소스 라인의 전압 레벨을 제어하는 메모리 시스템.
  18. 제 16 항에 있어서,
    상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 메모리 카드로 구현되는 메모리 시스템.
  19. 제 16 항에 있어서,
    상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 반도체 디스크 장치(SSD)로 구현되는 메모리 시스템.
  20. 제 16 항에 있어서,
    상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 OneNANDTM로 구현되는 메모리 시스템.
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