KR101354608B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

플래시 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 플래시 메모리 장치는 복수의 메모리 블록을 갖는 메모리 셀 어레이, 프로그램 전압을 선택된 워드 라인으로 제공하기 위한 행 디코더, 상기 메모리 셀 어레이 및 상기 행 디코더 사이에 연결되며, 상기 복수의 메모리 블록 중에서 하나 또는 그 이상을 선택하기 위한 블록 선택 회로 및 상기 블록 선택 회로에 고전압을 제공하고, 상기 행 디코더에 프로그램 전압을 제공하는 고전압 발생 회로를 포함하고, 상기 고전압 발생 회로는 전하 펌프, 상기 전하 펌프를 제어하여 상기 고전압을 제공하는 고전압 제어 회로 및 상기 고전압을 이용하여 상기 프로그램 전압을 제공하고, 상기 고전압 제어 회로와 동일한 구조인 프로그램 전압 제어 회로를 포함하고, 상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 동일한 코드 신호에 응답하여 동작한다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 크게 낸드(NAND) 타입(type)과 노아(NOR) 타입으로 구분된다. 낸드 플래시 메모리 장치는 노아 플래시 메모리 장치에 비해 집적도가 매우 높다.
도 1은 종래의 플래시 메모리 장치를 보여주는 블록도이다. 도 1에 도시된 플래시 메모리 장치는 한국 공개 특허 제 10-2006-0131507에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다. 도 1을 참조하면, 종래의 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 워드 라인 디코더(120) 및 고전압 발생부(130)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록을 포함하고, 각각의 메모리 블록은 각각의 워드 라인 디코더(120)에 연결된다. 도 1에는 하나의 메모리 블록 및 하나의 워드 라인 디코더(120)가 도시되어 있다.
메모리 셀 어레이(110)는 n개의 비트 라인들(BL0~BLn-1)에 연결된 메모리 스트링들(CS)로 구성된다. 메모리 스트링들(CS)은 공통 소스 라인(CSL)에 연결된다. 메모리 스트링들(CS)의 메모리 셀들(M0~M15)의 게이트들은 워드 라인들(WL0~WL15)에 각각 연결된다. 메모리 스트링들(CS)을 각각 비트 라인들(BL0~BLn-1)에 연결시키는 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인(SSL)에 연결된다. 메모리 스트링들을 공통 소스 라인(CSL)에 연결시키는 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 연결된다.
워드 라인 디코더(120)는 메모리 셀 어레이(110)의 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL0~WL15)을 선택적으로 활성화한다. 워드 라인 디코더(120)는 어드레스 신호들(ADDR)을 수신하여 워드 라인 구동 신호들(S0~S15), 스트링 선택 전압(VSSL) 및 접지 선택 전압(VGSL)을 워드 라인들(WL0~WL15), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 전달하는 워드 라인 구동부(124)를 포함한다.
디코딩부(122)는 수신되는 어드레스 신호들(ADDR)을 디코딩하여, 프로그램 동작, 소거 동작, 또는 독출 동작에서 스트링 선택 라인(SSL), 워드 라인들(WL0~WL15) 및 접지 선택 라인(GSL)으로 해당하는 구동 전압들, 예컨대 프로그램 전압(Vpgm), 소거 전압(Verase), 독출 전압(Vread) 또는 패스 전압(Vpass)을 제공한다.
워드 라인 구동부(124)는 스트링 선택 전압(VSSL), 워드 라인 구동 신호들(S0~S15), 접지 선택 전압(VGSL) 및 공통 소스 라인 전압(VCSL) 각각과 스트링 선택 라인(SSL), 워드 라인들(WL0~WL15), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL) 각각의 사이에 연결되는 고전압용 패스 트랜지스터들(SN, WN0~WN15, GN, CN)을 포함한다. 고전압용 패스 트랜지스터들(SN, WN0~WN15, GN, CN)의 게이트들이 서로 연결된 블록 워드 라인(BLKWL)으로 고전압 발생부(130)에서 출력되는 고전압(VPP)이 연결된다.
펌핑 클럭(CLK_VPP)이 인가되면, 고전압 발생부(130)는 전하 펌핑 동작에 의해 고전압(VPP)을 발생한다.
플래시 메모리 장치(100)의 프로그램 동작시에, 프로그램 전압이 워드 라인들(WL0~WL15)에 전달되기 위해서는, 고전압과 프로그램 전압의 전압 차이가 패스 트랜지스터들(SN, WN0~WN15, GN, CN)의 문턱 전압보다 높아야 한다. 이때, 고전압과 프로그램 전압의 전압 차이가 지나치게 높으면, 불필요한 전력 소모가 발생하고 패스 트랜지스터들(SN, WN0~WN15, GN, CN)이 높은 전압에 의해 파괴될 수 있다. 반대로, 고전압과 프로그램 전압의 전압 차이가 지나치게 낮으면, 패스 트랜지스터들(SN, WN0~WN15, GN, CN)이 턴-온 되지 않으므로, 프로그램 전압이 워드 라인들(WL0~WL15)에 전달되지 않는다.
플래시 메모리 장치(100)의 프로그램 동작시에, 프로그램 전압은 단계적으로 상승한다. 종래의 플래시 메모리 장치(100)는 고전압의 전압 레벨이 프로그램 전압의 가장 높은 전압 레벨보다 높은 레벨을 유지하도록 고전압을 제어한다. 이때, 프로그램 전압에 관계없이 고전압이 높은 레벨을 유지하므로, 불필요한 전력 소모가 발생하고, 패스 트랜지스터들(SN, WN0~WN15, GN, CN)이 고전압에 의해 파괴될 수 있는 문제가 발생한다.
본 발명의 목적은 동일한 구조를 갖는 고전압 제어회로 및 프로그램 전압 제어 회로를 사용하고, 동일한 코드 신호를 사용하여 고전압 및 프로그램 전압을 제어함으로써, 고전압 및 프로그램 전압의 전압 차이를 일정하게 유지하는 플래시 메모리 장치를 제공하는 데에 있다.
본 발명에 따른 플래시 메모리 장치는 복수의 메모리 블록을 갖는 메모리 셀 어레이; 프로그램 전압을 선택된 워드 라인으로 제공하기 위한 행 디코더; 상기 메모리 셀 어레이 및 상기 행 디코더 사이에 연결되며, 상기 복수의 메모리 블록 중에서 하나 또는 그 이상을 선택하기 위한 블록 선택 회로; 및 상기 블록 선택 회로에 고전압을 제공하고, 상기 행 디코더에 프로그램 전압을 제공하는 고전압 발생 회로를 포함하고, 상기 고전압 발생 회로는 전하 펌프; 상기 전하 펌프를 제어하여 상기 고전압을 제공하는 고전압 제어 회로; 및 상기 고전압을 이용하여 상기 프로그램 전압을 제공하고, 상기 고전압 제어 회로와 동일한 구조인 프로그램 전압 제어 회로를 포함하고, 상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 동일한 코드 신호에 응답하여 동작하는 것을 특징으로 한다.
실시 예로서, 상기 고전압 발생 회로는 상기 고전압을 제공받고, 상기 고전압보다 낮은 레벨의 전압을 제공하는 전압 차이 발생기를 더 포함하고, 상기 프로그램 전압 제어 회로는 상기 전압 차이 발생기로부터 제공된 전압을 제어하여 상기 프로그램 전압을 제공한다. 상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 상기 동일한 코드 신호에 응답하여 상기 고전압 및 상기 프로그램 전압의 전압 차이를 일정하게 유지한다.상기 블록 선택 회로는 상기 행 디코더 및 상기 메모리 셀 어레이 사이에 연결된 복수의 트랜지스터들을 포함하고, 상기 전압 차이는 상기 복수의 트랜지스터들 각각의 문턱 전압보다 큰 것을 특징으로 한다. 프로그램 동작시, 상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 상기 동일한 코드 신호에 응답하여 상기 고전압 및 상기 프로그램 전압을 단계적으로 상승시킨다.
실시 예로서, 상기 고전압 발생 회로는 상기 고전압 제어 회로로부터 제공된 전압을 기준 전압과 비교하고, 상기 비교 결과에 의거하여 상기 전하 펌프를 제어하는 비교기를 더 포함한다. 상기 프로그램 전압 제어 회로는 상기 프로그램 전압이 제공되는 경로로부터 전류를 유출하여 상기 프로그램 전압을 제어한다. 상기 고전압 제어 회로는 상기 고전압을 분배하고 상기 분배된 고전압을 상기 비교기에 제공하기 위한 제 1 분배기; 및 상기 동일한 코드 신호에 응답하여 상기 제 1 분배기를 제어하기 위한 제 1 분배 제어기를 포함한다. 상기 프로그램 전압 제어 회로는 상기 프로그램 전압이 제공되는 경로로부터 전류를 유출하기 위한 제 2 분배기; 및 상기 동일한 코드 신호에 응답하여 상기 제 2 분배기를 제어하기 위한 제 2 분배 제어기를 포함하고, 상기 제 1 분배기와 상기 제 2 분배기의 구조는 동일하고, 상기 제 1 분배 제어기와 상기 제 2 분배 제어기의 구조는 동일하다. 상기 전압 차이는 제어 가능하다. 상기 전압 차이 발생기는 직렬로 연결된 복수의 다이오드들을 포함하고, 상기 복수의 다이오드들은 각각 선택적으로 활성화된다.
본 발명에 따른 플래시 메모리 장치의 고전압 제어 방법은, 코드 신호에 응답하여 전원 전압보다 높은 고전압을 발생하는 단계; 상기 고전압을 이용하여 상기 고전압과 전압 차이를 갖는 프로그램 전압을 제공하는 단계; 및 상기 코드 신호에 응답하여 상기 프로그램 전압을 제어하는 단계를 포함한다.
실시 예로서, 상기 전압 차이는 제어 가능하다. 상기 프로그램 전압은 상기 프로그램 전압이 제공되는 경로로부터 전류를 유출함으로써 제어된다. 상기 코드 신호에 응답하여 상기 전압 차이를 유지하면서 상기 고전압 및 상기 프로그램 전압을 단계적으로 상승시키는 단계를 더 포함한다.
본 발명에 따른 메모리 시스템은, 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하고, 상기 플래시 메모리 장치는 복수의 메모리 블록을 갖는 메모리 셀 어레이; 프로그램 전압을 선택된 워드 라인으로 제공하기 위한 행 디코더; 상기 메모리 셀 어레이 및 상기 행 디코더 사이에 연결되며, 상기 복수의 메모리 블록 중에서 하나 또는 그 이상을 선택하기 위한 블록 선택 회로; 및 상기 블록 선택 회로에 고전압을 제공하고, 상기 행 디코더에 프로그램 전압을 제공하는 고전압 발생 회로를 포함하고, 상기 고전압 발생 회로는 전하 펌프; 상기 전하 펌프를 제어하여 상기 고전압을 제공하는 고전압 제어 회로; 및 상기 고전압을 이용하여 상기 프로그램 전압을 제공하고, 상기 고전압 제어 회로와 동일한 구조인 프로그램 전압 제어 회로를 포함하고, 상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 동일한 코드 신호에 응답하여 동작하는 것을 특징으로 한다.
실시 예로서, 상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 하나로 집적된다.
본 발명에 따른 플래시 메모리 장치는 고전압 및 프로그램 전압이 일정한 전압 차이를 유지하게 함으로써, 불필요한 전력 소모를 방지하고, 블록 선택 트랜지스터들이 고전압에 의해 파손되는 것을 방지한다. 또한, 본 발명에 따른 플래시 메모리 장치는 고전압 및 프로그램 전압을 발생하기 위해 하나의 전하 펌프를 사용함으로써, 플래시 메모리 장치가 차지하는 면적을 감소시킨다. 본 발명에 따른 플래시 메모리 장치는 동일한 코드 신호 및 동일한 구조를 갖는 전압 제어 회로들을 사용하여 고전압 및 프로그램 전압을 제어하므로, 고전압 또는 프로그램 전압 중에서 하나에 대해서만 전압 트리밍을 수행한다. 따라서, 플래시 메모리 장치의 테스트에 소요되는 시간이 단축된다.
본 발명에 따른 플래시 메모리 장치는 프로그램 동작시에 고전압과 프로그램 전압의 전압 차이를 유지하면서, 프로그램 전압을 단계적으로 상승시키는 고전압 발생 회로를 포함한다. 또한, 본 발명에 따른 플래시 메모리 장치는 동일한 구조를 갖는 고전압 제어회로 및 프로그램 전압 제어 회로를 사용하고, 동일한 코드 신호를 사용하여 고전압 및 프로그램 전압을 제어하는 고전압 발생 회로를 포함한다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명 의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 도 1에 도시된 종래의 플래시 메모리 장치에서, 프로그램 동작시에 고전압 및 프로그램 전압이 제어되는 방법을 보여주는 다이어그램이다. 도 2를 참조하면, 프로그램 전압(Vpgm, B)은 시간에 따라 단계적으로 상승한다. 반면, 고전압(Vpp, A)은 프로그램 전압(B)에 관계없이 일정한 전압 레벨을 유지한다. 고전압(A)과 프로그램 전압(B)의 전압 차이가 일정 레벨 이상이면, 플래시 메모리 장치의 프로그램 동작이 정상적으로 수행된다. 그런데, 종래의 플래시 메모리 장치는 프로그램 전압(B)에 관계없이, 고전압(A)은 높은 레벨을 유지한다. 따라서, 필요 이상으로 높은 고전압(A)에 의해 불필요한 전력 소모가 발생한다. 또한, 높은 전압 레벨을 유지하는 고전압(A)에 의해, 플래시 메모리 장치의 고전압 트랜지스터가 손상될 수 있다.
도 3은 본 발명에 따른 고전압 및 프로그램 전압의 제어 방법을 보여주는 다이어그램이다. 도 3을 참조하면, 프로그램 전압(Vpgm, D)은 시간에 따라 단계적으로 상승한다. 고전압(Vpp, C) 또한 시간에 따라 단계적으로 상승한다. 그리고, 고전압(C) 및 프로그램 전압(D)은 일정한 전압 차이(Vd)를 유지한다. 프로그램 전압(D)이 낮을 때에는 고전압(C) 또한 낮은 레벨이므로, 불필요한 전력 소모가 방지되고, 플래시 메모리 장치의 고전압 트랜지스터가 높은 전압에 의해 파괴되는 것이 방지된다.
도 4는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 블록 선택 회로(220), 행 디코더(230), 열 디코더(240), 제어 로직(250) 및 고전압 발생 회로(300)를 포함한다.
메모리 셀 어레이(210)는 복수의 메모리 블록들(memory block)으로 이루어진다. 도 4에는 그 중 하나의 메모리 블록(memory block)이 도시되어 있다. 각각의 메모리 블록(memory block)은 복수의 페이지들(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀들(M0~Mn-1)로 구성된다. 낸드 플래시 메모리 장치(200)에서, 메모리 블록(memory block)은 소거의 단위이고, 페이지(page)는 읽기 또는 쓰기의 단위이다.
한편, 각각의 메모리 블록(memory block)은 복수의 셀 스트링들(cell string)로 구성된다. 각각의 셀 스트링(cell string)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(M0~Mn-1), 그리고 스트링 선택 트랜지스터(SST)로 구성된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되고, 메모리 셀들(M0~Mn-1)은 워드 라인들(WL0~WLn-1)에 연결되며, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결된다. 셀 스트링은 대응하는 비트 라인(예를 들면, BL1)과 공통 소스 라인(CSL) 사이에 연결된다.
셀 어레이(210)와 행 디코더(230) 사이에 블록 선택 회로(220)가 연결된다. 블록 선택 회로(220)는 블록 선택 트랜지스터들(PG, P0~Pn-1, PS)로 구성된다. 블록 선택 회로(220)는 행 디코더(230)의 제어에 따라 행 디코더(230) 및 메모리 셀 어레이(210) 사이의 연결을 단속한다. 블록 선택 트랜지스터들(PG, P0~Pn-1, PS)에 는 고전압(Vpp) 및 프로그램 전압(Vpgm)이 인가된다. 이때, 고전압 및 프로그램 전압은 높은 전압 레벨을 가지므로, 블록 선택 트랜지스터들(PG, P0~Pn-1, PS)은 고전압 트랜지스터로 구성된다. 고전압 트랜지스터는 높은 전압을 견딜 수 있도록 설계되지만, 파괴 전압(break voltage) 이상의 높은 전압이 인가되거나 또는 높은 전압이 지속적으로 인가되면 손상될 수 있다.
행 디코더(230)는 블록 선택 회로(220)를 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(120)는 어드레스(ADDR)를 입력받고, 블록 선택 회로(220)를 통해 메모리 셀 어레이(210) 중에서 하나 또는 그 이상의 메모리 블록을 선택한다. 행 디코더(230)는 선택된 메모리 블록에 연결된 블록 선택 트랜지스터들(PG, P0~Pn-1, PS)의 게이트에 고전압 발생 회로(300)로부터 제공된 고전압(Vpp)을 인가한다. 행 디코더(230)는 블록 선택 회로(220)를 통해 접지 선택 라인(GSL), 워드 라인들(WL0~WLn-1) 및 스트링 선택 라인(SSL)에 읽기 전압 또는 패스 전압을 인가한다. 플래시 메모리 장치(200)의 프로그램 동작시, 행 디코더(230)는 선택된 워드 라인에 고전압 발생 회로(300)로부터 제공된 프로그램 전압(Vpgm)을 인가한다.
열 디코더(240)는 비트 라인들(BL1~BLm-1)을 통해 메모리 셀 어레이(210)에 연결된다. 열 디코더(240)는 쓰기 및 읽기 동작시에 비트 라인을 선택한다. 메모리 셀 어레이(210)에 저장될 데이터 또는 메모리 셀 어레이(210)로부터 읽어진 데이터는 열 디코더를 통해 외부와 교환된다. 프로그램 동작시, 프로그램 전압(Vpgm)은 단계적으로 증가한다. 프로그램 동작의 한 단계가 종료될 때마다, 열 디코더(240)는 제어 회로(250)에 응답하여 검증 동작을 수행한다.
제어 로직(250)은 외부로부터 제어 신호(CTRL)를 전달받고, 코드 신호(CODE)를 생성한다. 코드 신호(CODE)는 고전압 발생 회로(300)에 제공된다. 코드 신호(CODE)는 고전압 발생 회로(300)로부터 적절한 레벨의 고전압(Vpp) 및 프로그램 전압(Vpgm)을 전달받기 위해, 고전압 발생 회로(300)를 제어하는 신호이다. 프로그램 동작시, 제어 로직(250)은 고전압 발생 회로(300)를 제어하여 프로그램 전압(Vpgm)을 단계적으로 상승시킨다. 프로그램 동작의 각 단계가 종료되면, 제어 로직(250)은 열 디코더(250)를 이용하여 검증 동작을 수행한다. 검증 결과, 프로그램이 완료되지 않은 메모리 셀이 존재하면, 제어 로직(250)은 고전압 발생 회로(300)를 제어하여 프로그램 전압(Vpgm)을 상승시킨다.
고전압 발생 회로(300)는 제어 로직(250)으로부터 전달된 코드 신호(CODE)에 응답하여 고전압(Vpp) 및 프로그램 전압(Vpgm)을 발생한다. 도 3에 도시된 바와 같이, 고전압 발생 회로(300)가 발생하는 고전압(Vpp) 및 프로그램 전압(Vpgm)은 일정한 전압 차이(Vd)를 유지한다. 그리고, 메모리 셀 어레이(210) 및 행 디코더(230) 사이의 연결을 단락하기 위해, 고전압(Vpp)과 프로그램 전압(Vpgm)의 전압 차이(Vd)는 블록 선택 트랜지스터들(PG, P0~Pn-1, PS)의 문턱 전압보다 크다.
도 5는 도 4에 도시된 고전압 발생 회로(300)를 보여주는 블록도이다. 도 5를 참조하면, 본 발명에 따른 고전압 발생 회로(300)는 고전압 발생부(310) 및 프로그램 전압 발생부(320)를 포함한다.
고전압 발생부(310)는 코드 신호(CODE[2:0])에 응답하여 고전압(Vpp)을 발생한다. 고전압 발생부는 전하 펌프(312), 고전압 제어 회로(314) 및 비교기(316)를 포함한다. 전하 펌프(312)는 비교기(316)로부터 전달된 동작 신호(EN)에 응답하여, 전하 펌핑 동작을 통해서 고전압(Vpp)을 발생한다. 고전압 제어 회로(314)는 코드 신호(CODE[2:0])에 응답하여, 전하 펌프(312)로부터 제공된 고전압(Vpp)을 분배한다. 분배된 전압(Vdvd, 이하, 분배 전압이라 칭함)은 비교기(316)로 전달된다. 비교기(316)는 고전압 제어 회로(316)로부터 전달된 분배 전압(Vdvd)을 기준 전압(Vref)과 비교하여 동작 신호(EN)를 발생한다.
고전압(Vpp)이 플래시 메모리 장치(200, 도 4 참조)에서 요구되는 전압 레벨보다 낮은 경우, 전하 펌프(312)는 동작 신호(EN)에 응답하여 펌핑 동작을 수행한다. 따라서, 전하 펌프(312)가 발생하는 고전압(Vpp)의 레벨은 상승한다. 고전압(Vpp)이 플래시 메모리 장치(200)에서 요구되는 전압 레벨과 같아지면, 전하 펌프(312)는 펌핑 동작을 중단한다. 따라서, 전하 펌프(312)가 발생하는 고전압(Vpp)은 플래시 메모리 장치(200)에서 요구되는 전압 레벨로 제어된다.
프로그램 전압 발생부(320)는 고전압 발생부(310)로부터 제공된 고전압(Vpp)을 이용하여 프로그램 전압(Vpgm)을 발생한다. 프로그램 전압 발생부(320)는 전압 차이 발생기(322) 및 프로그램 전압 제어 회로(324)를 포함한다. 전압 차이 발생기(322)는 고전압(Vpp)을 제공받고, 고전압(Vpp)과 전압 차이(Vd)를 갖는 프로그램 전압(Vpgm)을 제공한다. 이때, 전압 차이 발생기(322)가 제공하는 전압 차이(Vd)는 제어 가능하다. 전압 차이 발생기(322)가 제공하는 전압 차이(Vd)는 블록 선택 트랜지스터들(PG, P0~Pn-1, PS, 도 4 참조)의 문턱 전압보다 높아야 한다. 그런데, 공정상의 변수 등에 의해, 블록 선택 트랜지스터들(PG, P0~Pn-1, PS)의 문 턱 전압은 일정하지 않다. 따라서, 공정상의 변수에 관계없이 플래시 메모리 장치가 정상적으로 동작하기 위해, 전압 차이(Vd)의 가변성이 요구된다. 프로그램 전압 제어 회로(324)는 코드 신호(CODE[2:0])에 응답하여, 전압 차이 발생기(322)로부터 제공된 프로그램 전압(Vpgm)을 플래시 메모리 장치(200)에서 요구되는 전압 레벨로 제어한다.
실시 예로서, 전압 차이 발생기(322)는 직렬로 연결된 복수의 다이오드들로 구성될 수 있다. 전압 차이 발생기(322)가 제공하는 전압 차이(Vd)는 복수의 다이오드들 각각의 출력단을 선택적으로 사용함으로써 제어될 수 있다. 또한, 전압 차이(Vd)는 웨이퍼의 테스트 단계에서, 다이오드를 구성하는 메탈 옵션(metal option)을 조정하여 활성화되는 다이오드들의 수를 조정함으로써 제어될 수 있다. 이때, 전압 차이 발생기(332)가 제공하는 프로그램 전압(Vpgm)은 전하 펌프(312)가 제공하는 고전압(Vpp)보다 다이오드들의 문턱 전압의 합만큼 낮은 전압이다.
도 6은 도 5에 도시된 고전압 제어 회로(314)의 실시 예를 보여주는 회로도이다. 도 6을 참조하면, 고전압 제어 회로(314)는 전압 분배기(410) 및 분배 제어기(420)를 포함한다. 전압 분배기(410)는 분배 제어기(420)의 제어에 응답하여 고전압(Vpp)을 분배한다. 분배된 전압(Vdvd)은 비교기(316, 도 5 참조)로 전달된다. 전압 분배기(410)는 직렬로 연결된 복수의 저항들(R0~R9)을 포함한다. 실시 예로서, 제 1 저항(R1)의 저항값은 제 0 저항(R0)보다 크고, 제 2 저항(R2)의 저항값은 제 1 저항(R1)보다 크다. 마찬가지로, 제 0 내지 7 저항들(R0~R7)의 저항값은 참조 번호의 순서에 따라 커진다.
분배 제어기(420)는 코드 신호(CODE[2:0])에 응답하여 전압 분배기(410)를 제어한다. 전압 분배기(410)의 복수의 저항들(R0~R7)에 각각 병렬로 연결된 복수의 트랜지스터들(T0~T7) 및 디코더(422)를 포함한다. 디코더(422)는 코드 신호(CODE[2:0])에 응답하여 복수의 트랜지스터들(T0~T7)을 제어한다. 예를 들면, 코드 신호(CODE[2:0])가 '000'을 나타내는 경우, 디코더(422)는 제 0 트랜지스터(T0)를 턴 오프 하고, 나머지 트랜지스터들(T1~T7)을 턴 온 한다. 코드 신호(CODE[2:0])가 '001'을 나타내는 경우, 디코더(422)는 제 1 트랜지스터(T1)를 턴 오프 하고, 나머지 트랜지스터들(T0, T2~T7)을 턴 온 한다. 이와 같은 방법으로, 고전압(Vpp)을 분배하는 저항들(R0~R8)의 저항값이 달라지면, 분배 전압(Vdvd)의 레벨이 변화한다. 비교기(316, 도 5 참조)는 분배 전압(Vdvd)을 기준 전압(Vref)과 비교하여 전하 펌프(312)를 제어하므로, 분배 전압(Vdvd)이 변화하면 전하 펌프(312)가 제공하는 고전압(Vpp) 또한 변화한다.
도 7은 도 5에 도시된 프로그램 전압 제어 회로(324)를 보여주는 회로도이다. 도 7을 참조하면, 프로그램 전압 제어 회로(324)는 전압 분배기(430) 및 분배 제어기(440)를 포함한다. 상술한 바와 같이, 프로그램 전압 회로(324)의 구조는 고전압 제어 회로(314)와 동일하다. 따라서, 설명의 중복을 피하기 위하여, 상세한 설명은 생략하기로 한다. 프로그램 전압 제어 회로(324)는 전압 차이 분배기(322)로부터 제공된 프로그램 전압(Vpgm)을 플래시 메모리 장치(200, 도 4 참조)에서 요구되는 전압 레벨로 제어한다. 즉, 전압 차이 발생기(322)로부터 고전압(Vpp)보다 낮은 프로그램 전압(Vpgm)이 제공되면, 프로그램 전압 제어 회로(324)는 전압 차이 발생기(322)로부터 제공된 프로그램 전압을 정밀하게 제어한다.
이하에서, 도 5, 도 5 및 도 7을 참조하여, 플래시 메모리 장치(200, 도 4 참조)의 프로그램 동작 시에 고전압(Vpp) 및 프로그램 전압(Vpgm)이 제어되는 과정을 설명하기로 한다.
프로그램 동작이 시작되면, 고전압 발생 회로(300)에 코드 신호(CODE[2:0])가 전달된다. 이때, 코드 신호(CODE[2:0])은 제 0 내지 제 7 저항들(R0~R7) 중에서 가장 낮은 저항을 선택하기 위한 신호(예를 들면, '000')이다. 그리고, 프로그램 단계가 진행되면, 코드 신호(CODE[2:0])는 이전 단계에서 선택된 저항보다 높은 저항값을 갖는 저항들 중에서 가장 낮은 저항값을 갖는 저항을 순차적으로 선택한다.
코드 신호(CODE[2:0])가 전달되면, 고전압 제어 회로(314)는 전하 펌프(312)로부터 제공된 고전압(Vpp)을 분배하고, 비교기(316)는 분배 전압(Vdvd)과 기준 전압(Vref)을 비교한다. 그런데, 고전압(Vpp)은 접지 전압이므로, 분배 전압(Vdvd) 또한 접지 전압이다. 기준 전압(Vref)이 분배 전압(Vdvd)보다 높으므로, 비교기(316)는 동작 신호(EN)를 발생한다. 전하 펌프(312)는 동작 신호(EN)에 응답하여, 고전압(Vpp)을 제공한다. 고전압 제어 회로(314)는 코드 신호(CODE[2:0])에 응답하여, 고전압을 분배한다. 코드 신호(CODE[2:0])가 '000'을 나타내므로, 디코더(422)는 제 0 트랜지스터(T0)를 턴 오프 하고, 제 1 내지 제 7 트랜지스터들(T1~T7)을 턴 온 한다. 제 0, 제 8 및 제 9 저항들(R0, R8, R9)에 의해 분배된 분배 전압(Vdvd)은 비교기(316)로 전달된다. 비교기(316)는 분배 전압(Vdvd)의 레벨이 기준 전압(Vref)과 같아질 때까지 동작 신호(EN)를 발생한다. 비교기(316) 및 고전압 제어 회로(314)에 의거하여, 고전압(Vpp)은 플래시 메모리 장치(200, 도 4 참조)에서 요구되는 전압 레벨까지 상승한다.
한편, 전압 차이 발생기(322)는 고전압(Vpp)을 전달받고, 고전압(Vpp)과 전압 차이(Vd)를 갖는 프로그램 전압(Vpgm)을 제공한다. 프로그램 전압 제어 회로(324)는 코드 신호(CODE[2:0])에 응답하여, 제 0 트랜지스터(T0)를 턴 오프 하고, 제 1 내지 제 7 트랜지스터들(T1~T7)을 턴 온 한다. 제 0, 제 8 및 제 9 저항들(R0, R8, R9)에 의해, 프로그램 전압(Vpgm)이 제공되는 경로로부터 전류가 유출된다. 프로그램 전압 제어 회로(324)는 프로그램 전압(Vpgm)이 제공되는 경로로부터 일정한 전류를 유출함으로써, 프로그램 전압(Vpgm)을 제어한다. 전압 차이 발생기(322) 및 프로그램 전압 제어기(324)에 의거하여, 프로그램 전압(Vpgm)은 프로그램 목표 전압(Vpp-Vd)의 레벨까지 상승한다.
다음 단계에서, 코드 신호(CODE[2:0])는 '001'로 변환된다. 고전압 제어 회로(314)는 코드 신호(CODE[2:0])에 응답하여, 제 1 트랜지스터(T1)를 턴 오프 하고, 제 0 및 제 2 내지 제 7 트랜지스터들(T0, T2~T7)을 턴 온 한다. 고전압(Vpp)을 분배하는 저항값이 상승하였으므로, 분배 전압(Vdvd)은 낮아진다. 즉, 기준 전압(Vref)이 분배 전압(Vdvd)보다 높은 전압이므로, 비교기(316)는 동작 신호(EN)를 발생한다. 전하 펌프(312)는 동작 신호(EN)에 응답하여, 전하 펌핑 동작을 수행한다. 따라서, 고전압(Vpp)의 레벨은 이전 단계의 고전압(Vpp)보다 상승한다. 그리고, 전압 차이 발생기(322) 및 프로그램 전압 제어 회로(324)에 의해, 프로그램 전압(Vpgm)의 레벨 또한 이전 단계의 프로그램 전압(Vpgm)보다 높아진다. 이때, 고전압(Vpp) 및 프로그램 전압(Vpgm)의 전압 차이(Vd)는 일정하게 유지된다.
고전압(Vpp)은 코드 신호(CODE[2:0])에 응답하여 단계적으로 상승한다. 이때, 동일한 코드 신호(CODE[2:0])에 응답하여, 프로그램 전압 제어 회로(324)의 전압 분배기(430)가 갖는 저항값은 단계적으로 상승한다. 고전압 제어 회로(314) 및 프로그램 전압 제어 회로(324)의 구조는 동일하므로, 각각의 프로그램 단계에서 고전압 제어 회로(314)의 전압 분배기(410) 및 프로그램 전압 제어 회로(324)의 전압 분배기(430)가 갖는 저항값은 동일하다. 다시 말하면, 프로그램 전압(Vpgm)이 상승하는 만큼, 프로그램 전압(Vpgm)을 분배하는 저항값도 증가한다. 따라서, 전류는 전압 및 전류의 비율에 의거하여 결정되므로, 고전압(Vpp) 및 프로그램 전압(Vpgm)이 단계적으로 상승할 때 프로그램 전압(Vpgm)으로부터 유출되는 전류의 양은 일정하게 유지된다. 따라서, 고전압(Vpp) 및 프로그램 전압(Vpgm)이 단계적으로 상승하여도, 프로그램 전압 제어 회로(324)가 프로그램 전압(Vpgm)을 제어하는 특성은 변화하지 않는다.
이와 같은 방법으로, 동일한 코드 신호(CODE[2:0])에 응답하여, 고전압(Vpp) 및 프로그램 전압(Vpgm)은 전압 차이(Vd)를 유지하면서 단계적으로 상승한다. 즉, 고전압(Vpp) 및 프로그램 전압(Vpgm) 사이에 일정한 전압 차이(Vd)를 유지하면서, 플래시 메모리 장치(200, 도 4 참조)에서 프로그램 동작이 수행된다.
도 8은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 고용량의 데이터 저장 능력을 지원 하기 위한 메모리 카드(500)는 본 발명에 따른 플래시 메모리 장치(510)를 장착한다. 본 발명에 따른 메모리 카드(500)는 호스트(Host)와 플래시 메모리 장치(510) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(520)를 포함한다.
SRAM(521)은 프로세싱 유닛(522)의 동작 메모리로써 사용된다. 호스트 인터페이스(523)는 메모리 카드(500)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 오류 정정 블록(524)은 본 발명에 따른 플래시 메모리 장치(510)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(525)는 본 발명의 플래시 메모리 장치(510)와 인터페이싱 한다. 프로세싱 유닛(522)은 메모리 컨트롤러(520)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(500)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 9는 본 발명에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 9를 참조하면, 메모리 시스템(600)은 플래시 메모리 시스템(610), 전원(620), 중앙처리장치(630), 램(640), 유저 인터페이스(650), 그리고 시스템 버스(660)를 포함한다
플래시 메모리 시스템(610)은 메모리 컨트롤러(612) 및 플래시 메모리 장치(611)를 포함한다. 플래시 메모리 시스템(610)은 시스템 버스(660)를 통해, 전원(620), 중앙처리장치(630), 램(640), 그리고 유저 인터페이스(650)에 전기적으로 연결된다. 플래시 메모리 장치(611)에는 유저 인터페이스(650)를 통해서 제공되거 나 또는, 중앙처리장치(630)에 의해서 처리된 데이터가 메모리 컨트롤러(612)를 통해 저장된다.
만일 플래시 메모리 시스템(610)이 반도체 디스크 장치(SSD)로 장착되는 경우, 시스템(600)의 부팅 속도가 획기적으로 빨라질 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 고전압 발생 회로는 고전압(Vpp) 및 프로그램 전압(Vpgm)을 발생하기 위해 동일한 코드 신호를 사용한다. 코드 신호에 응답하여, 고전압(Vpp) 및 프로그램 전압(Vpgm)을 제어하는 고전압 제어 회로 및 프로그램 전압 제어 회로는 동일한 구조를 갖는다. 동일한 코드 신호를 사용하여 고전압(Vpp) 및 프로그램 전압(Vpgm)을 발생하므로, 고전압(Vpp) 및 프로그램 전압(Vpgm) 중 하나에 대해서만 전압 트리밍을 수행한다. 따라서, 플래시 메모리 장치의 테스트에 소요되는 시간이 단축된다.
본 발명에 따른 고전압 발생 회로는 고전압 제어 회로, 프로그램 전압 제어 회로 및 전압 차이 발생기를 이용하여, 고전압(Vpp) 및 프로그램 전압(Vpgm)의 전압 차이(Vd)를 일정하게 유지한다. 따라서, 플래시 메모리 장치에서, 필요 이상으로 높은 고전압(Vpp)으로 인해 발생하는 전력 소모 및 지속적으로 높은 전압을 유지하는 고전압(Vpp)으로 인해 발생하는 고전압 트랜지스터들의 파손이 방지된다.
본 발명에 따른 고전압 발생 회로는 고전압(Vpp) 및 프로그램 전압(Vpgm)을 발생하기 위해 하나의 전하 펌프를 포함한다. 고전압(Vpp) 및 프로그램 전압(Vpgm)이 하나의 전하 펌프로부터 제공되므로, 플래시 메모리 장치에서 요구되는 공간이 감소된다.
상술한 실시 예에서는, 코드 신호가 3비트의 데이터를 나타내는 것으로 설명되었다. 그러나, 코드 신호는 다른 개수의 비트를 나타내거나, 또는 디지털 신호가 아닌 아날로그 신호가 될 수도 있음은 자명하다.
상술한 실시 예에서는, 전압 분배기는 9 개의 저항을 포함하고, 분배 제어기는 7 개의 트랜지스터들을 포함하는 것으로 설명되었다. 그러나, 전압 분배기의 저항의 수 및 분배 제어기의 트랜지스터들의 수는 플래시 메모리 장치의 특성 및 용도에 따라 달라질 수 있음은 자명하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래의 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 종래의 플래시 메모리 장치에서, 프로그램 동작시에 고전압 및 프로그램 전압이 제어되는 방법을 보여주는 다이어그램이다.
도 3은 본 발명에 따른 고전압 및 프로그램 전압의 제어 방법을 보여주는 다이어그램이다.
도 4는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 고전압 발생 회로를 보여주는 블록도이다.
도 6은 도 5에 도시된 고전압 제어 회로의 실시 예를 보여주는 회로도이다.
도 7은 도 5에 도시된 프로그램 전압 제어 회로를 보여주는 회로도이다.
도 8은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 예시적으로 보여주는 블록도이다.
도 9는 본 발명에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

Claims (17)

  1. 복수의 메모리 블록을 갖는 메모리 셀 어레이;
    프로그램 전압을 선택된 워드 라인으로 제공하기 위한 행 디코더;
    상기 메모리 셀 어레이 및 상기 행 디코더 사이에 연결되며, 상기 복수의 메모리 블록 중에서 하나 또는 그 이상을 선택하기 위한 블록 선택 회로; 및
    상기 블록 선택 회로에 고전압을 제공하고, 상기 행 디코더에 프로그램 전압을 제공하는 고전압 발생 회로를 포함하고,
    상기 고전압 발생 회로는
    전하 펌프;
    상기 전하 펌프를 제어하여 상기 고전압을 제공하는 고전압 제어 회로; 및
    상기 고전압을 이용하여 상기 프로그램 전압을 제공하고, 상기 고전압 제어 회로와 동일한 구조인 프로그램 전압 제어 회로를 포함하고,
    상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 동일한 코드 신호에 응답하여 동작하고,
    프로그램 동작시, 상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 상기 동일한 코드 신호에 응답하여 상기 고전압 및 상기 프로그램 전압을 단계적으로 상승시키는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 고전압 발생 회로는 상기 고전압을 제공받고, 상기 고전압보다 낮은 레벨의 전압을 제공하는 전압 차이 발생기를 더 포함하고, 상기 프로그램 전압 제어 회로는 상기 전압 차이 발생기로부터 제공된 전압을 제어하여 상기 프로그램 전압 을 제공하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 고전압 제어 회로 및 상기 프로그램 전압 제어 회로는 상기 동일한 코드 신호에 응답하여 상기 고전압 및 상기 프로그램 전압의 전압 차이를 일정하게 유지하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 블록 선택 회로는 상기 행 디코더 및 상기 메모리 셀 어레이 사이에 연결된 복수의 트랜지스터들을 포함하고,
    상기 전압 차이는 상기 복수의 트랜지스터들 각각의 문턱 전압보다 큰 것을 특징으로 하는 플래시 메모리 장치.
  5. 삭제
  6. 제 2 항에 있어서,
    상기 고전압 발생 회로는 상기 고전압 제어 회로로부터 제공된 전압을 기준 전압과 비교하고, 상기 비교 결과에 의거하여 상기 전하 펌프를 제어하는 비교기를 더 포함하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 고전압 제어 회로는
    상기 고전압을 분배하고 상기 분배된 고전압을 상기 비교기에 제공하기 위한 제 1 분배기; 및
    상기 동일한 코드 신호에 응답하여 상기 제 1 분배기를 제어하기 위한 제 1 분배 제어기를 포함하는 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 프로그램 전압 제어 회로는
    상기 프로그램 전압이 제공되는 경로로부터 전류를 유출하기 위한 제 2 분배기; 및
    상기 동일한 코드 신호에 응답하여 상기 제 2 분배기를 제어하기 위한 제 2 분배 제어기를 포함하고,
    상기 제 1 분배기와 상기 제 2 분배기의 구조는 동일하고, 상기 제 1 분배 제어기와 상기 제 2 분배 제어기의 구조는 동일한 플래시 메모리 장치.
  9. 제 2 항에 있어서,
    상기 프로그램 전압 제어 회로는 상기 프로그램 전압이 제공되는 경로로부터 전류를 유출하여 상기 프로그램 전압을 제어하는 플래시 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 전압 차이 발생기에 의해 발생되는 전압 차이는 제어되는 플래시 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 전압 차이 발생기는 직렬로 연결된 복수의 다이오드들을 포함하고, 상기 복수의 다이오드들은 각각 선택적으로 활성화되는 플래시 메모리 장치.
  12. 플래시 메모리 장치의 고전압 제어 방법에 있어서:
    코드 신호에 응답하여 전원 전압보다 높은 고전압을 발생하는 단계; 및
    상기 고전압을 이용하여 상기 고전압과 전압 차이를 갖는 프로그램 전압을 제공하는 단계를 포함하고,
    상기 프로그램 전압은 상기 코드 신호에 응답하여 제어되고,
    프로그램 동작시, 상기 고전압 및 상기 프로그램 전압은 상기 코드 신호에 응답하여 각각 단계적으로 상승되는 고전압 제어 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 메모리 시스템에 있어서:
    플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하고,
    상기 플래시 메모리 장치는
    청구항 1에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.
  17. 삭제
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