KR20240066720A - 소거 상태의 메모리 셀들을 검증하는 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 워드라인에 연결된 메모리 셀들, 상기 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응되는 문턱 전압으로 상승하는 프로그램 동작을 수행하는 주변 회로 및 상기 프로그램 동작을 수행한 뒤, 상기 워드라인에 인가된 프로그램 전압의 크기에 따라 상기 메모리 셀들 중 소거 상태를 상기 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압을 식별하는 소거 상태 검증 동작의 수행 여부를 결정하는 프로그램 동작 제어부를 포함한다.

Description

소거 상태의 메모리 셀들을 검증하는 메모리 장치 및 그것의 동작 방법{MEMORY DEVICE FOR VERIFYING MEMORY CELLS IN ERASE STATE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 소거 상태의 메모리 셀들을 검증하는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
프로그램 동작은 비휘발성 메모리 장치에 포함된 메모리 셀들의 문턱 전압을 상승시키는 동작이다. 메모리 셀들 각각의 문턱 전압이 상승하는 정도는 메모리 셀들 각각에 저장될 데이터에 따라 다를 수 있다. 프로그램 동작시 어느 하나의 메모리 셀이 저장될 데이터에 대응되는 문턱 전압으로 상승하였으면 어느 하나의 메모리 셀의 문턱 전압은 다른 메모리 셀의 문턱 전압이 상승하는 동안 변동되지 않아야 할 수 있다. 다만, 다른 메모리 셀의 문턱 전압이 상승하는 동안 어느 하나의 메모리 셀의 문턱 전압에도 영향을 미치므로 어느 하나의 메모리 셀의 문턱 전압의 변동이 심하면 어느 하나의 메모리 셀에 저장된 데이터의 신뢰성은 낮아질 수 있다.
본 발명의 실시 예는 프로그램 동작시 소거 상태로 프로그램되는 메모리 셀들의 문턱 전압이 변동되는 디스터번스 현상이 발생할 가능성이 높은 경우에 소거 상태 메모리 셀들의 문턱 전압을 확인할 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 워드라인에 연결된 메모리 셀들, 상기 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응되는 문턱 전압으로 상승하는 프로그램 동작을 수행하는 주변 회로 및 상기 프로그램 동작을 수행한 뒤, 상기 워드라인에 인가된 프로그램 전압의 크기에 따라 상기 메모리 셀들 중 소거 상태를 상기 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압을 식별하는 소거 상태 검증 동작의 수행 여부를 결정하는 프로그램 동작 제어부를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응되는 문턱 전압으로 상승하는 프로그램 동작을 수행하는 단계 및 상기 메모리 셀들에 연결된 워드라인에 인가된 프로그램 전압의 크기에 따라 상기 메모리 셀들 중 소거 상태를 상기 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압을 식별하는 소거 상태 검증 동작의 수행 여부를 결정하는 단계를 포함한다.
본 기술에 따르면 프로그램 동작시 소거 상태로 프로그램되는 메모리 셀들의 문턱 전압이 변동되는 디스터번스 현상이 발생할 가능성이 높은 경우에 소거 상태 메모리 셀들의 문턱 전압을 확인할 수 있는 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 장치의 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 3은 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 4는 메모리 장치의 프로그램 동작에 따라 문턱 전압이 변동되는 소거 상태의 메모리 셀들을 설명하기 위한 도면이다.
도 5는 메모리 장치의 소거 상태 검증 동작을 설명하기 위한 도면이다.
도 6은 메모리 장치의 프로그램 동작 및 소거 상태 검증 동작을 설명하기 위한 도면이다.
도 7은 메모리 장치의 소거 상태 검증 동작을 설명하기 위한 순서도이다.
도 8은 소거 상태 검증 동작의 패스 또는 페일을 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰 및 컴퓨터 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다. 메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 메모리 시스템(50)은 POP(package on package) 및 SOC(system on chip) 등과 같은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 실시 예에서, 메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치일 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스(ADDR)에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 저장하는 프로그램 동작(쓰기 동작), 데이터를 읽는 리드 동작, 또는 데이터를 삭제하는 소거 동작을 수행할 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 즉, 메모리 셀 어레이(110)는 복수의 페이지로 구성될 수 있다. 실시 예에서, 페이지는 데이터를 저장하거나, 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKz)은 드레인 선택 라인(DSL)과 소스 선택 라인(SSL) 사이에 서로 평행하게 배열된 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 메모리 블록(BLKz)은 어느 하나의 비트라인과 공통 소스 라인(CSL) 사이에 연결된 메모리 셀 스트링을 복수 개 포함할 수 있다. 비트라인들(BL1~BLm) 각각은 복수의 메모리 셀 스트링들에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 복수의 메모리 셀 스트링들에 공통으로 연결될 수 있다.
예를 들어, 메모리 셀 스트링은 공통 소스 라인(CSL)과 제1 비트라인(BL1) 사이에 직렬로 연결된 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 하나의 메모리 셀 스트링은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 적어도 하나 이상 포함할 수 있다.
드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트라인(BL1)에 연결될 수 있고, 소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MCn)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 복수의 메모리 셀들(MC1~MCn)의 게이트들은 복수의 워드 라인들(WL1~WLn)에 연결될 수 있다. 서로 다른 메모리 셀 스트링에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들은 물리 페이지(physical page; PG)로 정의될 수 있다. 메모리 블록(BLKz)은 복수의 워드 라인들(WL1~WLn)의 개수만큼의 물리 페이지들을 포함할 수 있다.
복수의 메모리 셀들(MC1~MCn)은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 또는 다섯 개 비트 이상의 데이터를 저장하는 메모리 셀들로 구성될 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직 회로(130)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다. 다른 예로, 주변 회로(120)는 제어 로직 회로(130)의 제어에 따라 행 라인들(RL) 및 비트라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 드레인 선택 라인(DSL)들, 복수의 워드라인들(WL1~WLn), 소스 선택 라인(SSL)들 및 공통 소스 라인(CSL)을 포함할 수 있다.
어드레스 디코더(121)는 제어 로직 회로(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(121)는 제어 로직 회로(130)로부터 어드레스(ADDR)를 수신할 수 있다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압들(Vop)을 발생하도록 구성될 수 있다. 전압 생성부(122)는 제어 로직 회로(130)의 제어에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직 회로(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 수 있다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 회로(130)의 제어에 응답하여 동작할 수 있다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 수 있다. 선택된 메모리 셀들은 전달된 데이터(DATA)에 따라 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다. 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽을 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 로직 회로(130)의 제어에 응답하여 동작할 수 있다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 메모리 컨트롤러(200)로부터 데이터(DATA)를 수신할 수 있다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직 회로(130)가 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직 회로(130)로 출력할 수 있다. 예를 들어, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 크면 페일 신호를 제어 로직 회로(130)로 출력할 수 있다. 다른 예로, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 작으면 패스 신호를 제어 로직 회로(130)로 출력할 수 있다.
제어 로직 회로(130)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직 회로(130)는 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직 회로(130)는 메모리 컨트롤러(200)로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직 회로(130)는 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직 회로(130)는 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 페이지 버퍼 제어 신호(PBSIG) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직 회로(130)는 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 페이지 버퍼 제어 신호(PBSIG)는 페이지 버퍼 그룹(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직 회로(130)는 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직 회로(130)는 프로그램 동작 제어부(140), 프로그램 전압 정보 저장부(150) 및 기준 전압 정보 저장부(160)를 포함할 수 있다. 프로그램 동작 제어부(140)는 메모리 셀들에 대한 프로그램 동작을 제어할 수 있다. 프로그램 동작은 메모리 셀들에 데이터를 저장하는 동작일 수 있다. 구체적으로, 프로그램 동작은 메모리 셀들에 저장될 데이터에 따라 메모리 셀들의 문턱 전압을 상승시키는 동작일 수 있다. 프로그램 동작이 수행되면 메모리 셀들은 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱 전압을 가질 수 있다. 복수의 프로그램 상태들은 하나의 메모리 셀이 저장하는 데이터 비트의 개수에 따라 정해질 수 있다. 예를 들어, 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC(Triple Level Cell; TLC)로 프로그램 되는 경우 복수의 프로그램 상태들은 소거 상태, 제1 내지 제7 프로그램 상태를 의미할 수 있다. 프로그램 동작이 수행된 뒤 메모리 셀들이 갖는 문턱 전압은 메모리 셀들에 저장될 데이터에 따라 결정될 수 있다. 메모리 셀들은 각각 저장될 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 상태를 목표 프로그램 상태로 가질 수 있다.
실시 예에서, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 각 프로그램 루프는 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있다. 프로그램 전압 인가 동작은 프로그램 전압을 이용하여 메모리 셀들의 문턱 전압을 상승시키는 동작일 수 있다. 프로그램 동작 제어부(140)는 프로그램 전압 인가 동작시 워드라인에 프로그램 전압을 인가하도록 주변 회로(120)를 제어할 수 있다. 검증 동작은 검증 전압을 이용하여 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응하는 문턱 전압에 도달하였는지 식별하는 동작일 수 있다. 프로그램 동작 제어부(140)는 검증 동작시 메모리 셀들 중 검증 전압보다 낮은 문턱 전압을 갖는 온 셀의 개수와 기준 페일 비트 수를 비교한 결과를 기초로 검증 동작의 패스 또는 페일 여부를 결정할 수 있다.
프로그램 동작 제어부(140)는 메모리 셀들 각각의 목표 프로그램 상태에 대한 검증 동작이 패스되면, 메모리 셀들 중 소거 상태를 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압을 식별하는 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다. 구체적으로, 프로그램 동작 제어부(140)는 프로그램 전압 인가 동작시 워드라인에 인가된 프로그램 전압의 크기와 기준 전압을 비교한 결과를 기초로 소거 상태 검증 동작의 수행 여부를 결정할 수 있다. 프로그램 동작 제어부(140)는 소거 상태 검증 동작시 소거 셀들 중 소거 상태 검증 전압보다 높은 문턱 전압을 갖는 오프 셀 개수와 기준 오프 셀 개수를 비교한 결과를 기초로 소거 상태 검증 동작의 패스 또는 페일 여부를 결정할 수 있다.
프로그램 전압 정보 저장부(150)는 프로그램 동작시 워드라인에 인가된 프로그램 전압들에 관한 정보 및 프로그램 동작시 복수의 프로그램 루프들이 수행된 횟수에 관한 정보를 저장할 수 있다. 기준 전압 정보 저장부(160)는 기준 전압 크기에 관한 정보를 저장할 수 있다.
실시 예에서, 프로그램 동작 제어부(140)는 프로그램 전압 정보 저장부(150)에 저장된 프로그램 전압들과 기준 전압 정보 저장부(160)에 저장된 기준 전압을 비교한 결과를 기초로 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 쓰기 동작, 리드 동작 또는 소거 동작에 따라 커맨드, 어드레스 또는 데이터를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(300)는 DIMM(Dual In-line Memory Module) 등과 같은 여러가지 통신 방식을 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 메모리 장치의 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 2에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.
도 2를 참조하면, 메모리 셀들의 문턱 전압 분포는 프로그램 동작에 따라 초기 상태에서 최종 프로그램 상태로 변화할 수 있다.
도 2에서는 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램 되는 경우로 가정하여 설명한다.
초기 상태는 프로그램 동작을 수행하지 않은 상태로 메모리 셀들의 문턱 전압 분포는 소거 상태(E)일 수 있다.
최종 프로그램 상태는 프로그램 동작을 수행한 메모리 셀들의 문턱 전압 분포일 수 있다. 프로그램 동작을 수행한 메모리 셀들의 문턱 전압은 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱 전압을 가질 수 있다. 예를 들어, 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램 되는 경우 복수의 프로그램 상태들은 소거 상태(E), 제1 내지 제7 프로그램 상태(PV1~PV7)를 의미할 수 있다. 실시 예에서, 프로그램 동작을 수행한 메모리 셀들의 문턱 전압은 소거 상태(E), 제1 내지 제7 프로그램 상태(PV1~PV7) 중 어느 하나의 상태에 대응하는 문턱 전압을 가질 수 있다. 초기 상태인 메모리 셀들의 문턱 전압은 프로그램 동작을 통해 소거 상태(E), 제1 내지 제7 프로그램 상태(PV1~PV7) 중 어느 하나의 프로그램 상태에 대응하는 문턱 전압으로 상승할 수 있다.
메모리 셀들은 각각 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 가질 수 있다. 목표 프로그램 상태는 메모리 셀에 저장될 데이터에 따라 결정될 수 있다. 메모리 셀들은 각각 저장될 데이터에 따라 복수의 프로그램 상태들인 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 가질 수 있다. 메모리 셀들의 문턱 전압은 프로그램 동작에 따라 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응되는 문턱 전압을 가질 수 있다.
도 3은 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 3에서, 그래프의 가로축은 시간(Time)을 나타내고, 그래프의 세로축은 워드라인에 인가되는 전압(V)을 나타낸다. 워드라인에 인가되는 전압(V)은 프로그램 전압(Vpgm) 및 검증 전압(Vfy)을 포함할 수 있다.
도 3에서는 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램 되는 경우로 가정하여 설명한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 하나의 메모리 셀이 두 개 비트의 데이터를 저장하거나 네 개 비트 이상의 데이터를 저장하도록 프로그램될 수 있다.
도 3을 참조하면, 메모리 장치(100)는 프로그램 동작을 수행할 수 있다. 프로그램 동작은 복수의 프로그램 루프들(PL1~PLi)을 포함할 수 있다. 메모리 장치(100)는 선택된 워드라인에 연결된 선택된 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태에 대응되는 문턱 전압을 갖도록 복수의 프로그램 루프들(PL1~PLi)을 수행할 수 있다. 어느 하나의 프로그램 상태는 선택된 메모리 셀들 각각에 저장될 데이터에 따라 결정된 목표 프로그램 상태일 수 있다.
복수의 프로그램 루프들(PL1~PLi) 각각은 프로그램 전압 인가 동작(PGM Step) 및 검증 동작(Verify Step)을 포함할 수 있다.
프로그램 전압 인가 동작(PGM Step)은 선택된 메모리 셀들이 연결된 선택된 워드라인에 프로그램 전압을 인가하는 동작일 수 있다. 프로그램 전압 인가 동작(PGM Step)시 선택된 메모리 셀들의 문턱 전압은 프로그램 전압에 의해 상승할 수 있다.
검증 동작(Verify Step)은 선택된 메모리 셀들이 연결된 선택된 워드라인에 검증 전압을 인가하는 동작일 수 있다. 검증 동작(Verify Step)은 선택된 메모리 셀들 각각의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응하는 문턱 전압을 갖는지 판단하는 동작일 수 있다. 검증 동작(Verify Step)은 선택된 메모리 셀들 각각의 목표 프로그램 상태에 대응하는 검증 전압을 인가하는 동작일 수 있다.
실시 예에서, 메모리 장치(100)는 제1 프로그램 루프(PL1)에서, 선택된 메모리 셀들이 연결된 선택된 워드라인에 제1 프로그램 전압(Vpgm1)이 인가된 뒤, 제1 내지 제7 검증 전압들(Vfy1~Vfy7)을 인가할 수 있다. 메모리 장치(100)는 제1 내지 제7 검증 전압들(Vfy1~Vfy7) 중 메모리 셀들의 목표 프로그램 상태에 대응하는 검증 전압을 선택된 워드라인에 인가할 수 있다. 예를 들어, 메모리 장치(100)는 제1 검증 전압(Vfy1)을 이용하여 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들에 대한 검증 동작(Verify Step)을 수행할 수 있다. 제1 검증 전압(Vfy1)은 도 4에 도시된 제1 프로그램 상태에 대응되는 검증 전압일 수 있다. 제1 검증 전압(Vfy1)에서 제7 검증 전압(Vfy7)으로 갈수록 검증 전압들(Vfy1~Vfy7)의 크기는 증가할 수 있다. 구체적으로, 검증 전압들(Vfy1~Vfy7)의 크기는 제1 검증 전압(Vfy1)이 가장 작고 제7 검증 전압(Vfy7)이 가장 클 수 있다. 검증 전압의 개수는 본 실시 예에 제한되지 않는다.
검증 전압들(Vfy1~Vfy7) 각각에 의해 검증 동작(Verify Step)이 패스된 메모리 셀들의 문턱 전압은 목표 프로그램 상태에 대응하는 문턱 전압을 갖는 것으로 판별될 수 있다. 검증 동작(Verify Step)이 패스된 메모리 셀들은 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 수 있다. 프로그램 금지된 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가될 수 있다.
검증 전압들(Vfy1~Vfy7) 각각에 의해 검증 동작(Verify Step)이 페일된 메모리 셀들의 문턱 전압은 목표 프로그램 상태에 대응하는 문턱 전압을 갖지 못한 것으로 판별될 수 있다. 검증 동작(Verify Step)이 페일된 메모리 셀들은 제2 프로그램 루프(PL2)를 수행할 수 있다.
제2 프로그램 루프(PL2)에서 메모리 장치(100)는 선택된 메모리 셀들이 연결된 선택된 워드라인에 제1 프로그램 전압(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 전압(Vpgm2)을 인가할 수 있다. 이후, 메모리 장치(100)는 제1 프로그램 루프(PL1)의 검증 동작(Verify Step)과 동일하게 제2 프로그램 루프(PL2)의 검증 동작(Verify Step)을 수행할 수 있다.
이후, 메모리 장치(100)는 미리 설정된 횟수만큼 제2 프로그램 루프(PL2)와 동일하게 다음 프로그램 루프를 수행할 수 있다.
실시 예에서, 미리 설정된 횟수의 프로그램 루프 이내에 프로그램 동작이 완료되지 않으면, 프로그램 동작은 페일일 수 있다. 미리 설정된 횟수의 프로그램 루프 이내에 프로그램 동작이 완료되면, 프로그램 동작은 패스일 수 있다. 프로그램 동작의 완료 여부는 선택된 메모리 셀들에 대한 모든 검증 동작(Verify Step)이 패스되었는지 여부로 결정될 수 있다. 선택된 메모리 셀들 모두에 대한 검증 동작(Verify Step)이 패스되면, 다음 프로그램 루프는 수행되지 않을 수 있다.
실시 예에서, 프로그램 전압은 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 방식에 따라 결정될 수 있다. 프로그램 전압의 레벨은 복수의 프로그램 루프들(PL1~PLi)이 반복됨에 따라 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 메모리 컨트롤러(200)의 제어에 따라 다양한 형태로 결정될 수 있다.
도 4는 메모리 장치의 프로그램 동작에 따라 문턱 전압이 변동되는 소거 상태의 메모리 셀들을 설명하기 위한 도면이다.
도 4에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.
메모리 장치(100)는 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응되는 문턱 전압을 갖도록 프로그램 동작을 수행할 수 있다.
메모리 장치(100)는 프로그램 동작이 종료되면 제1 내지 제7 리드 전압들(Vr1~Vr7)을 이용하여 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행할 수 있다. 제1 내지 제7 리드 전압들(Vr1~Vr7) 각각은 각 프로그램 상태를 구분하는 전압일 수 있다. 예를 들어, 제1 리드 전압은 소거 상태(E) 및 제1 프로그램 상태(PV1)를 구분하는 전압일 수 있다.
한편, 메모리 셀들 중 소거 상태(E)를 목표 프로그램 상태로 갖는 소거 셀들은 프로그램 동작시 문턱 전압이 상승하지 않아야 할 수 있다. 즉, 소거 상태(E)를 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압 분포는 초기 상태의 소거 상태(E)에 대응되는 문턱 전압 분포와 동일한 문턱 전압 분포를 형성해야 할 수 있다. 예를 들어, 소거 셀들의 문턱 전압은 프로그램 동작이 종료되어도 디스터번스 전압(Vd)보다 낮은 문턱 전압을 가져야할 수 있다. 이에 따라, 메모리 장치(100)는 프로그램 동작시 소거 셀들에 연결된 비트라인에 프로그램 금지 전압을 인가하여 소거 셀들의 문턱 전압이 상승하지 않도록 할 수 있다.
그러나, 프로그램 동작시 워드라인에 인가된 프로그램 전압의 크기와 프로그램 전압이 인가된 횟수는 소거 셀들의 문턱 전압 분포에 영향을 미칠 수 있다. 프로그램 동작이 종료된 뒤, 소거 셀들의 문턱 전압 분포는 도 4에서 도시된 바와 같이 변화된 소거 상태(E')의 문턱 전압 분포로 변경될 수 있다. 구체적으로, 워드라인에 인가된 프로그램 전압의 크기와 프로그램 전압이 인가된 횟수에 따라 디스터번스 전압(Vd)보다 높은 문턱 전압을 갖는 소거 셀들이 생길 수 있다. 그리고, 프로그램 동작에서 워드라인에 인가된 프로그램 전압의 크기가 클수록 디스터번스 전압(Vd)보다 높은 문턱 전압을 갖는 소거 셀들이 증가할 수 있다. 또한, 프로그램 동작에서 워드라인에 프로그램 전압이 인가된 횟수가 많을수록 디스터번스 전압(Vd)보다 높은 문턱 전압을 갖는 소거 셀들이 증가할 수 있다.
소거 셀들의 문턱 전압이 제1 리드 전압(Vr1)보다 높은 문턱 전압을 갖게 되면 리드 동작시 소거 셀들은 제1 프로그램 상태(PV1)를 갖는 메모리 셀들로 리드될 수 있다. 즉, 제1 리드 전압(Vr1)보다 높은 문턱 전압을 갖는 소거 셀들이 많아질수록 많은 에러 비트 수를 포함하게 되므로 제1 리드 전압(Vr1)을 이용한 리드 동작이 페일될 수 있다.
따라서, 메모리 장치(100)는 프로그램 동작에서 워드라인에 인가된 프로그램 전압의 크기 또는 프로그램 전압이 인가된 횟수에 따라 소거 셀들의 문턱 전압을 식별하는 소거 상태 검증 동작을 수행함으로써 리드 동작이 페일되는 것을 방지할 수 있다. 소거 상태 검증 동작은 소거 상태 검증 전압을 이용하여 소거 셀들의 문턱 전압을 식별하는 동작일 수 있다. 구체적으로, 소거 상태 검증 동작은 소거 셀들의 문턱 전압이 소거 상태 검증 전압보다 높은 문턱 전압을 갖는지 식별하는 동작일 수 있다. 실시 예에서, 소거 상태 검증 전압은 도 2에 도시된 제1 검증 전압(Vfy1)보다 낮은 크기의 전압일 수 있다. 실시 예에서, 소거 상태 검증 전압은 디스터번스 전압(Vd) 또는 제1 리드 전압(Vr1)일 수 있다. 다른 실시 예에서, 소거 상태 검증 전압은 디스터번스 전압(Vd)과 제1 리드 전압(Vr1)사이의 크기를 갖는 전압일 수 있다.
도 5는 메모리 장치의 소거 상태 검증 동작을 설명하기 위한 도면이다.
도 5에서, 그래프의 가로축은 시간(Time)을 나타내고, 그래프의 세로축은 워드라인에 인가되는 전압(V)을 나타낸다. 워드라인에 인가되는 전압(V)은 프로그램 전압(Vpgm) 및 검증 전압(Vfy)을 포함할 수 있다.
도 5를 참조하면, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행할 수 있다. 복수의 프로그램 루프들 각각은 프로그램 전압 인가 동작(PGM Step) 및 검증 동작(Verify Step)을 포함할 수 있다. 메모리 장치(100)는 프로그램 전압 인가 동작(PGM Step)에서 선택된 메모리 셀들에 연결된 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀들의 문턱 전압을 상승시킬 수 있다. 복수의 프로그램 루프들(PL1~PLn)이 수행됨에 따라 선택된 워드라인에 인가되는 프로그램 전압의 크기는 증가할 수 있다.
메모리 장치(100)는 검증 동작(Verify Step)에서 각 프로그램 상태에 대응되는 검증 전압들을 이용하여 선택된 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응되는 문턱 전압으로 상승하였는지 식별할 수 있다.
실시 예에서, 메모리 장치(100)는 제1 내지 제2 프로그램 루프들(PL1~PL2)에서 제1 검증 전압(Vfy1)을 이용하여 제1 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 검증 동작(Verify Step)을 수행할 수 있다. 메모리 장치(100)는 제1 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 검증 동작(Verify Step)이 패스되면 제3 프로그램 루프(PL3)에서 제2 검증 전압(Vfy2)을 이용하여 제2 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 검증 동작(Verify Step)을 수행할 수 있다. 이와 동일하게, 메모리 장치(100)는 제3 내지 제7 프로그램 상태들 각각을 목표 프로그램 상태로 갖는 메모리 셀들에 대한 검증 동작을 수행할 수 있다.
실시 예에서, 제n 프로그램 루프(PLn)에서 제7 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 검증 동작(Verify Step)이 패스될 수 있다. 제7 프로그램 상태에 대한 검증 동작이 패스되면 선택된 메모리 셀들 각각의 문턱 전압이 목표 프로그램 상태에 대응되는 문턱 전압을 갖는 것으로 판단될 수 있다.
실시 예에서, 메모리 장치(100)는 제7 프로그램 상태에 대한 검증 동작이 패스된 뒤, 선택된 워드라인에 인가된 프로그램 전압들 중 가장 큰 크기를 갖는 프로그램 전압과 기준 전압을 비교한 결과를 기초로 소거 상태를 목표 프로그램 상태로 갖는 소거 셀들에 대한 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다. 실시 예에서, 제1 내지 제n 프로그램 전압들(Vpgm1~Vpgmn) 중 가장 큰 크기를 갖는 프로그램 전압은 제n 프로그램 전압(Vpgmn)일 수 있다. 실시 예에서, 메모리 장치(100)는 선택된 워드라인에 제n 프로그램 전압(Vpgmn)까지 인가된 뒤 제7 프로그램 상태에 대한 검증 동작이 패스되었으므로, 제n 프로그램 전압(Vpgmn)과 기준 전압을 비교한 결과를 기초로 소거 상태 검증 동작을 수행할 수 있다. 다른 실시 예에서, 도 5에 도시된 바와 달리 선택된 워드라인에 제n-1 프로그램 전압(Vpgmn-1)까지 인가된 뒤, 제7 프로그램 상태에 대한 검증 동작이 패스된 경우 메모리 장치(100)는 제n-1 프로그램 전압(Vpgmn-1)과 기준 전압을 비교한 결과를 기초로 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다.
실시 예에서, 메모리 장치(100)는 선택된 워드라인에 인가된 프로그램 전압들 중 가장 큰 크기를 갖는 프로그램 전압이 기준 전압보다 크면 소거 상태 검증 동작을 수행할 수 있다. 메모리 장치(100)는 소거 상태 검증 동작시 선택된 워드라인에 소거 상태 검증 전압(Ve)을 인가할 수 있다. 메모리 장치(100)는 소거 상태를 목표 프로그램 상태로 갖는 소거 셀들이 소거 상태 검증 전압(Ve)보다 높은 문턱 전압을 갖는지 여부를 식별할 수 있다. 실시 예에서, 소거 상태 검증 전압(Ve)은 음의 전압일 수 있다.
실시 예에서, 메모리 장치(100)는 선택된 워드라인에 인가된 프로그램 전압들 중 가장 큰 크기를 갖는 프로그램 전압이 기준 전압과 같거나 작으면 소거 상태 검증 동작을 수행하지 않을 수 있다.
다른 실시 예에서, 메모리 장치(100)는 제7 프로그램 상태에 대한 검증 동작이 패스될때까지 복수의 프로그램 루프들이 수행된 횟수와 기준 루프 횟수를 비교한 결과를 기초로 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다. 예를 들어, 메모리 장치(100)는 복수의 프로그램 루프들이 수행된 횟수가 기준 루프 횟수보다 많으면 소거 상태 검증 동작을 수행할 수 있다. 다른 예로, 메모리 장치(100)는 복수의 프로그램 루프들이 수행된 횟수가 기준 루프 횟수와 같거나 적으면 소거 상태 검증 동작을 수행하지 않을 수 있다.
도 6은 메모리 장치의 프로그램 동작 및 소거 상태 검증 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 도 1의 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직 회로(130)를 포함할 수 있다. 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직 회로(130)는 도 1에 도시된 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직 회로(130)와 동일하게 구현될 수 있다.
제어 로직 회로(130)는 프로그램 동작 제어부(140), 프로그램 전압 정보 저장부(150) 및 기준 전압 정보 저장부(160)를 포함할 수 있다.
프로그램 전압 정보 저장부(150)는 프로그램 동작시 워드라인에 인가된 프로그램 전압들에 관한 정보를 저장할 수 있다. 프로그램 전압 정보 저장부(150)는 프로그램 동작시 복수의 프로그램 루프들이 수행된 횟수에 관한 정보를 저장할 수 있다.
기준 전압 정보 저장부(160)는 소거 상태 검증 동작을 수행할지 여부의 판단 기준이 되는 기준 전압 크기에 관한 정보를 저장할 수 있다.
프로그램 동작 제어부(140)는 메모리 셀 어레이에 포함된 메모리 셀들에 대한 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(140)는 메모리 셀들 각각의 문턱 전압이 목표 프로그램 상태에 대응되는 문턱 전압을 갖도록 주변 회로(120)를 제어할 수 있다.
프로그램 동작 제어부(140)는 메모리 셀들 각각의 목표 프로그램 상태에 대한 검증 동작이 패스되면 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다. 예를 들어, 프로그램 동작 제어부(140)는 제7 프로그램 상태에 대한 검증 동작이 패스되면 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다. 구체적으로, 프로그램 동작 제어부(140)는 프로그램 전압 정보 저장부(150)에 저장된 프로그램 전압들 중 가장 큰 크기를 갖는 프로그램 전압과 기준 전압을 비교한 결과를 기초로 소거 상태 검증 동작을 수행할지 여부를 결정할 수 있다. 실시 예에서, 프로그램 동작 제어부(140)는 가장 큰 크기를 갖는 프로그램 전압이 기준 전압보다 크면 소거 상태 검증 동작을 수행할 수 있다. 실시 예에서, 프로그램 동작 제어부(140)는 가장 큰 크기를 갖는 프로그램 전압이 기준 전압과 같거나 작으면 소거 상태 검증 동작을 수행하지 않고 프로그램 동작을 종료할 수 있다.
프로그램 동작 제어부(140)는 소거 상태 검증 동작시 소거 상태를 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압이 소거 상태 검증 전압보다 높은지 식별할 수 있다. 소거 상태 검증 전압보다 높은 문턱 전압을 갖는 소거 셀들은 오프 셀로 식별될 수 있다. 소거 상태 검증 전압보다 낮은 문턱 전압을 갖는 소거 셀들은 온 셀로 식별될 수 있다. 프로그램 동작 제어부(140)는 소거 셀들 중 소거 상태 검증 전압보다 높은 문턱 전압을 갖는 오프 셀의 개수와 기준 오프 셀 개수를 비교한 결과를 기초로 소거 상태 검증 동작의 패스 또는 페일 여부를 결정할 수 있다.
실시 예에서, 프로그램 동작 제어부(140)는 오프 셀 개수가 기준 오프 셀 개수보다 많으면 소거 상태 검증 동작이 페일된 것으로 결정할 수 있다. 프로그램 동작 제어부(140)는 소거 상태 검증 동작이 페일되면 프로그램 동작을 수행한 메모리 셀들을 제외한 다른 메모리 셀들에 프로그램 동작을 재수행하도록 주변 회로(120)를 제어할 수 있다.
실시 예에서, 프로그램 동작 제어부(140)는 오프 셀 개수가 기준 오프 셀 개수보다 적으면 소거 상태 검증 동작이 패스된 것으로 결정할 수 있다. 소거 상태 검증 동작이 패스되면 프로그램 동작이 종료될 수 있다.
도 7은 메모리 장치의 소거 상태 검증 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, 단계 S901에서, 메모리 장치(100)는 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다. 프로그램 동작은 메모리 셀들 각각의 문턱 전압이 목표 프로그램 상태에 대응되는 문턱 전압을 갖도록 메모리 셀들의 문턱 전압을 상승시키는 동작일 수 있다. 프로그램 동작은 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있다.
단계 S903에서, 메모리 장치(100)는 각 프로그램 상태에 대한 검증 동작이 패스되었지 여부를 판단할 수 있다. 각 프로그램 상태에 대한 검증 동작이 패스되면 단계 S905가 수행될 수 있다. 이와 달리, 각 프로그램 상태에 대한 검증 동작이 패스되지 않았으면 메모리 셀들에 대한 프로그램 동작이 수행될 수 있다.
단계 S905에서, 메모리 장치(100)는 워드라인에 인가된 프로그램 전압의 크기가 기준 전압보다 큰지 여부를 비교할 수 있다. 이때, 워드라인에 인가된 프로그램 전압의 크기는 복수의 프로그램 루프들 각각에서 워드라인에 인가된 프로그램 전압들 중 가장 큰 크기를 갖는 프로그램 전압을 의미할 수 있다. 워드라인에 인가된 프로그램 전압의 크기가 기준 전압보다 크면 단계 S907이 수행될 수 있다. 이와 달리, 워드라인에 인가된 프로그램 전압의 크기가 기준 전압과 같거나 작으면 프로그램 동작은 종료될 수 있다.
단계 S907에서, 메모리 장치(100)는 소거 셀들에 대한 소거 상태 검증 동작을 수행할 수 있다. 소거 셀들은 프로그램 동작시 소거 상태를 목표 프로그램 상태로 갖는 메모리 셀들일 수 있다.
도 8은 소거 상태 검증 동작의 패스 또는 페일을 설명하기 위한 순서도이다.
실시 예에서, 도 8에 도시된 순서도는 도 7의 단계 S907의 소거 상태 검증 동작을 구체화한 것일 수 있다.
도 8을 참조하면, 단계 S1001에서, 메모리 장치(100)는 소거 셀들에 연결된 워드라인에 소거 상태 검증 전압을 인가할 수 있다. 소거 셀들은 프로그램 동작시 소거 상태를 목표 프로그램 상태로 갖는 메모리 셀들일 수 있다.
단계 S1003에서, 메모리 장치(100)는 소거 셀들에 저장된 데이터를 센싱할 수 있다. 실시예에서, 소거 셀들 중 소거 상태 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들은 오프 셀에 대응되는 데이터가 센싱될 수 있다. 다른 실시 예에서, 소거 셀들 중 소거 상태 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들은 온 셀에 대응되는 데이터가 센싱될 수 있다.
단계 S1005에서, 메모리 장치(100)는 소거 셀들 중 오프 셀의 개수와 기준 오프 셀 개수를 비교할 수 있다. 오프 셀의 개수가 기준 오프 셀 개수보다 많으면 단계 S1007이 수행될 수 있다. 이와 달리, 오프 셀의 개수가 기준 오프 셀 개수보다 적으면 단계 S1011이 수행될 수 있다.
단계 S1007에서, 메모리 장치(100)는 소거 셀들 중 오프 셀의 개수가 기준 오프 셀 개수보다 많으면 소거 상태 검증 동작이 페일된 것으로 결정할 수 있다.
단계 S1009에서, 메모리 장치(100)는 소거 상태 검증 동작이 페일되면 다른 메모리 셀들에 프로그램 동작을 재수행할 수 있다.
단계 S1011에서, 메모리 장치(100)는 소거 셀들 중 오프 셀의 개수가 기준 오프 셀 개수보다 적으면 소거 상태 검증 동작이 패스된 것으로 결정할 수 있다.
50: 메모리 시스템
100: 메모리 장치
140: 프로그램 동작 제어부
150: 프로그램 전압 정보 저장부
160: 기준 전압 정보 저장부
200: 메모리 컨트롤러
300: 호스트

Claims (19)

  1. 워드라인에 연결된 메모리 셀들;
    상기 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응되는 문턱 전압으로 상승하는 프로그램 동작을 수행하는 주변 회로; 및
    상기 프로그램 동작을 수행한 뒤, 상기 워드라인에 인가된 프로그램 전압의 크기에 따라 상기 메모리 셀들 중 소거 상태를 상기 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압을 식별하는 소거 상태 검증 동작의 수행 여부를 결정하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 워드라인에 인가된 프로그램 전압의 크기에 관한 정보를 저장하는 프로그램 전압 정보 저장부; 및
    기준 전압의 크기에 관한 정보를 저장하는 기준 전압 정보 저장부;를 더 포함하는 메모리 장치.
  3. 제2 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 프로그램 전압의 크기와 상기 기준 전압을 비교한 결과를 기초로 상기 소거 상태 검증 동작의 수행 여부를 결정하는 메모리 장치.
  4. 제3 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 프로그램 전압의 크기가 상기 기준 전압보다 크면 상기 소거 상태 검증 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  5. 제1 항에 있어서, 상기 프로그램 동작은,
    복수의 프로그램 루프들을 포함하고,
    상기 프로그램 전압은,
    상기 복수의 프로그램 루프들 각각에서 이용된 프로그램 전압들 중 가장 큰 크기를 갖는 전압인 메모리 장치.
  6. 제1 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 복수의 프로그램 상태들 중 문턱 전압이 가장 높은 프로그램 상태에 대한 검증 동작이 패스되면 상기 소거 상태 검증 동작의 수행 여부를 결정하는 메모리 장치.
  7. 제1 항에 있어서, 상기 소거 상태 검증 동작은,
    상기 메모리 셀들에 대한 검증 동작에 이용되는 검증 전압보다 낮은 소거 상태 검증 전압을 이용하여 상기 소거 셀들의 문턱 전압을 식별하는 동작인 메모리 장치.
  8. 제4 항에 있어서, 프로그램 동작 제어부는,
    상기 소거 셀들 중 소거 상태 검증 전압보다 높은 문턱 전압을 갖는 오프 셀의 개수를 기초로 상기 소거 상태 검증 동작의 패스 여부를 결정하는 메모리 장치.
  9. 제8 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 오프 셀의 개수가 기준 오프 셀 개수보다 많으면 상기 소거 상태 검증 동작이 페일된 것으로 결정하는 메모리 장치.
  10. 제8 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 소거 상태 검증 동작이 페일되면 상기 메모리 셀들을 제외한 다른 메모리 셀들에 상기 프로그램 동작을 재수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  11. 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응되는 문턱 전압으로 상승하는 프로그램 동작을 수행하는 단계; 및
    상기 메모리 셀들에 연결된 워드라인에 인가된 프로그램 전압의 크기에 따라 상기 메모리 셀들 중 소거 상태를 상기 목표 프로그램 상태로 갖는 소거 셀들의 문턱 전압을 식별하는 소거 상태 검증 동작의 수행 여부를 결정하는 단계;를 포함하는 메모리 장치의 동작 방법.
  12. 제11 항에 있어서,
    상기 프로그램 전압의 크기와 기준 전압을 비교한 결과를 기초로 상기 소거 상태 검증 동작의 수행 여부를 결정하는 메모리 장치의 동작 방법.
  13. 제12 항에 있어서,
    상기 프로그램 전압의 크기가 상기 기준 전압보다 크면 상기 소거 상태 검증 동작을 수행하는 메모리 장치의 동작 방법.
  14. 제11 항에 있어서,
    상기 복수의 프로그램 상태들 각각에 대한 검증 동작이 패스되면 상기 소거 상태 검증 동작의 수행 여부를 결정하는 메모리 장치의 동작 방법.
  15. 제11 항에 있어서, 상기 소거 상태 검증 동작은,
    소거 상태 검증 전압을 이용하여 상기 소거 셀들의 문턱 전압을 식별하는 동작인 메모리 장치의 동작 방법.
  16. 제13 항에 있어서,
    상기 소거 셀들 중 소거 상태 검증 전압보다 높은 문턱 전압을 갖는 오프 셀의 개수를 기초로 상기 소거 상태 검증 동작의 패스 여부를 결정하는 메모리 장치의 동작 방법.
  17. 제16 항에 있어서,
    상기 오프 셀의 개수가 기준 오프 셀 개수보다 많으면 상기 소거 상태 검증 동작이 페일되는 메모리 장치의 동작 방법.
  18. 제16 항에 있어서,
    상기 오프 셀의 개수가 기준 오프 셀 개수와 같거나 적으면 상기 소거 상태 검증 동작이 패스되는 메모리 장치의 동작 방법.
  19. 제11 항에 있어서, 상기 프로그램 동작은,
    복수의 프로그램 루프들을 포함하고,
    상기 프로그램 전압은,
    상기 복수의 프로그램 루프들 각각에서 이용된 프로그램 전압들 중 가장 큰 크기를 갖는 전압인 메모리 장치의 동작 방법.
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