KR20240015922A

KR20240015922A - 프로그램 상태를 효과적으로 확인하기 위한 메모리 장치 및 그 동작방법

Info

Publication number: KR20240015922A
Application number: KR1020220093789A
Authority: KR
Inventors: 채수열
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2022-07-28
Filing date: 2022-07-28
Publication date: 2024-02-06
Also published as: CN117476078A; US20240038312A1

Abstract

본 기술은 프로그램 상태를 효과적으로 확인하기 위한 메모리 장치 및 그 동작방법에 관한 것으로서, 비트라인들을 통해 메모리 셀들과 연결되고, 비트라인들을 선택적으로 프리차지하는 다수의 페이지 버퍼들, 및 프로그램 데이터에 따라 비트라인들 중, 적어도 하나 이상의 제1비트라인에 프리차지 전압을 인가하고 프로그램 대상으로 선택된 워드라인에 제1검증전압을 인가하여 제1검증동작을 수행하며, 상기 제1검증동작 이후 상기 제1비트라인과 겹치지 않는 적어도 하나 이상의 제2비트라인에 프리차지 전압을 인가하고 선택된 워드라인에 제2검증전압을 인가하여 제2검증동작을 수행하며, 제2검증동작의 수행구간에서 제1비트라인과 연결된 메모리 셀의 문턱전압에 따라 제1비트라인을 플로팅(floating)시키는 동작 및 프리차지 전압을 인가하는 동작 중 어느 하나의 동작을 수행하는 제어회로를 포함한다.

Description

프로그램 상태를 효과적으로 확인하기 위한 메모리 장치 및 그 동작방법{APPARATUS AND METHOD FOR EFFECTIVELY CHECKING PROGRAM STATUS}

본 발명은 반도체 설계에 관한 것으로서, 구체적으로 프로그램 상태를 효과적으로 확인하기 위한 메모리 장치 및 그 동작방법에 관한 것이다.

일반적으로 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 여러가지 반도체 장치 중 메모리 시스템(memory system)을 저장 매체로 사용하는 장치, 예컨대, 디지털 카메라와 스마트폰 및 태블릿 피씨 등과 같은 이동형 디지털 전자 장치에서는 데이터를 저장하기 위해 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)를 포함할 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치(Flash Memory Device), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 NOR 플래시 메모리와 NAND 플래시 메모리로 구분될 수 있다.

일반적으로, NAND 플래시 메모리의 메모리 셀의 어레이는 어레이의 행(row)의 각 메모리 셀의 제어 게이트가 함께 연결되어 워드 라인(word line)과 같은 액세스 라인을 형성하도록 배열된다. 어레이의 열(column)은 한 쌍의 선택 게이트, 예를 들어, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬로 함께 연결된 메모리 셀의 스트링(종종 NAND 스트링이라고도 함)을 포함한다. 각각의 소스 선택 트랜지스터는 소스에 연결될 수 있는 반면, 각각의 드레인 선택 트랜지스터는 열 비트 라인(column bit line)과 같은 데이터 라인에 연결될 수 있다. 메모리 셀의 스트링과 소스 사이 및/또는 메모리 셀의 스트링과 데이터 라인 사이에 둘 이상의 선택 게이트를 사용하는 변형예가 알려져 있다.

NAND 플래시 메모리에서의 프로그래밍은 일반적으로 프로그램 검증 펄스에 의해 분리된 다수의 프로그래밍 펄스를 인가하여, 선택된 메모리 셀 그룹의 각 메모리 셀을 각각의 의도된 데이터 상태(중간 또는 최종 데이터 상태일 수 있음)로 프로그래밍함으로써 달성된다. 이러한 방식으로, 프로그래밍 펄스는 선택된 워드라인에 인가된다. 다수의 프로그래밍 펄스가 각각 인가된 후, 하나 이상의 프로그램 검증 펄스가 선택된 워드라인과 연결된 메모리 셀들의 프로그래밍을 검증하는 데 사용된다. 전류 프로그래밍은 일반적으로 증분 스텝 펄스 프로그래밍 방식(incremental step pulse programming scheme)에서 많은 프로그래밍 펄스를 사용하며, 여기서 각 프로그래밍 펄스는 메모리 셀 임계 전압을 일정량만큼 이동시키는 단일 펄스이다.

본 발명의 실시예는 프로그램 동작의 상태를 확인하기 위한 프로그램 검증동작 중 비트라인 프리차지 시간을 최소화할 수 있는 비휘발성 메모리 장치 및 그 동작방법을 제공한다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시예에 따른 메모리 장치는, 다수의 비트라인들을 통해 다수의 메모리 셀들과 연결되고, 상기 비트라인들을 선택적으로 프리차지하는 다수의 페이지 버퍼들; 및 프로그램 데이터에 따라 상기 비트라인들 중, 적어도 하나 이상의 제1비트라인에 프리차지 전압을 인가하고 프로그램 대상으로 선택된 워드라인에 제1검증전압을 인가하여 제1검증동작을 수행하며, 상기 제1검증동작 이후 상기 제1비트라인과 겹치지 않는 적어도 하나 이상의 제2비트라인에 프리차지 전압을 인가하고 상기 선택된 워드라인에 제2검증전압을 인가하여 제2검증동작을 수행하며, 상기 제2검증동작의 수행구간에서 상기 제1비트라인과 연결된 메모리 셀의 문턱전압에 따라 상기 제1비트라인을 플로팅(floating)시키는 동작 및 프리차지 전압을 인가하는 동작 중 어느 하나의 동작을 수행하는 제어회로를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 동작방법은, 다수의 비트라인들을 통해 다수의 메모리 셀들과 연결되는 다수의 페이지 버퍼들을 포함하는 메모리 장치의 동작방법에 있어서, 프로그램 대상으로 선택된 워드라인에 다수의 프로그램 전압을 프로그램이 완료될 때까지 반복하여 인가하는 단계; 상기 다수의 프로그램 전압 중 연속된 제1프로그램 전압과 제2프로그램 전압 사이의 프로그램 검증구간에서, 프로그램 데이터에 따라 선택된 적어도 하나 이상의 제1비트라인에 프리차지 전압을 인가하고, 상기 선택된 워드라인에 제1검증전압을 인가하여 제1검증동작을 수행하는 제1검증단계; 상기 프로그램 검증구간에서 상기 제1검증단계 이후, 상기 프로그램 데이터에 따라 선택되며 상기 제1비트라인과 겹치지 않는 적어도 하나 이상의 제2비트라인에 프리차지 전압을 인가하고 상기 선택된 워드라인에 제2검증전압을 인가하여 제2검증동작을 수행하는 제2검증단계; 및 상기 제2검증동작의 수행구간에서 상기 제1비트라인과 연결된 메모리 셀의 문턱전압에 따라 상기 제1비트라인을 플로팅(floating)시키는 동작 및 프리차지 전압을 인가하는 동작 중 어느 하나의 동작을 수행하는 설정단계를 포함할 수 있다.

본 발명의 실시예에 따른 메모리 장치는, 다수의 비트라인들을 통해 다수의 메모리 셀들과 연결되고, 상기 비트라인들을 선택적으로 프리차지하는 다수의 페이지 버퍼들; 및 상기 비트라인들 중, 적어도 하나 이상의 제1비트라인에 프리차지 전압을 인가하고 선택된 워드라인에 제1전압을 인가하여 제1동작을 수행하며, 상기 제1동작 이후 상기 제1비트라인과 겹치지 않는 적어도 하나 이상의 제2비트라인에 프리차지 전압을 인가하고 상기 선택된 워드라인에 제2전압을 인가하여 제2동작을 수행하며, 상기 제2동작의 수행구간에서 상기 제1비트라인과 연결된 메모리 셀의 문턱전압에 따라 상기 제1비트라인을 플로팅(floating)시키는 동작 및 프리차지 전압을 인가하는 동작 중 어느 하나의 동작을 수행하는 제어회로를 포함할 수 있다.

본 기술은 프로그램 동작의 상태를 확인하기 위한 프로그램 검증동작에서, 프로그램 데이터에 따라 서로 겹치지 않게 연속으로 선택하는 적어도 두 그룹의 비트라인 중 먼저 선택된 비트라인 그룹에 대한 프리차지 동작구간이 나중에 선택된 비트라인 그룹에 대한 프리차지 동작구간과 서로 겹쳐지는 것을 허용할 수 있다.

또한, 본 기술은 프로그램 동작의 상태를 확인하기 위한 프로그램 검증동작에서, 상대적으로 높은 레벨의 검증전압부터 낮은 레벨의 검증전압 순서대로 사용할 수 있다.

이를 통해, 비트라인 프리차지에 소요되는 시간을 최소화하면서도, 전류 소모량을 최소화할 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 4는 두 개의 데이터 비트를 저장하는 멀티 레벨 셀의 문턱전압 분포를 설명하기 위해 도시한 도면이다.
도 5 내지 도 7은 본 발명의 실시예에 따른 프로그램 검증동작의 일 예를 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 실시예에 따른 프로그램 검증동작이 도 2에 도시된 페이지 버퍼에 적용되는 방식을 설명하기 위해 도시한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 데이터 처리 시스템은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함할 수 있다.

메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.

그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.

그리고, 메모리 시스템(110)에 포함된 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다.

한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공할 수 있다. 여기서, 메모리 장치(150)는, 데이터를 저장하는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.

메모리 셀 어레이(미도시)는 다수의 메모리 블록을 포함할 수 있다. 각 메모리 블록은 다수의 메모리 셀을 포함할 수 있다. 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다. 실시 예에 따라, 페이지는 메모리 장치(150)에 데이터를 저장하거나, 메모리 장치(150)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에 따라, 메모리 장치(150)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(150)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(150)는 컨트롤러(130)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(150)는 쓰기 동작 (프로그램 동작), 리드 동작 및 이레이즈 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 이레이즈 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 저장된 데이터를 이레이즈할 것이다.

컨트롤러(130)는 메모리 시스템(110)의 전반적인 동작을 제어할 수 있다.

실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(150)에 포함된 데이터가 저장될 메모리 셀의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 "논리 어드레스" 또는 "논리적 어드레스"는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 "물리 어드레스" 또는 "물리적 어드레스"는 같은 의미로 사용될 수 있다.

컨트롤러(130)는 호스트(102)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 이레이즈 동작 등을 수행하도록 메모리 장치(150)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(130)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(150)에 제공할 수 있다. 리드 동작 시, 컨트롤러(130)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다. 이레이즈 동작 시, 컨트롤러(130)는 이레이즈 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다.

실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(150)에 전송할 수 있다. 예를 들면, 컨트롤러(130)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(150)로 제공할 수 있다.

실시 예에 따라, 컨트롤러(130)가 적어도 둘 이상의 메모리 장치(150)를 제어할 수 있다. 이 경우, 컨트롤러(130)는 동작 성능의 향상을 위해 메모리 장치(150)를 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(150)를 대한 동작이 중첩되도록 제어하는 방식일 수 있다.

도 2는 도 1에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(150)는 메모리 셀 어레이(151) 및 제어회로(152)를 포함할 수 있다.

메모리 셀 어레이(151)는 다수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 다수의 메모리 블록들(BLK1~BLKz)은 다수의 행 라인들(RL)을 통해 어드레스 디코더(155)에 연결될 수 있다.

다수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)을 통해 페이지 버퍼 그룹(156)에 연결될 수 있다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다.

행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 다수의 워드 라인 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 즉, 메모리 셀 어레이(151)에 포함된 메모리 셀은, 다수의 워드라인들과 다수의 비트라인들(BL1~BLm) 사이에 접속될 수 있다.

실시 예로서, 다수의 메모리 셀은 불휘발성 메모리 셀일 수 있다. 같은 워드 라인에 연결된 메모리 셀은 적어도 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다.

메모리 셀 어레이(151)에 포함된 메모리 셀은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다. 본 발명에서는 메모리 셀 어레이(151)에 포함된 메모리 셀이 적어도 두 개 이상의 데이터 비트를 저장하는 것을 가정하여 설명하도록 하겠다. 예컨대, 본 발명에서는 메모리 셀 어레이(151)에 포함된 메모리 셀은 멀티 레벨 셀 또는 트리플 레벨 셀 또는 쿼드 레벨 셀일 수 있다.

제어회로(152)는 메모리 셀 어레이(151)의 선택된 영역에 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 구성될 수 있다. 제어회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 제어회로(152)는 행 라인들(RL) 및 비트라인들(BL1~BLm)에 다양한 동작 전압을 인가하거나, 인가된 전압을 디스차지 할 수 있다.

제어회로(152)는 어드레스 디코더(155), 전압 생성부(154), 데이터 입출력 회로(157), 센싱 회로(158), 및 제어로직(153)을 포함할 수 있다.

제어회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 제어회로(152)는 프로그램 동작, 리드 동작 및 이레이즈 동작을 수행하도록 메모리 셀 어레이(151)를 구동할 수 있다.

어드레스 디코더(155)는 행 라인들(RL)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 행 라인들(RL)은 드레인 선택 라인, 다수의 워드라인들, 소스 선택 라인 및 공통 소스 라인을 포함할 수 있다.

어드레스 디코더(155)는 제어 로직(153)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(155)는 제어 로직(153)으로부터 어드레스(RADD)를 수신할 수 있다.

어드레스 디코더(155)는 수신된 어드레스(RADD) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(155)는 수신된 어드레스(RADD) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록에 포함된 다수의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(155)는 선택된 워드라인에 전압 생성부(154)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.

프로그램 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.

리드 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.

메모리 장치(150)의 이레이즈 동작은 메모리 블록 단위로 수행될 수 있다. 이레이즈 동작 시에 메모리 장치(150)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(155)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 이레이즈 동작 시, 어드레스 디코더(155)는 선택된 메모리 블록에 입력되는 워드라인에 접지 전압을 인가할 수 있다.

전압 생성부(154)는 메모리 장치(150)에 공급되는 외부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 발생하도록 구성될 수 있다. 전압 생성부(154)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.

실시 예로서, 전압 생성부(154)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(154)에서 생성된 내부 전원 전압은 메모리 장치(150)의 동작전압으로서 사용될 수 있다.

실시 예로서, 전압 생성부(154)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 생성할 수 있다. 전압 생성부(154)는 메모리 장치(150)에서 요구되는 다양한 전압을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(154)는 다수의 이레이즈 전압, 다수의 프로그램 전압, 다수의 패스 전압, 다수의 선택 읽기 전압, 다수의 비선택 읽기 전압을 생성할 수 있다.

전압 생성부(154)는 다양한 전압 레벨을 갖는 다수의 동작 전압(Vop)을 생성하기 위해서, 내부 전원 전압을 수신하는 다수의 펌핑 커패시터을 포함하고, 제어 로직(153)의 제어에 응답하여 다수의 펌핑 커패시터을 선택적으로 활성화하여 다수의 동작 전압(Vop)을 생성할 것이다.

생성된 다수의 동작 전압(Vop)은 어드레스 디코더(155)에 의해 메모리 셀 어레이(151)에 공급될 수 있다.

페이지 버퍼 그룹(156)은 다수의 페이지 버퍼들(PB1~PBm)를 포함할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)는 각각 다수의 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 다수의 페이지 버퍼들(PB1~PBm)는 제어로직(153)의 제어에 응답하여 동작할 수 있다.

다수의 페이지 버퍼들(PB1~PBm)는 데이터 입출력 회로(157)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 다수의 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(157) 및 데이터 라인(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.

프로그램 동작 시, 다수의 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(157)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다.

프로그램 검증동작 시에, 다수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1~BLm)을 통해 연결된 메모리 셀의 문턱전압레벨이 목표한 문턱전압레벨에 도달하였는지 여부를 검증할 수 있다. 좀 더 구체적으로, 프로그램 검증동작 시에, 다수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1~BLm)에 프리차지 전압을 인가한 뒤, 비트라인들(BL1~BLm)과 연결된 메모리 셀의 문턱전압레벨에 따라 비트라인들(BL1~BLm)의 전압레벨 변화를 감지함으로써, 비트라인들(BL1~BLm)을 통해 연결된 메모리 셀의 문턱전압레벨이 목표한 문턱전압레벨에 도달하였는지 여부를 검증할 수 있다.

리드 동작 시, 페이지 버퍼 그룹(156)은 선택된 페이지의 메모리 셀로부터 비트라인(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 다수의 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.

이레이즈 동작 시에, 페이지 버퍼 그룹(156)은 비트라인(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(156)은 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(157)는 데이터 라인(DL)을 통해 다수의 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(157)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.

데이터 입출력 회로(157)는 입력되는 데이터(DATA)를 수신하는 다수의 입출력 버퍼(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(157)는 컨트롤러(130, 도 1 참조)로부터 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(157)는 리드 동작 시, 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 컨트롤러(130, 도 1 참조)로 출력할 수 있다.

센싱 회로(158)는 리드 동작 또는 검증동작 시, 제어 로직(153)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(156)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(153)으로 출력할 수 있다.

제어 로직(153)은 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)에 연결될 수 있다. 제어 로직(153)은 메모리 장치(150)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(153)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.

제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 제어회로(152)에 포함된 나머지 구성요소(154, 155, 156, 157, 158)를 제어할 수 있다. 예를 들면, 제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(153)은 동작 신호(OPSIG)를 전압 생성부(154)로 출력하고, 어드레스(RADD)를 어드레스 디코더(155)로 출력하고, 읽기 및 쓰기 제어신호(PBSIGNALS)는 페이지 버퍼 그룹(156)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(158)로 출력할 수 있다. 또한, 제어 로직(153)은 센싱 회로(158)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증동작이 패스 또는 페일 되었는지를 판단할 수 있다.

도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.

도 3을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 셀 스트링(strings; ST)을 포함할 수 있다. 비트라인들(BL1~BLm)은 메모리 셀 스트링(ST)에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 메모리 셀 스트링(ST)에 공통으로 연결될 수 있다. 메모리 셀 스트링(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트라인(BL1)에 연결된 메모리 셀 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.

메모리 셀 스트링(ST)은 공통 소스 라인(CSL)과 제1 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 메모리 셀 스트링(ST)에는 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 소스 선택 트랜지스터(SST)과 메모리 셀(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트라인(BL1)에 연결될 수 있다. 메모리 셀(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링(ST)에 포함된 소스 선택 트랜지스터(SST)의 게이트은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 게이트은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀(MC1~MC16)의 게이트은 다수의 워드 라인(WL1~WL16)에 연결될 수 있다. 서로 다른 메모리 셀 스트링(ST)에 포함된 메모리 셀 중에서 동일한 워드 라인에 연결된 메모리 셀의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인(WL1~WL16)의 개수만큼의 물리 페이지(PG)이 포함될 수 있다.

하나의 메모리 셀이 한 비트의 데이터를 저장하는 싱글 레벨 셀인 경우, 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.

하나의 메모리 셀은 두 비트 이상의 데이터를 저장하는 멀티 레벨 셀 또는 트리플 레벨 셀 또는 쿼드 레벨 셀인 경우 하나의 물리 페이지(PG)는 두개 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.

도 4는 두 개의 데이터 비트를 저장하는 멀티 레벨 셀의 문턱전압 분포를 설명하기 위해 도시한 도면이다.

도 4를 참조하면, 메모리 셀 어레이(151)에 포함된 다수의 메모리 셀이 각각 두 개의 데이터 비트를 저장하는 멀티 레벨 셀인 경우, 다수의 메모리 셀 각각은, 이레이즈 상태(ERASE)와 3개의 프로그램 상태(PG1, PG2, PG3)를 가질 수 있다.

여기서, 이레이즈 상태(ERA)의 메모리 셀들의 문턱전압레벨은 제1전압(PV1)레벨보다 낮고, 제1프로그램 상태(PG1)의 메모리 셀들의 문턱전압레벨은 제1전압(PV1)레벨보다 높고 제2전압(PV2)레벨보다 낮고, 제2프로그램 상태(PG2)의 메모리 셀들의 문턱전압레벨은 제2전압(PV2)레벨보다 높고 제3전압(PV3)레벨보다 낮고, 제3프로그램 상태(PG3)의 메모리 셀들의 문턱전압레벨은 제3전압(PV3)레벨보다 높을 수 있다. 여기서 이레이즈 상태(ERA), 제1 내지 제3프로그램 상태(PG1~PG3)는 메모리 셀에 각각 다른 값을 가지는 데이터가 저장된 상태를 나타낸다.

여기서 제1 내지 제3전압(PV1~PV3)레벨은 메모리 셀이 이레이즈 상태(ERA), 제1 내지 제3프로그램 상태(PG1~PG3) 중 어떤 상태인지를 구분하는 기준이 되는 전압일 수 있다. 따라서 메모리 셀이 제대로 프로그램되었는지 여부를 검증(verify)할 때 또는 메모리 셀에 저장된 데이터를 리드(read)할 때 제1 내지 제3전압(PV1~PV3)을 이용하는 센싱(sensing) 동작을 수행할 수 있다.

도 5 내지 도 7은 본 발명의 실시예에 따른 프로그램 검증동작의 일 예를 설명하기 위한 도면이다.

도 5를 참조하면, 본 발명의 실시예에 따른 프로그램 동작은, 다수의 프로그램 동작(PL1~PLn)을 포함할 수 있다. 즉, 본 발명의 실시예에 따른 프로그램 동작은, ISPP(Incremental Step Pulse Program) 방식으로 프로그램 동작을 수행할 수 있다. ISPP방식의 프로그램 동작은, 프로그램이 완료될 때까지 다수의 프로그램 동작(PL1~PLn)을 설정된 순서에 따라 하나씩 반복적으로 수행하여 선택된 메모리 셀이 다수의 프로그램 상태 중 어느 하나의 프로그램 상태를 갖도록 프로그램하는 동작을 의미할 수 있다. 이때, 미리 설정된 횟수의 프로그램 동작 이내에 프로그램이 완료되지 않으면, ISPP방식의 프로그램 동작은 페일로 판단될 수 있다. 미리 설정된 횟수의 프로그램 동작 이내에 프로그램이 완료되면, ISPP방식의 프로그램 동작은 패스로 판단될 수 있다. 프로그램의 완료 여부는 프로그램 대상으로 선택된 메모리 셀 중 설정된 비율 이상의 메모리 셀에 대한 프로그램 검증동작이 패스되었는지 여부로 결정될 수 있다.

다수의 프로그램 동작(PL1~PLn) 각각은, 프로그램 동작을 위해 프로그램 대상으로 선택된 워드라인(이하 '선택된 워드라인'이라 함)에 프로그램 전압을 인가하는 프로그램 전압 인가구간(PG1~PGn), 및 프로그램 검증동작을 위해 선택된 워드라인에 검증을 위한 전압을 인가하여 메모리 셀이 프로그램 되었는지 여부를 판단하는 프로그램 검증구간(VF1~VFn)를 포함할 수 있다.

프로그램 전압 인가구간(PG1~PGn)에서, 선택된 워드라인에 프로그램 전압(P1~Pn)을 인가하는 프로그램 전압 인가 동작이 수행될 수 있다. 프로그램 전압 인가 동작에 의해 선택된 메모리 셀은 다수의 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다.

실시 예에 따라, ISPP방식의 프로그램 동작에서 다수의 프로그램 동작(PL1~PLn) 각각이 수행될 때마다, 프로그램 전압(P1~Pn)의 전위레벨이 증가할 수 있다. 즉, 프로그램 전압(P1~Pn)의 레벨은 다수의 프로그램 동작(PL1~PLn) 각각이 반복적으로 수행됨에 따라 소정의 전압 증가분만큼 단계적으로 증가 또는 유지 또는 감소할 수 있다. 다수의 프로그램 동작(PL1~PLn) 각각에서 사용되는 프로그램 전압(P1~Pn)의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 제어로직(153)의 제어에 따라 다양한 형태로 결정될 수 있다.

선택된 워드라인에는 프로그램 전압(P1~Pn)이 인가될 수 있다. 선택된 워드라인을 제외한 나머지 비선택된 워드라인에는 패스 전압이 인가될 수 있다. 메모리 셀 영역(151)에는 다수의 메모리 블록이 포함되고, 다수의 메모리 블록 각각에는 다수의 워드라인이 포함될 수 있다. 따라서, 프로그램 대상으로 선택된 하나의 메모리 블록에 포함된 다수의 워드라인 중, 선택된 워드라인에는 프로그램 전압이 인가되고, 나머지 비선택된 워드라인에는 패스 전압이 인가될 수 있다.

프로그램 대상으로 선택된 메모리 셀에 연결된 선택된 비트라인에는 프로그램 허용 전압이 인가될 수 있다. 프로그램 대상으로 선택된 메모리 셀 이외의 메모리 셀에 연결된 비선택된 비트라인에는 프로그램 금지 전압이 인가될 수 있다. 실시예에 따라, 프로그램 허용 전압은 접지전압(VSS)이고, 프로그램 금지 전압은 전원전압(VCORE)일 수 있다.

프로그램 검증구간(VF1~VFn)에서, 다수의 비트라인들(BL1~BLm) 각각을 설정된 전위레벨, 예컨대, 프로그램 허용 전위레벨 또는 프로그램 금지 전위레벨로 프리차지(pre-charge)하는 비트라인 프리차지 동작이 수행될 수 있다. 이렇게, 비트라인 프리차지 동작을 통해 다수의 비트라인들(BL1~BLm)이 프리차지된 상태에서, 선택된 워드라인에 검증전압을 인가하여 프리차지된 다수의 비트라인들(BL1~BLm) 각각의 전압 또는 전류 변화를 감지하는 비트라인 감지동작이 수행될 수 있으며, 감지된 결과에 기초하여 선택된 워드라인과 다수의 비트라인들(BL1~BLm) 사이에 연결된 다수의 메모리 셀들의 검증 패스(pass) 또는 페일(fail) 여부를 결정할 수 있다.

프로그램 검증구간(VF1~VFn)에서, 다수의 프로그램 상태 중 적어도 하나의 프로그램 상태에 대한 프로그램 검증동작이 수행될 수 있다. 예를 들어, 제k(k는 1이상 자연수) 프로그램 상태로 프로그램 될 메모리 셀이 제k 프로그램 상태에 대응되는 검증 전압에 의해 오프 셀로 판독되면, 제k 상태에 대한 프로그램 검증동작은 패스될 수 있다.

한편, 본 발명에서는 프로그램 검증구간(VF1~VFn)에서 블라인드(blind) 검증방식을 사용할 수 있다.

이때, 블라인드 검증방식은, 프로그램 대상으로 선택된 메모리 셀이 적어도 두 개 이상의 데이터 비트를 저장하는 멀티 레벨 셀인 경우 적용할 수 있다.

실시예에 따라, 도 4에서 설명된 것과 같이 프로그램 대상으로 선택된 메모리 셀이 두 개의 데이터 비트를 저장하는 멀티 레벨 셀이면, 선택된 메모리 셀은 이레이즈 상태(ERASE) 및 제1 내지 제3 프로그램 상태(PG1, PG2, PG3) 중 어느 하나의 프로그램 상태로 프로그램될 수 있다. 따라서, 총 3개의 전압, 즉, 제1 내지 제3전압(PV1, PV2, PV3)을 기준으로 검증동작이 수행될 수 있다. 이렇게, 3개의 전압(PV1, PV2, PV3)을 기준으로 검증동작을 수행할 때, 블라인드 검증방식을 사용하지 않으면, 프로그램 검증구간(VF1~VFn)에 진입할 때마다, 3번의 프로그램 검증동작, 즉, 제1전압(PV1)을 사용한 프로그램 검증동작과 제2전압(PV2)을 사용한 프로그램 검증동작 및 제3전압(PV3)을 사용한 프로그램 검증동작이 각각 수행되어야 한다.

하지만, 선택된 워드라인에 포함된 모든 메모리 셀이 이레이즈 상태(ERASE)인 것을 가정할 때, 다수의 프로그램 동작(PL1~PLn) 중 첫 번째 프로그램 동작(PL1)에서는 제2전압(PV2)레벨 및 제3전압(PV3)레벨 이상으로 프로그램되는 셀은 발생하지 않을 수 있다. 따라서, 프로그램 검증동작에 소요되는 시간을 단축시키기 위해 다수의 프로그램 동작(PL1~PLn) 중 미리 정해진 초기 횟수의 프로그램 동작에 포함된 프로그램 검증구간에서는 제2전압(PV2)레벨 및 제3전압(PV3)레벨을 기준으로 하는 프로그램 검증동작을 수행하지 않고, 제1전압(PV1)레벨을 기준으로 하는 프로그램 검증동작만 수행할 수 있다. 또한, 다수의 프로그램 동작(PL1~PLn) 중 미리 정해진 중반 횟수 이후의 프로그램 동작에 포함된 프로그램 검증구간에서는 제1전압(PV1)레벨을 기준으로 하는 프로그램 검증동작을 수행하지 않고, 제2전압(PV2)레벨 및 제3전압(PV3)레벨을 기준으로 하는 프로그램 검증동작 또는 제3전압(PV3)레벨을 기준으로 하는 프로그램 검증동작만 수행할 수 있다. 이와 같이, 프로그램 검증동작 중 일부 검증동작을 생략한다 하여 블라인드(blind) 검증방식이라 한다.

전술한 설명과 같이 본 발명에서는 블라인드 검증방식을 사용하므로, 프로그램 검증구간(VF1~VFn) 각각에서, 검증동작을 위해 제1 내지 제3전압(PV1~PV3) 중 적어도 하나 이상의 전압이 순차적으로 인가될 수 있다. 이때, 목표 상태가 제1 프로그램 상태인 메모리 셀은 제1전압(PV1)에 의해 검증이 수행되고, 목표 상태가 제2 프로그램 상태인 메모리 셀은 제2전압(PV2)에 의해 검증이 수행되고, 목표 상태가 제3 프로그램 상태인 메모리 셀은 제3전압(PV3)에 의해 검증이 수행될 수 있다.

제1 내지 제3전압(PV1~PV3) 각각에 의해 검증 패스된 메모리 셀은 목표 상태를 갖는 것으로 판별되며, 이어지는 다음 프로그램 전압 인가구간에서 프로그램 금지(program inhibit) 상태로 전환될 것이다. 프로그램 금지된 메모리 셀과 연결된 비트라인에는 다음 프로그램 전압 인가구간에서 프로그램 금지 전압이 인가될 수 있다. 예시적으로, 검증 패스는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.

실시예에 따라, 도 5에 도시된 것과 같이, 첫 번째 프로그램 동작(PL1)이 수행될 때, 제1프로그램 전압(P1)이 인가된 후에 다수의 메모리 셀의 프로그램 상태를 검증하기 위한 제1 내지 제3전압(PV1, PV2, PV3) 중 가장 낮은 제1전압(PV1)만 검증동작에 사용할 수 있다. 첫 번째 프로그램 동작(PL1)을 통해 다수의 메모리 셀 중 목표 상태가 제1 내지 제3 프로그램 상태(PG1, PG2, PG3)인 메모리 셀의 문턱전압레벨이 제1전압(PV1)레벨보다 높은 레벨을 갖는지 여부를 검증할 수 있다. 이때, 다수의 메모리 셀 중 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀은 제1전압(PV1)에 의한 검증이 패스된 경우, 목표 상태를 갖는 것으로 판별되며, 이후 나머지 프로그램 동작(PL2~PLn)에서 프로그램 금지(program inhibit) 상태로 전환될 것이다. 또한, 다수의 메모리 셀 중 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀은 제1전압(PV1)에 의한 검증이 페일된 경우, 목표상태를 갖지 않는 것으로 판별되며, 이후 두 번째 프로그램 동작(PL2)에서 제2프로그램 전압(P2)이 인가될 수 있다. 또한, 다수의 메모리 셀 중 목표 상태가 제2 및 제3 프로그램 상태(PG2, PG3)인 메모리 셀은 제1전압(PV1)에 의한 검증결과와 상관없이, 목표상태를 갖지 않는 것으로 판별되며, 이후 두 번째 프로그램 동작(PL2)에서 제2프로그램 전압(P2)이 인가될 수 있다.

한편, 본 발명에서는 프로그램 검증구간(VF1~VFn) 각각에서, 적어도 두 개 이상의 전압을 사용하여 적어도 두 번 이상의 검증동작을 순차적으로 수행하는 경우, 상대적으로 높은 레벨을 갖는 전압을 상대적으로 앞선 검증동작에 사용할 수 있다. 예컨대, 특정 프로그램 검증구간(VFx)에서 제1전압(PV1)과 제2전압(PV2)을 사용하는 두 번의 검증동작이 순차적으로 수행되어야 하는 경우, 본 발명에서는 상대적으로 높은 레벨을 갖는 제2전압(PV2)을 사용하는 검증동작을 먼저 수행한 후, 이어서 상대적으로 낮은 레벨을 갖는 제1전압(PV1)을 사용하여 검증동작을 수행할 수 있다.

실시예에 따라, 도 5에 도시된 것과 같이, 두 번째 프로그램 동작(PL2)이 수행될 때, 제2프로그램 전압(P2)이 인가된 후에 다수의 메모리 셀의 프로그램 상태를 검증하기 위한 제1 내지 제3전압(PV1, PV2, PV3) 중 제1 및 제2전압(PV1, PV2)만 검증동작에 사용할 수 있다. 이와 같은 경우, 본 발명에서는 제2전압(PV2)을 사용하는 검증동작을 수행한 후, 이어서 제1전압(PV1)을 사용하는 검증동작을 수행할 수 있다. 두 번째 프로그램 동작(PL2)을 통해 다수의 메모리 셀 중 목표 상태가 제2 및 제3 프로그램 상태(PG2, PG3)인 메모리 셀의 문턱전압레벨이 제2전압(PV2)레벨보다 높은 레벨을 갖는지 여부 및 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀의 문턱전압레벨이 제1전압(PV1)레벨보다 높은 레벨을 갖는지 여부를 검증할 수 있다. 이때, 다수의 메모리 셀 중 목표 상태가 제2프로그램 상태(PG2)인 메모리 셀에서 제2전압(PV2)에 의한 검증이 패스된 경우와 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀에서 제1전압(PV1)에 의한 검증이 패스된 경우, 목표 상태를 갖는 것으로 판별되며, 이후 나머지 프로그램 동작(PL3~PLn)에서 프로그램 금지(program inhibit) 상태로 전환될 것이다. 또한, 다수의 메모리 셀 중 목표 상태가 제2프로그램 상태(PG2)인 메모리 셀에서 제2전압(PV2)에 의한 검증이 페일된 경우 및 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀에서 제1전압(PV1)에 의한 검증이 페일된 경우, 목표상태를 갖지 않는 것으로 판별되며, 이후 세 번째 프로그램 동작(PL3)에서 제3프로그램 전압(P3)이 인가될 수 있다.또한, 다수의 메모리 셀 중 목표 상태가 제3 프로그램 상태(PG3)인 메모리 셀은 제2전압(PV2)과 제1전압(PV1)에 의한 순차적인 검증결과와 상관없이, 목표상태를 갖지 않는 것으로 판별되며, 이후 세 번째 프로그램 동작(PL3)에서 제3프로그램 전압(P3)이 인가될 수 있다.

다른 실시예에 따라, 도 5에 도시된 것과 같이, 세 번째 프로그램 동작(PL3)이 수행될 때, 제3프로그램 전압(P3)이 인가된 후에 다수의 메모리 셀의 프로그램 상태를 검증하기 위한 제1 내지 제3전압(PV1, PV2, PV3)을 모두 검증동작에 사용할 수 있다. 이와 같은 경우, 본 발명에서는 제3전압(PV3)을 사용하는 검증동작을 수행한 후, 이어서 제2전압(PV2)을 사용하는 검증동작을 수행하고, 이어서 제1전압(PV1)을 사용하는 검증동작을 수행할 수 있다. 세 번째 프로그램 동작(PL3)을 통해 다수의 메모리 셀 중 목표 상태가 제3 프로그램 상태(PG3)인 메모리 셀의 문턱전압레벨이 제3전압(PV3)레벨보다 높은 레벨을 갖는지 여부와 목표 상태가 제2 프로그램 상태(PG2)인 메모리 셀의 문턱전압레벨이 제2전압(PV2)레벨보다 높은 레벨을 갖는지 여부 및 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀의 문턱전압레벨이 제1전압(PV1)레벨보다 높은 레벨을 갖는지 여부를 검증할 수 있다. 이때, 다수의 메모리 셀 중 목표 상태가 제3프로그램 상태(PG3)인 메모리 셀에서 제3전압(PV3)에 의한 검증이 패스된 경우와 목표 상태가 제2프로그램 상태(PG2)인 메모리 셀에서 제2전압(PV2)에 의한 검증이 패스된 경우 및 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀에서 제1전압(PV1)에 의한 검증이 패스된 경우, 목표 상태를 갖는 것으로 판별되며, 이후 나머지 프로그램 동작(PL4~PLn)에서 프로그램 금지(program inhibit) 상태로 전환될 것이다. 또한, 다수의 메모리 셀 중 목표 상태가 제3프로그램 상태(PG3)인 메모리 셀은 제3전압(PV3)에 의한 검증이 페일된 경우와 목표 상태가 제2프로그램 상태(PG2)인 메모리 셀에서 제2전압(PV2)에 의한 검증이 페일된 경우 및 목표 상태가 제1프로그램 상태(PG1)인 메모리 셀은 제1전압(PV1)에 의한 검증이 페일된 경우, 목표상태를 갖지 않는 것으로 판별되며, 이후 네 번째 프로그램 동작(PL4)에서 제4프로그램 전압(P4)이 인가될 수 있다.

또 다른 실시예에 따라, 도 5에 도시된 것과 같이, 네 번째 프로그램 동작(PL4)이 수행될 때, 제4프로그램 전압(P4)이 인가된 후에 다수의 메모리 셀의 프로그램 상태를 검증하기 위한 제1 내지 제3전압(PV1, PV2, PV3) 중 제2 및 제3전압(PV2, PV3)만 검증동작에 사용될 수 있다. 이와 같은 경우, 본 발명에서는 제3전압(PV3)을 사용하는 검증동작을 수행한 후, 이어서 제2전압(PV2)을 사용하는 검증동작을 수행할 수 있다. 네 번째 프로그램 동작(PL4)을 통해 다수의 메모리 셀 중 목표 상태가 제3 프로그램 상태(PG3)인 메모리 셀의 문턱전압레벨이 제3전압(PV3)레벨보다 높은 레벨을 갖는지 여부 및 목표 상태가 제2 프로그램 상태(PG2)인 메모리 셀의 문턱전압레벨이 제2전압(PV2)레벨보다 높은 레벨을 갖는지 여부를 검증할 수 있다. 이때, 다수의 메모리 셀 중 목표 상태가 제3프로그램 상태(PG3)인 메모리 셀에서 제3전압(PV3)에 의한 검증이 패스된 경우 및 목표 상태가 제2프로그램 상태(PG2)인 메모리 셀에서 제2전압(PV2)에 의한 검증이 패스된 경우, 목표 상태를 갖는 것으로 판별되며, 이후 나머지 프로그램 동작(PL5~PLn)에서 프로그램 금지(program inhibit) 상태로 전환될 것이다. 또한, 다수의 메모리 셀 중 목표 상태가 제3프로그램 상태(PG3)인 메모리 셀은 제3전압(PV3)에 의한 검증이 페일된 경우 및 목표 상태가 제2프로그램 상태(PG2)인 메모리 셀은 제2전압(PV2)에 의한 검증이 페일된 경우, 목표상태를 갖지 않는 것으로 판별되며, 이후 다섯 번째 프로그램 동작(PL5)에서 제5프로그램 전압(P5)이 인가될 수 있다.또한, 다수의 메모리 셀 중 목표 상태가 제1 프로그램 상태(PG1)인 메모리 셀은 제3전압(PV3)과 제2전압(PV2)에 의한 순차적인 검증결과와 상관없이, 목표상태를 갖는 것으로 판별되며, 이후 나머지 프로그램 동작(PL5~PLn)에서 프로그램 금지(program inhibit) 상태로 전환될 것이다.

참고로, 전술한 실시예에서는 다수의 메모리 셀의 프로그램 상태를 검증하기 위한 3개의 전압(PV1, PV2, PV3) 중 적어도 하나의 전압을 사용하는 동작을 예시한 바 있다. 하지만, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 전압 또는 더 적은 개수의 전압을 사용하여 프로그램 상태를 검증하는 것도 얼마든지 가능하다.

한편, 본 발명에 따른 프로그램 검증구간(VF1~VFn)의 특징적인 동작을 구체적으로 살펴보면 다음과 같다.

먼저, 프로그램 검증구간(VF1~VFn)에서 수행되는 비트라인 프리차지 동작은, 다수의 메모리 셀에 연결된 다수의 비트라인들(BL1~BLm) 전체를 프리차지 시키는 '전체 비트라인 프리차지 방식'과 다수의 비트라인들(BL1~BLm) 중 선택된 비트라인만 프리차지 시키는 '선택 비트라인 프리차지 방식'으로 구분될 수 있다. 본 발명에서는, '선택 비트라인 프리차지 방식'을 사용하는 경우를 가정하여 설명하도록 하겠다.

도 1 내지 도 6을 참조하면, 본 발명의 실시예에 따른 페이지 버퍼들(PB1~PBm)은, 프로그램 검증구간(VF1~VFn)에서 '선택 비트라인 프리차지 방식'에 따라 다수의 비트라인들(BL1~BLm)을 선택적으로 프리차지 시킬 수 있다.

실시예에 따라, 제어회로(152)는, 프로그램 데이터에 따라 다수의 비트라인들(BL1~BLm) 중, 제1비트라인(BLG1)에 연결된 메모리 셀은 제2프로그램 상태(PG2)로 프로그램시키고, 제1비트라인(BLG1)과 겹치지 않는 제2비트라인(BLG2)에 연결된 메모리 셀은 제1프로그램 상태(PG1)로 프로그램시키는 것을 다수의 프로그램 동작(PL1~PLn)의 목표로 설정할 수 있다.

이와 같은 경우, 제어회로(152)는, 다수의 프로그램 동작(PL1~PLn) 중 특정 프로그램 동작(PLx)에 포함된 특정 프로그램 전압 인가구간(PGx)에서 특정 프로그램 전압(Px)을 선택된 워드라인에 인가한 후, 특정 프로그램 동작(PLx)에 포함된 특정 프로그램 검증구간(VFx)에서 제1비트라인(BLG1)에 대응하는 제1검증동작(VFP1) 및 제2비트라인(BLG2)에 대응하는 제2검증동작(VFP2)을 구분하여 순차적으로 수행할 수 있다. 참고로, 특정 프로그램 동작(PLx)은, 다수의 프로그램 동작(PL1~PLn) 중 어느 하나의 프로그램 동작을 의미할 수 있다.

즉, 제어회로(152)는, 프로그램 데이터에 따라 다수의 비트라인들(BL1~BLm) 중, 제2비트라인(BLG2)보다 앞서 선택한 제1비트라인(BLG1)에 프리차지 전압을 인가하고 선택된 워드라인에 제2전압(PV2)을 검증전압으로 인가하여 선택된 워드라인과 제1비트라인(BLG1) 사이에 연결된 메모리 셀이 제2프로그램 상태(PG2)로 프로그램되었는지 여부를 검증하는 제1검증동작(VFP1)을 수행할 수 있다.

또한, 제어회로(152)는, 프로그램 데이터에 따라 다수의 비트라인들(BL1~BLm) 중, 제1비트라인(BLG1)보다 뒤이어 선택한 제2비트라인(BLG2)에 프리차지 전압을 인가하고 선택된 워드라인에 제1전압(PV1)을 검증전압으로 인가하여 선택된 워드라인과 제2비트라인(BLG2) 사이에 연결된 메모리 셀이 제1프로그램 상태(PG1)로 프로그램되었는지 여부를 검증하는 제2검증동작(VFP2)을 수행할 수 있다.

전술한 설명과 같이, 본 발명에서 제어회로(152)는, 특정 프로그램 동작(PLx)에 포함된 특정 프로그램 검증구간(VFx)에서 제1비트라인(BLG1)에 대응하는 제1검증동작(VFP1)을 앞서서 수행한 뒤, 이어서 제2비트라인(BLG2)에 대응하는 제2검증동작(VFP2)을 수행할 수 있다.

특히, 본 발명에서 제어회로(152)는, 제1검증동작(VFP1)을 수행한 후 제1비트라인(BLG1)을 디스차지(discharge)시키지 않고, 뒤이어 수행되는 제2검증동작(VFP2)의 수행구간에서 제1비트라인(BLG1)을 플로팅(floating)시키거나 또는 제1비트라인(BLG1)에 프리차지 전압을 인가할 수 있다.

좀 더 구체적으로, 제어회로(152)는, 앞서 수행되는 제1검증동작(VFP1)의 시작시점에서 비트라인 프리차지 동작을 통해 제1비트라인(BLG1)을 프리차지 전압레벨(PCLV)까지 상승시킬 수 있다.

또한, 제어회로(152)는, 제1비트라인(BLG1)을 프리차지 전압레벨(PCLV)까지 상승시킨 후, 제1검증동작(VFP1)의 수행구간에서 제1비트라인(BLG1) 중 연결된 메모리 셀의 문턱전압레벨이 제2전압(PV2)레벨보다 높은 비트라인의 경우 계속 프리차지 전압레벨(PCLV)을 유지시킴으로써, 제1검증동작(VFP1)의 결과를 패스로 결정할 수 있다.

또한, 제어회로(152)는, 제1비트라인(BLG1)을 프리차지 전압레벨(PCLV)까지 상승시킨 후, 제1검증동작(VFP1)의 수행구간에서 제1비트라인(BLG1) 중 연결된 메모리 셀의 문턱전압레벨이 제2전압(PV2)레벨 이하인 비트라인의 경우 프리차지 전압레벨(PCLV)보다 낮은 레벨로 하강시킴으로써, 제1검증동작(VFP1)의 결과를 페일로 결정할 수 있다.

또한, 제어회로(152)는, 제1검증동작(VFP1)의 패스/페일 여부와 상관없이 제1비트라인(BLG1)을 디스차지시키지 않은 상태에서 제2검증동작(VFP2)을 시작할 수 있다. 즉, 제어회로(152)는, 제1비트라인(BLG1)과 제2비트라인(BLG2)을 모두 선택한 것과 같은 상태로 제2검증동작(VFP2)을 수행할 수 있다. 이때, 제어회로(152)는, 제2검증동작(VFP2)의 수행구간에서 다수의 페이지 버퍼들(PB1~PBm) 중 제1비트라인(BLG1)과 연결된 페이지 버퍼를 마스킹(masking)할 수 있다. 즉, 제2검증동작(VFP2)의 수행구간에서 제1비트라인(BLG1)에 연결된 메모리 셀의 프로그램 상태를 검증하지 않을 수 있다.

도 1 내지 도 6과 함께 도 8 및 도 9를 참조하면, 본 발명에서는 제어회로(152)는, 제1검증동작(VFP1)의 패스/페일 여부와 상관없이 제1비트라인(BLG1)을 디스차지시키지 않은 상태에서 제2검증동작(VFP2)을 시작하고, 제2검증동작(VFP2)에서 제1비트라인(BLG1)과 연결된 페이지 버퍼(801, 901)를 마스킹하기 위해 제1비트라인(BLG1)과 연결된 페이지 버퍼(801, 901)에 포함된 래치(801, 901)에 저장되는 값(QS)을 특정값로 설정할 수 있다. 예컨대, 본 발명에서 제어회로(152)는, 제1검증동작(VFP1)에서 패스/페일 여부가 결정된 후, 제1비트라인(BLG1)에 연결된 페이지 버퍼(800, 900)에 포함된 래치(801, 901)에 저장된 값(QS)을 로직'로우'로 설정함으로써, 페이지 버퍼(800, 901)의 센싱노드(SO)를 디스차지시키지 않고, 페이지 버퍼(800, 901)의 센싱노드(SO)에 프리차지 전압(VCORE)가 계속 공급되도록 할 수 있다.

그리고, 제어회로(152)는, 제1검증동작(VFP1)의 수행이 완료한 후, 제2검증동작(VFP2)의 시작시점에서 비트라인 프리차지 동작을 통해 제2비트라인(BLG2)을 프리차지 전압레벨(PCLV)까지 상승시킬 수 있다.

또한, 제어회로(152)는, 제2비트라인(BLG2)을 프리차지 전압레벨(PCLV)까지 상승시킨 후, 제2검증동작(VFP2)의 수행구간에서 제2비트라인(BLG2) 중 연결된 메모리 셀의 문턱전압레벨이 제1전압(PV1)레벨보다 높은 비트라인의 경우 계속 프리차지 전압레벨(PCLV)을 유지시킴으로써, 제2검증동작(VFP2)의 결과를 패스로 결정할 수 있다.

또한, 제어회로(152)는, 제2비트라인(BLG2)을 프리차지 전압레벨(PCLV)까지 상승시킨 후, 제2검증동작(VFP2)의 수행구간에서 제2비트라인(BLG2) 중 연결된 메모리 셀의 문턱전압레벨이 제1전압(PV1)레벨 이하인 비트라인의 경우 프리차지 전압레벨(PCLV)보다 낮은 레벨로 하강시킴으로써, 제2검증동작(VFP2)의 결과를 페일로 결정할 수 있다.

제어회로(152)는, 제2검증동작(VFP2)에서 제2비트라인(BLG2)에 대한 패스/페일이 결정된 후, 제1비트라인(BLG1) 및 제2비트라인(BLG2)을 모두 디스차지시킬 수 있다. 이어서, 제어회로(152)는, 제1비트라인(BLG1) 중 제1검증동작(VFP1)에서 패스로 결정된 비트라인, 및 제2비트라인(BLG2) 중 제2검증동작(VFP2)에서 패스로 결정된 비트라인을 프로그램 금지(program inhibit) 상태로 전환시키고, 다음 프로그램 동작을 수행할 수 있다.

한편, 제2검증동작(VFP2)의 시작시점에서 비트라인 프리차지 동작을 통해 제2비트라인(BLG2)을 프리차지 전압레벨(PCLV)까지 상승시킬 때, 제2비트라인(BLG2)과 인접한 제1비트라인(BLG1)도 커플링 효과에 의해 전압레벨이 상승할 수 있다.

좀 더 구체적으로, 제어회로(152)는, 제1비트라인(BLG1) 중 제1검증동작(VFP1)에서 패스로 결정되어 프리차지 전압레벨(PCLV)을 유지했던 비트라인의 경우, 도 9에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제2전압(PV2)보다 높아서 메모리 셀(SEL_CELL)이 턴 오프된 상태이므로, 제1전압(PV1)을 사용하여 검증동작을 수행하는 제2검증동작(VFP2)의 수행구간에서 플로팅될 수 있다. 이렇게, 제1비트라인(BLG1) 중 프리차지 전압레벨(PCLV)로 플로팅된 비트라인의 경우, 인접한 제2비트라인(BLG2)과의 커플링 효과로 인해 제2검증동작(VFP2)의 시작시점에서 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)까지 상승할 수 있다.

또한, 제1비트라인(BLG1) 중 제1검증동작(VFP1)이 페일되어 프리차지 전압레벨(PCLV)보다 낮은 전압레벨로 하강했던 비트라인의 경우, 연결된 메모리 셀의 문턱전압레벨이 제2전압(PV2)보다 낮은 상태이므로, 제1전압(PV1)을 사용하여 검증동작을 수행하는 제2검증동작(VFP2)의 수행구간에서 플로팅되거나 또는 프리차지 전압이 인가될 수 있다.

이때, 제1비트라인(BLG1) 중 도 9에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제1전압(PV1)보다 높아서 메모리 셀(SEL_CELL)이 턴 오프된 비트라인의 경우, 제2검증동작(VFP2)의 시작시점에서 프리차지 전압레벨(PCLV)까지 상승한 후 제2검증동작(VFP2)의 수행구간에서 프리차지 전압레벨(PCLV)로 플로팅될 수 있다.

또한, 제1비트라인(BLG1) 중 도 8에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제1전압(PV1)보다 낮아서 메모리 셀(SEL_CELL)이 턴 온된 비트라인의 경우, 제2검증동작(VFP2)의 시작시점에서 프리차지 전압레벨(PCLV)까지 상승한 후 제2검증동작(VFP2)의 수행구간에서 프리차지 전압이 인가되어 프리차지 전압레벨(PCLV)을 유지할 수 있다.

정리하면, 본 발명에서 제어회로(152)는, 제1검증동작(VFP1)을 수행한 후 제1비트라인(BLG1)을 디스차지시키지 않고 제1검증동작(VFP1)에 뒤이어 수행되는 제2검증동작(VFP2)의 수행구간에서 제1비트라인(BLG1)을 플로팅(floating)시키거나 또는 제1비트라인(BLG1)에 프리차지 전압을 인가하기 때문에, 제2검증동작(VFP2)의 시작시점에서 제2비트라인(BLG2)을 프리차지 전압레벨(PCLV)까지 상승시키는데 소요되는 시간이 최소화될 수 있다.

또한, 본 발명에서 제어회로(152)는, 제2검증동작(VFP2)의 수행구간에서 제1비트라인(BLG1)과 연결된 페이지 버퍼를 마스킹시켜서 제1비트라인(BLG1)에 대한 제2검증동작(VFP2)의 패스/페일 여부를 판단하지 않기 때문에, 제2검증동작(VFP2)에서 제1비트라인(BLG1)이 어떤 전압레벨을 갖든 제2검증동작(VFP2)의 결과에 영향을 미치지 않을 수 있다.

또한, 본 발명에서 제어회로(152)는, 앞서 수행되는 제1검증동작(VFP1)에서 제2전압(PV2)을 사용하고, 제1검증동작(VFP1)에 뒤이어 수행되는 제2검증동작(VFP2)에서 제2전압(PV2)보다 작은 레벨을 갖는 제1전압(PV1)을 사용하기 때문에, 제1비트라인(BLG1) 중 제2검증동작(VFP2)의 수행구간에서 플로팅 상태를 유지하는 비트라인의 개수를 최대화할 수 있다.

즉, 본 발명에서 제어회로(152)는, 제1검증동작(VFP1)에 대응하는 제1비트라인(BLG1)에 연결된 메모리 셀의 목표 문턱전압레벨을 제2검증동작(VFP2)에 대응하는 제2비트라인(BLG2)에 연결된 메모리 셀의 목표 문턱전압레벨보다 큰 레벨을 갖도록 설정하기 때문에, 제2검증동작(VFP2)의 수행구간에서 제1비트라인(BLG1) 대부분이 플로팅 상태를 갖도록 제어함으로써, 전류 소모량을 최소화할 수 있다.

도 1 내지 도 5 및 도 7을 참조하면, 본 발명의 실시예에 따른 페이지 버퍼들(PB1~PBm)은, 프로그램 검증구간(VF1~VFn)에서 '선택 비트라인 프리차지 방식'에 따라 다수의 비트라인들(BL1~BLm)을 선택적으로 프리차지 시킬 수 있다.

특히, 도 7에서는 제어회로(152)가 프로그램 데이터에 따라 다수의 비트라인들(BL1~BLm) 중, 제1비트라인(BLG1)에 연결된 메모리 셀은 제3프로그램 상태(PG3)로 프로그램시키고, 제1비트라인(BLG1)과 겹치지 않는 제2비트라인(BLG2)에 연결된 메모리 셀은 제2프로그램 상태(PG2)로 프로그램시키며, 제1비트라인(BLG1) 및 제2비트라인(BLG2)과 겹치지 않는 제3비트라인(BLG3)에 연결된 메모리 셀은 제1프로그램 상태(PG1)로 프로그램시키는 것을 다수의 프로그램 동작(PL1~PLn)의 목표로 설정하는 것을 가정하고 있다.

이때, 전술한 도 6에서는 제어회로(152)가 프로그램 데이터에 따라 다수의 비트라인들(BL1~BLm) 중, 제1비트라인(BLG1)에 연결된 메모리 셀은 제2프로그램 상태(PG2)로 프로그램시키고, 제1비트라인(BLG1)과 겹치지 않는 제2비트라인(BLG2)에 연결된 메모리 셀은 제1프로그램 상태(PG1)로 프로그램시키는 것을 다수의 프로그램 동작(PL1~PLn)의 목표로 설정하는 것을 가정한 바 있다.

따라서, 도 6에서는 제어회로(152)가 특정 프로그램 동작(PLx)에 포함된 특정 프로그램 검증구간(VFx)에서 제1비트라인(BLG1)에 대응하는 제1검증동작(VFP1) 및 제2비트라인(BLG2)에 대응하는 제2검증동작(VFP2)을 구분하여 순차적으로 수행한 바 있다.

마찬가지로, 도 7에서는 제어회로(152)가 특정 프로그램 동작(PLx)에 포함된 특정 프로그램 검증구간(VFx)에서 제1비트라인(BLG1)에 대응하는 제1검증동작(VFP1)과 제2비트라인(BLG2)에 대응하는 제2검증동작(VFP2) 및 제3비트라인(BLG3)에 대응하는 제3검증동작(VFP3)을 구분하여 순차적으로 수행할 수 있다.

이렇게, 도 6에 개시된 실시예와 도 7에 개시된 실시예는, 특정 프로그램 검증구간(VFx)에 포함된 검증동작의 개수가 서로 다르다는 점 이외에 나머지는 모두 동일한 것을 알 수 있다. 따라서, 하기에서는, 도 6과 도 7의 차이점에 대한 부분만 설명하도록 하겠다.

구체적으로, 도 7에서 제어회로(152)는, 제1비트라인(BLG1)에 대응하는 제1검증동작(VFP1)에서 선택된 워드라인에 제3전압(PV3)을 인가할 수 있다. 이는, 도 6에서 제어회로(152)가 제1비트라인(BLG1)에 대응하는 제1검증동작(VFP1)에서 선택된 워드라인에 제2전압(PV2)을 인가하는 동작과 실질적으로 동일한 동작일 수 있다.

또한, 도 7에서 제어회로(152)는, 제1검증동작(VFP1)에 이어지는 제2비트라인(BLG2)에 대응하는 제2검증동작(VFP2)에서 선택된 워드라인에 제2전압(PV2)을 인가할 수 있다. 이는, 도 6에서 제어회로(152)가 제1검증동작(VFP1)에 이어지는 제2비트라인(BLG2)에 대응하는 제2검증동작(VFP2)에서 선택된 워드라인에 제1전압(PV1)을 인가하는 동작과 실질적으로 동일한 동작일 수 있다.

그리고, 도 7에서 제어회로(152)가 제2검증동작(VFP2)에 이어지는 제3비트라인(BLG3)에 대응하는 제3검증동작(VFP3)에서 선택된 워드라인에 제1전압(PV1)을 인가할 수 있다. 이는, 도 6에서는 설명되지 않은 동작일 수 있다.

따라서, 도 7을 참조하여, 제2검증동작(VFP2)에 이어지는 제3비트라인(BLG3)에 대응하는 제3검증동작(VFP3)에서 선택된 워드라인에 제1전압(PV1)을 인가하는 동작을 설명하면, 다음과 같다.

먼저, 제어회로(152)는, 제1검증동작(VFP1) 및 제2검증동작(VFP2)의 패스/페일 여부와 상관없이 제1비트라인(BLG1) 및 제2비트라인(BLG2)을 디스차지시키지 않은 상태에서 제3검증동작(VFP3)을 시작할 수 있다. 즉, 제어회로(152)는, 제1비트라인(BLG1)과 제2비트라인(BLG2) 및 제3비트라인(BLG3)을 모두 선택한 것과 같은 상태로 제3검증동작(VFP3)을 수행할 수 있다. 이때, 제어회로(152)는, 제3검증동작(VFP3)의 수행구간에서 다수의 페이지 버퍼들(PB1~PBm) 중 제1비트라인(BLG1) 및 제2비트라인(BLG2)과 연결된 페이지 버퍼를 마스킹(masking)할 수 있다. 즉, 제3검증동작(VFP3)의 수행구간에서 제1비트라인(BLG1) 및 제2비트라인(BLG2)에 연결된 메모리 셀의 프로그램 상태를 검증하지 않을 수 있다.

도 1 내지 도 5과 및 도 7 함께 도 8 및 도 9를 참조하면, 본 발명에서는 제어회로(152)는, 제1검증동작(VFP1) 및 제2검증동작(VFP2)의 패스/페일 여부와 상관없이 제1비트라인(BLG1) 및 제2비트라인(BLG2)을 디스차지시키지 않은 상태에서 제3검증동작(VFP3)을 시작하고, 제3검증동작(VFP3)에서 제1비트라인(BLG1) 및 제2비트라인(BLG2)과 연결된 페이지 버퍼(801, 901)를 마스킹하기 위해 제1비트라인(BLG1) 및 제2비트라인(BLG2)과 연결된 페이지 버퍼(801, 901)에 포함된 래치(801, 901)에 저장되는 값(QS)을 특정값로 설정할 수 있다. 예컨대, 본 발명에서 제어회로(152)는, 제2검증동작(VFP2)에서 패스/페일 여부가 결정된 후, 제1비트라인(BLG1) 및 제2비트라인(BLG2)에 연결된 페이지 버퍼(800, 900)에 포함된 래치(801, 901)에 저장된 값(QS)을 로직'로우'로 설정함으로써, 페이지 버퍼(800, 901)의 센싱노드(SO)를 디스차지시키지 않고, 페이지 버퍼(800, 901)의 센싱노드(SO)에 프리차지 전압(VCORE)가 계속 공급되도록 할 수 있다.

그리고, 제어회로(152)는, 제2검증동작(VFP2)의 수행이 완료한 후, 제3검증동작(VFP3)의 시작시점에서 비트라인 프리차지 동작을 통해 제3비트라인(BLG3)을 프리차지 전압레벨(PCLV)까지 상승시킬 수 있다.

또한, 제어회로(152)는, 제3비트라인(BLG3)을 프리차지 전압레벨(PCLV)까지 상승시킨 후, 제3검증동작(VFP3)의 수행구간에서 제3비트라인(BLG3) 중 연결된 메모리 셀의 문턱전압레벨이 제1전압(PV1)레벨보다 높은 비트라인의 경우 계속 프리차지 전압레벨(PCLV)을 유지시킴으로써, 제3검증동작(VFP3)의 결과를 패스로 결정할 수 있다.

또한, 제어회로(152)는, 제3비트라인(BLG3)을 프리차지 전압레벨(PCLV)까지 상승시킨 후, 제3검증동작(VFP3)의 수행구간에서 제3비트라인(BLG3) 중 연결된 메모리 셀의 문턱전압레벨이 제1전압(PV1)레벨 이하인 비트라인의 경우 프리차지 전압레벨(PCLV)보다 낮은 레벨로 하강시킴으로써, 제3검증동작(VFP3)의 결과를 페일로 결정할 수 있다.

제어회로(152)는, 제3검증동작(VFP2)에서 제3비트라인(BLG3)에 대한 패스/페일이 결정된 후, 제1비트라인(BLG1)과 제2비트라인(BLG2) 및 제3비트라인(BLG3)을 모두 디스차지시킬 수 있다. 이어서, 제어회로(152)는, 제1비트라인(BLG1) 중 제1검증동작(VFP1)에서 패스로 결정된 비트라인과, 제2비트라인(BLG2) 중 제2검증동작(VFP2)에서 패스로 결정된 비트라인, 및 제3비트라인(BLG3) 중 제3검증동작(VFP3)에서 패스로 결정된 비트라인을 프로그램 금지(program inhibit) 상태로 전환시키고, 다음 프로그램 동작을 수행할 수 있다.

한편, 제3검증동작(VFP3)의 시작시점에서 비트라인 프리차지 동작을 통해 제3비트라인(BLG3)을 프리차지 전압레벨(PCLV)까지 상승시킬 때, 제3비트라인(BLG3)과 인접한 제1비트라인(BLG1) 및 제2비트라인(BLG2)도 커플링 효과에 의해 전압레벨이 상승할 수 있다.

좀 더 구체적으로, 제1비트라인(BLG1) 중 제2검증동작(VFP2)에서 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)까지 상승한 비트라인의 경우, 도 9에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제3전압(PV3)보다 높아서 메모리 셀(SEL_CELL)이 턴 오프된 상태이므로, 제1전압(PV1)을 사용하여 검증동작을 수행하는 제3검증동작(VFP3)의 수행구간에서 플로팅될 수 있다. 이렇게, 제1비트라인(BLG1) 중 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)로 플로팅된 비트라인의 경우, 인접한 제3비트라인(BLG3)과의 커플링 효과로 인해 제3검증동작(VFP3)의 시작시점에서 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a+b)까지 상승할 수 있다.

또한, 제1비트라인(BLG1) 중 제2검증동작(VFP2)에서 프리차지 전압레벨(PCLV)을 유지했던 비트라인의 경우, 제1전압(PV1)을 사용하여 검증동작을 수행하는 제3검증동작(VFP3)의 수행구간에서 플로팅되거나 또는 프리차지 전압이 인가될 수 있다. 물론, 제1비트라인(BLG1)은 제2검증동작(VFP2)의 수행구간에서 프리차지 전압레벨(PCLV)까지 상승한 상태이기 때문에, 제3검증동작(VFP3)의 수행구간에서 플로팅되거나 또는 프리차지 전압이 인가되는 것과는 별개로 인접한 제3비트라인(BLG3)과의 커플링 효과로 인해 제3검증동작(VFP3)의 시작시점에서 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)까지 상승할 수 있다.

이때, 제1비트라인(BLG1) 중 도 9에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제1전압(PV1)보다 높아서 메모리 셀(SEL_CELL)이 턴 오프된 비트라인의 경우, 제3검증동작(VFP3)의 수행구간에서 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)로 플로팅될 수 있다.

또한, 제1비트라인(BLG1) 중 도 8에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제1전압(PV1)보다 낮아서 메모리 셀(SEL_CELL)이 턴 온된 비트라인의 경우, 제3검증동작(VFP3)의 시작시점에서 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)까지 상승한 후, 제3검증동작(VFP3)의 수행구간에서 프리차지 전압이 인가되어 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)에서 프리차지 전압레벨(PCLV)까지 전압레벨이 감소할 수 있다.

또한, 제2비트라인(BLG2) 중 제2검증동작(VFP2)에서 패스로 결정되어 프리차지 전압레벨(PCLV)을 유지했던 비트라인의 경우, 도 9에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제2전압(PV2)보다 높아서 메모리 셀(SEL_CELL)이 턴 오프된 상태이므로, 제1전압(PV1)을 사용하여 검증동작을 수행하는 제3검증동작(VFP3)의 수행구간에서 플로팅될 수 있다. 이렇게, 제2비트라인(BLG2) 중 프리차지 전압레벨(PCLV)로 플로팅된 비트라인의 경우, 인접한 제3비트라인(BLG2)과의 커플링 효과로 인해 제3검증동작(VFP3)의 시작시점에서 프리차지 전압레벨(PCLV)보다 높은 전압레벨(PCLV+a)까지 상승할 수 있다.

또한, 제2비트라인(BLG2) 중 제2검증동작(VFP2)이 페일되어 프리차지 전압레벨(PCLV)보다 낮은 전압레벨로 하강했던 비트라인의 경우, 연결된 메모리 셀의 문턱전압레벨이 제2전압(PV2)보다 낮은 상태이므로, 제1전압(PV1)을 사용하여 검증동작을 수행하는 제3검증동작(VFP3)의 수행구간에서 플로팅되거나 또는 프리차지 전압이 인가될 수 있다.

이때, 제2비트라인(BLG2) 중 도 9에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제1전압(PV1)보다 높아서 메모리 셀(SEL_CELL)이 턴 오프된 비트라인의 경우, 제3검증동작(VFP3)의 시작시점에서 프리차지 전압레벨(PCLV)까지 상승한 후 제3검증동작(VFP3)의 수행구간에서 프리차지 전압레벨(PCLV)로 플로팅될 수 있다.

또한, 제2비트라인(BLG2) 중 도 8에 도시된 것과 같이 페이지 버퍼(900)의 감지노드(SO)와 연결된 메모리 셀(SEL_CELL)의 문턱전압레벨이 제1전압(PV1)보다 낮아서 메모리 셀(SEL_CELL)이 턴 온된 비트라인의 경우, 제3검증동작(VFP3)의 시작시점에서 프리차지 전압레벨(PCLV)까지 상승한 후 제3검증동작(VFP3)의 수행구간에서 프리차지 전압이 인가되어 프리차지 전압레벨(PCLV)을 유지할 수 있다.

정리하면, 본 발명에서 제어회로(152)는, 제1검증동작(VFP1)을 수행한 후 제1비트라인(BLG1)을 디스차지시키지 않고 제1검증동작(VFP1)에 뒤이어 수행되는 제2검증동작(VFP2)의 수행구간에서 제1비트라인(BLG1)을 플로팅시키거나 또는 제1비트라인(BLG1)에 프리차지 전압을 인가하기 때문에, 제2검증동작(VFP2)의 시작시점에서 제2비트라인(BLG2)을 프리차지 전압레벨(PCLV)까지 상승시키는데 소요되는 시간을 최소화시킬 수 있다.

또한, 본 발명에서 제어회로(152)는, 제2검증동작(VFP2)을 수행한 후 제1 및 제2비트라인(BLG1, BLG2)을 디스차지시키지 않고 제2검증동작(VFP2)에 뒤이어 수행되는 제3검증동작(VFP3)의 수행구간에서 제1 및 제2비트라인(BLG1, BLG2)을 플로팅시키거나 제1 및 제2비트라인(BLG1, BLG2)에 프리차지 전압을 인가하기 때문에, 제3검증동작(VFP3)의 시작시점에서 제3비트라인(BLG3)을 프리차지 전압레벨(PCLV)까지 상승시키는 소요되는 시간을 최소화시킬 수 있다.

또한, 본 발명에서 제어회로(152)는, 제3검증동작(VFP3)의 수행구간에서 제1 및 제2비트라인(BLG1, BLG2)과 연결된 페이지 버퍼를 마스킹시켜서 제1 및 제2비트라인(BLG1, BLG2)에 대한 제2검증동작(VFP2)의 패스/페일 여부를 판단하지 않기 때문에, 제3검증동작(VFP3)에서 제1 및 제2비트라인(BLG1, BLG2)이 어떤 전압레벨을 갖든 제3검증동작(VFP3)의 결과에 영향을 미치지 않을 수 있다.

또한, 본 발명에서 제어회로(152)는, 앞서 수행되는 제1검증동작(VFP1)에서 제3전압(PV3)을 사용하고, 제1검증동작(VFP1)에 뒤이어 수행되는 제2검증동작(VFP2)에서 제3전압(PV3)보다 작은 레벨을 갖는 제2전압(PV2)을 사용하며, 제2검증동작(VFP2)에 뒤이어 수행되는 제3검증동작(VFP3)에서 제2전압(PV2)보다 작은 레벨을 갖는 제1전압(PV1)을 사용하기 때문에, 제1비트라인(BLG1) 중 제2 및 제3검증동작(VFP2, VFP3)의 수행구간에서 플로팅 상태를 유지하는 비트라인의 개수를 최대화하고, 제2비트라인(BLG2) 중 제3검증동작(VFP3)의 수행구간에서 플로팅 상태를 유지하는 비트라인의 개수를 최대화할 수 있다.

즉, 본 발명에서 제어회로(152)는, 제1검증동작(VFP1)에 대응하는 제1비트라인(BLG1)에 연결된 메모리 셀의 목표 문턱전압레벨을 제2검증동작(VFP2)에 대응하는 제2비트라인(BLG2)에 연결된 메모리 셀의 목표 문턱전압레벨보다 큰 레벨을 갖도록 설정하고, 제2검증동작(VFP2)에 대응하는 제2비트라인(BLG2)에 연결된 메모리 셀의 목표 문턱전압레벨을 제3검증동작(VFP3)에 대응하는 제3비트라인(BLG3)에 연결된 메모리 셀의 목표 문턱전압레벨보다 큰 레벨을 갖도록 설정하기 때문에, 제2검증동작(VFP2)의 수행구간에서 제1비트라인(BLG1) 대부분이 플로팅 상태를 갖도록 제어하고, 제3검증동작(VFP3)의 수행구간에서 제1 및 제2비트라인(BLG1, BLG2) 대부분이 플로팅 상태를 갖도록 제어함으로써, 전류 소모량을 최소화할 수 있다.

한편, 전술한 본 발명의 실시예에서는, 프로그램 검증구간(VF1~VFn) 각각에서 다수의 비트라인들(BL1~BLm)에 연결된 메모리 셀의 프로그램 상태를 검증하는 경우, 본 발명의 특징적인 동작이 적용되는 것을 설명한 바 있다.

하지만, 본 발명의 특징적인 동작은, 리드동작에서 다수의 비트라인들(BL1~BLm)에 연결된 메모리 셀에 저장된 값을 리드하는 경우에도 얼마든지 적용할 수 있다.

다만, 리드동작에서는, 먼저 다수의 비트라인들(BL1~BLm) 전체를 프리차지 시키는 '전체 비트라인 프리차지 방식'을 통해 다수의 비트라인들(BL1~BLm)을 적어도 두 개 이상의 그룹으로 구분한 후, 적어도 두 개 이상의 그룹을 각각 선택하여 프리차지시키는 방식을 사용해야 한다.

예컨대, 리드동작에서는, 다수의 비트라인들(BL1~BLm) 전체를 프리차지시킨 상태에서 리드 동작을 위해 선택된 워드라인에 특정전압을 인가시켜 선택된 워드라인과 비트라인들(BL1~BLm) 사이에 연결된 메모리 셀의 문턱전압레벨이 특전전압의 레벨과 비교할 수 있다. 비교결과, 비트라인들(BL1~BLm) 중 문턱전압레벨이 특정전압의 레벨보다 높은 메모리 셀에 연결된 비트라인을 제1비트라인으로 선택하고, 특정전압의 레벨보다 낮은 메모리 셀에 연결된 비트라인을 제2비트라인으로 선택할 수 있다. 이어서, 제1비트라인에 프리차지 전압을 인가하고 선택된 워드라인에 특정전압보다 높은 레벨을 갖는 제1리드전압을 인가하여 선택된 워드라인과 제1비트라인 사이에 연결된 메모리 셀에 저장된 데이터의 값을 리드하는 제1리드동작을 수행할 수 있다. 이어서, 제2비트라인에 프리차지 전압을 인가하고 선택된 워드라인에 특정전압보다 낮은 레벨을 갖는 제2리드전압을 인가하여 선택된 워드라인과 제2비트라인 사이에 연결된 메모리 셀에 저장된 데이터의 값을 리드하는 제2리드동작을 수행할 수 있다. 이때, 제1리드동작을 수행한 후 제1비트라인을 디스차지(discharge)시키지 않고, 뒤이어 수행되는 제2리드동작의 수행구간에서 제1비트라인을 플로팅(floating)시키거나 또는 제1비트라인에 프리차지 전압을 인가할 수 있다. 이와 같이, 리드동작에서도 본 발명의 특징적인 동작이 얼마든지 적용될 수 있는 것을 알 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims

다수의 비트라인들을 통해 다수의 메모리 셀들과 연결되고, 상기 비트라인들을 선택적으로 프리차지하는 다수의 페이지 버퍼들; 및
프로그램 데이터에 따라 상기 비트라인들 중, 적어도 하나 이상의 제1비트라인에 프리차지 전압을 인가하고 프로그램 대상으로 선택된 워드라인에 제1검증전압을 인가하여 제1검증동작을 수행하며, 상기 제1검증동작 이후 상기 제1비트라인과 겹치지 않는 적어도 하나 이상의 제2비트라인에 프리차지 전압을 인가하고 상기 선택된 워드라인에 제2검증전압을 인가하여 제2검증동작을 수행하며, 상기 제2검증동작의 수행구간에서 상기 제1비트라인과 연결된 메모리 셀의 문턱전압에 따라 상기 제1비트라인을 플로팅(floating)시키는 동작 및 프리차지 전압을 인가하는 동작 중 어느 하나의 동작을 수행하는 제어회로
를 포함하는 메모리 장치.
제1항에 있어서,
상기 제어회로는,
상기 제2검증동작의 수행구간에서 상기 제2검증전압보다 높은 문턱전압으로 프로그램된 메모리 셀과 연결된 상기 제1비트라인을 플로팅시키는 동작을 수행하고, 상기 제2검증동작의 수행구간에서 상기 제2검증전압보다 낮은 문턱전압으로 프로그램된 메모리 셀과 연결된 상기 제1비트라인에 프리차지 전압을 인가하는 동작을 수행하는 메모리 장치.
제2항에 있어서,
상기 제어회로는,
상기 선택된 워드라인에 다수의 프로그램 전압을 프로그램이 완료될 때까지 반복하여 인가하며, 상기 다수의 프로그램 전압 중 연속된 제1프로그램 전압과 제2프로그램 전압 사이의 프로그램 검증구간에서 상기 제1 및 제2검증동작을 순차적으로 수행한 뒤, 상기 제1 및 제2비트라인을 디스차지시키는 동작을 수행하는 메모리 장치.
제1항에 있어서,
상기 제어회로는,
상기 제2검증동작의 수행구간에서 상기 페이지 버퍼들 중 상기 제1비트라인과 연결된 페이지 버퍼를 마스킹(masking)하는 메모리 장치.
제1항에 있어서,
상기 제어회로는,
상기 제1검증전압의 레벨을 상기 제2검증전압의 레벨보다 높은 레벨로 설정하는 메모리 장치.
다수의 비트라인들을 통해 다수의 메모리 셀들과 연결되는 다수의 페이지 버퍼들을 포함하는 메모리 장치의 동작방법에 있어서,
프로그램 대상으로 선택된 워드라인에 다수의 프로그램 전압을 프로그램이 완료될 때까지 반복하여 인가하는 단계;
상기 다수의 프로그램 전압 중 연속된 제1프로그램 전압과 제2프로그램 전압 사이의 프로그램 검증구간에서, 프로그램 데이터에 따라 선택된 적어도 하나 이상의 제1비트라인에 프리차지 전압을 인가하고, 상기 선택된 워드라인에 제1검증전압을 인가하여 제1검증동작을 수행하는 제1검증단계;
상기 프로그램 검증구간에서 상기 제1검증단계 이후, 상기 프로그램 데이터에 따라 선택되며 상기 제1비트라인과 겹치지 않는 적어도 하나 이상의 제2비트라인에 프리차지 전압을 인가하고 상기 선택된 워드라인에 제2검증전압을 인가하여 제2검증동작을 수행하는 제2검증단계; 및
상기 제2검증동작의 수행구간에서 상기 제1비트라인과 연결된 메모리 셀의 문턱전압에 따라 상기 제1비트라인을 플로팅(floating)시키는 동작 및 프리차지 전압을 인가하는 동작 중 어느 하나의 동작을 수행하는 설정단계
를 포함하는 메모리 장치의 동작방법.
제6항에 있어서,
상기 설정단계는,
상기 제2검증동작의 수행구간에서 상기 제2검증전압보다 높은 목표 문턱전압으로 프로그램된 메모리 셀과 연결된 상기 제1비트라인을 플로팅시키는 동작을 수행하는 단계; 및
상기 제2검증동작의 수행구간에서 상기 제2검증전압보다 낮은 목표 문턱전압으로 프로그램된 메모리 셀과 연결된 상기 제1비트라인에 프리차지 전압을 인가하는 동작을 수행하는 단계를 포함하는 메모리 장치의 동작방법.
제7항에 있어서,
상기 제2검증단계 이후, 상기 제1 및 제2비트라인을 디스차지시키는 동작을 수행하고 상기 프로그램 검증구간을 종료하는 단계를 더 포함하는 메모리 장치의 동작방법.
제6항에 있어서,
상기 제2검증동작의 수행구간에서 상기 페이지 버퍼들 중 상기 제1비트라인과 연결된 페이지 버퍼를 마스킹(masking)하는 단계를 더 포함하는 메모리 장치의 동작방법.
제6항에 있어서,
상기 제1검증전압의 레벨을 상기 제2검증전압의 레벨보다 높은 레벨로 설정하는 단계를 더 포함하는 메모리 장치의 동작방법.
다수의 비트라인들을 통해 다수의 메모리 셀들과 연결되고, 상기 비트라인들을 선택적으로 프리차지하는 다수의 페이지 버퍼들; 및
상기 비트라인들 중, 적어도 하나 이상의 제1비트라인에 프리차지 전압을 인가하고 선택된 워드라인에 제1전압을 인가하여 제1동작을 수행하며, 상기 제1동작 이후 상기 제1비트라인과 겹치지 않는 적어도 하나 이상의 제2비트라인에 프리차지 전압을 인가하고 상기 선택된 워드라인에 제2전압을 인가하여 제2동작을 수행하며, 상기 제2동작의 수행구간에서 상기 제1비트라인과 연결된 메모리 셀의 문턱전압에 따라 상기 제1비트라인을 플로팅(floating)시키는 동작 및 프리차지 전압을 인가하는 동작 중 어느 하나의 동작을 수행하는 제어회로
를 포함하는 메모리 장치.
제11항에 있어서,
상기 제어회로는,
프로그램 동작시, 상기 선택된 워드라인에 다수의 프로그램 전압을 프로그램이 완료될 때까지 반복하여 인가하며, 상기 다수의 프로그램 전압 중 연속된 제1프로그램 전압과 제2프로그램 전압 사이의 프로그램 검증구간에서 프로그램 데이터에 따라 상기 다수의 비트라인 중 제1 및 제2비트라인을 순차적으로 선택하여 상기 제1 및 제2동작을 순차적으로 수행한 뒤, 상기 제1 및 제2비트라인을 디스차지시키는 동작을 수행하는 메모리 장치.
제11항에 있어서,
상기 제어회로는,
상기 제1전압의 레벨을 상기 제2전압의 레벨보다 높은 레벨로 설정하는 메모리 장치.
제13항에 있어서,
상기 제어회로는,
리드 동작시, 상기 선택된 워드라인에 상기 제1전압보다 낮고 상기 제2전압보다 높은 레벨을 갖는 제3전압을 인가하고 상기 비트라인들 전체에 프리차지 전압을 인가하여 제3동작을 수행한 뒤, 상기 제3동작의 수행결과에 따라 상기 다수의 비트라인 중 제1 및 제2비트라인 각각을 선택하여 상기 제1 및 제2동작을 순차적으로 수행한 뒤, 상기 제1 및 제2비트라인을 디스차지시키는 동작을 수행하는 메모리 장치.
제11항에 있어서,
상기 제어회로는,
상기 제2동작의 수행구간에서 상기 제2전압보다 높은 문턱전압으로 프로그램된 메모리 셀과 연결된 상기 제1비트라인을 플로팅시키는 동작을 수행하고, 상기 제2동작의 수행구간에서 상기 제2전압보다 낮은 문턱전압으로 프로그램된 메모리 셀과 연결된 상기 제1비트라인에 프리차지 전압을 인가하는 동작을 수행하는 메모리 장치.
제11항에 있어서,
상기 제어회로는,
상기 제2동작의 수행구간에서 상기 페이지 버퍼들 중 상기 제1비트라인과 연결된 페이지 버퍼를 마스킹(masking)하는 메모리 장치.