CN111798901B - 页缓冲器、具有页缓冲器的存储器装置及其操作方法 - Google Patents

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Abstract

本文提供了一种页缓冲器、具有页缓冲器的存储器装置及其操作方法。该存储器装置包括：电压发生器，其被配置为生成用于操作多个存储器单元的操作电压；编程和验证电路，其被配置为将操作电压施加到联接到存储器单元的字线和位线并执行编程操作和验证操作；以及编程操作控制器，其被配置为控制编程和验证电路以及电压发生器以使得执行位线预充电操作并且使得当位线预充电操作已完成时，执行位线放电操作。

Description

页缓冲器、具有页缓冲器的存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种页缓冲器、具有该页缓冲器的存储器装置以及操作该存储器装置的方法。
背景技术
存储装置是在主机装置(例如，计算机或智能电话)的控制下存储数据的装置。存储装置可包括存储数据的存储器装置以及控制存储器装置的存储控制器。这些存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
作为即使当电源中断时所存储的数据也不丢失的存储器装置，非易失性存储器装置可包括存储器单元并且可执行将数据存储在存储器单元中的编程操作、读取所存储的数据的读操作以及删除所存储的数据的擦除操作。
页缓冲器电路可通过位线联接到存储器单元，并且可包括暂时地存储要存储在存储器单元中的数据的锁存电路。在编程操作期间，电压可通过页缓冲器电路施加到联接到存储器单元的位线。
发明内容
本公开的各种实施方式涉及一种具有改进的编程操作性能的页缓冲器、包括该页缓冲器的存储器装置以及操作该存储器装置的方法。
根据本公开的实施方式，一种存储器装置包括电压发生器，该电压发生器被配置为生成用于操作多个存储器单元的操作电压。该存储器装置还包括编程和验证电路，该编程和验证电路被配置为将操作电压施加到联接到多个存储器单元的各条字线和位线并且被配置为对所述多个存储器单元执行编程操作和验证操作。该存储器装置还包括编程操作控制器，该编程操作控制器被配置为控制编程和验证电路和电压发生器执行位线预充电操作并且在位线预充电操作已完成之后执行位线放电操作。位线预充电操作将与所述多个存储器单元当中的编程禁止单元联接的位线的电位增加至编程禁止电压并且将与第一编程单元和第二编程单元联接的位线的电位增加至第一编程允许电压。位线放电操作将联接到第一编程单元的位线的电位减小至第二编程允许电压。
根据本公开的另一实施方式，一种操作存储器装置以对多个存储器单元执行编程操作的方法包括以下步骤：执行将与多个存储器单元当中的第一编程单元和第二编程单元联接的位线的电位增加至第一编程允许电压的位线预充电操作。该方法还包括以下步骤：在位线预充电操作完成之后执行将联接到第一编程单元的位线的电位减小至第二编程允许电压的位线放电操作。
根据本公开的另一实施方式，一种页缓冲器电路包括位线电压控制器，该位线电压控制器被配置为在对存储器单元的编程操作期间控制联接到存储器单元的位线的电压。该页缓冲器电路还包括锁存组，该锁存组被配置为存储与基于编程操作的验证结果确定的存储器单元的状态模式对应的数据。该位线电压控制器被配置为当锁存组存储与状态模式当中的编程模式对应的数据时，在编程脉冲被施加到联接到存储器单元的字线之前根据所述数据将位线预充电至第一编程允许电压以及将位线放电至第二编程允许电压。
附图说明
图1是示出根据本公开的实施方式的存储装置的图。
图2是示出图1的存储器装置的结构的图。
图3是示出图2的存储块的图。
图4是示出根据实施方式的图2的存储器装置的配置和操作的图。
图5是示出根据实施方式的DPGM操作的图。
图6是示出根据实施方式的状态模式的表。
图7是示出根据实施方式的编程操作的直条图。
图8是示出根据实施方式的页缓冲器电路的配置和操作的图。
图9是根据实施方式的存储器装置的时序图。
图10是根据实施方式的存储器装置的时序图。
图11是示出根据实施方式的存储器装置的操作的流程图。
图12是示出应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的框图。
具体实施方式
本公开中的特定结构或功能描述用作本公开的实施方式。这些描述不应被解释为限制本公开。
以下，参照附图详细描述本公开的实施方式。
图1是示出根据本公开的实施方式的存储装置50的图。
参照图1，存储装置50可包括存储器装置100以及控制存储器装置100的操作的存储控制器200。存储装置50可以是在主机300(例如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板PC或车载信息娱乐系统)的控制下存储数据的装置。
存储器装置100可存储数据。存储器装置100响应于存储控制器200的控制来操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
各个存储器单元可被实现为能够存储单个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)或者能够存储四个数据比特的四级单元(QLC)。
存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。单个存储块可包括多个页。在实施方式中，页可以是将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储块可以是擦除数据的单位。
在实施方式中，存储器装置100可被实现为各种类型的存储器装置中的任一种。在本说明书中，为了描述方便，存储器装置100被假设为NAND闪存。
存储器装置100可从存储控制器200接收命令和地址，并且可访问存储器单元阵列中通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可执行写操作(编程操作)、读操作或擦除操作。在编程操作期间，存储器装置10可将数据编程到通过地址选择的区域。在读操作期间，存储器装置100可从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可擦除存储在通过地址选择的区域中的数据。
在实施方式中，存储器装置100可包括编程和验证电路120a、电压发生器122和编程操作控制器131。
编程和验证电路120a可在编程操作控制器131的控制下对存储器单元执行编程操作或验证操作。编程和验证电路120a可在编程操作控制器131的控制下将操作电压施加到联接到存储器单元的各条位线和字线。
编程和验证电路120a可将编程电压施加到联接到存储器单元的所选字线以便执行编程操作。编程和验证电路120a可将编程允许电压施加到与联接到所选字线的存储器单元当中当前正在执行编程操作的单元联接的位线。编程和验证电路120a可将编程禁止电压施加到与联接到所选字线的存储器单元当中已完成编程操作的单元联接的位线。
编程和验证电路120a可在编程操作控制器131的控制下使用预验证电压或主验证电压对已执行编程操作的存储器单元执行验证操作。编程和验证电路120a可将预验证电压或主验证电压施加到联接到已执行编程操作的存储器单元的字线，以便执行验证操作。在实施方式中，作为执行验证操作的结果，阈值电压低于预验证电压的存储器单元可以是第一编程单元。阈值电压高于预验证电压且低于主验证电压的存储器单元可以是第二编程单元。阈值电压高于主验证电压的存储器单元可以是编程禁止单元。
电压发生器122可生成用于操作存储器单元的操作电压。在操作电压当中，施加到位线的电压可以是位线电压，施加到字线的电压可以是字线电压。
编程操作控制器131可控制电压发生器122以使得电压发生器122生成用于对存储器单元的编程操作或验证操作的操作电压。
编程操作控制器131可控制编程和验证电路120a以使得对存储器单元执行编程操作和验证操作。编程操作控制器131可控制编程和验证电路120a以使得操作电压被选择性地施加到联接到存储器单元的各条字线和位线。
编程操作可包括位线设置操作和编程脉冲施加操作。位线设置操作可以是将联接到所选字线中的存储器单元的位线的电位设定为用于编程操作的电压的操作。位线设置操作可包括增加位线的电位的位线预充电操作以及减小位线的电位的位线放电操作。编程脉冲施加操作可以是将编程电压施加到所选字线的操作。可在已执行位线设置操作之后执行编程脉冲施加操作。
在实施方式中，编程操作控制器131可控制电压发生器122以使得执行位线设置操作。
编程操作控制器131可在位线设置操作期间控制电压发生器122以使得电压发生器122生成要施加到联接到所选字线中的存储器单元的位线的位线电压。位线电压可包括第一编程允许电压、第二编程允许电压和编程禁止电压。例如，第一编程允许电压可以是高于第二编程允许电压的电压。第二编程允许电压可以是接地电压。在各种实施方式中，第二编程允许电压可以是负电压。编程禁止电压可以是要施加到联接到存储器单元的位线以使得存储器单元不被编程的电压。编程禁止电压可以是电源电压。
编程操作控制器131可控制编程和验证电路120a以使得执行包括在位线设置操作中的位线预充电操作。
编程操作控制器131可在位线预充电操作期间控制编程和验证电路120a以使得编程禁止电压被施加到与所选字线中的存储器单元当中的编程禁止单元联接的位线。编程操作控制器131可在位线预充电操作期间控制编程和验证电路120a以使得第一编程允许电压被施加到与所选字线中的存储器单元当中的第一编程单元和第二编程单元联接的位线。
编程操作控制器131可控制编程和验证电路120a以使得当位线预充电操作完成时，执行位线放电操作。编程操作控制器131可控制编程和验证电路120a以使得在位线放电操作期间，第二编程允许电压被施加到联接到第一编程单元的位线。
编程操作控制器131可控制电压发生器122以及编程和验证电路120a以使得执行编程脉冲施加操作。编程操作控制器131可控制电压发生器122以使得电压发生器122生成在编程脉冲施加操作中要施加到所选字线的编程电压。编程操作控制器131可控制编程和验证电路120a以使得编程电压被施加到所选字线。
存储控制器200控制存储装置50的总体操作。
当电力被施加到存储装置50时，存储控制器200可运行固件(FW)。当存储器装置100是闪存装置时，存储控制器200可运行诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。
在实施方式中，存储控制器200可从主机300接收数据和逻辑块地址(LBA)，并且可将逻辑块地址(LBA)转换为指示被包括在存储器装置100中并要存储数据的存储器单元的地址的物理块地址(PBA)。
存储控制器200可控制存储器装置100以使得响应于从主机300接收的请求执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可将编程命令、物理块地址(PBA)和数据提供给存储器装置100。在读操作期间，存储控制器200可将读命令和物理块地址(PBA)提供给存储器装置100。在擦除操作期间，存储控制器200可将擦除命令和物理块地址(PBA)提供给存储器装置100。
在实施方式中，存储控制器200可自主地生成编程命令、地址和数据，而不管是否接收到来自主机300的请求，并且可将它们发送到存储器装置100。例如，存储控制器200可将命令、地址和数据提供给存储器装置100以执行诸如用于耗损平衡的编程操作和用于垃圾收集的编程操作的后台操作。
在实施方式中，存储控制器200可控制至少两个存储器装置100。在这种情况下，存储控制器200可根据交织方案来控制存储器装置100以改进操作性能。交织方案可以是使得至少两个存储器装置100的操作时段彼此交叠的操作方式。
图2是示出图1的存储器装置100的结构的图。
存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz通过位线BL1至BLm联接到读写电路123。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。在多个存储器单元中，联接到同一字线的存储器单元被定义为单个物理页。即，存储器单元阵列110由多个物理页组成。根据本公开的实施方式，包括在存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可包括多个虚拟单元。作为虚拟单元，一个或更多个虚拟单元可串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的各个存储器单元可被实现为能够存储单个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)或者能够存储四个数据比特的四级单元(QLC)。
外围电路120可包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。
外围电路120可驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110以使得执行编程操作、读操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和公共源极线。根据实施方式，字线可包括正常字线和虚拟字线。根据实施方式，行线RL还可包括管选择线。
在实施方式中，行线RL可以是包括在局部线组中的局部线。局部线组可对应于单个存储块。局部线组可包括漏极选择线、局部字线和源极选择线。
地址解码器121可在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可将所接收的地址ADDR当中的块地址解码。地址解码器121响应于所解码的块地址从存储块BLK1至BLKz当中选择至少一个存储块。地址解码器121被配置为将所接收的地址ADDR当中的行地址RADD解码。地址解码器121可响应于所解码的行地址RADD通过将从电压发生器122供应的电压施加到至少一条字线WL来选择所选存储块的至少一条字线。
在编程操作期间，地址解码器121可将编程电压施加到所选字线并将电平低于编程电压的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选字线并将电平高于验证电压的验证通过电压施加到未选字线。
在读操作期间，地址解码器121可将读电压施加到所选字线并将电平高于读电压的读通过电压施加到未选字线。
根据本公开的实施方式，存储器装置100的擦除操作可基于存储块来执行。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可将块地址解码并响应于所解码的块地址选择单个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到所选存储块的字线。
根据本公开的实施方式，地址解码器121可将所接收的地址ADDR当中的列地址解码。所解码的列地址可被传送至读写电路123。在实施方式中，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122可使用供应给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可在控制逻辑130的控制下操作。
在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可生成由存储器装置100使用的各种电压。例如，电压发生器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读电压和多个未选读电压。
电压发生器122可包括用于接收内部电源电压以生成具有各种电压电平的多个操作电压Vop的多个泵浦电容器，并且可通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来生成多个操作电压Vop。
所生成的操作电压Vop可通过地址解码器121被供应给存储器单元阵列110。
读写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm在控制逻辑130的控制下操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124执行数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可将通过数据输入/输出电路124接收的要存储的数据DATA通过位线BL1至BLm传送到所选存储器单元。基于所接收的数据DATA对所选页中的存储器单元进行编程。联接到施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从所选存储器单元读取存储在所选存储器单元中的数据DATA。
在读操作期间，读写电路123可通过位线BL从所选页中的存储器单元读取数据DATA，并且可将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，读写电路123可允许位线BL浮置。在实施方式中，读写电路123可包括列选择电路。
数据输入/输出电路124通过数据线DL联接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制来操作。
数据输入/输出电路124可包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读操作期间，数据输入/输出电路124将从包括在读写电路123中的第一页缓冲器PB1至第m页缓冲器PBm接收的数据DATA输出到外部控制器。
在读操作或验证操作期间，感测电路125可响应于由控制逻辑130生成的使能比特信号VRYBIT生成基准电流，并且可通过将从读写电路123接收的感测电压VPB与通过基准电流生成的基准电压进行比较来向控制逻辑130输出通过信号或失败信号。
控制逻辑130可联接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。控制逻辑130可控制存储器装置100的总体操作。控制逻辑130可响应于从外部装置发送的命令CMD来操作。
控制电路130可通过响应于命令CMD和地址ADDR生成各种类型的信号来控制外围电路120。例如，控制逻辑130可响应于命令CMD和地址ADDR来生成操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和使能比特VRYBIT。控制逻辑130可将操作信号OPSIG输出到电压发生器122，将行地址RADD输出到地址解码器121，将页缓冲器控制信号PBSIGNALS输出到读写电路123，并且将使能比特VRYBIT输出到感测电路125。另外，控制逻辑130可响应于从感测电路125输出的通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
图3是示出图2的任何存储块的图。
参照图3，存储块可联接到彼此并联联接的第一选择线、字线和第二选择线。例如，字线可彼此并联联接在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。
详细地，存储块可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可分别联接到串ST，源极线SL可共同联接到串ST。由于串ST可均等地配置，所以将作为示例详细描述联接到第一位线BL1的串ST。
存储器串ST可包括源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST，它们彼此串联联接在源极线SL与第一位线BL1之间。单个串ST可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，比图中所示的存储器单元F1至F16更多的存储器单元可被包括在串ST中。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，包括在不同串ST中的漏极选择晶体管DST的栅极可联接到漏极选择线DSL，存储器单元F1至F16的栅极可分别联接到多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的联接到同一字线的一组存储器单元可被称为“物理页：PPG”。因此，存储块可包括数量与字线WL1至WL16的数量相同的物理页PPG。
一个存储器单元可存储一比特的数据。该单元通常被指定为“单级单元：SLC”。这里，一个物理页PPG可存储与一个逻辑页LPG对应的数据。与一个逻辑页LPG对应的数据可包括数量与一个物理页PPG中所包括的存储器单元的数量相同的数据比特。另选地，一个存储器单元可存储两比特或更多比特的数据。该单元通常被指定为“多级单元：MLC”。这里，一个物理页PPG可存储与两个或更多个逻辑页LPG对应的数据。
将两比特或更多比特的数据存储在一个存储器单元中的存储器单元被指定为“多级单元”。然而，最近，随着存储在一个存储器单元中的数据比特数增加，多级单元(MLC)可意指存储两比特的数据的存储器单元，存储三比特或更多比特的数据的存储器单元被指定为“三级单元(TLC)”，存储四比特或更多比特的数据的存储器单元被指定为“四级单元(QLC)”。
图4是示出根据实施方式的图2的存储器装置100的配置和操作的图。
参照图4，存储器装置100可包括存储器单元阵列110、编程和验证电路120a、电压发生器122和编程操作控制器131。
上面参照图2描述的外围电路120可包括编程和验证电路120a。编程和验证电路120a可包括图2的地址解码器121和读写电路123。上面参照图2描述的控制逻辑130可包括编程操作控制器131。
存储器单元阵列110可包括多个存储器单元。存储器单元阵列110可通过联接到多个存储器单元的字线WL联接到编程和验证电路120a。存储器单元阵列110可通过联接到多个存储器单元的位线BL联接到编程和验证电路120a。字线WL和位线BL可彼此交叉，如参照图3所述。
电压发生器122可响应于电压发生信号V_Gen来生成用于存储器单元的操作的操作电压。在操作电压当中，施加到字线的电压可以是字线电压。在操作电压当中，施加到位线的电压可以是位线电压。
在实施方式中，编程操作可包括位线设置操作和编程脉冲施加操作。
位线设置操作可以是将联接到所选字线中的存储器单元的位线BL的电位设定为用于编程操作的电压的操作。位线设置操作可包括增加位线的电位的位线预充电操作和减小位线的电位的位线放电操作。另外，位线设置操作可包括维持预充电的位线的电位的位线浮置操作。
编程脉冲施加操作可以是将编程电压施加到所选字线的操作。可在已执行位线设置操作之后执行编程脉冲施加操作。
电压发生器122可响应于电压发生信号V_Gen来生成在编程脉冲施加操作中要施加到所选字线的编程电压。电压发生器122可响应于电压发生信号V_Gen来生成在位线设置操作中要施加到与所选字线中的存储器单元联接的位线BL的位线电压。
详细地，位线电压可包括第一编程允许电压、第二编程允许电压和编程禁止电压。第一编程允许电压可以是高于第二编程允许电压的电压。第二编程允许电压可以是接地电压。在各种实施方式中，第二编程允许电压可以是负电压。编程禁止电压可以是要施加到联接到存储器单元的位线以使得存储器单元不被编程的电压。编程禁止电压可以是电源电压。
电压发生器122可将所生成的操作电压供应给编程和验证电路120a。
编程和验证电路120a可被供应有来自电压发生器122的操作电压。编程和验证电路120a可响应于位线控制信号BL_Con和字线控制信号WL_Con来执行编程操作和验证操作。
详细地，编程操作可以是根据要存储在存储器单元中的数据将存储器单元的阈值电压增加到与目标状态对应的阈值电压的操作。验证操作可以是验证是否已成功执行对存储器单元的编程操作的操作。详细地，验证操作可以是检查已执行编程操作的存储器单元的阈值电压是否已达到与编程操作的目标状态对应的阈值电压的操作。
编程和验证电路120a可响应于位线控制信号BL_Con将操作电压施加到联接到存储器单元的各条位线BL。编程和验证电路120a可响应于字线控制信号WL_Con将操作电压施加到联接到存储器单元的各条字线WL。
编程和验证电路120a可响应于字线控制信号WL_Con使用预验证电压和主验证电压对存储器单元执行验证操作。编程和验证电路120a可在预验证操作期间响应于字线控制信号WL_Con将预验证电压施加到所选字线。编程和验证电路120a可在主验证操作期间响应于字线控制信号WL_Con将主验证电压施加到所选字线。
在实施方式中，主验证电压可以是与编程操作的目标状态对应的验证电压。预验证电压可以是用于验证对应存储器单元上的编程操作在低于主验证电压的电平下执行的程度的电压。
作为对所选字线中的存储器单元执行验证操作的结果，第一编程单元可以是阈值电压低于预验证电压的存储器单元。第二编程单元可以是阈值电压高于预验证电压且低于主验证电压的存储器单元。编程禁止单元可以是阈值电压高于主验证电压的存储器单元。
对于实施方式，当存储器单元的阈值电压低于预验证电压时，对应存储器单元上的编程操作需要高速执行。对于实施方式，当存储器单元的阈值电压高于预验证电压且低于主验证电压时，对应存储器单元上的编程操作需要低速执行。对于实施方式，当对应存储器单元的阈值电压高于主验证电压时，由于存储器单元已被编程为目标状态，所以需要禁止对存储器单元的编程操作。
因此，编程和验证电路120a可在位线设置操作中所包括的位线预充电操作期间响应于位线控制信号BL_Con将编程禁止电压施加到与所选字线中的存储器单元当中的编程禁止单元联接的位线。编程和验证电路120a可在位线预充电操作期间响应于位线控制信号BL_Con将第一编程允许电压施加到与所选字线中的存储器单元当中的第一编程单元和第二编程单元联接的位线BL。编程和验证电路120a可在位线放电操作期间响应于位线控制信号BL_Con将第一编程允许电压施加到联接到第一编程单元的位线。
当位线设置操作完成时，编程和验证电路120a可在编程脉冲施加操作期间响应于字线控制信号WL_Con将编程电压施加到所选字线。
在实施方式中，可对第二编程单元执行强度低于第一编程单元的编程操作。编程强度可根据各个编程脉冲施加的时间、编程脉冲施加的次数以及编程脉冲之间的电位差来确定。例如，在对共同联接到第一编程单元和第二编程单元的字线施加编程脉冲的时段期间，接地电压可被施加到联接到第一编程单元的位线，并且高于接地电压的编程允许电压可被施加到联接到第二编程单元的位线。在这种情况下，由于第二编程单元的电位低于施加到第一编程单元的编程脉冲的电位，所以可对第二编程单元执行具有较低强度的编程操作。
对编程禁止单元的编程操作可被限制。例如，在编程脉冲正被施加到联接到编程禁止单元的字线的同时，作为电源电压的编程禁止电压可被施加到联接到编程单元的位线。在这种情况下，由于施加到编程禁止单元的编程脉冲的电位变得低于用于增加存储器单元的阈值电压的电位，所以增加编程禁止单元的阈值电压的编程操作可被限制。
编程操作控制器131可向电压控制器提供用于控制生成用于编程操作或验证操作的操作电压的电压发生信号V_Gen。
编程操作控制器131可向编程和验证电路120a提供用于控制将操作电压选择性施加到联接到存储器单元的各条字线WL的字线控制信号WL_Con。编程操作控制器131可向编程和验证电路120a提供用于控制将操作电压选择性施加到联接到存储器单元的各条位线BL的位线控制信号BL_Con。
在实施方式中，编程操作控制器131可在用于位线设置操作的时段期间生成用于控制将联接到第一编程单元和第二编程单元的位线BL的电位增加到第一编程允许电压的位线预充电操作的位线控制信号BL_Con。
在执行编程脉冲施加操作之前，编程操作控制器131可生成用于控制将联接到第一编程单元的位线的电位维持在预充电的第一编程允许电压的位线浮置操作的位线控制信号BL_Con。
在执行编程脉冲施加操作之前，编程操作控制器131可生成用于控制将联接到第二编程单元的位线的电位减小至第二编程允许电压的位线放电操作的位线控制信号BL_Con。
当位线设置操作完成时，编程操作控制器131可生成用于控制将所选字线的电位增加至编程电压的编程脉冲施加操作的字线控制信号WL_Con。
图5是用于说明根据实施方式的DPGM操作的图。
参照图5，双验证PG(DPGM)操作可以是在验证编程操作的操作期间使用两个验证电压电平执行验证操作的编程操作。这两个验证电压可以是预验证电压Vvfyp和主验证电压Vvfym。主验证电压Vvfym可以是与编程操作的目标状态对应的验证电压。预验证电压Vvfyp可以是用于验证在低于主验证电压Vvfym的电平下执行对应存储器单元上的编程操作的程度的电压。
在图5中，在存储器单元是存储单个数据比特的单级单元(SLC)的假设下进行描述。对存储器单元的编程操作的目标状态可以是第一编程状态P。
可根据对存储器单元的编程操作的验证结果来确定状态模式。状态模式可包括第一编程模式(PGM模式)、第二编程模式(DPGM模式)和编程禁止模式(Inhibit模式)。
由于第一存储器单元MC1的阈值电压低于预验证电压Vvfyp，所以第一存储器单元MC1的状态模式可以是第一编程模式(PGM模式)。由于第二存储器单元MC2的阈值电压高于预验证电压Vvfyp且低于主验证电压Vvfym，所以第二存储器单元MC2的状态模式可以是第二编程模式(DPGM模式)。由于第三存储器单元MC3的阈值电压高于主验证电压Vvfym，所以第三存储器单元MC3的状态模式可以是编程禁止模式(Inhibit模式)。
对于实施方式，为了使第一存储器单元MC1达到第一编程状态P(目标状态)，编程操作需要高速执行。对于实施方式，为了使第二存储器单元MC2达到第一编程状态P(目标状态)，编程操作需要低速执行。对于实施方式，由于第三存储器单元MC3已被编程为目标状态P，所以需要禁止编程操作。
因此，可对第二存储器单元MC2执行编程强度低于第一存储器单元MC1的编程操作。编程强度可根据编程脉冲施加的时间、编程脉冲施加的次数以及编程脉冲之间的电位差来确定。
例如，在对字线施加编程脉冲的时段期间，接地电压可被施加到联接到第一存储器单元MC1的位线，并且高于接地电压的编程允许电压可被施加到联接到第二存储器单元MC2的位线。在这种情况下，由于施加到第二存储器单元MC2的编程脉冲的电位低于施加到第一存储器单元MC1的编程脉冲的电位，所以可对第二存储器单元MC2执行编程强度低于第一存储器单元MC1的编程操作。
对第三存储器单元MC3的编程操作可被限制。例如，在编程脉冲正被施加到字线的同时，作为电源电压的编程禁止电压可被施加到联接到第三存储器单元MC3的位线。在这种情况下，由于施加到第三存储器单元MC3的编程脉冲的电位变得低于用于增加存储器单元的阈值电压的电位，所以增加第三存储器单元MC3的阈值电压的编程操作可被限制。
图6是用于说明根据实施方式的状态模式的表。
参照图6，可根据对各个存储器单元的编程操作的验证结果来确定状态模式。状态模式可包括第一编程模式(PGM模式)、第二编程模式(DPGM模式)和编程禁止模式(Inhibit模式)。
在示例中，“验证通过”可指示存储器单元通过对应验证电压被读取为关闭单元(off-cell)。“验证失败”可指示存储器单元通过对应验证电压被读取为开启单元(on-cell)。换言之，当存储器单元的阈值电压低于验证电压(即，位于验证电压的左侧)时，存储器单元被读取为开启单元，而当存储器单元的阈值电压高于验证电压(即，位于验证电压的右侧)时，存储器单元被读取为关闭单元。
参照图5和图6，状态模式是第一编程模式(PGM模式)的各个存储器单元可通过预验证电压Vvfyp和主验证电压Vvfym被读取为开启单元。
状态模式是第二编程模式(DPGM模式)的存储器单元可通过预验证电压Vvfyp被读取为关闭单元，并且可通过主验证电压Vvfym被读取为开启单元。
状态模式是编程禁止模式(Inhibit模式)的存储器单元可通过预验证电压Vvfyp和主验证电压Vvfym中的每一个被读取为关闭单元。
由于预验证电压Vvfyp低于主验证电压Vvfym，所以不存在对应存储器单元通过预验证电压Vvfyp被读取为开启单元并且通过主验证电压Vvfym被读取为关闭单元的情况。
图7是用于说明根据实施方式的编程操作的直条图。
参照图7，编程操作可包括多个编程循环PL1至PLn。
多个编程循环PL1至PLn中的每一个可包括施加编程脉冲的编程电压施加步骤(PGM步骤)以及施加验证电压并确定存储器单元是否已被编程的验证步骤。
在验证步骤，各个存储器单元可通过预验证电压Vvfyp和主验证电压Vvfym来验证。主验证电压Vvfym可以是与编程操作的目标状态对应的验证电压。预验证电压Vvfyp可以是用于验证在低于主验证电压Vvfym的电平下执行对应存储器单元上的编程操作的程度的电压。
在示例中，“验证通过”可指示存储器单元通过对应验证电压被读取为关闭单元。“验证失败”可指示存储器单元通过对应验证电压被读取为开启单元。
例如，当执行第一编程循环PL1时，可在已施加第一编程脉冲Vpgm1之后在验证步骤依次施加预验证电压Vvfyp和主验证电压Vvfym以验证多个存储器单元的编程状态。
在实施方式中，在预验证电压Vvfyp的验证操作中失败(即，验证失败)的存储器单元可被识别为状态模式是第一编程模式(PGM模式)的存储器单元。已通过预验证电压Vvfyp的验证操作(即，验证通过)的存储器单元可被识别为状态模式是第二编程模式(DPGM模式)的存储器单元。已通过主验证电压Vvfym的验证操作(即，验证通过)的存储器单元可被识别为状态模式是编程禁止模式(Inhibit模式)的存储器单元。状态模式是编程禁止模式的存储器单元可在第二编程循环PL2中编程禁止。
在第二编程循环PL2中，为了对编程禁止单元以外的存储器单元进行编程，可施加比第一编程脉冲Vpgm1高单位电压△Vpgm的第二编程脉冲Vpgm2。此后，按照与第一编程循环PL1的验证操作相同的方式执行验证操作。
如上所述，存储器装置可使用预验证电压Vvfyp和主验证电压Vvfym来验证第一编程模式、第二编程模式和编程禁止模式中的哪一个对应于各个存储器单元的状态模式。存储器装置可根据存储器单元的状态模式在编程操作期间将施加到联接到各个存储器单元的位线的电压设定为不同的电压。
在验证电压下，验证电压可被施加到所选字线(联接到所选存储器单元的字线)，并且页缓冲器可基于流过分别联接到所选存储器单元的位线的电流或电压来确定存储器单元是否已通过验证操作。
图8是示出根据实施方式的页缓冲器电路的配置和操作的图。
图8是示出页缓冲器PB1是上面参照图2描述的页缓冲器PB1至PBm之一的配置的电路图。页缓冲器PB1可包括位线电压控制器和锁存组。
在实施方式中，位线电压控制器可包括第一晶体管T1至第八晶体管T8。详细地，可响应于第一控制信号PBSENSE来控制第一晶体管T1。可响应于第一预充电信号CSOC来控制第二晶体管T2。可根据第一锁存电路的节点QS的电位来控制第三晶体管T3。可响应于第二预充电信号PRE_N来控制第四晶体管T4。可响应于第二控制信号SENSE来控制第五晶体管T5。可根据第一锁存电路的节点QS的电位来控制第六晶体管T6。可响应于第三预充电信号DPGM_REF来控制第七晶体管T7。可响应于放电信号DIS来控制第八晶体管T8。
位线电压控制器可通过位线BL联接到存储器单元，并且可控制位线BL的电位。例如，位线电压控制器可执行将位线BL的电位增加至预设电压的位线预充电操作。位线电压控制器可执行将预充电的位线BL的电位减小至预设电压的位线放电操作或维持位线BL的电位的位线浮置操作。位线预充电操作、位线放电操作和位线浮置操作可对应于设定位线BL的电位以执行存储器单元的操作的位线设置操作。
位线电压控制器可根据第一控制信号PBSENSE和第二控制信号SENSE、第一预充电信号CSOC和第二预充电信号PRE_N以及第一锁存电路的节点QS的电位来执行将位线BL的电位预充电至电源电压VCORE的位线预充电操作。电源电压VCORE可以是施加到位线以使得对存储器单元的编程操作被限制的编程禁止电压。
位线电压控制器可根据第一控制信号PBSENSE、第三预充电信号DPGM_REF和第一锁存电路的节点QS的电位来执行将位线BL的电位预充电至电压Vm的位线预充电操作。电压Vm可以是施加到位线BL以使得对存储器单元的编程操作低速执行的第一编程允许电压。
位线电压控制器可根据第一控制信号PBSENSE、放电信号DIS和第一锁存电路的节点QS的电位来执行将位线BL的电位放电至接地电压Vgnd的位线放电操作。接地电压Vgnd可以是施加到位线BL以使得对存储器单元的编程操作高速执行的第二编程允许电压。第二编程允许电压可以是电平低于第一编程允许电压的电压。
位线电压控制器可响应于第一控制信号PBSENSE来执行维持预充电的位线BL的电位的位线浮置操作。例如，当第一控制信号PBSENSE处于低电平时，第一晶体管T1可截止，并且位线BL的电位可维持在预充电的电压。
在实施方式中，位线电压控制器可根据存储在锁存组中的与状态模式对应的数据来执行位线预充电操作、位线放电操作和位线浮置操作。可根据对存储器单元的编程操作的验证结果来确定状态模式。状态模式可包括第一编程模式(PGM模式)、第二编程模式(DPGM模式)和编程禁止模式(Inhibit模式)。
在实施方式中，锁存组可包括第一锁存电路和第二锁存电路。
第一锁存电路可包括第九晶体管T9、两个反相器以及用于设定或重置第一锁存电路的节点QS的电位的晶体管(未示出)。第二锁存电路可包括第十晶体管T10、两个反相器以及用于设定或重置第二锁存电路的节点QD的电位的晶体管(未示出)。可响应于第一传送信号TRANS来控制第九晶体管T9，并且可响应于第二传送信号TRAND来控制第十晶体管T10。
锁存组可感测并存储感测节点SO的电位，然后存储感测存储器单元的阈值电压的结果。详细地，在感测操作中基于存储器单元的阈值电压确定的位线BL的电位可响应于第一控制信号PBSENSE被传送至公共节点CSO。传送至公共节点CSO的电位可响应于第二控制信号SENSE被传送至感测节点SO。作为感测存储器单元的阈值电压的结果的位线BL的电位可在被传送至感测节点SO的同时被放大。锁存组可响应于第一传送信号TRANS和第二传送信号TRAND将感测节点SO的电位的感测结果选择性地存储在第一锁存电路或第二锁存电路中。在各种实施方式中，锁存组可存储感测节点SO的电流的感测结果。
在实施方式中，锁存组可存储与根据对存储器单元的编程操作的验证结果确定的存储器单元的状态模式对应的数据。状态模式可包括第一编程模式(PGM模式)、第二编程模式(DPGM模式)和编程禁止模式(Inhibit模式)。
详细地，当状态模式是编程禁止模式(Inhibit模式)时，第一锁存电路可存储逻辑值“0”。第一锁存电路的节点QS的电位可为低电平。当状态模式是第一编程模式(PGM模式)时，第一锁存电路可存储逻辑数据值“1”，并且第二锁存电路可存储逻辑数据值“1”。第一锁存电路的节点QS的电位可为高电平，并且第二锁存电路的节点QD的电位可为高电平。当状态模式是第二编程模式(DPGM模式)时，第一锁存电路可存储逻辑数据值“1”，并且第二锁存电路可存储逻辑数据值“0”。第一锁存电路的节点QS的电位可为高电平，并且第二锁存电路的节点QD的电位可为低电平。当在已执行位线预充电操作之后执行位线放电操作或位线浮置操作时，第二锁存电路的节点QD的电位可被传送至第一锁存电路的节点QS。
在实施方式中，当状态模式是编程禁止模式(Inhibit模式)时，第一锁存电路的节点QS的电位为低电平，因此第三晶体管T3可导通，并且第六晶体管T6可截止。因此，可响应于第一控制信号PBSENSE和第二控制信号SENSE以及第一预充电信号CSOC和第二预充电信号PRE_N来执行将位线BL的电位增加至电源电压VCORE的位线预充电操作。
在编程禁止模式(Inhibit模式)的情况下，在已执行位线预充电操作之后，可响应于第一控制信号PBSENSE来执行维持预充电至电源电压VCORE的位线BL的电位的位线浮置操作。
在实施方式中，当状态模式是第一编程模式(PGM模式)时，第一锁存电路的节点QS的电位是高电平，因此第三晶体管T3可截止，并且第六晶体管T6可导通。因此，可响应于第一控制信号PBSENSE和第三预充电信号DPGM_REF来执行将位线BL的电位增加至第一编程允许电压Vm的位线预充电操作。
在第一编程模式(PGM模式)的情况下，在已执行位线预充电操作之后第一锁存电路的节点QS的电位可维持在高电平。其原因在于，第二锁存电路的节点QD的高电平电位被传送至第一锁存电路的节点QS。由于第一锁存电路的节点QS的电位为高电平，所以第六晶体管T6可导通。因此，可响应于第一控制信号PBSENSE和放电信号DIS来执行将预充电至第一编程允许电压Vm的位线BL的电位减小至接地电压Vgnd的位线放电操作。
在实施方式中，当状态模式是第二编程模式(DPGM模式)时，第一锁存电路的节点QS的电位为高电平，因此第三晶体管T3可截止，并且第六晶体管T6可导通。因此，可响应于第一控制信号PBSENSE和第三预充电信号DPGM_REF来执行将位线BL的电位增加至第一编程允许电压Vm的位线预充电操作。
在第二编程模式(DPGM模式)的情况下，在已执行位线预充电操作之后第一锁存电路的节点QS的电位可转变为低电平。其原因在于，第二锁存电路的节点QD的低电平电位被传送至第一锁存电路的节点QS。由于第一锁存电路的节点QS的电位为低电平，所以第六晶体管T6可截止。因此，可响应于第一控制信号PBSENSE来执行维持预充电至第一编程允许电压Vm的位线BL的电位的位线浮置操作。
图9是根据实施方式的存储器装置的时序图。
参照图9，编程操作可包括位线设置时段和编程脉冲施加时段。
在位线设置时段期间，联接到所选字线中的存储器单元的位线的电位可被设定为用于编程操作的电压。在位线设置时段期间，可执行增加各个位线的电位的位线预充电操作、减小位线的电位的位线放电操作以及维持预充电的位线的电位的位线浮置操作。
在编程脉冲施加时段期间，可执行将编程电压施加到所选字线的操作。
在从第一时间t1至第二时间t2的间隔期间，可执行主位线设置操作。对于主位线设置操作，页缓冲器控制信号PBSENSE可增加至第一控制电压VPB1。
主位线可包括第一位线和编程禁止位线。第一位线可以是与上面参照图7描述的状态模式是第一编程模式(PGM模式)的存储器单元联接的位线。编程禁止位线可以是与状态模式是编程禁止模式(Inhibit模式)的存储器单元联接的位线。
在从第一时间t1至第二时间t2的间隔期间，第一位线的电平可被设定为第二编程允许电压。第二编程允许电压可以是接地电压Vgnd。编程禁止位线可被预充电至编程禁止电压。编程禁止电压可以是电源电压VCORE。
在从第二时间t2至第三时间t3的间隔期间，页缓冲器控制信号PBSENSE可转变为低电平。这里，第一位线和编程禁止位线可浮置。第一位线的电位可维持在第二编程允许电压。编程禁止位线的电位可维持在编程禁止电压。
在从第三时间t3至第四时间t4的间隔期间，可执行第二位线设置操作。对于第二位线设置操作，页缓冲器控制信号PBSENSE可从低电平增加至第二控制电压VPB2。
第二位线可以是与状态模式是第二编程模式(DPGM模式)的存储器单元联接的位线。第二位线可被预充电至第一编程允许电压。第一编程允许电压可以是电平高于第二编程允许电压的电压Vm。
在从第四时间t4至第五时间t5的间隔期间，页缓冲器控制信号PBSENSE可转变为低电平。在这种情况下，第二位线可浮置。第二位线的电位可维持在第一编程允许电压。
在从第三时间t3至第五时间t5的间隔期间，编程脉冲可被施加到所选字线SEL.WL。在所选字线SEL.WL的电位与未选字线的电位一起已增加至通过电压Vpass之后，其可增加至编程电压Vpgm。在未选字线(未示出)的电位已增加至通过电压Vpass之后，其可维持在通过电压Vpass。
在实施方式中，可根据施加到所选字线的编程电压Vpgm和施加到位线的位线电压不同地执行对存储器单元的编程操作。
由于编程电压Vpgm与第二编程允许电压Vgnd之间的电位差最大，所以可对联接到各个位线当中的第一位线的存储器单元执行具有高强度的编程操作。由于编程电压Vpgm与第一编程允许电压Vm之间的电位差相对小，所以可对联接到第二位线的存储器单元执行具有低强度的编程操作。由于编程电压Vpgm与编程禁止电压VCORE之间的电位差最小，所以可不对联接到编程禁止位线的存储器单元执行编程操作。
图10是根据实施方式的存储器装置的时序图。
参照图10和图9，在从第一时间t1’至第三时间t3’的间隔期间，可对第一位线、第二位线和编程禁止位线执行设置操作。
在从第一时间t1’至第三时间t3’的间隔期间，页缓冲器控制信号PBSENSE可增加至控制电压VPB以执行位线设置操作。
在从第一时间t1’至第三时间t3’的间隔期间，可执行将编程禁止位线的电位增加至编程禁止电压的位线预充电操作。可执行将第一位线和第二位线的电位增加至第一编程允许电压Vm的位线预充电操作。在位线预充电操作已完成之后，可执行将第一位线的电位减小至第二编程允许电压Vgnd的位线放电操作。位线放电操作执行的时间可以是第一位线的电位已预充电至第一编程允许电压Vm之后的时间。在各种实施方式中，位线放电操作执行的时间可以是编程脉冲被施加到所选字线Sel.WL之前的时间。
在从已自第三时间t3’逝去预定时间的时间至第五时间t5’的间隔期间，页缓冲器控制信号PBSENSE可转变为低电平。因此，第一位线、第二位线和编程禁止位线中的每一个可浮置。预充电至编程禁止电压VCORE的编程禁止位线的电位可维持。预充电至第一编程允许电压Vm的第二位线的电位可维持。预充电至第二编程允许电压Vgnd的第一位线的电位可维持。
在图10中，与图9的实施方式相比可解决在位线设置时段期间由于位线之间的电位差而出现位线电容的问题。随着位线之间的电位差变小，位线电容可进一步降低。
在图10中，位线之间的电位差可减小至电源电压VCORE与第一编程允许电压Vm之差，其可变得小于图9中的位线之间的电位差，即，电源电压VCORE与第二编程允许电压Vgnd之差。
另外，在图10中，与图9的情况相比，可确保足够量的时间来对第二位线进行预充电。
在图10中，在从第一时间t1’至第三时间t3’的间隔期间，第二位线的电位可被预充电，因此与图9的第二位线的电位在从第三时间t3至第四时间t4的间隔期间被预充电的情况相比，可确保足够的预充电时间。因此，在位线预充电操作期间，第二位线的电位可稳定地达到第一编程允许电压Vm。
图11是示出根据实施方式的存储器装置的操作的流程图。
参照图11，在S1101，存储器装置可使用预验证电压和主验证电压来执行验证操作。作为执行验证操作的结果，与具有低于预验证电压的阈值电压的存储器单元联接的位线可以是第一位线。与具有高于预验证电压且低于主验证电压的阈值电压的存储器单元联接的位线可以是第二位线。与具有高于主验证电压的阈值电压的存储器单元联接的位线可以是编程禁止位线。
在S1103，存储器装置可在位线设置操作期间执行将第一位线和第二位线的电位增加至第一编程允许电压的预充电操作。第一编程允许电压可以是高于第二编程允许电压的电压。
在S1105，存储器装置在将编程脉冲施加到联接到存储器单元的字线之前执行将第二位线的电位减小至第二编程允许电压的放电操作。第二编程允许电压可以是接地电压。
图12是示出应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的示例的框图。
参照图12，SSD系统3000可包括主机3100和SSD 3200。SSD 3200可通过信号连接器3001来与主机3100交换信号SIG，并且可通过电源连接器3002来接收电力PWR。SSD 3200可包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
根据本公开的实施方式，SSD控制器3210可执行上面参照图1描述的存储控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。在实施方式中，信号SIG可以是基于主机3100与SSD 3200的接口的信号。例如，信号SIG可以是由例如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)接口的各种接口中的至少一种限定的信号。
辅助电源3230可通过电源连接器3002联接到主机3100。辅助电源3230可被供应有来自主机3100的电力PWR并且可被充电。当来自主机3100的电力供应没有顺畅地执行时，辅助电源3230可供应SSD 3200的电力。在实施方式中，辅助电源3230可设置在SSD 3200内部或设置在SSD 3200外部。例如，辅助电源3230可设置在主板中并且可向SSD 3200供应辅助电力。
缓冲存储器3240可用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可暂时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可暂时存储闪存3221至322n的元数据(例如，映射表)。
在实施方式中，闪存3221至322n中的每一个可对应于上面参照图1至图4描述的存储器装置100。在示例中，闪存3221可包括上面参照图8描述的页缓冲器电路PB。根据本公开的实施方式，闪存3221至322n中的每一个可具有改进的编程操作性能。
缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
根据本公开，提供了一种具有改进的编程操作性能的页缓冲器、包括该页缓冲器的存储器装置以及操作该存储器装置的方法。
相关申请的交叉引用
本申请要求2019年4月8日提交于韩国知识产权局的韩国专利申请号10-2019-0041029的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
电压发生器，该电压发生器被配置为生成用于操作多个存储器单元的操作电压；
编程和验证电路，该编程和验证电路被配置为将所述操作电压施加到联接到所述多个存储器单元的各条字线和位线并且被配置为对所述多个存储器单元执行编程操作和验证操作；以及
编程操作控制器，该编程操作控制器被配置为控制所述编程和验证电路以及所述电压发生器执行位线预充电操作并在所述位线预充电操作完成之后在所述编程操作期间执行位线放电操作，
其中，所述位线预充电操作将联接到所述多个存储器单元当中的编程禁止单元的位线的电位增加至编程禁止电压并将联接到第一编程单元和第二编程单元的位线的电位增加至第一编程允许电压，并且
其中，所述位线放电操作将联接到所述第一编程单元的位线的电位减小至第二编程允许电压。
2.根据权利要求1所述的存储器装置，其中，
所述第一编程允许电压高于所述第二编程允许电压，并且
所述第二编程允许电压是接地电压。
3.根据权利要求1所述的存储器装置，其中，所述电压发生器被配置为生成用于所述验证操作的预验证电压和主验证电压。
4.根据权利要求3所述的存储器装置，其中，所述编程和验证电路被配置为使用所述预验证电压和所述主验证电压来执行所述验证操作。
5.根据权利要求4所述的存储器装置，其中，
所述主验证电压是与所述编程操作的目标状态对应的验证电压，并且
所述预验证电压低于所述主验证电压。
6.根据权利要求5所述的存储器装置，其中，
所述第一编程单元是阈值电压低于所述预验证电压的存储器单元，
所述第二编程单元是阈值电压高于所述预验证电压且低于所述主验证电压的存储器单元，并且
所述编程禁止单元是阈值电压高于所述主验证电压的存储器单元。
7.根据权利要求1所述的存储器装置，其中，所述编程操作控制器被配置为当所述位线放电操作完成时，控制所述编程和验证电路执行对联接到所述多个存储器单元的字线的编程脉冲施加。
8.一种操作存储器装置以对多个存储器单元执行编程操作的方法，该方法包括以下步骤：
执行将与所述多个存储器单元当中的第一编程单元和第二编程单元联接的位线的电位增加至第一编程允许电压的位线预充电操作；以及
在所述位线预充电操作完成之后，在所述编程操作期间，执行将联接到所述第一编程单元的位线的电位减小至第二编程允许电压的位线放电操作。
9.根据权利要求8所述的方法，其中，
所述第一编程允许电压高于所述第二编程允许电压，并且
所述第二编程允许电压是接地电压。
10.根据权利要求8所述的方法，该方法还包括以下步骤：
使用预验证电压或主验证电压对所述多个存储器单元执行验证操作，
其中，所述主验证电压是与所述编程操作的目标状态对应的验证电压，并且
其中，所述预验证电压低于所述主验证电压。
11.根据权利要求10所述的方法，其中，
所述第一编程单元是阈值电压低于所述预验证电压的存储器单元，
所述第二编程单元是阈值电压高于所述预验证电压且低于所述主验证电压的存储器单元，并且
编程禁止单元是阈值电压高于所述主验证电压的存储器单元。
12.根据权利要求11所述的方法，其中，执行所述位线预充电操作的步骤还包括以下步骤：
将与所述多个存储器单元当中的所述编程禁止单元联接的位线的电位增加至编程禁止电压，其中，所述编程禁止电压是电源电压。
13.根据权利要求12所述的方法，该方法还包括以下步骤：
在所述位线预充电操作完成之后，允许联接到所述第二编程单元的位线和联接到所述编程禁止单元的位线浮置。
14.根据权利要求8所述的方法，该方法还包括以下步骤：
在所述位线放电操作完成之后，将编程脉冲施加到联接到所述多个存储器单元的字线。
15.一种页缓冲器电路，该页缓冲器电路包括：
位线电压控制器，该位线电压控制器被配置为在对存储器单元的编程操作期间控制联接到所述存储器单元的位线的电压；以及
锁存组，该锁存组被配置为存储与基于所述编程操作的验证结果确定的所述存储器单元的状态模式对应的数据，
其中，所述位线电压控制器被配置为当所述锁存组存储与状态模式当中的编程模式对应的数据时并且在所述编程操作期间，在编程脉冲被施加到联接到所述存储器单元的字线之前根据所述数据将所述位线预充电至第一编程允许电压以及将所述位线放电至第二编程允许电压。
16.根据权利要求15所述的页缓冲器电路，其中，
所述第一编程允许电压高于所述第二编程允许电压，并且
所述第二编程允许电压是接地电压。
17.根据权利要求15所述的页缓冲器电路，其中，所述锁存组被配置为当所述存储器单元的阈值电压低于预验证电压时，存储与所述编程模式当中的第一编程模式对应的数据，并且当所述阈值电压高于所述预验证电压且低于主验证电压时，存储与所述编程模式当中的第二编程模式对应的数据。
18.根据权利要求17所述的页缓冲器电路，其中，所述位线电压控制器被配置为当所述锁存组存储与所述第一编程模式对应的数据时，在施加所述编程脉冲之前将所述位线放电至所述第二编程允许电压。
19.根据权利要求17所述的页缓冲器电路，其中，所述位线电压控制器被配置为当所述锁存组存储与所述第二编程模式对应的数据时，在施加所述编程脉冲之前允许所述位线浮置。
20.根据权利要求17所述的页缓冲器电路，其中，
所述锁存组被配置为当所述存储器单元的阈值电压高于所述主验证电压时，存储与所述状态模式当中的编程禁止模式对应的数据，并且
所述位线电压控制器被配置为当所述锁存组存储与所述编程禁止模式对应的所述数据时，将所述位线预充电至作为电源电压的编程禁止电压并在施加所述编程脉冲之前允许所述位线浮置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200098081A (ko) * 2019-02-11 2020-08-20 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
WO2021223099A1 (en) * 2020-05-06 2021-11-11 Yangtze Memory Technologies Co., Ltd. Control method and controller of 3d nand flash
KR20210155660A (ko) * 2020-06-16 2021-12-23 에스케이하이닉스 주식회사 메모리 장치 및 이의 제어 방법
US11276465B1 (en) * 2020-08-21 2022-03-15 Intel Corporation Device, system and method to float a decoder for deselected address lines in a three-dimensional crosspoint memory architecture
JP2022035525A (ja) * 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法
US11900998B2 (en) 2020-09-11 2024-02-13 Intel Corporation Bipolar decoder for crosspoint memory
KR20230000724A (ko) 2021-06-25 2023-01-03 에스케이하이닉스 주식회사 비휘발성 메모리 장치에 데이터를 프로그램하기 위한 장치 및 방법
US11894059B2 (en) 2021-07-28 2024-02-06 SK Hynix Inc. Apparatus and method for programming data in a non-volatile memory device
KR20230031696A (ko) 2021-08-27 2023-03-07 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763114B1 (ko) * 2006-05-10 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 소자의 검증 방법
KR20100085660A (ko) * 2009-01-21 2010-07-29 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
CN101937707A (zh) * 2009-06-29 2011-01-05 海力士半导体有限公司 对非易失性存储器器件进行编程的方法
CN109410998A (zh) * 2017-08-17 2019-03-01 爱思开海力士有限公司 存储器装置及其操作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4113166B2 (ja) * 2004-07-20 2008-07-09 株式会社東芝 半導体記憶装置
KR101009096B1 (ko) * 2009-05-29 2011-01-18 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법
KR101049663B1 (ko) * 2009-06-08 2011-07-14 주식회사 하이닉스반도체 페이지 버퍼 회로와 이를 구비한 불휘발성 메모리 소자 및 그 동작 방법
KR101024134B1 (ko) * 2009-06-12 2011-03-22 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 프로그램 방법
US7986573B2 (en) 2009-11-24 2011-07-26 Sandisk Technologies Inc. Programming memory with direct bit line driving to reduce channel-to-floating gate coupling
KR101044466B1 (ko) * 2010-01-14 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8432746B2 (en) * 2011-05-05 2013-04-30 Macronix International Co., Ltd. Memory page buffer
KR101873548B1 (ko) * 2012-03-29 2018-07-02 삼성전자주식회사 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법
KR20140026115A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9721671B2 (en) 2015-09-10 2017-08-01 Sandisk Technologies Llc Memory device which performs verify operations using different sense node pre-charge voltages and a common discharge period
KR102468994B1 (ko) * 2015-09-24 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763114B1 (ko) * 2006-05-10 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 소자의 검증 방법
KR20100085660A (ko) * 2009-01-21 2010-07-29 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
CN101937707A (zh) * 2009-06-29 2011-01-05 海力士半导体有限公司 对非易失性存储器器件进行编程的方法
CN109410998A (zh) * 2017-08-17 2019-03-01 爱思开海力士有限公司 存储器装置及其操作方法

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