KR101009096B1 - 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 소자 및 이의 검증 방법에 관한 것으로, 다수의 메모리 셀이 비트라인에 연결된 메모리 셀 어레이와, 프로그램 검증 동작시 검증 동작 명령 신호에 응답하여 코드 신호를 출력하는 제어 회로와, 상기 코드 신호에 응답하여 프리차지 신호 및 센싱 신호를 생성하는 페이지 버퍼 동작 전압 생성기, 및 상기 프리차지 신호에 응답하여 상기 비트라인을 프리차지하고, 상기 센싱 신호에 응답하여 상기 메모리 셀에 프로그램된 데이터를 센싱하는 페이지 버퍼를 포함하되, 상기 프로그램 검증 동작시 검증 동작이 반복 실시될 경우, 상기 센싱 신호는 순차적으로 낮아지는 로직 레벨로 생성하는 불휘발성 메모리 소자 및 이의 검증 방법을 개시한다.
누설 전류, 비트라인, 검증

Description

불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법{Non volatile memory device and Program-verifying method of the same}
본 발명은 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법에 관한 것으로, 안정적인 프로그램 검증 동작을 실시할 수 있는 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법에 관한 것이다.
최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다.
메모리 셀의 고집적화를 위해 복수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하고 두개의 스트링이 한 개의 콘택(contact)을 공유하는 NAND형 플래쉬 메모리 소자(NAND type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이 트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압을 제어함으로써 프로그램 및 소거를 실시한다.
따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱 전압을 가지며, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱 전압을 가진다. 그러나, NAND형 플래쉬 메모리 소자의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 및 소거 여부를 검증하기 위하여 페이지 버퍼(page buffer)가 사용된다.
종래 기술에 따른 페이지 버퍼를 이용한 검증 방법은 페이지 버퍼와 연결된 메모리 셀 어레이의 비트라인을 일정 시간 하이 레벨로 프리차지한 후, 메모리 셀의 워드라인에는 검증 전압을 인가하여 비트라인의 전위를 센싱하여 진행하게 된다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
상술한 멀티 레벨 셀은 다수의 문턱 전압 분포를 갖으므로, 다수의 검증 동작을 실시하여 프로그램 동작을 검증하게 된다. 즉, 메모리 셀 어레이의 비트라인을 일정 시간 동안 하이 레벨로 프리차지한 후, 다수 번의 검증 동작을 실시하여 비트라인 전위가 하이 레벨을 유지하는지 아니면 로우 레벨로 디스차지되는 지를 센싱하게 된다. 이때 다수 번의 검증 동작으로 인하여 초기 하이 레벨로 프리차지되어 있던 비트라인은 시간이 지날수록 누설 전류가 발생하여 점차 전위가 하강할 수 있어 후속 검증 동작시 메모리 셀이 프로그램이 되지 않았는데 프로그램이 성공한 것과 같이 검증되어 문제를 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 검증 동작시 비트라인을 하이 레벨로 프리차지한 후, 이 후 실시되는 다수 번의 검증 동작시 비트라인과 감지 노드의 연결을 제어하는 센싱 신호의 전위를 순차적으로 낮게 사용함으로써, 시간에 따라 점차 비트라인의 전위가 하강하여도 일정한 전위로 비트라인 전위를 센싱할 수 있는 불휘발성 메모리 소자 및 이의 검증 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자는 다수의 메모리 셀이 비트라인에 연결된 메모리 셀 어레이와, 프로그램 검증 동작시 검증 동작 명령 신호에 응답하여 코드 신호를 출력하는 제어 회로와, 상기 코드 신호에 응답하여 프리차지 신호 및 센싱 신호를 생성하는 페이지 버퍼 동작 전압 생성기, 및 상기 프리차지 신호에 응답하여 상기 비트라인을 프리차지하고, 상기 센싱 신호에 응답하여 상기 메모리 셀에 프로그램된 데이터를 센싱하는 페이지 버퍼를 포함하되, 상기 프로그램 검증 동작시 검증 동작이 반복 실시될 경우, 상기 센싱 신호는 순차적으로 낮아지는 로직 레벨로 생성된다.
상기 페이지 버퍼는 순차적으로 낮아지는 로직 레벨의 상기 센싱 신호에 응답하여 프리차지된 상기 비트라인의 전위가 시간에 따라 낮아져도 일정한 전위로 센싱한다.
상기 제어 회로는 코드 카운터를 포함하며, 상기 코드 카운터는 상기 검증 동작 명령 신호, Y 코드 신호, 프로그램 플래그 신호, 및 검증 동작 인에이블 신호(Verify_en)에 응답하여 상기 검증 동작의 실시 횟수가 카운팅된 정보가 담긴 상기 코드 신호를 출력한다.
상기 페이지 버퍼는 상기 프로그램 데이터를 임시 저장하거나, 감지 노드를 통해 검증 데이터를 센싱하여 저장하는 래치부와, 상기 감지 노드와 상기 비트라인 사이에 연결되어 상기 센싱 신호에 응답하여 상기 비트라인 전위를 상기 감지 노드로 전송하는 비트라인 센싱부, 및 상기 감지 노드에 연결되어 상기 프리차지 신호에 응답하여 상기 감지 노드와 상기 감지 노드와 연결된 상기 비트라인을 프리차지하는 프리차지부를 포함한다.
상기 비트라인 센싱부는 상기 비트라인을 프리차지한 후 연속적으로 다수 번의 검증 동작을 실시할 경우, 이전 검증 동작시 인가되는 제1 센싱 신호보다 낮은 전위의 로직 레벨을 갖는 제2 센싱 신호에 응답하여 상기 비트라인을 통해 상기 감지 노드로 흐르는 전류량을 제어한다.
상기 비트라인 센싱부는 연속적으로 상기 다수 번의 검증 동작을 실시할 경우, 상기 전류량을 항상 일정하게 제어한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 방법은 다수의 메모리 셀이 연결된 비트라인을 포함하는 메모리 셀 어레이와, 상기 비트라 인과 감지 노드를 연결하는 비트라인 센싱부를 포함하는 페이지 버퍼를 이용한 프로그램 검증 방법에 있어서, 상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하여 프로그램하는 단계와, 상기 비트라인을 프리차지 하는 단계와, 상기 선택된 메모리 셀의 프로그램 상태에 따라 변화하는 상기 비트라인의 전위를 감지 노드를 통해 센싱하여 제1 검증 동작을 실시하되, 상기 비트라인의 전위는 제1 센싱 신호를 이용하여 상기 감지 노드로 전송하는 단계와, 상기 제1 센싱 신호보다 전위 레벨이 낮은 제2 센싱 신호를 설정하는 단계, 및 상기 제2 센싱 신호를 이용하여 제2 검증 동작을 실시하는 단계를 포함한다.
상기 제2 검증 동작을 실시한 후, 상기 제2 센싱 신호보다 전위 레벨이 낮은 제3 센싱 신호를 설정하는 단계, 및 상기 제3 센싱 신호를 이용하여 제3 검증 동작을 실시하는 단계를 더 포함한다.
상기 제1 및 제2 검증 동작 후, 프로그램 패스 페일 판단 단계를 더 포함하며, 프로그램 페일로 판단될 경우 상기 프로그램하는 단계부터 재실시한다.
상기 제2 검증 동작은 상기 제1 검증 동작시의 상기 비트라인 전위보다 하강한 비트라인 전위를 보상하기 위하여 상기 제1 센싱 신호보다 낮은 제2 센싱 신호를 이용하여 실시한다.
상기 비트라인 센싱부는 상기 제1 및 제2 센싱 신호에 응답하여 프리차지된 상기 비트라인의 전위가 변화하여도 일정한 전류량을 상기 감지 노드로 전송한다.
본 발명의 일실시 예에 따르면, 불휘발성 메모리 소자의 프로그램 검증 동작시 비트라인을 하이 레벨로 프리차지한 후, 이 후 실시되는 다수 번의 검증 동작시 비트라인과 감지 노드의 연결을 제어하는 센싱 신호의 전위를 순차적으로 낮게 사용함으로써, 시간에 따라 점차 비트라인의 전위가 하강하여도 일정한 전위로 비트라인 전위를 센싱할 수 있어 안정적인 검증 동작을 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 구성도이다.
도 1을 참조하면, 불휘발성 메모리 소자는 제어 회로(110), 워드라인 전압 생성기(120), 로우 디코더(130), 메모리 셀 어레이(140), 페이지 버퍼 동작 전압 생성기(150), 및 페이지 버퍼부(160)를 포함한다.
제어 회로(110)는 검증 동작 명령 신호(EXT_VERIFY)와 캠셀에 저장되어 있던 Y 코드 신호(CAM_Y_CODE)에 응답하여 워드라인 전압 생성기(120)에 제1 코드 신호(XV_CODE)를 출력하고, 페이지 버퍼 동작 전압 생성기(150)에 센싱 인에이브 신 호(EN_PBSENSE)와 제2 코드 신호(YV_CODE)를 출력한다. 제어 회로(110)는 검증 동작의 횟수를 카운팅하여 그 정보가 담긴 제2 코드 신호(YV_CODE)를 생성한다.
워드라인 전압 생성기(120)는 제1 코드 신호(XV_CODE)에 응답하여 워드라인 전압(WLV)을 로우 디코더(130)에 출력한다.
로우 디코더(130)는 워드라인 전압(WLV)을 메모리 셀 어레이(140)의 워드라인에 인가한다.
페이지 버퍼 동작 전압 생성기(150)는 센싱 인에이브 신호(EN_PBSENSE)와 제2 코드 신호(YV_CODE)에 응답하여 검증 동작시 생성되는 센싱 신호(PBSENSE)와 프리차지 신호(PRECH_b)를 생성한다. 페이지 버퍼 동작 전압 생성기(150)는 제2 코드 신호(YV_CODE)에 응답하여 생성되는 센싱 신호(PBSENSE)의 전위 레벨을 조절한다. 바람직하게는, 페이지 버퍼 동작 전압 생성기(150)는 제2 코드 신호(YV_CODE)에 응답하여 검증 동작이 반복실시될 수록 순차적으로 낮은 전위를 갖는 센싱 신호(PBSENSE)를 생성한다.
페이지 버퍼부(160)는 프리차지 신호(PRECH_b)에 응답하여 메모리 셀 어레이의 비트라인을 하이 레벨로 프리차지 하고, 센싱 신호(PBSENSE)에 응답하여 검증 동작시 비트라인의 전위를 센싱하여 검증한다.
도 2는 도 1의 제어 회로가 포함하고 있는 코드 카운터(111)를 나타내는 구성도이다.
도 2를 참조하면, 코드 카운터(111)는 검증 동작 명령 신호(EXT_VERIFY), Y 코드 신호(CAM_Y_CODE), 프로그램 플래그 신호(PGM_FLAG), 및 검증 동작 인에이블 신호(Verify_en)에 응답하여 검증 동작의 실시 횟수가 카운팅된 정보가 담긴 제2 코드 신호(YV_CODE)를 출력한다.
도 3은 본 발명의 일실시 예에 따른 메모리 셀 어레이(110) 및 페이지 버퍼부(160)를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 데이타를 저장하는 메모리 셀들과, 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 메모리 셀 어레이(110)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
페이지 버퍼부(160)는 특정 셀과 접속된 비트라인을 감지노드(SO)와 선택적으로 접속시키는 비트라인 선택부(161), 독출/검증 동작에서 비트라인과 감지노드(SO)를 선택적으로 접속시켜 특정 셀에 저장된 데이터를 센싱하는 비트라인 센싱부(163), 감지노드(SO)에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(162), 특정 셀에 서 독출된 검증 데이터를 임시 저장하는 데이터 래치부(165), 프로그램 동작시 데이터 래치부(165)에 저장된 데이터를 감지노드(SO)에 인가하는 데이터 전송부(164), 데이터 래치부(165)에 저장시킬 데이터를 입력하는 데이터 설정부(166), 감지노드(SO)의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(167)를 포함한다.
비트라인 선택부(161)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 비트라인 센싱부(163)를 통해 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N13)와, 제2 비트라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 비트라인 센싱부(163)를 통해 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N14)를 포함한다.
또한, 비트라인 선택부(161)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N11), 제2 디스차지 신호(DISCHo)에 응답하여 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N12)를 포함한다.
비트라인 센싱부(163)는 센싱신호(PBSENSE)에 응답하여 비트라인 선택부(161)와 감지노드(SO)를 선택적으로 접속시킨다. 이를 위해, 비트라인 선택부(161)와 감지노드(SO) 사이에 접속된 NMOS 트랜지스터(N15)를 포함한다. 비트라인 센싱부(163)의 구체적인 동작은 추후에 상세히 설명하기로 한다.
감지노드 프리차지부(162)는 프리차지신호(PRECH_b)에 응답하여 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 전원전압단자(VDD)와 감지노 드(SO) 사이에 접속된 PMOS 트랜지스터(P1)를 포함한다. 감지노드 프리차지부(162)의 구체적인 동작은 추후에 상세히 설명하기로 한다.
데이터 래치부(165)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV1)의 출력단자를 제2 인버터(IV2)의 입력단자에 접속시키고, 제2 인버터(IV2)의 출력단자를 제1 인버터(IV1)의 입력단자에 접속시켜 구성한다.
이때, 제1 인버터(IV1)의 출력단자와 제2 인버터(IV2)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV2)의 출력단자와 제1 인버터(IV1)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
예를 들어, 제1 노드(Q)에 하이레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(Qb)에 로우레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(Q)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(Q)에 로우레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(Qb)에 하이레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(Q)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.
데이터 전송부(164)는 데이터 래치부(165)의 제1 노드(Q) 또는 제2 노드(Qb)에 저장된 데이터를 선택적으로 감지노드(SO)에 인가시킨다. 이를 위해, 제1 노 드(Q)와 감지노드(SO)를 선택적으로 접속시키는 제1 전송 트랜지스터(N16) 및 제2 노드(Qb)와 감지노드(SO)를 선택적으로 접속시키는 제2 전송 트랜지스터(N17)를 포함한다.
제1 전송 트랜지스터(N16)는 제1 데이터 전송신호(TRAN)에 응답하여 제1 노드(Q)에 저장된 데이터를 감지노드(SO)로 전송한다. 또한, 제2 전송 트랜지스터(N17)는 제2 데이터 전송신호(TRAN_N)에 응답하여 제2 노드(Qb)에 저장된 데이터를 감지노드(SO)로 전송한다
따라서, 제1 노드(Q)에 저장된 데이터를 감지노드(SO)에 전송하고자 하는 경우에는 하이 레벨의 제1 데이터 전송 신호를 인가하며, 제2 노드에 저장된 데이터를 감지노드(SO)에 전송하고자 하는 경우에는 하이 레벨의 제2 데이터 전송 신호를 인가한다.
데이터 설정부(166)는 데이터 래치부(165)의 제1 노드(Q)에 접지전압을 인가시키는 제1 데이터 설정 트랜지스터(N18)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N19)를 포함한다.
제1 데이터 설정 트랜지스터(N18)는 감지노드 센싱부(167)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 감지노드 센싱부(167)가 전달하는 접지전압을 제1 노드(Q)에 인가시킨다.
또한, 제2 데이터 설정 트랜지스터(N19)는 감지노드 센싱부(167)와 제2 노드(Qb) 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 감지노드 센싱부(167)가 전달하는 접지전압을 제2 노드(Qb)에 인가시킨다.
감지노드 센싱부(167)는 감지노드(SO)의 전압레벨에 따라 접지전압을 데이터 설정부(166)에 인가시킨다. 이를 위해, 데이터 설정부(166)에 접지단자 사이에 접속된 NMOS 트랜지스터(N20)를 포함한다.
따라서, 감지노드(SO)의 전압레벨에 따라 접지전압을 데이터 설정부(166)에 인가한다. 감지노드(SO)의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 데이터 설정부(166)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드(Q)에 로우 레벨 데이터가 인가된 것으로 본다. 그러나, 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드(Q)에 하이 레벨 데이터가 인가된 것으로 본다.
도 4는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작시 인가되는 신호들의 파형도이다.
도 1 내지 도 5를 참조하여 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하면 다음과 같다.
먼저 페이지 버퍼부(160)에 프로그램 데이터를 입력하여 래치부(165)에 저장한 후, 선택된 비트라인(예를 들어, BLe)을 프로그램 데이터에 대응하는 전위(로우 레벨 또는 하이(VCC) 레벨로 설정한다. 이 후, 선택된 메모리 셀의 워드라인(WL)에 프로그램 전압을 인가하여 프로그램 동작을 실시한다.(410)
이 후, 프로그램 검증 동작을 실시하기 위한 검증 동작 명령이 인가된다.(420) 이에 따라 제어 회로(110)에 검증 동작 명령 신호(EXT_VERIFY)와 캠셀에 저장되어 있던 Y 코드 신호(CAM_Y_CODE)가 입력되어, 센싱 인에이브 신호(EN_PBSENSE)와 제2 코드 신호(YV_CODE)가 생성된다. 페이지 버퍼 동작 전압 생성기(150)는 프리차지 신호(PRECH_b)를 생성하여 페이지 버퍼부(160)에 출력한다.
페이지 버퍼부(160)는 프리차지 신호(PRECH_b)에 응답하여 감지 노드(SO)에 하이 레벨의 전원 전압(VDD)을 인가한다. 이때 , 센싱 신호(PBSENSE)와 비트라인 선택 신호(BSLe)는 하이 레벨로 인가되어 감지 노드(SO)와 이븐 비트라인(BLe)을 연결한다. 이로 인하여 이븐 비트라인(BLe)은 하이 레벨로 프리차지된다.(430) 이때 센싱 신호(PBSENSE)의 로직 레벨 전위가 V1이라고 가정하면, 이븐 비트라인(BLe)은 V1-Vt(NMOS 트랜지스터(NM15)의 문턱 전압)의 전위로 프리차지된다. 이 후, 프리차지 신호(PRECH_b) 및 센싱 신호(PBSENSE)는 비활성된다.
선택 메모리 셀의 워드라인에는 검증 전압을 인가하고, 선택 메모리 셀을 제외한 메모리 셀들의 워드라인에는 패스 전압을 인가한다. 이로 인하여 선택 메모리 셀이 상술한 프로그램 동작에 의해 문턱이 프로그램 하려는 최소 문턱 전압보다 높게 프로그램되면 메모리 셀은 턴오프되어, 이븐 비트라인(BLe)의 전위는 하이 레벨을 유지한다. 만약, 선택 메모리 셀의 문턱 전압이 프로그램 하려는 최소 문턱 전압보다 낮을 경우 메모리 셀은 턴온되어 이븐 비트라인(BLe)의 전위는 로우 레벨로 디스차지된다. 이때, 센싱 신호(PBSENSE)를 V1 레벨보다 낮은 V2 레벨로 인가하게 되면, 이븐 비트라인(BLe)의 전위에 따라 감지 노드(SO)의 전위가 유지되거나 디스차지된다.
이를 감지노드 센싱부(167) 및 데이터 설정부(166)를 이용하여 데이터 래치부(165)에 저장한 후 이를 검증하여 제1 검증 동작을 실시한다.(440)
제1 검증 동작(440)의 판별 결과, 프로그램 페일로 판단(450)될 경우 프로그램 동작(410)부터 재실시하는 것이 바람직하다. 이때 프로그램 동작(410)에서 인가되는 프로그램 전압을 스텝 전압만큼 상승시켜 재실시하는 것이 바람직하다.
제1 검증 동작(440)의 판별 결과, 프로그램 패스로 판단될 경우, 센싱 신호(PBSENSE)의 로직 레벨을 V2 레벨로다 낮은 V2' 레벨로 설정한다.(460) 이는 제어 회로(110)의 코드 카운터(111)를 이용하여 검증 동작의 횟수를 카운팅하여 설정할 수 있다. 센싱 신호(PBSENSE)의 로직 레벨을 V2 레벨보다 낮은 V2' 레벨로 설정하는 이유는 비트라인 프리차지 동작(430)에서 하이 레벨로 프리차지된 이븐 비트라인(BLe)이 제1 검증 동작(440)을 실시하면서 계속 동일한 레벨로 유지되어야 하나, 미세한 누설 전류가 발생하게 되어 V1-Vt 레벨보다 누설 전류량만큼 낮아지게 된다. 이러한 현상은 검증 동작이 다수 번 반복 실시하여 프로그램 검증을 하는 멀티 레벨 셀의 경우 시간에 따른 누설 전류량이 점차 커지게 되어 프로그램이 성공적으로 이루어져도 프로그램 페일로 판단될 수 있다. 이를 보상하기 위하여 센싱 신호(PBSENSE)의 로직 레벨을 누설 전류량만큼 낮은 새로운 전위 레벨로 설정한다. 이로 인하여 검증 동작이 반복 실시되어도 비트라인 센싱부(163)를 통해 흐르는 전 류량은 동일하게 제어되어 누설 전류량에 따른 프로그램 검증의 오류를 방지할 수 있다.
이 후, 선택 메모리 셀의 워드라인에는 검증 전압을 인가하고, 선택 메모리 셀을 제외한 메모리 셀들의 워드라인에는 패스 전압을 인가한다. 이로 인하여 선택 메모리 셀이 상술한 프로그램 동작에 의해 문턱이 프로그램 하려는 최소 문턱 전압보다 높게 프로그램되면 메모리 셀은 턴오프되어, 이븐 비트라인(BLe)의 전위는 하이 레벨을 유지한다. 만약, 선택 메모리 셀의 문턱 전압이 프로그램 하려는 최소 문턱 전압보다 낮을 경우 메모리 셀은 턴온되어 이븐 비트라인(BLe)의 전위는 로우 레벨로 디스차지된다. 이때, 센싱 신호(PBSENSE)는 이전 실시된 제1 검증 동작(410)에서 사용된 V2 레벨보다 낮은 V2'레벨로 인가하게 되면, 이븐 비트라인(BLe)의 전위에 따라 감지 노드(SO)의 전위가 유지되거나 디스차지된다.
이를 감지노드 센싱부(167) 및 데이터 설정부(166)를 이용하여 데이터 래치부(165)에 저장한 후 이를 검증하여 제2 검증 동작을 실시한다.(470)
제2 검증 동작(470)의 판별 결과, 프로그램 페일로 판단(480)될 경우 프로그램 동작(410)부터 재실시하는 것이 바람직하다. 이때 프로그램 동작(410)에서 인가되는 프로그램 전압을 스텝 전압만큼 상승시켜 재실시하는 것이 바람직하다.
본 발명의 일실시 예에서는 제2 검증 동작을 실시하는 예까지만 기술하였으나 제2 검증 동작 후 제3, 제4 검증 동작을 실시할 수 있으며, 이때 사용되는 센싱 신호(PBSENSE)는 이전 실시된 검증 동작에서 사용된 레벨보다 낮은 레벨로 설정하여 실시하는 것이 바람직하다. 이로 인하여 시간에 따라 비례하여 증가하는 누설 전류량에 따른 프로그램 검증 동작의 오류를 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 구성도이다.
도 2는 도 1의 제어 회로가 포함하고 있는 코드 카운터(111)를 나타내는 구성도이다.
도 3은 본 발명의 일실시 예에 따른 메모리 셀 어레이(110) 및 페이지 버퍼부(160)를 나타내는 회로도이다.
도 4는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작시 인가되는 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 제어 회로 120 : 워드라인 전압 생성기
130 : 로우 디코더 140 : 메모리 셀 어레이
150 : 페이지 버퍼 동작 전압 생성기 160 : 페이지 버퍼부

Claims (20)

  1. 다수의 메모리 셀이 비트라인에 연결된 메모리 셀 어레이;
    프로그램 검증 동작시 검증 동작 명령 신호에 응답하여 코드 신호를 출력하는 제어 회로;
    상기 코드 신호에 응답하여 프리차지 신호 및 센싱 신호를 생성하는 페이지 버퍼 동작 전압 생성기; 및
    상기 프리차지 신호에 응답하여 상기 비트라인을 프리차지하고, 상기 센싱 신호에 응답하여 상기 메모리 셀에 프로그램된 데이터를 센싱하는 페이지 버퍼를 포함하되,
    상기 프로그램 검증 동작시 검증 동작이 반복 실시될 경우, 상기 센싱 신호는 순차적으로 낮아지는 로직 레벨로 생성되는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼는 순차적으로 낮아지는 로직 레벨의 상기 센싱 신호에 응답하여 프리차지된 상기 비트라인의 전위가 시간에 따라 낮아져도 상기 비트라인의 전위를 일정한 전위로 센싱하는 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제어 회로는 코드 카운터를 포함하며,
    상기 코드 카운터는 상기 검증 동작 명령 신호, Y 코드 신호, 프로그램 플래그 신호, 및 검증 동작 인에이블 신호(Verify_en)에 응답하여 상기 검증 동작의 실시 횟수가 카운팅된 정보가 담긴 상기 코드 신호를 출력하는 불휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 페이지 버퍼는
    상기 프로그램 데이터를 임시 저장하거나, 감지 노드를 통해 검증 데이터를 센싱하여 저장하는 래치부;
    상기 감지 노드와 상기 비트라인 사이에 연결되어 상기 센싱 신호에 응답하여 상기 비트라인 전위를 상기 감지 노드로 전송하는 비트라인 센싱부; 및
    상기 감지 노드에 연결되어 상기 프리차지 신호에 응답하여 상기 감지 노드와 상기 감지 노드와 연결된 상기 비트라인을 프리차지하는 프리차지부를 포함하는 불휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 비트라인 센싱부는 상기 비트라인을 프리차지한 후 연속적으로 다수 번의 검증 동작을 실시할 경우, 이전 검증 동작시 인가되는 제1 센싱 신호보다 낮은 전위의 로직 레벨을 갖는 제2 센싱 신호에 응답하여 상기 비트라인을 통해 상기 감지 노드로 흐르는 전류량을 제어하는 불휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 비트라인 센싱부는 연속적으로 상기 다수 번의 검증 동작을 실시할 경우, 상기 전류량을 항상 일정하게 제어하는 불휘발성 메모리 소자.
  7. 다수의 메모리 셀이 비트라인에 연결된 메모리 셀 어레이;
    프로그램 검증 동작시 검증 동작 명령 신호에 응답하여 코드 신호를 출력하는 제어 회로;
    상기 코드 신호에 응답하여 프리차지 신호 및 센싱 신호를 생성하되, 상기 센싱 신호는 상기 프로그램 검증 동작시 검증 동작이 연속적으로 다수 번 실시되는 경우 순차적으로 낮아지는 로직 레벨로 생성하는 페이지 버퍼 동작 전압 생성기; 및
    상기 프리차지 신호에 응답하여 상기 비트라인을 프리차지하고, 상기 센싱 신호에 응답하여 상기 메모리 셀에 프로그램된 데이터를 센싱하는 페이지 버퍼를 포함하는 불휘발성 메모리 소자.
  8. 제 7 항에 있어서,
    상기 페이지 버퍼는 순차적으로 낮아지는 로직 레벨의 상기 센싱 신호에 응답하여 프리차지된 상기 비트라인의 전위가 시간에 따라 낮아져도 상기 비트라인의 전위를 일정한 전위로 센싱하는 불휘발성 메모리 소자.
  9. 제 7 항에 있어서,
    상기 제어 회로는 코드 카운터를 포함하며,
    상기 코드 카운터는 상기 검증 동작 명령 신호, Y 코드 신호, 프로그램 플래그 신호, 및 검증 동작 인에이블 신호(Verify_en)에 응답하여 상기 검증 동작의 실시 횟수가 카운팅된 정보가 담긴 상기 코드 신호를 출력하는 불휘발성 메모리 소자.
  10. 제 7 항에 있어서,
    상기 페이지 버퍼는
    상기 프로그램 데이터를 임시 저장하거나, 감지 노드를 통해 검증 데이터를 센싱하여 저장하는 래치부;
    상기 감지 노드와 상기 비트라인 사이에 연결되어 상기 센싱 신호에 응답하여 상기 비트라인 전위를 상기 감지 노드로 전송하는 비트라인 센싱부; 및
    상기 감지 노드에 연결되어 상기 프리차지 신호에 응답하여 상기 감지 노드와 상기 감지 노드와 연결된 상기 비트라인을 프리차지하는 프리차지부를 포함하는 불휘발성 메모리 소자.
  11. 제 10 항에 있어서,
    상기 비트라인 센싱부는 상기 비트라인을 프리차지한 후 연속적으로 다수 번의 검증 동작을 실시할 경우, 이전 검증 동작시 인가되는 제1 센싱 신호보다 낮은 전위의 로직 레벨을 갖는 제2 센싱 신호에 응답하여 상기 비트라인을 통해 상기 감지 노드로 흐르는 전류량을 제어하는 불휘발성 메모리 소자.
  12. 제 11 항에 있어서,
    상기 비트라인 센싱부는 연속적으로 상기 다수 번의 검증 동작을 실시할 경우, 상기 전류량을 항상 일정하게 제어하는 불휘발성 메모리 소자.
  13. 다수의 메모리 셀이 연결된 비트라인을 포함하는 메모리 셀 어레이와, 상기 비트라인과 감지 노드를 연결하는 비트라인 센싱부를 포함하는 페이지 버퍼를 이용한 프로그램 검증 방법에 있어서,
    상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하여 프로그램하는 단계;
    상기 비트라인을 프리차지 하는 단계;
    상기 선택된 메모리 셀의 프로그램 상태에 따라 변화하는 상기 비트라인의 전위를 감지 노드를 통해 센싱하여 제1 검증 동작을 실시하되, 상기 비트라인의 전위는 제1 센싱 신호를 이용하여 상기 감지 노드로 전송하는 단계;
    상기 제1 센싱 신호보다 전위 레벨이 낮은 제2 센싱 신호를 설정하는 단계;
    상기 제2 센싱 신호를 이용하여 제2 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  14. 제 13 항에 있어서,
    상기 제2 검증 동작을 실시한 후, 상기 제2 센싱 신호보다 전위 레벨이 낮은 제3 센싱 신호를 설정하는 단계; 및
    상기 제3 센싱 신호를 이용하여 제3 검증 동작을 실시하는 단계를 더 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  15. 제 13 항에 있어서,
    상기 제1 및 제2 검증 동작 후, 프로그램 패스 페일 판단 단계를 더 포함하며,
    프로그램 페일로 판단될 경우 상기 프로그램하는 단계부터 재실시하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  16. 제 13 항에 있어서,
    상기 제2 검증 동작은 상기 제1 검증 동작시의 상기 비트라인 전위보다 하강한 비트라인 전위를 보상하기 위하여 상기 제1 센싱 신호보다 낮은 제2 센싱 신호를 이용하여 실시하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  17. 제 13 항에 있어서,
    상기 비트라인 센싱부는 상기 제1 및 제2 센싱 신호에 응답하여 프리차지된 상기 비트라인의 전위가 변화하여도 일정한 전류량을 상기 감지 노드로 전송하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  18. 다수의 메모리 셀이 연결된 비트라인을 포함하는 메모리 셀 어레이와, 상기 비트라인과 감지 노드를 연결하는 비트라인 센싱부를 포함하는 페이지 버퍼를 이용한 프로그램 검증 방법에 있어서,
    상기 다수의 메모리 셀 중 선택된 메모리 셀에 프로그램 전압을 인가하여 프로그램하는 단계;
    상기 비트라인을 프리차지하는 단계;
    상기 선택된 메모리 셀의 프로그램 상태에 따라 변화하는 상기 비트라인의 전위를 감지 노드를 통해 센싱하여 검증 동작을 실시하되, 상기 비트라인의 전위는 상기 페이지 버퍼에 센싱 신호를 인가하여 상기 감지 노드로 전송하는 단계; 및
    상기 센싱 신호의 전위 레벨을 재설정하되, 상기 센싱 신호의 전위 레벨은 이전 사용된 상기 센싱 신호보다 낮은 전위 레벨로 재설정하는 단계;
    상기 검증 동작 및 상기 센싱 신호를 재설정하는 단계를 재실시하되, 상기 검증 동작을 N회 반복 실시하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  19. 제 18 항에 있어서,
    상기 센싱 신호의 전위 레벨을 재설정하는 단계는, 이전에 실시된 상기 검증 동작에 사용된 센싱 신호보다 낮은 전위 레벨을 갖는 새로운 센싱 신호를 설정하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  20. 제 18 항에 있어서,
    상기 검증 동작 후, 프로그램 패스 페일 판단 단계를 더 포함하며,
    프로그램 페일로 판단될 경우 상기 프로그램하는 단계부터 재실시하는 불휘발성 메모리 소자의 프로그램 검증 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8184483B2 (en) * 2009-05-29 2012-05-22 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
KR101024152B1 (ko) * 2009-06-29 2011-03-22 주식회사 하이닉스반도체 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법
KR20120127930A (ko) * 2011-05-16 2012-11-26 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20130061547A (ko) * 2011-12-01 2013-06-11 에스케이하이닉스 주식회사 반도체 메모리 장치
US8792285B2 (en) * 2011-12-02 2014-07-29 Macronix International Co., Ltd. Page buffer circuit
TWI497501B (zh) * 2011-12-30 2015-08-21 Macronix Int Co Ltd 頁面緩衝器電路
KR101980676B1 (ko) * 2012-05-25 2019-05-22 에스케이하이닉스 주식회사 메모리 및 그 검증 방법
KR20140018517A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9349469B2 (en) 2014-10-02 2016-05-24 Macronix International Co., Ltd. Program verify with multiple sensing
US9887009B2 (en) 2014-10-14 2018-02-06 Macronix International Co., Ltd. Memory page buffer with simultaneous multiple bit programming capability
KR102469680B1 (ko) * 2016-05-04 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
US10475492B1 (en) * 2018-07-27 2019-11-12 Macronix International Co., Ltd. Circuit and method for read latency control
KR20200118713A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치 및 그 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080078514A (ko) * 2007-02-22 2008-08-27 주식회사 하이닉스반도체 메모리 소자와 그 동작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562134B1 (ko) * 2004-01-09 2006-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 페이지 버퍼
KR100801035B1 (ko) * 2006-12-14 2008-02-04 삼성전자주식회사 멀티 레벨 셀의 프로그램 방법, 페이지 버퍼 블록 및 이를포함하는 불휘발성 메모리 장치
KR100865552B1 (ko) * 2007-05-28 2008-10-28 주식회사 하이닉스반도체 플래시 메모리소자의 프로그램 검증방법 및 프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080078514A (ko) * 2007-02-22 2008-08-27 주식회사 하이닉스반도체 메모리 소자와 그 동작 방법

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