KR20230031696A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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문영조
곽동훈
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 메모리 셀들, 제1 검증 전압, 상기 제1 검증 전압보다 높은 제2 검증 전압 및 상기 제2 검증 전압보다 높은 제3 검증 전압으로 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응하는 문턱 전압에 도달하였는지 검증하는 검증 동작 및 상기 검증 동작의 결과를 기초로 상기 메모리 셀들에 공통 연결되는 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작을 수행하는 프로그램 동작 수행부 및 상기 프로그램 전압 인가 동작시에, 상기 메모리 셀들 중 상기 제1 검증 전압을 초과하고 상기 제2 검증 전압 이하의 문턱 전압을 갖는 제1 메모리 셀에 연결된 제1 비트라인보다 상기 메모리 셀들 중 상기 제2 검증 전압을 초과하고 제3 검증 전압 이하의 문턱 전압을 갖는 제2 메모리 셀에 연결된 제2 비트라인에 먼저 프리차지 전압을 인가하도록 상기 프로그램 동작 수행부를 제어하는 프로그램 동작 제어부를 포함한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND METHOD OF OPERATION THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 프로그램 동작시 발생하는 인접한 비트라인 간의 커플링 현상을 방지할 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 메모리 셀들, 제1 검증 전압, 상기 제1 검증 전압보다 높은 제2 검증 전압 및 상기 제2 검증 전압보다 높은 제3 검증 전압으로 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응하는 문턱 전압에 도달하였는지 검증하는 검증 동작 및 상기 검증 동작의 결과를 기초로 상기 메모리 셀들에 공통 연결되는 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작을 수행하는 프로그램 동작 수행부 및 상기 프로그램 전압 인가 동작시에, 상기 메모리 셀들 중 상기 제1 검증 전압을 초과하고 상기 제2 검증 전압 이하의 문턱 전압을 갖는 제1 메모리 셀에 연결된 제1 비트라인보다 상기 메모리 셀들 중 상기 제2 검증 전압을 초과하고 제3 검증 전압 이하의 문턱 전압을 갖는 제2 메모리 셀에 연결된 제2 비트라인에 먼저 프리차지 전압을 인가하도록 상기 프로그램 동작 수행부를 제어하는 프로그램 동작 제어부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치의 동작 방법은, 적어도 셋 이상의 검증 전압들을 상기 메모리 셀들에 공통 연결된 워드라인에 인가하는 단계, 상기 적어도 셋 이상의 검증 전압들에 의해 식별된 상기 메모리 셀들의 문턱 전압에 따라 서로 다른 시점에 상기 메모리 셀들에 각각 연결된 비트라인들에 프리차지 전압을 인가하는 단계 및 상기 프리차지 전압이 인가된 뒤, 상기 워드라인에 프로그램 전압을 인가하는 단계를 포함한다.
본 기술에 따르면 프로그램 동작시 발생하는 인접한 비트라인 간의 커플링 현상을 방지할 수 있는 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BKLz)중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 메모리 장치의 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5는 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 6은 메모리 장치의 TPGM 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 페이지 버퍼 회로의 동작을 설명하기 위한 도면이다.
도 9는 메모리 장치의 프로그램 동작에서 프로그램 전압 인가 단계를 설명하기 위한 도면이다.
도 10은 메모리 장치의 프로그램 동작시 발생하는 인접한 비트라인간 커플링 현상을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작에서 프로그램 전압 인가 단계를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 13은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 쓰기 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 프로그램 동작 수행부(150) 및 프로그램 동작 제어부(160)를 포함할 수 있다.
프로그램 동작 수행부(150)는 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다. 프로그램 동작은 메모리 셀들에 데이터를 저장하는 동작일 수 있다. 구체적으로, 프로그램 동작은 메모리 셀들에 저장될 데이터에 따라 메모리 셀들의 문턱 전압을 상승시키는 동작일 수 있다. 프로그램 동작이 수행되면 메모리 셀들은 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱 전압을 가질 수 있다. 복수의 프로그램 상태들은 하나의 메모리 셀이 저장하는 데이터 비트의 개수에 따라 정해질 수 있다. 예를 들어, 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC(Triple Level Cell; TLC)로 프로그램 되는 경우 복수의 프로그램 상태들은 소거 상태, 제1 내지 제7 프로그램 상태를 의미할 수 있다. 프로그램 동작이 수행된 뒤 메모리 셀들이 갖는 문턱 전압은 메모리 셀들에 저장될 데이터에 따라 결정될 수 있다. 메모리 셀들은 각각 저장될 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 상태를 목표 프로그램 상태로 가질 수 있다.
실시 예에서, 프로그램 동작은 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있다. 프로그램 전압 인가 동작은 메모리 셀들에 공통 연결되는 워드라인에 프로그램 전압을 인가하는 동작일 수 있다. 검증 동작은 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응하는 문턱 전압에 도달하였는지 검증하는 동작일 수 있다. 실시 예에서, 검증 동작은 적어도 셋 이상의 검증 전압들을 메모리 셀들에 연결된 워드라인에 인가하는 동작일 수 있다.
프로그램 동작 제어부(160)는 프로그램 동작시 프로그램 동작 수행부(150)를 제어할 수 있다. 실시 예에서, 프로그램 동작 제어부(160)는 프로그램 전압 인가 동작시 메모리 셀들에 공통 연결되는 워드라인에 프로그램 전압을 인가하도록 프로그램 동작 수행부(150)를 제어할 수 있다. 다른 실시 예에서, 프로그램 동작 제어부(160)는 검증 동작시 메모리 셀들에 연결된 워드라인에 적어도 셋 이상의 검증 전압들을 인가하도록 프로그램 동작 수행부(150)를 제어할 수 있다.
본 발명의 실시 예에 따른 프로그램 동작 수행부(150) 및 프로그램 동작 제어부(160)의 동작은 도 7에 도시된 메모리 장치(100)를 통해 후술하도록 한다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)와 메모리 장치(100)간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 쓰기 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변회로(120)는 제어 로직(130)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다. 다른 예로, 주변회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 페이지 버퍼 그룹(123)은 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(123)은 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(123)은 열 선택 회로를 포함할 수 있다.
실시 예에서, 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 페이지 버퍼 그룹(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 페이지 버퍼 그룹(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BKLz)중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKz)중 어느 하나의 메모리 블록(BLKi)을 나타낸 것이다.
도 3을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 한 개 비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 두 개 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 둘 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 메모리 장치의 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 4에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.
도 4를 참조하면, 메모리 셀들의 문턱 전압 분포는 프로그램 동작에 따라 초기 상태에서 프로그램 상태로 변화할 수 있다.
도 4에서는 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램 되는 경우로 가정하여 설명한다.
초기 상태는 프로그램 동작을 수행하지 않은 상태로 메모리 셀들의 문턱 전압 분포는 소거 상태(E)일 수 있다.
프로그램 상태는 프로그램 동작을 수행한 메모리 셀들의 문턱 전압 분포일 수 있다. 프로그램 동작을 수행한 메모리 셀들의 문턱 전압은 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱 전압을 가질 수 있다. 예를 들어, 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램 되는 경우 복수의 프로그램 상태들은 소거 상태(E), 제1 내지 제7 프로그램 상태(PV1~PV7)를 의미할 수 있다. 실시 예에서, 프로그램 동작을 수행한 메모리 셀들의 문턱 전압은 소거 상태(E), 제1 내지 제7 프로그램 상태(PV1~PV7) 중 어느 하나의 상태에 대응하는 문턱 전압을 가질 수 있다. 초기 상태인 메모리 셀들의 문턱 전압은 프로그램 동작을 통해 소거 상태(E), 제1 내지 제7 프로그램 상태(PV1~PV7) 중 어느 하나의 상태에 대응하는 문턱 전압으로 상승할 수 있다.
메모리 셀들은 각각 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7)중 어느 하나의 상태를 목표 프로그램 상태로 가질 수 있다. 목표 프로그램 상태는 메모리 셀에 저장될 데이터에 따라 결정될 수 있다. 메모리 셀은 각각 프로그램 동작을 통해 프로그램 상태들 중 목표 프로그램 상태에 대응하는 문턱 전압을 가질 수 있다.
도 5는 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 5에서, 그래프의 가로축은 시간(Time)을 나타내고, 그래프의 세로축은 프로그램 전압(Vpgm)의 크기를 나타낸다.
도 5에서는 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램 되는 경우로 가정하여 설명한다.
도 5를 참조하면, 메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱 전압을 갖도록 프로그램 동작을 수행할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압 인가 단계(PGM Step) 및 검증 단계(Verify Step)를 포함할 수 있다.
프로그램 전압 인가 단계(PGM Step)는 선택된 메모리 셀들이 연결된 선택된 워드라인에 프로그램 전압을 인가하는 단계일 수 있다. 예를 들어, 메모리 장치(100)는 제1 프로그램 루프(PL1)에서 선택된 메모리 셀들이 연결된 선택된 워드라인에 제1 프로그램 전압(Vpgm1)을 인가할 수 있다. 선택된 메모리 셀들이 연결된 선택된 워드라인에 제1 프로그램 전압(Vpgm1)이 인가된 뒤 선택된 메모리 셀들 각각의 문턱 전압은 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응하는 문턱 전압을 가질 수 있다.
검증 단계(Verify Step)는 선택된 메모리 셀들이 연결된 선택된 워드라인에 검증 전압을 인가하는 단계일 수 있다. 검증 단계(Verify Step)는 선택된 메모리 셀들 각각의 문턱 전압이 복수의 프로그램 상태들 중 목표 프로그램 상태에 대응하는 문턱 전압을 가지는지 판단하는 단계일 수 있다. 검증 단계(Verify Step)는 선택된 메모리 셀들의 목표 프로그램 상태에 대응하는 검증 전압을 인가하는 단계일 수 있다. 예를 들어, 선택된 메모리 셀들은 선택된 메모리 셀들 각각의 목표 프로그램 상태에 대응하는 검증 전압에 의해 오프 셀로 판독되면, 검증 단계(Verify Step)는 패스될 수 있다.
실시 예에서, 메모리 장치(100)는 제1 프로그램 루프(PL1)에서, 선택된 메모리 셀들이 연결된 선택된 워드라인에 제1 프로그램 전압(Vpgm1)이 인가된 후에 제1 내지 제7 검증 전압들(V_vfy1~V_vfy7)을 순차적으로 인가할 수 있다. 이때, 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들은 제1 검증 전압(V_vfy1)을 인가하여 검증 단계(Verify Step)를 수행할 수 있다. 목표 프로그램 상태가 제2 프로그램 상태인 메모리 셀들은 제2 검증 전압(V_vfy2)을 인가하여 검증 단계(Verify Step)를 수행할 수 있다. 목표 프로그램 상태가 제3 프로그램 상태인 메모리 셀들은 제3 검증 전압(V_vfy3)을 인가하여 검증 단계(Verify Step)를 수행할 수 있다. 목표 프로그램 상태가 제4 프로그램 상태인 메모리 셀들은 제4 검증 전압(V_vfy4)을 인가하여 프로그램 검증 단계(Verify Step)를 수행할 수 있다. 목표 프로그램 상태가 제5 프로그램 상태인 메모리 셀들은 제5 검증 전압(V_vfy5)을 인가하여 프로그램 검증 단계(Verify Step)를 수행할 수 있다. 목표 프로그램 상태가 제6 프로그램 상태인 메모리 셀들은 제6 검증 전압(V_vfy6)을 인가하여 프로그램 검증 단계(Verify Step)를 수행할 수 있다. 목표 프로그램 상태가 제7 프로그램 상태인 메모리 셀들은 제7 검증 전압(V_vfy7)을 인가하여 프로그램 검증 단계(Verify Step)를 수행할 수 있다. 검증 전압의 개수는 본 실시 예에 제한되지 않는다.
검증 전압들(V_vfy1~V_vfy7) 각각에 의해 검증 단계(Verify Step)가 패스된 메모리 셀들의 문턱 전압은 목표 프로그램 상태에 대응하는 문턱 전압을 갖는 것으로 판별될 수 있다. 검증 단계(Verify Step)가 패스된 메모리 셀들은 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 수 있다. 프로그램 금지된 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가될 수 있다.
검증 전압들(V_vfy1~V_vfy7) 각각에 의해 검증 단계(Verify Step)가 페일된 메모리 셀들의 문턱 전압은 목표 프로그램 상태에 대응하는 문턱 전압을 갖지 못한 것으로 판별될 수 있다. 검증 단계(Verify Step)가 페일된 메모리 셀들은 제2 프로그램 루프(PL2)를 수행할 수 있다.
제2 프로그램 루프(PL2)에서 메모리 장치(100)는 선택된 메모리 셀들이 연결된 선택된 워드라인에 제1 프로그램 전압(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 전압(Vpgm2)을 인가할 수 있다. 이후, 메모리 장치(100)는 제1 프로그램 루프(PL1)의 검증 단계(Verify Step)과 동일하게 제2 프로그램 루프(PL2)의 검증 단계(Verify Step)을 수행할 수 있다.
이후, 메모리 장치(100)는 미리 설정된 횟수만큼 제2 프로그램 루프(PL2)와 동일하게 다음 프로그램 루프를 수행할 수 있다.
실시 예에서, 미리 설정된 횟수의 프로그램 루프 이내에 프로그램 동작이 완료되지 않으면, 프로그램 동작은 페일일 수 있다. 미리 설정된 횟수의 프로그램 루프 이내에 프로그램 동작이 완료되면, 프로그램 동작은 패스일 수 있다. 프로그램 동작의 완료 여부는 선택된 메모리 셀들에 대한 모든 검증 단계(Verify Step)가 패스되었는지 여부로 결정될 수 있다. 선택된 메모리 셀들 모두에 대한 검증 단계(Verify Step)가 패스되면, 다음 프로그램 루프는 수행되지 않을 수 있다.
실시 예에서, 프로그램 전압은 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 방식에 따라 결정될 수 있다. 프로그램 전압의 레벨은 프로그램 루프들(PL1~PLn)이 반복됨에 따라 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 메모리 컨트롤러(200)의 제어에 따라 다양한 형태로 결정될 수 있다.
도 6은 메모리 장치의 TPGM 동작을 설명하기 위한 도면이다.
도 6에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.
도 6을 참조하면, TPGM(Triple verify PGM; TPGM) 동작은 검증 단계에서 적어도 셋 이상의 검증 전압들을 이용하여 메모리 셀들의 문턱 전압을 식별하는 동작일 수 있다. 구체적으로, TPGM 동작은 적어도 셋 이상의 검증 전압들을 이용하여 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응하는 문턱 전압에 도달하였는지 검증하는 동작일 수 있다. 적어도 셋 이상의 검증 전압들은 제1 프리 검증 전압(Vvfyp1), 제2 프리 검증 전압(Vvfyp2) 및 메인 검증 전압(Vvfym)을 포함할 수 있다.
도 6에 도시된 프로그램 상태(P)는 도 4에 도시된 제1 내지 제7 프로그램 상태(PV1~PV7) 중 어느 하나의 프로그램 상태일 수 있다. 도 5에 도시된 검증 전압들(V_vfy1~V_vfy7)은 각각 제1 프리 검증 전압(Vvfyp1), 제2 프리 검증 전압(Vvfyp2) 및 메인 검증 전압(Vvfym)을 포함할 수 있다.
실시 예에서, 메인 검증 전압(Vvfym)은 제2 프리 검증 전압(Vvfyp2)보다 높은 전압일 수 있다. 제2 프리 검증 전압(Vvfyp2)은 제1 프리 검증 전압(Vvfyp1)보다 높은 전압일 수 있다.
실시 예에서, 메인 검증 전압(Vvfym)은 프로그램 상태(P)에 대응하는 문턱 전압일 수 있다. 예를 들어, 메인 검증 전압(Vvfym)은 도 5에 도시된 검증 전압들(V_vfy1~V_vfy7) 중 어느 하나의 검증 전압일 수 있다.
실시 예에서, 복수의 프로그램 루프들 중 어느 하나의 프로그램 루프에서 프로그램 전압 인가 단계가 종료된 메모리 셀들의 문턱 전압은 제1 셀 내지 제4 셀(Cell1~Cell4)의 문턱 전압을 가질 수 있다. 프로그램 전압 인가 단계 이후 수행되는 검증 단계에서 메모리 장치(100)는 제1 프리 검증 전압(Vvfyp1), 제2 프리 검증 전압(Vvfyp2) 및 메인 검증 전압(Vvfym)을 이용하여 메모리 셀들의 문턱 전압을 식별하는 TPGM 동작을 수행할 수 있다. 검증 단계에서 메모리 장치(100)는 제1 프리 검증 전압(Vvfyp1), 제2 프리 검증 전압(Vvfyp2) 및 메인 검증 전압(Vvfym)을 이용하여 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응하는 문턱 전압에 도달하였는지 검증하는 TPGM 동작을 수행할 수 있다.
실시 예에서, 제1 셀(Cell1)은 제1 프리 검증 전압(Vvfyp1) 이하의 문턱 전압을 가질 수 있다. 제2 셀(Cell2)은 제1 프리 검증 전압(Vvfyp1)을 초과하고 제2 프리 검증 전압(Vvfyp2) 이하의 문턱 전압을 가질 수 있다. 제3 셀(Cell3)은 제2 프리 검증 전압(Vvfyp2)을 초과하고 메인 검증 전압(Vvfym) 이하의 문턱 전압을 가질 수 있다. 제4 셀(Cell4)은 메인 검증 전압(Vvfym)을 초과하는 문턱 전압을 가질 수 있다.
실시 예에서, 제1 셀 내지 제4 셀(Cell1~Cell4)의 목표 프로그램 상태는 도 6에 도시된 프로그램 상태(P)인 것으로 가정한다. 즉, 제1 셀 내지 제4 셀(Cell1~Cell4)의 문턱 전압은 프로그램 상태(P)에 대응하는 문턱 전압으로 상승해야 할 수 있다.
제1 셀(Cell1)의 문턱 전압은 제2 내지 제4 셀(Cell2~Cell4)의 문턱 전압보다 프로그램 상태(P)에 대응하는 문턱 전압으로 많이 상승해야 할 수 있다. 이때, 제1 셀(Cell1)은 프로그램 셀(PGM Cell)일 수 있다. 제2 셀(Cell2)의 문턱 전압은 제3 내지 제4 셀(Cell3~Cell4)의 문턱 전압보다 프로그램 상태(P)에 대응하는 문턱 전압으로 많이 상승해야 할 수 있다. 이때, 제2 셀(Cell2)은 TPGM1 셀(TPGM1 Cell)일 수 있다. 제3 셀(Cell3)의 문턱 전압은 제4 셀(Cell4)의 문턱 전압보다 프로그램 상태(P)에 대응하는 문턱 전압으로 많이 상승해야 할 수 있다. 이때, 제3 셀(Cell3)은 TPGM2 셀(TPGM2 Cell)일 수 있다. 제4 셀(Cell4)의 문턱 전압은 프로그램 상태(P)에 대응하는 문턱 전압을 가지므로 문턱 전압이 더 이상 상승하지 않아야 될 수 있다. 이때, 제4 셀(Cell4)은 인히빗 셀(Inhibit Cell)일 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치(100)는 프로그램 동작 수행부(150), 프로그램 동작 제어부(160) 및 메모리 셀 어레이(110)를 포함할 수 있다. 메모리 셀 어레이(110)는 도 2에 도시된 메모리 셀 어레이(110)와 동일하게 구성되고 동작할 수 있다. 프로그램 동작 제어부(160)는 도 2에 도시된 제어 로직(130)의 일 구성으로 구현될 수 있다. 프로그램 동작 수행부(150)는 도 2에 도시된 전압 생성부(122), 어드레스 디코더(121) 및 페이지 버퍼 그룹(123)으로 구성되고 동작할 수 있다.
프로그램 동작 제어부(160)는 워드라인 제어부(161) 및 비트라인 제어부(162)를 포함할 수 있다. 워드라인 제어부(161)는 프로그램 동작시 선택된 워드라인에 프로그램 전압을 인가하도록 프로그램 동작 수행부(150)를 제어할 수 있다. 실시 예에서, 워드라인 제어부(161)는 프로그램 동작시 프로그램 동작을 수행할 메모리 셀들을 선택하도록 프로그램 동작 수행부(150)를 제어할 수 있다. 이후, 워드라인 제어부(161)는 선택된 메모리 셀들에 연결된 선택된 워드라인에 인가되는 프로그램 전압 및 비선택된 워드라인에 인가되는 패스 전압을 생성하도록 프로그램 동작 수행부(150)를 제어할 수 있다.
비트라인 제어부(162)는 프로그램 동작시 메모리 셀들에 연결된 비트라인들에 인가되는 전압들을 생성하도록 프로그램 동작 수행부(150)를 제어할 수 있다. 실시 예에서, 비트라인 제어부(162)는 도 6에 도시된 검증 전압들(Vvfyp1, Vvfyp2, Vvfym)에 의해 식별된 메모리 셀들의 문턱 전압에 따라 메모리 셀들에 각각 연결된 비트라인에 인가할 전압을 생성하도록 프로그램 동작 수행부(150)를 제어할 수 있다. 예를 들어, 비트라인 제어부(162)는 프로그램 셀(PGM Cell)에 연결된 비트라인에 인가할 전압, TPGM1 셀(TPGM1 Cell)에 연결된 비트라인에 인가할 전압, TPGM2 셀(TPGM2 Cell)에 연결된 비트라인에 인가할 전압 및 인히빗 셀(Inhibit Cell)에 연결된 비트라인에 인가할 전압들을 각각 생성하도록 프로그램 동작 수행부(150)를 제어할 수 있다.
프로그램 동작 수행부(150)는 프로그램 동작 제어부(160)의 제어에 따라 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다. 실시 예에서, 프로그램 동작 수행부(150)는 프로그램 동작시 프로그램 동작 제어부(160)의 제어에 따라 생성된 프로그램 전압을 복수의 메모리 셀들 중 선택된 메모리 셀들에 연결된 선택된 워드라인에 인가할 수 있다. 프로그램 동작 수행부(150)는 프로그램 동작 제어부(160)의 제어에 따라 생성된 패스 전압을 비선택된 워드라인에 인가할 수 있다.
다른 실시 예에서, 프로그램 동작 수행부(150)는 프로그램 동작시 프로그램 동작 제어부(160)의 제어에 따라 생성된 비트라인 전압들을 메모리 셀들에 연결된 비트라인들에 각각 인가할 수 있다. 예를 들어, 프로그램 동작 수행부(150)는 프로그램 동작시 프로그램 셀(PGM Cell), TPGM1 셀(TPGM1 Cell), TPGM2 셀(TPGM2 Cell) 및 인히빗 셀(Inhibit Cell) 각각에 연결된 비트라인들에 비트라인 전압들을 인가할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 페이지 버퍼 회로의 동작을 설명하기 위한 도면이다.
도 8에 도시된 페이지 버퍼 회로(800)는 도 2에 도시된 페이지 버퍼 그룹(123) 중 어느 하나의 페이지 버퍼(PBi)일 수 있다.
도 8을 참조하면, 페이지 버퍼 회로(800)는 프리차지부(810), 디스차지부(820) 및 래치부(830)를 포함할 수 있다. 프리차지부(810), 디스차지부(820) 및 래치부(830)는 비트라인(BL)과 데이터 라인(DL) 사이에 연결될 수 있다. 비트라인(BL)은 메모리 셀과 연결될 수 있다.
프리차지부(810)는 비트라인(BL)의 전압을 프리차지할 수 있다. 실시 예에서, 프리차지부(810)는 비트라인(BL)에 연결된 메모리 셀이 TPGM1 셀(TPGM1 Cell)인 경우 제1 프리차지 전압을 비트라인(BL)에 인가할 수 있다. 제1 프리차지 전압은 접지 전압보다 높은 전압일 수 있다. 프리차지부(810)는 비트라인(BL)에 연결된 메모리 셀이 TPGM2 셀(TPGM2 Cell)인 경우 제1 프리차지 전압보다 높은 제2 프리차지 전압을 비트라인(BL)에 인가할 수 있다. 프리차지부(810)는 비트라인(BL)에 연결된 메모리 셀이 인히빗 셀(Inhibit Cell)인 경우 제2 프리차지 전압보다 높은 프로그램 금지 전압을 비트라인(BL)에 인가할 수 있다. 프로그램 금지 전압은 전원 전압일 수 있다.
디스차지부(820)는 비트라인(BL)의 전압을 접지 전압으로 디스차지할 수 있다. 실시 예에서, 디스차지부(820)는 비트라인(BL)에 연결된 메모리 셀이 프로그램 셀(PGM Cell)인 경우 접지 전압을 비트라인(BL)에 인가할 수 있다.
래치부(830)는 검증 전압들을 이용하여 메모리 셀의 문턱 전압을 식별한 결과를 비트라인(BL)의 전위를 센싱하여 저장할 수 있다.
도 9는 메모리 장치의 프로그램 동작에서 프로그램 전압 인가 단계를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압 인가 단계(PGM Step) 및 검증 단계(Verify Step)를 포함할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각에 포함된 프로그램 전압 인가 단계(PGM Step)는 프리차지(Precharge) 구간, 프로그램 펄스(Pgm Pulse) 구간 및 디스차지(Discharge) 구간을 포함할 수 있다.
t1~t2 구간은 프리차지(Precharge) 구간일 수 있다. 프리차지(Precharge) 구간은 비트라인(BL)을 프리차지하는 구간일 수 있다. 실시 예에서, 메모리 장치(100)는 프리차지(Precharge) 구간에서 프로그램 셀에 연결된 비트라인(BL(PGM Cell))에 접지 전압(Gnd)을 인가할 수 있다. 메모리 장치(100)는 프리차지(Precharge) 구간에서 인히빗 셀에 연결된 비트라인(BL(Inhibit Cell))에 프로그램 금지 전압(VCC)을 인가할 수 있다. 메모리 장치(100)는 프리차지(Precharge) 구간에서 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))에 제1 프리차지 전압(Vm1)을 인가할 수 있다. 메모리 장치(100)는 프리차지(Precharge) 구간에서 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))에 제2 프리차지 전압(Vm2)을 인가할 수 있다.
t2~t3 구간은 프로그램 펄스(Pgm Pulse) 구간일 수 있다. 도 5에 도시된 프로그램 전압들(Vpgm1~Vpgmn)은 프로그램 펄스(Pgm Pulse) 구간에서 선택된 메모리 셀들이 연결된 선택된 워드라인(Sel_WL)에 인가될 수 있다. 프로그램 펄스(Pgm Pulse) 구간은 선택된 메모리 셀들에 데이터를 저장하는 구간일 수 있다. 예를 들어, 메모리 장치(100)는 프로그램 펄스(Pgm Pulse) 구간에서 선택된 메모리 셀들이 연결된 선택된 워드라인(Sel_WL)에 일정 시간동안 패스 전압(Vpass)을 인가한 후 프로그램 전압(Vpgm)을 인가할 수 있다. 메모리 장치(100)는 프로그램 펄스(Pgm Pulse) 구간에서 프로그램 셀에 연결된 비트라인(BL(PGM Cell))의 전압을 접지 전압(Gnd)으로 유지할 수 있다. 메모리 장치(100)는 프로그램 펄스(Pgm Pulse) 구간에서 인히빗 셀에 연결된 비트라인(BL(Inhibit Cell))의 전압을 프로그램 금지 전압(VCC)으로 유지할 수 있다. 메모리 장치(100)는 프로그램 펄스(Pgm Pulse) 구간에서 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))의 전압을 제1 프리차지 전압(Vm1)으로 유지할 수 있다. 메모리 장치(100)는 프리차지(Precharge) 구간에서 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))의 전압을 제2 프리차지 전압(Vm2)으로 유지할 수 있다.
t3~t4 구간은 디스차지(Discharge) 구간일 수 있다. 메모리 장치(100)는 디스차지(Discharge) 구간에서 선택된 워드라인(Sel_WL)에 접지 전압(Gnd)을 인가할 수 있다. 메모리 장치(100)는 디스차지(Discharge) 구간에서 프로그램 셀에 연결된 비트라인(BL(PGM Cell)), 인히빗 셀에 연결된 비트라인(BL(Inhibit Cell)), TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell)) 및 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))에 접지 전압(Gnd)을 인가할 수 있다.
도 10은 메모리 장치의 프로그램 동작시 발생하는 인접한 비트라인간 커플링 현상을 설명하기 위한 도면이다.
도 10은 도 9를 참조하여 설명된 프로그램 전압 인가 단계(PGM Step)의 프리차지(Precharge) 구간에서 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))과 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))이 서로 인접한 경우를 추가적으로 설명하기 위한 도면이다. 따라서 도 10에서는, 도 9와 중복되는 내용에 대한 설명은 생략하도록 한다.
도 10을 참조하면, t1~t2 구간은 프리차지(Precharge) 구간일 수 있다. 메모리 장치(100)는 프리차지(Precharge) 구간에서 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))에 제1 프리차지 전압(Vm1)을 인가할 수 있다. 메모리 장치(100)는 프리차지(Precharge) 구간에서 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))에 제2 프리차지 전압(Vm2)을 인가할 수 있다.
이때, TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))에 가장 인접한 비트라인이 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))인 경우 비트라인간 기생 커패시턴스에 의한 커플링 현상이 발생할 수 있다. 프리차지(Precharge) 구간에서 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))의 전압은 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))에 인가되는 제2 프리차지 전압(Vm2)에 의해 제1 프리차지 전압(Vm1)보다 높은 제3 프리차지 전압(Vm1`)으로 상승할 수 있다. 즉, TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))의 전압이 커플링 현상에 의해 상승함에 따라 TPGM1 셀은 프로그램 동작시 목표 프로그램 상태에 대응하는 문턱 전압보다 낮은 문턱 전압을 가질 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작에서 프로그램 전압 인가 단계를 설명하기 위한 도면이다.
도 11에서는, 도 9 내지 도 10과 중복되는 내용에 대한 설명은 생략하도록 한다.
도 11을 참조하면, 메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압 인가 단계(PGM Step) 및 검증 단계(Verify Step)를 포함할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각에 포함된 프로그램 전압 인가 단계(PGM Step)는 프리차지(Precharge) 구간, 프로그램 펄스(Pgm Pulse) 구간 및 디스차지(Discharge) 구간을 포함할 수 있다.
t1~t2 구간은 프리차지(Precharge) 구간일 수 있다. 프리차지(Precharge) 구간은 비트라인(BL)을 프리차지하는 구간일 수 있다.
t1~t12 구간에서 메모리 장치(100)는 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))에 제4 프리차지 전압(Vst)을 인가할 수 있다. 제4 프리차지 전압(Vst)은 제2 프리차지 전압(Vm2)과 제1 프리차지 전압(Vm1)의 차이인 전압일 수 있다. t1~t12 구간에서 메모리 장치(100)는 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))에 제4 프리차지 전압(Vst)보다 낮은 제5 프리차지 전압(Gnd)을 인가할 수 있다. 제5 프리차지 전압(Gnd)은 접지 전압일 수 있다.
t12~t2 구간에서 메모리 장치(100)는 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))에 제1 프리차지 전압(Vm1)을 인가할 수 있다. t12~t2 구간에서 메모리 장치(100)는 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))에 제2 프리차지 전압(Vm2)을 인가할 수 있다. 제2 프리차지 전압(Vm2)은 제1 프리차지 전압(Vm1)보다 높은 전압일 수 있다. 실시 예에서, 제1 프리차지 전압(Vm1)의 크기와 제5 프리차지 전압(Gnd)의 크기 차이는 제2 프리차지 전압(Vm2)의 크기와 제4 프리차지 전압(Vst)의 크기 차이와 같을 수 있다. 예를 들어, TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))의 전압이 제5 프리차지 전압(Gnd)의 크기에서 제1 프리차지 전압(Vm1)의 크기로 증가하는 폭은 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))의 전압이 제4 프리차지 전압(Vst)의 크기에서 제2 프치자지 전압(Vm2)의 크기로 증가하는 폭과 같을 수 있다.
본 발명에서는, TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))에 먼저 제4 프리차지 전압(Vst)을 인가한 후 제2 프리차지 전압(Vm2)을 인가함으로써 TPGM1 셀에 연결된 비트라인(BL(TPGM1 Cell))과 TPGM2 셀에 연결된 비트라인(BL(TPGM2 Cell))간의 커플링 현상을 방지할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, 단계 S1201에서, 메모리 장치(100)는 적어도 셋 이상의 검증 전압들을 메모리 셀들에 공통 연결된 워드라인에 인가할 수 있다. 실시 예에서, 메모리 장치(100)는 적어도 셋 이상의 검증 전압들에 의해 메모리 셀들의 문턱 전압이 식별될 수 있다. 예를 들어, 메모리 셀들은 적어도 셋 이상의 검증 전압에 의해 프로그램 셀(PGM Cell), TPGM1 셀(TPGM1 Cell), TPGM2 셀(TPGM2 Cell) 및 인히빗 셀(Inhibit Cell) 중 어느 하나의 메모리 셀로 식별될 수 있다.
단계 S1203에서, 메모리 장치(100)는 프로그램 전압 인가 단계에 포함된 프리차지 구간에서 제1 메모리 셀에 연결된 제1 비트라인보다 제2 메모리 셀에 연결된 제2 비트라인에 먼저 프리차지 전압을 인가할 수 있다. 실시 예에서, 제1 메모리 셀은 TPGM1 셀(TPGM1 Cell)일 수 있다. 제2 메모리 셀은 TPGM2 셀(TPGM2 Cell)일 수 있다. 이후 제1 비트라인에 인가되는 전압은 제2 비트라인에 먼저 인가한 프리차지 전압보다 낮은 전압일 수 있다. 예를 들어, 제1 비트라인에 인가되는 전압은 접지 전압일 수 있다.
단계 S1205에서, 메모리 장치(100)는 제1 비트라인 및 제2 비트라인에 인가되는 전압을 각각 변경할 수 있다. 실시 예에서, 제2 비트라인에 인가되는 전압은 제1 비트라인에 인가되는 전압보다 클 수 있다.
도 13은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 13의 메모리 컨트롤러(1300)는 도 1의 메모리 컨트롤러(200)를 나타낼 수 있다.
도 13을 참조하면, 메모리 컨트롤러(1300)는 프로세서(1310), RAM(1320), 에러 정정 회로(1330), 호스트 인터페이스(1340), ROM(1350), 및 플래시 인터페이스(1360)를 포함할 수 있다.
프로세서(1310)는 메모리 컨트롤러(1300)의 제반 동작을 제어할 수 있다. RAM(1320)은 메모리 컨트롤러(1300)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
에러 정정 회로(1330)는 에러 정정을 수행할 수 있다. 에러 정정 회로(1330)는 플래시 인터페이스(1360)를 통해 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래시 인터페이스(1360)를 통해 메모리 장치(100)로 전달될 수 있다. 에러 정정 회로(1330)는 메모리 장치(100)로부터 플래시 인터페이스(1360)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정 회로(1330)는 플래시 인터페이스(1360)의 구성 요소로서 플래시 인터페이스(1360)에 포함될 수 있다.
ROM(1350)은 메모리 컨트롤러(1300)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1300)는 호스트 인터페이스(1340)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(1300)는 플래시 인터페이스(1360)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1300)는 플래시 인터페이스(1360)를 통해 커맨드, 어드레스, 및 제어 신호 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수 있다. 예시적으로, 플래시 인터페이스(1360)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 메모리 시스템(50)과 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 메모리 시스템
100: 메모리 장치
150: 프로그램 동작 수행부
160: 프로그램 동작 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 메모리 셀들;
    제1 검증 전압, 상기 제1 검증 전압보다 높은 제2 검증 전압 및 상기 제2 검증 전압보다 높은 제3 검증 전압으로 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 대응하는 문턱 전압에 도달하였는지 검증하는 검증 동작 및 상기 검증 동작의 결과를 기초로 상기 메모리 셀들에 공통 연결되는 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작을 수행하는 프로그램 동작 수행부; 및
    상기 프로그램 전압 인가 동작시에, 상기 메모리 셀들 중 상기 제1 검증 전압을 초과하고 상기 제2 검증 전압 이하의 문턱 전압을 갖는 제1 메모리 셀에 연결된 제1 비트라인보다 상기 메모리 셀들 중 상기 제2 검증 전압을 초과하고 제3 검증 전압 이하의 문턱 전압을 갖는 제2 메모리 셀에 연결된 제2 비트라인에 먼저 프리차지 전압을 인가하도록 상기 프로그램 동작 수행부를 제어하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 프로그램 동작 제어부는,
    제1 구간에서 상기 제1 비트라인 및 상기 제2 비트라인에 인가되는 전압과 상기 제1 구간에 뒤따르는 제2 구간에서 상기 제1 비트라인 및 상기 제2 비트라인에 인가되는 전압을 각각 변경하도록 상기 프로그램 동작 수행부를 제어하는 메모리 장치.
  3. 제2 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 제1 구간에서 상기 제2 비트라인에 인가되는 전압보다 낮은 전압을 상기 제1 구간에서 상기 제1 비트라인에 인가하도록 상기 프로그램 동작 수행부를 제어하는 메모리 장치.
  4. 제3 항에 있어서, 상기 제1 구간에서 상기 제2 비트라인에 인가되는 전압보다 낮은 전압은,
    접지 전압인 메모리 장치.
  5. 제2 항에 있어서, 상기 제1 구간에서 상기 제2 비트라인에 인가되는 전압은,
    상기 제2 구간에서 상기 제2 비트라인에 인가되는 전압과 상기 제2 구간에서 상기 제1 비트라인에 인가되는 전압의 차이인 메모리 장치.
  6. 제2 항에 있어서, 상기 제2 구간에서 상기 제1 비트라인에 인가되는 전압은,
    상기 제2 구간에서 상기 제2 비트라인에 인가되는 전압보다 낮고 접지 전압보다 높은 전압인 메모리 장치.
  7. 제2 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 제1 구간 및 상기 제2 구간이 종료된 후, 상기 워드라인에 상기 프로그램 전압을 인가하도록 상기 프로그램 동작 수행부를 제어하는 메모리 장치.
  8. 제1 항에 있어서, 상기 제2 비트라인은,
    상기 제1 비트라인과 가장 인접한 비트라인인 메모리 장치.
  9. 제1 항에 있어서, 상기 제3 검증 전압은,
    상기 메모리 셀들의 목표 프로그램 상태에 대응하는 문턱 전압인 메모리 장치.
  10. 제2 항에 있어서, 상기 제2 구간에서 상기 제1 비트라인에 인가되는 전압의 크기와 상기 제1 구간에서 상기 제1 비트라인에 인가되는 전압 크기의 차이는,
    상기 제2 구간에서 상기 제2 비트라인에 인가되는 전압의 크기와 상기 제1 구간에서 상기 제2 비트라인에 인가되는 전압 크기의 차이와 같은 메모리 장치.
  11. 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    적어도 셋 이상의 검증 전압들을 상기 메모리 셀들에 공통 연결된 워드라인에 인가하는 단계;
    상기 적어도 셋 이상의 검증 전압들에 의해 식별된 상기 메모리 셀들의 문턱 전압에 따라 서로 다른 시점에 상기 메모리 셀들에 각각 연결된 비트라인들에 프리차지 전압을 인가하는 단계; 및
    상기 프리차지 전압이 인가된 뒤, 상기 워드라인에 프로그램 전압을 인가하는 단계;를 포함하는 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 비트라인들에 상기 프리차지 전압을 인가하는 단계에서,
    상기 메모리 셀들 중 제1 메모리 셀에 연결된 제1 비트라인보다 제2 메모리 셀에 연결된 제2 비트라인에 먼저 상기 프리차지 전압을 인가하는 단계; 및
    상기 제1 비트라인 및 상기 제2 비트라인에 인가되는 전압을 각각 변경하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 제1 메모리 셀은,
    상기 적어도 셋 이상의 검증 전압들 중 두번째로 높은 검증 전압을 초과하고 가장 높은 검증 전압 이하의 문턱 전압을 갖는 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 제2 메모리 셀은,
    상기 적어도 셋 이상의 검증 전압들 중 세번째로 높은 검증 전압을 초과하고 두번째로 높은 검증 전압 이하의 문턱 전압을 갖는 메모리 장치의 동작 방법.
  15. 제14 항에 있어서, 상기 제2 메모리 셀은,
    상기 제1 메모리 셀과 가장 인접한 메모리 셀인 메모리 장치의 동작 방법.
  16. 제12 항에 있어서, 상기 제2 비트라인에 먼저 상기 프리차지 전압을 인가하는 단계에서,
    상기 제2 비트라인에 상기 프리차지 전압을 인가하는 동안 상기 제2 비트라인에 인가되는 전압보다 낮은 전압을 상기 제1 비트라인에 인가하는 메모리 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 제2 비트라인에 인가되는 전압보다 낮은 전압은,
    접지 전압인 메모리 장치의 동작 방법.
  18. 제12 항에 있어서, 상기 제1 비트라인 및 상기 제2 비트라인에 인가되는 전압을 각각 변경하는 단계에서,
    상기 제1 비트라인에 인가되는 전압은 상기 제2 비트라인에 인가되는 전압보다 낮은 메모리 장치의 동작 방법.
  19. 제12 항에 있어서, 상기 제2 비트라인에 먼저 인가하는 상기 프리차지 전압의 크기는,
    상기 제1 비트라인 및 상기 제2 비트라인에 인가되는 전압을 각각 변경하는 단계에서 상기 제2 비트라인에 인가되는 전압의 크기와 상기 제1 비트라인에 인가되는 전압의 크기 차이인 메모리 장치의 동작 방법.
  20. 제11 항에 있어서, 상기 적어도 셋 이상의 검증 전압들 중 가장 높은 검증 전압은,
    상기 메모리 셀들의 목표 프로그램 상태에 대응하는 문턱 전압인 메모리 장치의 동작 방법.
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