CN115732006A - 存储器装置及其操作方法 - Google Patents

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Abstract

本申请涉及存储器装置及其操作方法。一种存储器装置包括存储器单元和编程操作执行器，该编程操作执行器被配置为执行验证操作和编程电压施加操作，其中，验证操作使用第一验证电压、高于第一验证电压的第二验证电压和高于第二验证电压的第三验证电压来验证存储器单元的阈值电压是否已达到对应于目标编程状态的阈值电压，并且编程电压施加操作将编程电压施加到字线。存储器装置还包括编程操作控制器，该编程操作控制器被配置为控制编程操作执行器以使得：在编程电压施加操作期间，在预充电电压被施加到第一位线之前，预充电电压首先被施加到联接到第二存储器单元的第二位线。

Description

存储器装置及其操作方法
技术领域
本公开的各种实施方式涉及电子装置，并且更具体地涉及存储器装置和操作该存储器装置的方法。
背景技术
存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)之类的半导体实现的储存装置。存储器装置通常被分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是当供电中断时存储的数据丢失的存储器装置。易失性存储器装置的代表性示例包括使用静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)的存储器装置。非易失性存储器装置是即使在供电中断时也保持存储的数据的存储器装置。非易失性存储器装置的代表性示例包括使用只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)的存储器装置。闪存通常被分类为NOR型或NAND型。
发明内容
本公开的各种实施方式涉及能够减轻或防止在编程操作中发生的相邻位线之间的耦合现象(coupling phenomenon)的存储器装置，并且涉及操作该存储器装置的方法。
本公开的实施方式可以提供一种存储器装置。存储器装置可以包括：存储器单元；编程操作执行器，其被配置为执行验证操作和编程电压施加操作，其中，执行验证操作以使用第一验证电压、高于第一验证电压的第二验证电压和高于第二验证电压的第三验证电压来验证存储器单元的阈值电压是否已达到对应于目标编程状态的阈值电压，并且其中，基于验证操作的结果来执行编程电压施加操作以将编程电压施加到共同联接到存储器单元的字线；以及编程操作控制器，其被配置为控制编程操作执行器，使得在编程电压施加操作期间，在向与存储器单元当中的具有高于第一验证电压且低于或等于第二验证电压的阈值电压的第一存储器单元联接的第一位线施加预充电电压之前，首先将预充电电压施加到与存储器单元当中的具有高于第二验证电压且低于或等于第三验证电压的阈值电压的第二存储器单元联接的第二位线。
本公开的实施方式可以提供一种操作存储器装置的方法，该存储器装置执行将数据存储在存储器单元中的编程操作。方法可以包括：将至少三个验证电压施加到共同联接到存储器单元的字线；根据使用至少三个验证电压识别的存储器单元的阈值电压，在不同时间点向分别联接到存储器单元的位线施加预充电电压；以及在施加预充电电压之后向字线施加编程电压。
附图说明
图1是例示根据本公开的实施方式的包括存储器装置的存储器系统的图。
图2是例示图1的存储器装置的结构的图。
图3是例示图2的多个存储块BLK1至BLKz中的任何一个的结构的图。
图4是例示根据存储器装置的编程操作的存储器单元的阈值电压分布的图。
图5是例示存储器装置的编程操作的图。
图6是例示存储器装置的TPGM操作的图。
图7是例示根据本公开的实施方式的存储器装置的编程操作的图。
图8是例示根据本公开的实施方式的页缓冲器电路的操作的图。
图9是例示存储器装置的编程操作中的编程电压施加步骤的图。
图10是例示在存储器装置的编程操作中发生的相邻位线之间的耦合现象的图。
图11是例示根据本公开的实施方式的存储器装置的编程操作中的编程电压施加步骤的图。
图12是例示根据本公开的实施方式的存储器装置的编程操作的流程图。
图13是例示图1的存储器控制器的图。
图14是例示应用了根据本公开的实施方式的存储器系统的存储卡系统的框图。
图15是例示应用了根据本公开的实施方式的存储器系统的固态驱动器(SSD)系统的框图。
图16是例示应用了根据本公开的实施方式的存储器系统的用户系统的框图。
具体实施方式
在本说明书或本申请中引入的本公开的实施方式中的具体结构性描述或功能性描述被例示以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实践，并且不应当被解释为限于本说明书或本申请中描述的实施方式。
图1是例示根据本公开的实施方式的包括存储器装置的存储器系统的图。
参照图1，存储器系统50可以包括存储器装置100和存储器控制器200。存储器系统50可以是在主机300的控制下存储数据的装置，诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
根据作为用于与主机300通信的方案的主机接口，存储器系统50可以被制造为各种类型的储存装置中的任何一种。例如，存储器系统50可以被实现为各种类型的储存装置中的任何一种，例如：固态盘(SSD)；多媒体卡(诸如MMC、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)或微型MMC)；安全数字卡(诸如SD、迷你SD或微型SD)；通用串行总线(USB)储存装置；通用闪存(UFS)装置；个人计算机存储卡国际协会(PCMCIA)卡型储存装置；外围组件互连(PCI)卡型储存装置；快速PCI(PCI-E)卡型储存装置；紧凑型闪存(CF)卡；智能媒体卡和记忆棒。
存储器系统50可以以各种类型的封装形式中的任何一种来制造。例如，存储器系统50可以以诸如层叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)之类的各种类型的封装形式中的任何一种来制造。
存储器装置100可以存储数据。可以响应于存储器控制器200的控制而操作存储器装置100。存储器装置100可以包括存储器单元阵列(未示出)，该存储器单元阵列包括存储数据的多个存储器单元。
每个存储器单元可以被实现为能够存储一位数据的单级单元(SLC)、能够存储两位数据的多级单元(MLC)、能够存储三位数据的三级单元(TLC)、或者能够存储四位数据的四级单元(QLC)。
存储器单元阵列(未示出)可以包括多个存储块。每个存储块可以包括多个存储器单元。单个存储块可以包括多个页。在实施方式中，页可以是将数据存储在存储器装置100中的单位或者读取存储在存储器装置100中的数据的单位。存储块可以是擦除数据的单位。
在实施方式中，存储器装置100可以使用双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻式RAM(RRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、铁电式RAM(FRAM)或自旋转移力矩RAM(STT-RAM)。在本说明书中，为了便于描述，在存储器装置100使用NAND闪存的假设下进行描述。
存储器装置100可以从存储器控制器200接收命令和地址，并且可以访问存储器单元阵列中的通过地址选择的区域。存储器装置100可以对通过地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在写入操作期间，存储器装置100可以将数据编程到通过地址选择的区域。在读取操作期间，存储器装置100可以从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在通过地址选择的区域中的数据。
在实施方式中，存储器装置100可以包括编程操作执行器150和编程操作控制器160。
编程操作执行器150可以对存储器单元执行编程操作。编程操作可以是将数据存储在存储器单元中的操作。详细地，编程操作可以是根据要存储在存储器单元中的数据来增加存储器单元的阈值电压的操作。当执行编程操作时，每个存储器单元可以具有与多个编程状态中的任何一个相对应的阈值电压。可以根据存储在一个存储器单元中的数据位的数量来指定多个编程状态。例如，当以将三位数据存储在一个存储器单元中的三级单元(TLC)方案对数据进行编程时，多个编程状态可以指示擦除状态和第一编程状态至第七编程状态。在已经执行编程操作之后，可以根据要存储在存储器单元中的数据来确定存储器单元的阈值电压。根据要存储在对应存储器单元中的数据，每个存储器单元可以具有多个编程状态中的任何一个作为目标编程状态。
在实施方式中，编程操作可以包括编程电压施加操作和验证操作。编程电压施加操作可以是将编程电压施加到共同联接到存储器单元的字线的操作。验证操作可以是验证每个存储器单元的阈值电压是否已经达到与目标编程状态相对应的阈值电压的操作。在实施方式中，验证操作可以是将至少三个验证电压施加到联接到存储器单元的字线的操作。
编程操作控制器160可以在编程操作期间控制编程操作执行器150。在实施方式中，编程操作控制器160可以控制编程操作执行器150，使得在编程电压施加操作期间编程电压被施加到共同联接到存储器单元的字线。在实施方式中，编程操作控制器160可以控制编程操作执行器150，使得在验证操作期间至少三个验证电压被施加到联接到存储器单元的字线。
稍后将参照图7详细描述根据本公开的实施方式的编程操作执行器150和编程操作控制器160的操作。
存储器控制器200可以控制存储器系统50的整体操作。
当电源被施加到存储器系统50时，存储器控制器200可以运行固件(FW)。当存储器装置100是闪存装置时，固件(FW)可以包括控制与主机300的通信的主机接口层(HIL)、控制主机300与存储器装置100之间的通信的闪存转换层(FTL)、以及控制与存储器装置100的通信的闪存接口层(FIL)。
在实施方式中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且可以将逻辑块地址(LBA)转换为物理块地址(PBA)，物理块地址(PBA)指示包括在存储器装置100中的并且数据要被存储在其中的存储器单元的地址。在本说明书中，术语“逻辑块地址(LBA)”和“逻辑地址”可以互换地使用。在本说明书中，术语“物理块地址(PBA)”和“物理地址”可以互换地使用。
存储器控制器200可以控制存储器装置100，使得响应于从主机300接收的请求而执行写入操作、读取操作或擦除操作。在写入操作期间，存储器控制器200可以向存储器装置100提供写入命令、物理块地址和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理块地址。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和物理块地址。
在实施方式中，存储器控制器200可以自主地生成命令、地址和数据，而不管是否接收到来自主机300的请求，并且可以将它们发送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供为了执行在执行损耗均衡、读取回收、垃圾收集等中涉及的读取操作和写操作而使用的命令、地址和数据。
在实施方式中，存储器控制器200可以控制至少两个存储器装置100。在这种情况下，存储器控制器200可以根据交织方案来控制存储器装置100，以提高操作性能。交织方案可以是用于控制存储器装置100以使得至少两个存储器装置100的操作彼此交叠的方案。
主机300可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和负载减少的DIMM(LRDIMM)通信方法之类的各种通信方法中的至少一种与存储器系统50通信。
图2是例示图1的存储器装置100的结构的图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线联接到地址解码器121。存储块BLK1至BLKz通过位线BL1至BLm联接到页缓冲器组123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中的联接到相同字线的存储器单元被定义为一个页。换句话说，存储器单元阵列110可以包括多个页。在本公开的实施方式中，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可以包括多个虚设单元。对于虚设单元，一个或更多个虚设单元可以串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的每个存储器单元可以被实现为能够存储一位数据的单级单元(SLC)、能够存储两位数据的多级单元(MLC)、能够存储三位数据的三级单元(TLC)、或者能够存储四位数据的四级单元(QLC)。
外围电路120可以驱动存储器单元阵列110。在示例中，外围电路120可以在控制逻辑130的控制下驱动存储器单元阵列110以使得编程操作、读取操作和擦除操作被执行。在其它示例中，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLm施加各种操作电压或者将所施加的电压放电。
外围电路120可以包括地址解码器121、电压发生器122、页缓冲器组123、数据输入/输出电路124和感测电路125。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可以包括正常字线和虚设字线。根据实施方式，行线RL还可以包括管道选择线。
地址解码器121可以在控制逻辑130的控制下进行操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可以对接收的地址ADDR当中的块地址进行解码。地址解码器121可以根据经解码的块地址来选择存储块BLK1至BLKz中的至少一个。地址解码器121可以对接收的地址ADDR当中的行地址RADD进行解码。地址解码器121可以通过根据经解码的行地址RADD将从电压发生器122提供的电压施加到至少一条字线WL来选择被选存储块的至少一条字线WL。
在编程操作期间，地址解码器121可以将编程电压施加到被选字线，并且将具有比编程电压的电平低的电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可以将验证电压施加到被选字线，并且将具有比验证电压的电平高的电平的验证通过电压施加到未选字线。
在读取操作期间，地址解码器121可以将读取电压施加到被选字线，并且将具有比读取电压的电平高的电平的读取通过电压施加到未选字线。
以存储块为基础执行存储器装置100的擦除操作。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码并且根据经解码的块地址选择一个存储块。在擦除操作期间，地址解码器121可以将接地电压施加到联接到被选存储块的字线。
根据本公开的实施方式，地址解码器121可以对接收的地址ADDR当中的列地址进行解码。经解码的列地址可以被传送到页缓冲器组123。在实施方式中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。
电压发生器122可以使用供应到存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可以在控制逻辑130的控制下进行操作。
在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以用作存储器装置100的操作电压。
在实施方式中，电压发生器122可以响应于操作信号OPSIG而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。电压发生器122可以使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可以生成由存储器装置100使用的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选读取电压。
电压发生器122可以包括用于接收内部电源电压的多个泵送电容器，以便生成具有各种电压电平的多个操作电压Vop，并且可以通过在控制逻辑130的控制下选择性地使能多个泵送电容器来生成多个操作电压Vop。
所生成的操作电压Vop可以由地址解码器121供应给存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110。在控制逻辑130的控制下操作第一页缓冲器PB1至第m页缓冲器PBm。
第一页缓冲器PB1至第m页缓冲器PBm可以向/从数据输入/输出电路124发送/接收数据DATA。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当编程脉冲被施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的要存储的数据DATA传送到被选存储器单元。基于所接收的数据DATA来编程被选页中的存储器单元。与施加有编程使能电压(例如，接地电压)的位线联接的存储器单元可以具有增加的阈值电压。可以维持与施加有编程禁止电压(例如，电源电压)的位线联接的存储器单元的阈值电压。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从被选存储器单元读取存储在被选存储器单元中的数据DATA。
在读取操作期间，页缓冲器组123可以通过位线BL1至BLm从被选页中的存储器单元读取数据DATA，并且可以将所读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，页缓冲器组123可以允许位线BL1至BLm浮置。在实施方式中，页缓冲器组123可以包括列选择电路。
在实施方式中，当存储在页缓冲器组123中包括的多个页缓冲器中的一些页缓冲器中的多条数据正被编程到存储器单元阵列110时，剩余的页缓冲器可以从存储器控制器200接收新数据，然后存储新数据。
数据输入/输出电路124通过数据线DL联接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124将从页缓冲器组123中包括的第一页缓冲器PB1至第m页缓冲器PBm接收的数据DATA输出到外部控制器。
在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的使能位信号VRYBIT而生成参考电流，并且可以通过将从页缓冲器组123接收的感测电压VPB与通过参考电流生成的参考电压进行比较来将通过信号或失败信号输出到控制逻辑130。
控制逻辑130可以联接到地址解码器121、电压发生器122、页缓冲器组123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的整体操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。控制逻辑130可以被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
控制电路130可以通过响应于命令CMD和地址ADDR而生成各种类型的信号来控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和使能位信号VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压发生器122，可以将行地址RADD输出到地址解码器121，可以将页缓冲器控制信号PBSIGNALS输出到页缓冲器组123，并且可以将使能位信号VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于从感测电路125输出的通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
图3是例示图2的多个存储块BLK1至BLKz中的任何一个的结构的图。
存储块BLKi指示图2的存储块BLK1至BLKz当中的任何一个存储块。
参照图3，彼此平行布置的多条字线可以联接在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。详细地，存储块BLKi可以包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以分别联接到串ST，并且源极线SL可以共同联接到串ST。可以同等地配置串ST，因此将通过示例的方式详细描述联接到第一位线BL1的串ST。
串ST可以包括在源极线SL和第一位线BL1之间彼此串联联接的源极选择晶体管SST、多个存储器单元MC1至MC16以及漏极选择晶体管DST。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可以包括比图中所示的存储器单元MC1至MC16更多的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元MC1至MC16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，包括在不同串ST中的漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元MC1至MC16的栅极可以分别联接到多条字线WL1至WL16。在包括在不同串ST中的存储器单元当中，联接到相同字线的一组存储器单元可以被称为“物理页(PG)”。因此，存储块BLKi可以包括与字线WL1至WL16的数量相同的数量的物理页(PG)。
一个存储器单元可以存储一位数据。该单元通常被指定为“单级单元(SLC)”。在这种情况下，一个物理页(PG)可以存储对应于一个逻辑页(LPG)的数据。对应于一个逻辑页(LPG)的数据可以包括与包括在一个物理页(PG)中的单元的数量相同的数量的数据位。
一个存储器单元可以存储两位或更多位数据。在这种情况下，一个物理页(PG)可以存储对应于两个或更多个逻辑页(LPG)的数据。
图4是例示根据存储器装置的编程操作的存储器单元的阈值电压分布的图。
在图4中，曲线图的横轴指示存储器单元的阈值电压Vth，并且曲线图的纵轴指示存储器单元的数量(单元的数量)。
参照图4，存储器单元的阈值电压分布可以根据编程操作而从初始状态改变到编程状态。
在图4中，在使用其中一个存储器单元存储三位数据的TLC方案对数据进行编程的假设下进行描述。
初始状态可以是未执行编程操作并且存储器单元的阈值电压分布处于擦除状态E的状态。
编程状态可以是对其执行编程操作的存储器单元的阈值电压分布。对其执行编程操作的存储器单元中的每一个可以具有对应于多个编程状态中的任何一个的阈值电压。例如，当以其中三位数据被存储在一个存储器单元中的三级单元(TLC)方案对数据进行编程时，多个编程状态可以指示擦除状态E和第一编程状态PV1至第七编程状态PV7。在实施方式中，对其执行编程操作的存储器单元中的每一个可以具有对应于擦除状态E或者第一编程状态PV1至第七编程状态PV7中的任何一个的阈值电压。初始状态下的每个存储器单元的阈值电压可以通过编程操作增加到与擦除状态E或者第一编程状态PV1至第七编程状态PV7中的任何一个相对应的阈值电压。
每个存储器单元可以具有擦除状态E或者编程状态PV1至PV7中的任何一个作为目标编程状态。目标编程状态可以根据要存储在对应存储器单元中的数据来确定。通过对应的编程操作，每个存储器单元可以具有与编程状态当中的目标编程状态相对应的阈值电压。
图5是例示存储器装置的编程操作的图。
在图5中，曲线图的横轴表示时间，并且曲线图的纵轴表示编程电压Vpgm的大小。
在图5中，在使用其中一个存储器单元存储三位数据的TLC方案对数据进行编程的假设下进行描述。
参照图5，存储器装置100的编程操作可以包括多个编程循环PL1至PLn。存储器装置100可以通过执行多个编程循环PL1至PLn来执行编程操作，使得被选存储器单元中的每一个具有对应于多个编程状态中的任何一个的阈值电压。
多个编程循环PL1至PLn中的每一个可以包括编程电压施加步骤(PGM步骤)和验证步骤(验证步骤)。
编程电压施加步骤(PGM步骤)可以是将编程电压施加到联接到被选存储器单元的被选字线的步骤。例如，存储器装置100可以在第一编程循环PL1中将第一编程电压Vpgm1施加到联接到被选存储器单元的被选字线。在第一编程电压Vpgm1被施加到联接到被选存储器单元的被选字线之后，被选存储器单元的相应阈值电压可以是与多个编程状态当中的目标编程状态相对应的阈值电压。
验证步骤可以是将验证电压施加到联接到被选存储器单元的被选字线的步骤。验证步骤可以是确定被选存储器单元的相应阈值电压是否是与多个编程状态当中的目标编程状态相对应的阈值电压的步骤。验证步骤可以是施加与被选存储器单元的目标编程状态对应的验证电压的步骤。例如，当使用与被选存储器单元的相应目标编程状态对应的验证电压将被选存储器单元读取为关断单元时，被选存储器单元可以通过验证步骤。
在实施方式中，在第一编程循环PL1中，在第一编程电压Vpgm1被施加到联接到被选存储器单元的被选字线之后，可以向其顺序地施加第一验证电压V_vfy1至第七验证电压V_vfy7。在这种情况下，可以将第一验证电压V_vfy1施加到具有第一编程状态作为目标编程状态的存储器单元，因此可以开始第一验证步骤。可以将第二验证电压V_Vfy2施加到具有第二编程状态作为目标编程状态的存储器单元，因此可以继续第一验证步骤。可以将第三验证电压V_vfy3施加到具有第三编程状态作为目标编程状态的存储器单元，因此可以继续第一验证步骤。可以将第四验证电压V_vfy4施加到具有第四编程状态作为目标编程状态的存储器单元，因此可以继续第一验证步骤。可以将第五验证电压V_vfy5施加到具有第五编程状态作为目标编程状态的存储器单元，因此可以继续第一验证步骤。可以将第六验证电压V_vfy6施加到具有第六编程状态作为目标编程状态的存储器单元，因此可以继续第一验证步骤。可以将第七验证电压V_vfy7施加到具有第七编程状态作为目标编程状态的存储器单元，因此可以完成第一验证步骤。验证电压的数量不限于本实施方式。
可以确定，已经通过使用相应的验证电压V_vfy1至V_vfy7的验证步骤的存储器单元具有对应于目标编程状态的阈值电压。已经通过第一验证步骤的存储器单元可以在第二编程循环PL2中被编程禁止。编程禁止电压可以被施加到联接到编程禁止存储器单元的位线。
可以确定，使用相应的验证电压V_vfy1至V_vfy7的验证步骤失败的存储器单元不具有对应于目标编程状态的阈值电压。第一验证步骤失败的存储器单元可以执行第二编程循环PL2。
在第二编程循环PL2中，存储器装置100可以将比第一编程电压Vpgm1高出单位电压ΔVpgm的第二编程电压Vpgm2施加到联接到被选存储器单元的被选字线。此后，存储器装置100可以以与第一编程循环PL1的验证步骤相同的方式执行第二编程循环PL2的验证步骤。
然后，存储器装置100可以以与第二编程循环PL2相同的方式执行后续编程循环达预设次数。
在实施方式中，当编程操作未在预设数量的编程循环内完成时，编程操作可能失败。当编程操作在预设数量的编程循环内完成时，编程操作可以通过。编程操作是否完成可以根据所有的被选存储器单元是否已通过验证步骤来确定。当所有的被选存储器单元已通过验证步骤时，可以不执行后续编程循环。
在实施方式中，可以基于增量步进脉冲编程(ISPP)方法来确定编程电压。编程电压的电平可以随着编程循环PL1至PLn的重复而逐步增大或减小。在存储器控制器200的控制下，可以以各种方式确定在每个编程循环中使用的编程电压的施加次数、编程电压的电压电平、电压施加时间等。
图6是例示存储器装置的三重验证编程(TPGM)操作的图。
在图6中，曲线图的横轴指示存储器单元的阈值电压Vth，并且曲线图的纵轴指示存储器单元的数量(单元的数量)。
参照图6，三重验证编程(TPGM)操作可以是在验证步骤处使用至少三个验证电压来识别存储器单元的阈值电压的操作。具体地，TPGM操作可以是使用至少三个验证电压来验证存储器单元的阈值电压是否已经达到对应于目标编程状态的阈值电压的操作。至少三个验证电压可以包括第一预验证电压Vvfyp1、第二预验证电压Vvfyp2和主验证电压Vvfym。
图6所示的编程状态P可以是图4所示的第一编程状态PV1至第七编程状态PV7中的任何一个。图5所示的验证电压V_vfy1至V_vfy7中的每一个可以包括第一预验证电压Vvfyp1、第二预验证电压Vvfyp2和主验证电压Vvfym。
在实施方式中，主验证电压Vvfym可以是高于第二预验证电压Vvfyp2的电压。第二预验证电压Vvfyp2可以是高于第一预验证电压Vvfyp1的电压。
在实施方式中，主验证电压Vvfym可以是对应于编程状态P的阈值电压。例如，主验证电压Vvfym可以是图5所示的验证电压V_vfy1至V_vfy7中的任何一个。
在实施方式中，在多个编程循环中任何一个中结束编程电压施加步骤的存储器单元的阈值电压可以是第一单元Cell1至第四单元Cell4的阈值电压。在编程电压施加步骤之后执行的验证步骤处，存储器装置100可以执行用于使用第一预验证电压Vvfyp1、第二预验证电压Vvfyp2和主验证电压Vvfym识别存储器单元的阈值电压的TPGM操作。在验证步骤处，存储器装置100可以执行使用第一预验证电压Vvfyp1、第二预验证电压Vvfyp2和主验证电压Vvfym来验证存储器单元的阈值电压是否已达到对应于目标编程状态的阈值电压的TPGM操作。
在实施方式中，第一单元Cell1可以具有低于或等于第一预验证电压Vvfyp1的阈值电压。第二单元Cell2可以具有高于第一预验证电压Vvfyp1且低于或等于第二预验证电压Vvfyp2的阈值电压。第三单元Cell3可以具有高于第二预验证电压Vvfyp2且低于或等于主验证电压Vvfym的阈值电压。第四单元Cell4可以具有高于主验证电压Vvfym的阈值电压。
在实施方式中，假设第一单元Cell1至第四单元Cell4的目标编程状态是图6所示的编程状态P。也就是说，第一单元Cell1至第四单元Cell4的阈值电压可以增加到与编程状态P相对应的阈值电压。
与第二单元Cell2至第四单元Cell4的阈值电压相比，第一单元Cell1的阈值电压可能需要进一步增加以达到与编程状态P相对应的阈值电压。这里，第一单元Cell1可以是编程单元(PGM单元)。与第三单元Cell3和第四单元Cell4的阈值电压相比，第二单元Cell2的阈值电压可能需要进一步增加以达到与编程状态P相对应的阈值电压。这里，第二单元Cell2可以是TPGM1单元。第三单元Cell3的阈值电压仍需要进一步增加以达到对应于编程状态P的阈值电压，但比Cell1和Cell2增加的更少。这里，第三单元Cell3可以是TPGM2单元。因为第四单元Cell4的阈值电压具有对应于编程状态P的阈值电压，所以该阈值电压不再增加。这里，第四单元Cell4可以是禁止单元。
图7是例示根据本公开的实施方式的存储器装置的编程操作的图。
参照图7，存储器装置100可以包括编程操作执行器150、编程操作控制器160和存储器单元阵列110。存储器单元阵列110可以以与图2所示的存储器单元阵列110相同的方式配置和操作。编程操作控制器160可以被实现为图2所示的控制逻辑130的一个组件。编程操作执行器150可以包括图2所示的电压发生器122、地址解码器121和页缓冲器组123，并且可以通过组件来操作。
编程操作控制器160可以包括字线控制器161和位线控制器162。字线控制器161可以控制编程操作执行器150，使得在编程操作期间编程电压被施加到被选字线。在实施方式中，字线控制器161可以控制编程操作执行器150，使得在编程操作期间选择要执行编程操作的存储器单元。此后，字线控制器161可以控制编程操作执行器150，使得要施加到联接到被选存储器单元的被选字线的编程电压和要施加到未选字线的通过电压被生成。
位线控制器162可以控制编程操作执行器150，使得在编程操作期间生成要施加到联接到存储器单元的位线的电压。在实施方式中，位线控制器162可以控制编程操作执行器150，使得根据使用图6所示的验证电压Vvfyp1、Vvfyp2和Vvfym识别的存储器单元的阈值电压来生成要施加到分别联接到存储器单元的位线的电压。例如，位线控制器162可以控制编程操作执行器150，使得分别生成要施加到联接到编程单元PGM单元的位线的电压、要施加到联接到TPGM1单元的位线的电压、要施加到联接到TPGM2单元的位线的电压、以及要施加到联接到禁止单元的位线的电压。
编程操作执行器150可以在编程操作控制器160的控制下对包括在存储器单元阵列110中的多个存储器单元执行编程操作。在实施方式中，在编程操作期间，编程操作执行器150可以在编程操作控制器160的控制下将生成的编程电压施加到联接到多个存储器单元当中的被选存储器单元的被选字线。编程操作执行器150可以在编程操作控制器160的控制下将生成的通过电压施加到未选字线。
在其它实施方式中，编程操作执行器150可以在编程操作期间在编程操作控制器160的控制下将所生成的位线电压施加到联接到存储器单元的相应位线。例如，编程操作执行器150可以在编程操作期间向联接到编程单元(PGM单元)、TPGM1单元、TPGM2单元和禁止单元的相应位线施加位线电压。
图8是例示根据本公开的实施方式的页缓冲器电路的操作的图。
图8所示的页缓冲器电路800可以是图2所示的页缓冲器组123中包括的页缓冲器当中的任何一个页缓冲器PBi。
参照图8，页缓冲器电路800可以包括预充电器810、放电器820和锁存器组件830。预充电器810、放电器820和锁存器组件830可以联接在位线BL和数据线DL之间。位线BL可以联接到存储器单元。
预充电器810可以对位线BL的电压进行预充电。在实施方式中，当联接到位线BL的存储器单元是TPGM1单元时，预充电器810可以向位线BL施加第一预充电电压。第一预充电电压可以是高于接地电压的电压。当联接到位线BL的存储器单元是TPGM2单元时，预充电器810可以向位线BL施加高于第一预充电电压的第二预充电电压。当联接到位线BL的存储器单元是禁止单元时，预充电器810可以向位线BL施加高于第二预充电电压的编程禁止电压。编程禁止电压可以是电源电压。
放电器820可以将位线BL的电压预充电到接地电压。在实施方式中，当联接到位线BL的存储器单元是编程单元(PGM单元)时，放电器820可以向位线BL施加接地电压。
锁存器组件830可以通过感测位线BL的电位来存储使用验证电压识别存储器单元的阈值电压的结果。
图9是例示存储器装置的编程操作中的编程电压施加步骤的图。
参照图9，存储器装置100的编程操作可以包括多个编程循环PL1至PLn。多个编程循环PL1至PLn中的每一个可以包括编程电压施加步骤(PGM步骤)和验证步骤(验证步骤)。
包括在多个编程循环PL1至PLn中的每一个中的编程电压施加步骤(PGM步骤)可以包括预充电时段、编程脉冲(Pgm脉冲)时段和放电时段。
从t1到t2的时段可以是预充电时段。预充电时段可以是在此期间位线BL被预充电的时段。在实施方式中，存储器装置100可以在预充电时段期间将接地电压Gnd施加到联接到编程单元的位线BL(PGM单元)。存储器装置100可以在预充电时段期间将编程禁止电压VCC施加到联接到禁止单元的位线BL(禁止单元)。存储器装置100可以在预充电时段期间将第一预充电电压Vm1施加到联接到TPGM1单元的位线BL(TPGM1单元)。存储器装置100可以在预充电时段期间将第二预充电电压Vm2施加到联接到TPGM2单元的位线BL(TPGM2单元)。
从t2到t3的时段可以是编程脉冲时段(Pgm脉冲)。图5所示的编程电压Vpgm1至Vpgmn可以在编程脉冲时段(Pgm脉冲)期间施加到联接到被选存储器单元的被选字线Sel_WL。编程脉冲(Pgm脉冲)时段可以是在此期间数据被存储在被选存储器单元中的时段。例如，在编程脉冲时段(Pgm脉冲)期间，存储器装置100可以将通过电压Vpass施加到联接到被选存储器单元的被选字线Sel_WL达预定时间段，并且此后将编程电压Vpgm施加到被选字线Sel_WL。存储器装置100可以在编程脉冲时段(Pgm脉冲)期间将联接到编程单元的位线BL(PGM单元)的电压维持在接地电压Gnd。存储器装置100可以在编程脉冲时段(Pgm脉冲)期间将联接到禁止单元的位线BL(禁止单元)的电压维持在编程禁止电压VCC。存储器装置100可以在编程脉冲时段(Pgm脉冲)期间将联接到TPGM1单元的位线BL(TPGM1单元)的电压维持在第一预充电电压Vm1。存储器装置100可以在编程脉冲(Pgm脉冲)时段期间将联接到TPGM2单元的位线BL(TPGM2单元)的电压维持在第二预充电电压Vm2。
从t3到t4的时段可以是放电时段。存储器装置100可以在放电时段期间将接地电压Gnd施加到被选字线Sel_WL。存储器装置100可以在放电时段期间将接地电压Gnd施加到联接到编程单元的位线BL(PGM单元)、联接到禁止单元的位线BL(禁止单元)、联接到TPGM1单元的位线BL(TPGM1单元)、以及联接到TPGM2单元的位线BL(TPGM2单元)。
图10是例示在存储器装置的编程操作中发生的相邻位线之间的耦合现象的图。
图10是用于附加地描述在以上参照图9描述的编程电压施加步骤(PGM步骤)的预充电时段期间联接到TPGM1单元的位线BL(TPGM1单元)和联接到TPGM2单元的位线BL(TPGM2单元)彼此相邻的情况的图。因此，在图10中，将省略对与图9中的组件相同的组件的描述。
参照图10，从t1到t2的时段可以是预充电时段。存储器装置100可以在预充电时段期间将第一预充电电压Vm1施加到联接到TPGM1单元的位线BL(TPGM1单元)。存储器装置100可以在预充电时段期间将第二预充电电压Vm2施加到联接到TPGM2单元的位线BL(TPGM2单元)。
在这种情况下，在最靠近联接到TPGM1单元的位线BL(TPGM1单元)的位线是联接到TPGM2单元的位线BL(TPGM2单元)的情况下，可能发生归因于位线之间的寄生电容的耦合现象。在预充电时段期间，联接到TPGM1单元的位线BL(TPGM1单元)的电压可能由于施加到联接到TPGM2单元的位线BL(TPGM2单元)的第二预充电电压Vm2而增加到比第一预充电电压Vm1更高的第三预充电电压Vm1’。也就是说，因为联接到TPGM1单元的位线BL(TPGM1单元)的电压由于耦合现象而增加，因此在编程操作期间，TPGM1单元可以具有比对应于目标编程状态的阈值电压更低的阈值电压。
图11是例示根据本公开的实施方式的存储器装置的编程操作中的编程电压施加步骤的图。
在图11中，将省略对与图9和图10中的组件相同的组件的描述。
参照图11，存储器装置100的编程操作可以包括多个编程循环PL1至PLn。多个编程循环PL1至PLn中的每一个可以包括编程电压施加步骤(PGM步骤)和验证步骤(验证步骤)。
包括在多个编程循环PL1至PLn中的每一个中的编程电压施加步骤(PGM步骤)可以包括预充电时段、编程脉冲(Pgm脉冲)时段和放电时段。
从t1到t2的时段可以是预充电时段。预充电时段可以是在此期间位线BL被预充电的时段。
存储器装置100可以在从t1到t12的时段期间将第四预充电电压Vst施加到联接到TPGM2单元的位线BL(TPGM2单元)。第四预充电电压Vst可以是作为第二预充电电压Vm2与第一预充电电压Vm1之间的差的电压。存储器装置100可以在从t1到t12的时段期间向联接到TPGM1单元的位线BL(TPGM1单元)施加低于第四预充电电压Vst的第五预充电电压Gnd。第五预充电电压Gnd可以是接地电压。
存储器装置100可以在从t12到t2的时段期间将第一预充电电压Vm1施加到联接到TPGM1单元的位线BL(TPGM1单元)。存储器装置100可以在从t12到t2的时段期间将第二预充电电压Vm2施加到联接到TPGM2单元的位线BL(TPGM2单元)。第二预充电电压Vm2可以是高于第一预充电电压Vm1的电压。在实施方式中，第一预充电电压Vm1的大小和第五预充电电压Gnd的大小之间的差可以等于第二预充电电压Vm2的大小和第四预充电电压Vst的大小之间的差。例如，联接到TPGM1单元的位线BL(TPGM1单元)的电压从第五预充电电压Gnd的大小增加到第一预充电电压Vm1的大小的范围可以等于联接到TPGM2单元的位线BL(TPGM2单元)的电压从第四预充电电压Vst的大小增加到第二预充电电压Vm2的大小的范围。
在本公开中，在第四预充电电压Vst首先被施加到联接到TPGM2单元的位线BL(TPGM2单元)之后，向其施加第二预充电电压Vm2，从而可以减轻或防止联接到TPGM1单元的位线BL(TPGM1单元)和联接到TPGM2单元的位线BL(TPGM2单元)之间的耦合现象。
图12是例示根据本公开的实施方式的存储器装置的编程操作的流程图。
参照图12，在步骤S1201，存储器装置100可以将至少三个验证电压施加到共同联接到存储器单元的字线。在实施方式中，存储器装置100可以使用至少三个验证电压来识别存储器单元的阈值电压。例如，可以使用至少三个验证电压将存储器单元中的每一个识别为编程单元(PGM单元)、TPGM1单元、TPGM2单元和禁止单元中的任何一个。
在步骤S1203，存储器装置100可以在包括在编程电压施加步骤中的预充电时段期间，在向联接到第一存储器单元的第一位线施加预充电电压之前，首先向联接到第二存储器单元的第二位线施加预充电电压。在实施方式中，第一存储器单元可以是TPGM1单元。第二存储器单元可以是TPGM2单元。此后，施加到第一位线的电压可以是比首先施加到第二位线的预充电电压更低的电压。例如，施加到第一位线的电压可以是接地电压。
在步骤S1205，存储器装置100可以改变施加到第一位线和第二位线的相应电压。在实施方式中，施加到第二位线的电压可以高于施加到第一位线的电压。
图13是例示图1的存储器控制器的图。
图13的存储器控制器1300可以是图1的存储器控制器200。
参照图13，存储器控制器1300可以包括处理器1310、RAM 1320、纠错电路1330、主机接口1340、ROM 1350和闪存接口1360。
处理器1310可以控制存储器控制器1300的整体操作。RAM 1320可以用作存储器控制器1300的缓冲存储器、缓存存储器或工作存储器。
纠错电路1330可以执行纠错。纠错电路1330可以基于要通过闪存接口1360写入到存储器装置100的数据来执行纠错码(ECC)编码。经ECC编码的数据可以通过闪存接口1360被传送到存储器装置100。纠错电路1330可以对通过闪存接口1360从存储器装置100接收的数据执行纠错解码(ECC解码)。在实施方式中，纠错电路1330可以作为闪存接口1360的组件被包括在闪存接口1360中。
ROM 1350可以以固件的形式存储用于存储器控制器1300的操作的各种类型的信息。
存储器控制器1300可以通过主机接口1340与外部装置(例如，主机300、应用处理器等)通信。
存储器控制器1300可以通过闪存接口1360与存储器装置100通信。存储器控制器1300可以通过闪存接口1360向存储器装置100发送命令、地址、控制信号等并且从存储器装置100接收数据。在示例中，闪存接口1360可以包括NAND接口。
图14是例示应用了根据本公开的实施方式的存储器系统的存储卡系统的框图。
参照图14，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以提供存储器装置2200与主机之间的接口。存储器控制器2100可以运行用于控制存储器装置2200的固件。存储器控制器2100可以以与上文参照图1描述的存储器控制器200相同的方式来实现。存储器装置2200可以以与上文参照图1描述的存储器装置100相同的方式来实现。
在实施方式中，存储器控制器2100可以包括诸如RAM、处理器、主机接口、存储器接口和纠错电路之类的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于特定通信协议与外部装置(例如，主机)通信。在实施方式中，存储器控制器2100可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙、以及快速非易失性存储器(NVMe)协议之类的各种通信协议中的至少一种与外部装置通信。在实施方式中，连接器2300可以由上述各种通信协议中的至少一种来定义。
在实施方式中，存储器装置2200可以被实现为使用例如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电式RAM(FRAM)或自旋转移力矩磁性RAM(STT-MRAM)的各种非易失性存储器装置中的任何一种。
存储器控制器2100和存储器装置2200可以集成到单个半导体装置中以构成存储卡。例如，存储器控制器2100和存储器装置2200可以集成到单个半导体装置中以构成存储卡，诸如PC卡(个人计算机存储卡国际协会：PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)、或通用闪存(UFS)。
图15是例示应用了根据本公开的实施方式的存储器系统的固态驱动器(SSD)系统的框图。
参照图15，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号，并且可以通过电力连接器3002接收电力。SSD 3200可以包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
根据本公开的实施方式，SSD控制器3210可以执行上文参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号而控制多个闪存3221至322n。在实施方式中，信号可以是基于主机3100和SSD 3200的接口的信号。例如，信号可以是通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙、以及快速非易失性存储器(NVMe)接口之类的各种接口中的至少一种定义的信号。
辅助电源3230可以通过电力连接器3002联接到主机3100。辅助电源3230可以被供应有来自主机3100的电力，并且可以被充电。当没有平稳地接收到来自主机3100的电力供应时，辅助电源3230可以供应SSD 3200的电力。在实施方式中，辅助电源3230可以位于SSD3200内部或位于SSD 3200外部。例如，辅助电源3230可以设置在主板中，并且可以向SSD3200供应辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM之类的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
图16是例示应用了根据本公开的实施方式的存储器系统的用户系统的框图。
参照图16，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户接口4500。
应用处理器4100可以运行包括在用户系统4000中的组件、操作系统(OS)或用户程序。在实施方式中，应用处理器4100可以包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可以作为片上系统(SoC)提供。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3SDRAM之类的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM之类的非易失性RAM。在实施方式中，应用处理器4100和存储器模块4200可以基于层叠式封装(POP)来封装，然后可以被提供为单个半导体封装件。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信之类的无线通信。在实施方式中，网络模块4300可以被包括在应用处理器4100中。
储存模块4400可以存储数据。例如，储存模块4400可以存储从应用处理器4100接收的数据。另选地，储存模块4400可以将存储在储存模块4400中的数据发送到应用处理器4100。在实施方式中，储存模块4400可以使用例如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或具有三维(3D)结构的NAND闪存而被实现为非易失性半导体存储器装置。在实施方式中，储存模块4400可以被提供为用户系统400的诸如存储卡或外部驱动器之类的可移除存储介质(即，可移除驱动器)。
在实施方式中，储存模块4400可以包括多个非易失性存储器装置，每个非易失性存储器装置可以以与上文参照图1描述的存储器装置100相同的方式操作。储存模块4400可以以与上文参照图1描述的存储器系统50相同的方式操作。
用户接口4500可以包括向应用处理器4100输入数据或指令或向外部装置输出数据的接口。在实施方式中，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500还可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
根据本公开的实施方式，提供了一种能够减轻或防止在编程操作中发生的相邻位线之间的耦合现象的存储器装置以及操作该存储器装置的方法。
相关申请的交叉引用
本申请要求于2021年8月27日向韩国知识产权局提交的韩国专利申请No.10-2021-0114203的优先权，该韩国专利申请的全部公开内容通过引用合并于此。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
存储器单元；
编程操作执行器，所述编程操作执行器执行验证操作和编程电压施加操作，其中，执行所述验证操作以使用第一验证电压、高于所述第一验证电压的第二验证电压和高于所述第二验证电压的第三验证电压来验证所述存储器单元的阈值电压是否已达到对应于目标编程状态的阈值电压，并且其中，基于所述验证操作的结果来执行所述编程电压施加操作以将编程电压施加到共同联接到所述存储器单元的字线；以及
编程操作控制器，所述编程操作控制器控制所述编程操作执行器以使得：在所述编程电压施加操作期间，在向与所述存储器单元当中的具有高于所述第一验证电压且低于或等于所述第二验证电压的阈值电压的第一存储器单元联接的第一位线施加预充电电压之前，首先向与所述存储器单元当中的具有高于所述第二验证电压且低于或等于第三验证电压的阈值电压的第二存储器单元联接的第二位线施加预充电电压。
2.根据权利要求1所述的存储器装置，其中，所述编程操作控制器控制所述编程操作执行器以使得：在第一时段期间施加到所述第一位线和所述第二位线的电压和在跟随在所述第一时段之后的第二时段期间施加到所述第一位线和所述第二位线的电压分别被改变。
3.根据权利要求2所述的存储器装置，其中，所述编程操作控制器控制所述编程操作执行器以使得：比在所述第一时段期间施加到所述第二位线的电压低的电压在所述第一时段期间被施加到所述第一位线。
4.根据权利要求3所述的存储器装置，其中，比在所述第一时段期间施加到所述第二位线的电压低的电压是接地电压。
5.根据权利要求2所述的存储器装置，其中，在所述第一时段期间施加到所述第二位线的电压是在所述第二时段期间施加到所述第二位线的电压与在所述第二时段期间施加到所述第一位线的电压之间的差。
6.根据权利要求2所述的存储器装置，其中，在所述第二时段期间施加到所述第一位线的电压是低于在所述第二时段期间施加到所述第二位线的电压并且高于接地电压的电压。
7.根据权利要求2所述的存储器装置，其中，所述编程操作控制器控制所述编程操作执行器以使得：在所述第一时段和所述第二时段结束之后，向所述字线施加所述编程电压。
8.根据权利要求1所述的存储器装置，其中，所述第二位线是最靠近所述第一位线的位线。
9.根据权利要求1所述的存储器装置，其中，所述第三验证电压是与所述存储器单元的所述目标编程状态对应的阈值电压。
10.根据权利要求2所述的存储器装置，其中，在所述第二时段期间施加到所述第一位线的电压的大小与在所述第一时段期间施加到所述第一位线的电压的大小之间的差等于在所述第二时段期间施加到所述第二位线的电压的大小与在所述第一时段期间施加到所述第二位线的电压的大小之间的差。
11.一种操作存储器装置的方法，所述存储器装置执行将数据存储在存储器单元中的编程操作，所述方法包括以下步骤：
将至少三个验证电压施加到共同联接到所述存储器单元的字线；
根据使用所述至少三个验证电压识别的所述存储器单元的阈值电压，在不同时间点向分别联接到所述存储器单元的位线施加预充电电压；以及
在施加所述预充电电压之后，向所述字线施加编程电压。
12.根据权利要求11所述的方法，其中，在向所述字线施加所述编程电压之前向所述位线施加所述预充电电压的步骤包括以下步骤：
在向联接到所述存储器单元当中的第一存储器单元的第一位线施加所述预充电电压之前，向联接到第二存储器单元的第二位线施加所述预充电电压；以及
改变分别施加到所述第一位线和所述第二位线的电压。
13.根据权利要求12所述的方法，其中，所述第一存储器单元具有所述至少三个验证电压当中的最高的两个验证电压之间的阈值电压。
14.根据权利要求13所述的方法，其中，所述第二存储器单元具有所述至少三个验证电压当中的第三最高验证电压与第二最高验证电压之间的阈值电压。
15.根据权利要求14所述的方法，其中，所述第二存储器单元是最靠近所述第一存储器单元的存储器单元。
16.根据权利要求12所述的方法，其中，在向所述第一位线施加所述预充电电压之前向所述第二位线施加所述预充电电压的步骤包括以下步骤：
在向所述第二位线施加所述预充电电压的同时向所述第一位线施加比施加到所述第二位线的电压低的电压。
17.根据权利要求16所述的方法，其中，比施加到所述第二位线的电压低的电压是接地电压。
18.根据权利要求12所述的方法，其中，在改变分别施加到所述第一位线和所述第二位线的电压的步骤中，施加到所述第一位线的电压低于施加到所述第二位线的电压。
19.根据权利要求12所述的方法，其中，首先施加到所述第二位线的所述预充电电压的大小是在改变分别施加到所述第一位线和所述第二位线的电压的步骤中施加到所述第二位线的电压的大小与施加到所述第一位线的电压的大小之间的差。
20.根据权利要求11所述的方法，其中，所述至少三个验证电压当中的最高验证电压是与所述存储器单元的目标编程状态对应的阈值电压。
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