CN114267399A - 存储器设备及其操作方法 - Google Patents

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Abstract

提供了一种电子设备。存储器设备控制用于设置位线的电压电平的信号。存储器设备包括：多个存储器单元；外围电路，该外围电路被配置成执行多个编程循环，以用于对多个存储器单元中的被选择的存储器单元进行编程；以及感测信号控制器，该感测信号控制器被配置成：在被选择的存储器单元中的第一存储器单元上的编程操作期间，基于与第一存储器单元相邻的第二存储器单元的状态以及在第一存储器单元上执行的编程循环的数目中的至少一项，来确定耦合到第一存储器单元的位线的位线建立时间，第一存储器单元具有高于预验证电压且低于主验证电压的阈值电压。

Description

存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2020年09月16日向韩国知识产权局提交的韩国专利申请号10-2020-0118695的优先权，上述申请通过引用以其整体并入本文。
技术领域
本公开的各种实施例总体上涉及一种电子设备，并且更具体地，涉及一种存储器设备及其操作方法。
背景技术
存储设备可以响应于诸如计算机、智能电话或智能板的主机设备的控制来存储数据。存储设备的示例包括：用于在诸如硬盘驱动器(HDD)的磁盘中存储数据的设备；以及用于在半导体存储器中、尤其是在诸如固态驱动器(SSD)或存储器卡的非易失性存储器中存储数据的设备。
存储设备可以包括存储数据的存储器设备和控制存储器设备的存储器控制器。通常，存在两种类型的存储器设备：易失性存储器设备和非易失性存储器设备。非易失性存储器设备的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
发明内容
本公开的各种实施例涉及一种存储器设备并且涉及一种操作存储器设备的方法，该存储器设备控制用于在双重验证编程操作期间将如下的位线的电压电平设置为目标电平的信号，该位线耦合到在其上执行双重验证编程操作的存储器单元。
根据一个实施例，一种存储器设备可以包括：多个存储器单元；外围电路，该外围电路被配置成执行多个编程循环，以对多个存储器单元中的被选择的存储器单元进行编程；以及感测信号控制器，该感测信号控制器被配置成：在被选择的存储器单元中的第一存储器单元上的编程操作期间，基于与第一存储器单元相邻的第二存储器单元的状态以及在第一存储器单元上执行的编程循环的数目中的至少一项，来确定耦合到第一存储器单元的位线的位线建立时间，第一存储器单元具有高于预验证电压且低于主验证电压的阈值电压。
根据一个实施例，一种操作包括多个存储器单元的存储器设备的方法可以包括：执行多个编程循环，以对多个存储器单元中的被选择的存储器单元进行编程；以及在第一存储器单元上的编程操作期间，基于与第一存储器单元相邻的第二存储器单元的状态以及在第一存储器单元上执行的编程循环的数目中的至少一项，确定耦合到被选择的存储器单元中的第一存储器单元的位线的位线建立时间，第一存储器单元具有高于预验证电压且低于主验证电压的阈值电压。
根据一个实施例，一种存储器设备可以包括：多个存储器单元，这些存储器单元被布置在沿一个方向延伸的多个字线与沿另一方向延伸的多个位线的交叉处；电压生成器，该电压生成器耦合到多个字线；以及控制逻辑，该控制逻辑被配置成在耦合到目标位线和字线的目标存储器单元上执行包括多个编程循环的编程操作，与目标存储器单元相邻的存储器单元也耦合到该字线，每个相邻的存储器单元也耦合到对应的相邻位线，其中控制逻辑包括感测控制器，感测控制器被配置成控制电压生成器以：在第一时段中向字线提供接地电压，在第一时段之后的第二时段中向字线提供通过电压，以及在第二时段之后的第三时段中向字线提供编程电压；以及向目标位线和相邻位线中的每个位线提供感测信号，以在第三时段的初始时间段中建立目标位线和相邻位线中的每个位线；其中基于相邻存储器单元的状态和已执行的编程循环的数目来调整初始时间段。
附图说明
图1是图示存储设备的框图；
图2是图示图1中所示的存储器设备的结构的图；
图3是图示图2中所示的存储器单元阵列的一个实施例的图；
图4是图示双重验证编程操作的图；
图5A至图5C是图示在双重验证编程操作期间施加到存储器单元的栅极和位线的电压的幅度的图；
图6是图示耦合到位线的页缓冲器的组件的图；
图7是图示当与在其上执行双重验证编程操作的存储器单元相邻的存储器单元是编程允许单元时，位线的电位的图；
图8是图示在图7的双重验证编程操作期间，每个位线的电压电平和信号PBSENSE的幅度的时序图；
图9是图示当在与在其上执行双重验证编程操作的存储器单元相邻的存储器单元上执行双重验证编程操作时，位线的电位的图；
图10是图示在图9的双重验证编程操作期间，每个位线的电压电平和信号PBSENSE的幅度的时序图；
图11是图示当与在其上执行双重验证编程操作的存储器单元相邻的存储器单元是编程禁止单元时，位线的电位的图；
图12是图示在图11的双重验证编程操作期间，每个位线的电压电平和信号PBSENSE的幅度的时序图；
图13是图示图1中所示的感测信号控制器的配置和操作的图；
图14是图示当在基于相邻存储器单元信息设置的建立时间内施加感测信号时，每个位线的电压电平和信号PBSENSE的幅度的时序图；
图15是图示执行编程循环的过程的图；
图16A至图16C是图示基于相邻存储器单元信息和/或编程循环数目设置的建立时间的图；
图17是图示根据本公开的一个实施例的存储器设备的操作的图；
图18是图示根据本公开的一个实施例的存储器设备的操作的图；
图19是图示图1中所示的存储器控制器的另一实施例的图；
图20是图示根据本公开的一个实施例的对其应用存储设备的存储器卡系统的框图；
图21是图示根据本公开的一个实施例的对其应用存储设备的固态驱动器(SSD)系统的一个示例的框图；并且
图22是图示根据本公开的一个实施例的对其应用存储设备的用户系统的框图。
具体实施方式
本文提供特定的结构描述和功能描述仅用于描述本发明的实施例。然而，本公开可以以与本文公开的不同的方式被配置、布置和/或实施。因此，本公开不限于任何特定实施例，也不限于本说明书中描述的任何特定细节。此外，贯穿说明书，对“一个实施例”、“另一实施例”等的引用并不一定是引用仅一个实施例，并且对任何这种短语的不同引用并不一定是引用相同的实施例。此外，除非明确指出仅旨在指一个，否则不定冠词(即，“一”或“一个”)的使用是指一个或多个。类似地，当在本文中使用时，术语“包括”、“包含”、“具有”等不排除除所陈述的(多个)元件之外的一个或多个其他元件的存在或添加。
参考附图描述本公开的实施例，以便使本领域技术人员能够实现本公开的技术精神。
图1是图示存储设备50的框图。
参考图1，存储设备50可以包括存储器设备100和存储器控制器200。
存储设备50可以响应于主机300的控制来存储数据。主机300的示例包括蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板PC和车载信息娱乐系统。
根据对应于与主机300的通信方法的主机接口，存储设备50可以被配置成各种类型的存储设备中的任何一种。例如，存储设备50可以被配置成固态驱动器(SSD)、多媒体卡(MMC)形式的多媒体卡(例如，eMMC、RS-MMC或微型MMC)、SD形式的安全数字卡(例如，迷你SD或微型SD)、通用串行总线(USB)存储设备、通用闪存(UFS)设备、个人计算机存储器卡国际协会(PCMCIA)卡类型存储设备、外围组件互连(PCI)卡类型的存储设备、PCI快速(PCI-e)卡类型的存储设备、紧凑型闪存(CF)卡、智能媒体卡或记忆棒。
存储设备50可以被制造为各种类型的封装中的任何一种。例如，存储设备50可以被制造为叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)或晶圆级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100可以响应于存储器控制器200的控制而操作。存储器设备100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。存储器块中的每个存储器块可以包括多个存储器单元，并且多个存储器单元可以形成多个页。根据一个实施例，页可以是用于将数据存储在存储器设备100中或读取被存储在存储器设备100中的数据的单位。存储器块可以是用于擦除数据的单位。
根据一个实施例，存储器设备100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。以示例的方式，在以下描述的上下文中，存储器设备100是NAND闪存。
存储器设备100可以具有二维或三维阵列结构。在下文中，三维阵列结构被作为实施例描述。然而，本公开的实施例并不限于三维阵列结构。本公开的实施例不仅可以应用于其中电荷存储层包括导电浮栅(FG)的闪存设备，而且可以应用于其中电荷存储层包括绝缘层的电荷捕获闪存(CTF)存储器设备。
根据一个实施例，存储器设备100可以通过其中一个存储器单元存储一位数据的单级单元(SLC)方法来操作。备选地，存储器设备100可以通过其中一个存储器单元存储至少两个数据位的方法来操作。例如，存储器设备100可以通过多级单元(MLC)方法、三级单元(TLC)方法或四级单元(QLC)方法来操作，在该多级单元(MLC)方法中一个存储器单元存储两位数据，在该三级单元(TLC)方法中一个存储器单元存储三位数据，在该四级单元(QLC)方法中一个存储器单元存储四位数据。
存储器设备100可以从存储器控制器200接收命令和地址，并且可以访问存储器单元阵列中的由地址选择的区域。即，存储器设备100可以在由地址选择的区域上执行与命令相对应的操作。例如，存储器设备100可以根据所接收的命令来执行写入操作(或编程操作)、读取操作或擦除操作。例如，当接收到编程命令时，存储器设备100可以将数据编程到由地址选择的区域中。当接收到读取命令时，存储器设备100可以从由地址选择的区域读取数据。当接收到擦除命令时，存储器设备100可以擦除被存储在由地址选择的区域中的数据。
根据一个实施例，存储器设备100可以包括感测信号控制器150。感测信号控制器150可以控制要被施加到存储器设备100中所包括的多个页缓冲器的信号。
例如，感测信号控制器150可以基于与要被编程的存储器单元相邻的存储器单元的状态和/或已经被执行的编程循环的数目，来控制要被施加到多个页缓冲器的信号。
更具体地，在双重验证编程操作DPGM期间，感测信号控制器150可以基于与要对其执行双重验证编程操作DPGM的被选择的存储器单元相邻的存储器单元的状态来控制感测信号，该感测信号要被施加到通过位线耦合到被选择的存储器单元的第一晶体管的栅极。感测信号控制器150可以控制将感测信号施加到第一晶体管的栅极的时间。
根据一个实施例，当与要在其上执行双重验证编程操作的被选择的存储器单元相邻的存储器单元中的编程禁止存储器单元的数目增加时，感测信号控制器150可以减小将感测信号施加到第一晶体管的栅极的时间。编程禁止存储器单元可以是达到目标编程状态的存储器单元或者是在其上执行编程操作本身是被禁止的存储器单元。
在另一个实施例中，当与要在其上执行双重验证编程操作的被选择的存储器单元相邻的存储器单元中的编程允许存储器单元的数目增加时，感测信号控制器150可以增加将感测信号施加到第一晶体管的栅极的时间。编程允许存储器单元可以是要被编程到目标编程状态的存储器单元。
在双重验证编程操作期间，感测信号控制器150可以基于已经在耦合到要对其执行双重验证编程操作的被选择的存储器单元的被选择的字线的存储器单元上执行的编程循环的数目来控制感测信号，该感测信号要被施加到通过位线耦合到被选择的存储器单元的第一晶体管的栅极。感测信号控制器150可以控制将感测信号施加到第一晶体管的栅极的时间。
根据一个实施例，当已经在耦合到被选择的字线的存储器单元上执行的编程循环的数目增加时，感测信号控制器150可以减小将感测信号施加到第一晶体管的栅极的时间。在另一个实施例中，当已经在耦合到被选择的字线的存储器单元上执行的编程循环的数目减小时，感测信号控制器150可以增加将感测信号施加到第一晶体管的栅极的时间。
此外，在双重验证编程操作期间，感测信号控制器150可以基于与要对其执行双重验证编程操作的被选择的存储器单元相邻的存储器单元的状态、以及已经在耦合到被选择的存储器单元的被选择的字线的存储器单元上执行的编程循环的数目两者来控制感测信号，该感测信号要被施加到通过位线耦合到被选择的存储器单元的第一晶体管的栅极。感测信号控制器150可以控制将感测信号施加到第一晶体管的栅极的时间。
存储器控制器200可以控制存储设备50的总体操作。
当向存储设备50施加电源电压时，存储器控制器200可以执行固件。当存储器设备100是闪存设备时，存储器控制器200可以执行诸如闪存转换层(FTL)的固件，以控制主机300与存储器设备100之间的通信。
根据一个实施例，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且包括将LBA转换成物理块地址(PBA)的固件(未示出)，物理块地址(PBA)指示如下的存储器单元的地址，存储器设备100中所包括的数据要被存储在这样的存储器单元中。另外，存储器控制器200可以将逻辑到物理地址映射表存储在缓冲存储器中，该逻辑到物理地址映射表配置LBA和PBA之间的映射关系。
存储器控制器200可以响应于来自主机300的请求来控制存储器设备100执行编程操作、读取操作、擦除操作等。例如，当存储器控制器200接收到来自主机300的编程请求时，存储器控制器200可以将编程请求切换为编程命令，并且可以将编程命令、PBA和数据提供给存储器设备100。当存储器控制器200接收到来自主机300的读取请求以及LBA时，存储器控制器200可以将读取请求切换为读取命令，选择与LBA相对应的PBA，并且然后可以将读取命令和PBA提供给存储器设备100。当存储器控制器200接收到来自主机300的擦除请求以及LBA时，存储器控制器200可以将擦除请求切换为擦除命令，选择与LBA相对应的PBA，并且然后可以将擦除命令和PBA提供给存储器设备100。
根据一个实施例，存储器控制器200可以在没有来自主机300的请求的情况下生成编程命令、地址和数据，并且将编程命令、地址和数据传输到存储器设备100。例如，存储器控制器200可以提供命令、地址和数据给存储器设备100以执行后台操作，诸如用于损耗平衡的编程操作和用于垃圾收集的编程操作。
根据一个实施例，存储设备50可以进一步包括缓冲存储器(未示出)。存储器控制器200可以控制主机300和缓冲存储器之间的数据交换。备选地，存储器控制器200可以将用于控制存储器设备100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，并且将临时存储在缓冲存储器中的数据传输到存储器设备100。
根据各种实施例，缓冲存储器可以用作存储器控制器200的操作存储器或高速缓存存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。备选地，缓冲存储器可以存储由存储器控制器200处理的数据。
根据一个实施例，缓冲存储器可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)，动态随机存取存储器(DRAM)诸如是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)。
根据各种实施例，缓冲存储器可以在存储设备50外部并且耦合到存储设备50。在该情况下，可以通过外部耦合的易失性存储器设备来实现缓冲存储器。
根据一个实施例，存储器控制器200可以控制至少两个存储器设备。存储器控制器200可以根据交错方案来控制存储器设备，以便改进操作性能。
主机300可以使用各种通信方法中的至少一种通信方法与存储设备50通信，各种通信方法诸如是通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和/或低负载DIMM(LRDIMM)。
图2是图示图1中所示的存储器设备100的结构的图。
参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz，存储器块BLK1至BLKz可以通过行线RL耦合到行解码器121。多个存储器块BLK1至BLKz可以通过位线BL1至BLn耦合到页缓冲器组123。多个存储器块BLK1至BLKz中的每个存储器块可以包括多个存储器单元。根据一个实施例，多个存储器单元可以是非易失性存储器单元。耦合到相同字线的存储器单元可以被定义为一个页。因此，每个存储器块可以包括多个页。
行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。
存储器单元阵列110中的存储器单元中的每个存储器单元可以包括存储一位数据的单级单元(SLC)、存储两位数据的多级单元(MLC)、存储三位数据的三级单元(TLC)、或存储四位数据的四级单元(QLC)。
外围电路120可以被配置成响应于控制逻辑130的控制，对存储器单元阵列110中的被选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以响应于控制逻辑130的控制，将各种操作电压施加到行线RL和位线BL1至BLn或对所施加的电压进行放电。
外围电路120可以包括行解码器121、电压生成器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121可以通过行线RL耦合到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。根据一个实施例，字线可以包括普通字线和虚设字线。根据一个实施例，行线RL可以进一步包括管道选择线。
行解码器121可以对从控制逻辑130接收的行地址RADD进行解码。行解码器121可以根据经解码的地址来在存储器块BLK1至BLKz中选择至少一个存储器块。行解码器121可以根据经解码的地址来选择如下的存储器块的至少一个字线，该存储器块被选择为将由电压生成器122生成的电压施加到至少一个字线。
例如，在编程操作期间，行解码器121可以将编程电压施加到被选择的字线，并且将低于编程电压的编程通过电压施加到未被选择的字线。在编程验证操作期间，行解码器121可以将验证电压施加到被选择的字线，并且将高于验证电压的验证通过电压施加到未被选择的字线。在读取操作期间，行解码器121可以将读取电压施加到被选择的字线，并且将高于读取电压的读取通过电压施加到未被选择的字线。
根据一个实施例，可以以存储器块为单位执行存储器设备100的擦除操作。在擦除操作期间，行解码器121可以根据经解码的地址来选择存储器块中的一个存储器块。在擦除操作期间，行解码器121可以将接地电压施加到被耦合到被选择的存储器块的字线。
电压生成器122可以响应于控制逻辑130的控制而操作。电压生成器122可以被配置成通过使用被提供给存储器设备100的外部电源电压来生成多个电压。更具体地，电压生成器122可以响应于操作信号OPSIG而生成被施加以执行编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压生成器122可以响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读取电压和擦除电压。
根据一个实施例，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压可以被用作存储器设备100的操作电压。
根据一个实施例，电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个电压。
例如，电压生成器122可包括多个泵电容器，这些泵电容器接收内部电源电压并且响应于控制逻辑130的控制通过选择性地激活多个泵电容器来生成多个电压。
可以通过行解码器121将多个所生成的电压提供给存储器单元阵列110。
页缓冲器组123可以包括第一页缓冲器至第n页缓冲器PB1至PBn，第一页缓冲器至第n页缓冲器PB1至PBn可以分别通过第一位线至第n位线BL1至BLn耦合到存储器单元阵列110。第一页缓冲器至第n页缓冲器PB1至PBn可以响应于控制逻辑130的控制而操作。更具体地，第一页缓冲器至第n页缓冲器PB1至PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器至第n页缓冲器PB1至PBn可以临时存储通过第一位线至第n位线BL1至BLn接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLn的电压或电流。
更具体地，在编程操作期间，当编程电压被施加到被选择的字线时，第一页缓冲器至第n页缓冲器PB1至PBn可以将通过列解码器124和输入/输出电路125接收的数据DATA通过第一位线至第n位线BL1至BLn传输到被选择的存储器单元。可以根据传输的数据DATA来编程被选择的页的存储器单元。在编程验证操作期间，第一页缓冲器至第n页缓冲器PB1至PBn可以通过感测通过第一位线至第n位线BL1至BLn接收的电压或电流来从被选择的存储器单元读取页数据。
在读取操作期间，第一页缓冲器至第n页缓冲器PB1至PBn可以通过第一位线至第n位线BL1至BLn从被选择的页的存储器单元读取数据DATA，并且响应于列解码器124的控制，将所读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器至第n页缓冲器PB1至PBn可以使第一位线至第n位线BL1至BLn浮置或可以施加擦除电压。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一页缓冲器至第n页缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参考图1描述的存储器控制器200接收的命令CMD和地址ADDR传输到控制逻辑130，或者可以与列解码器124交换数据DATA。
感测电路126可以响应于允许位VRYBIT而生成基准电流，并且可以将从页缓冲器组123接收的感测电压VPB与由基准电流生成的基准电压进行比较，以在读取操作或验证操作期间输出通过信号PASS或失败信号FAIL。
响应于命令CMD和地址ADDR，控制逻辑130可以通过输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRYBIT来控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址来控制对被选择的存储器块的读取操作。此外，响应于子块擦除命令和地址，控制逻辑130可以控制对被选择的存储器块中所包括的被选择的子块的擦除操作。此外，响应于通过信号PASS或失败信号FAIL，控制逻辑130可以确定验证操作是通过还是失败。
根据一个实施例，控制逻辑130可以包括感测信号控制器150。在图2中图示了感测信号控制器150被包括在控制逻辑130中。然而，根据另一实施例，感测信号控制器150可以位于控制逻辑130之外。
感测信号控制器150可以设置位线建立时间，在该位线建立时间内，信号被施加到通过位线耦合到被选择的存储器单元的晶体管的栅极。通过位线耦合到被选择的存储器单元的晶体管可以是页缓冲器中所包括的多个晶体管中的一个晶体管。
根据一个实施例，感测信号控制器150可以基于与被选择的存储器单元相邻的存储器单元来设置位线建立时间。例如，当与被选择的存储器单元相邻的存储器单元中的编程允许存储器单元的数目增加时，感测信号控制器150可以将位线建立时间设置为被增加。
根据一个实施例，感测信号控制器150可以基于在被选择的存储器单元上执行的编程循环的数目来设置位线建立时间。例如，当在被选择的存储器单元上执行的编程循环的数目减小时，感测信号控制器150可以将位线建立时间设置为被增加。
图3是图示图2中所示的存储器单元阵列110的一个实施例的图。
图3是示出图2中所示的存储器单元阵列110中的多个存储器块BLK1至BLKz中的代表性存储器块BLKa的电路图。
彼此平行布置的第一选择线、字线和第二选择线可以耦合到存储器块BLKa。例如，字线可以在第一选择线和第二选择线之间彼此平行地被布置。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。
更具体地，存储器块BLKa可以包括耦合在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可以分别耦合到串，并且源极线SL可以共同地耦合到串。因为串可以具有相同配置，所以作为示例详细描述耦合到第一位线BL1的串ST。
串ST可以包括串联耦合在源极线SL和第一位线BLl之间的源极选择晶体管SST、多个存储器单元Fl至F16、以及漏极选择晶体管DST。在另一实施例中，每个串ST可以包括一个或多个源极选择晶体管SST、一个或多个漏极选择晶体管DST、以及多于图3中所示的16个存储器单元F1至F16。
源极选择晶体管SST的源极可以耦合到源极线SL，并且漏极选择晶体管DST的漏极可以耦合到第一位线BLl。存储器单元F1至F16可以串联耦合在源极选择晶体管SST和漏极选择晶体管DST之间。被包括在不同串中的源极选择晶体管SST的栅极可以耦合到源极选择线SSL，被包括在不同串中的漏极选择晶体管DST的栅极可以耦合到漏极选择线DSL，并且被包括在不同串中的存储器单元F1至F16的栅极可以分别耦合到多个字线WL1至WL16。被包括在不同串中的存储器单元中的、耦合到相同字线的一组存储器单元可以被称为物理页PPG。因此，存储器块BLKa可以包括与字线WL1至WL16的数目一样多的物理页PPG。
单个存储器单元可以存储一位数据。该存储器单元可以被称为单级单元(SLC)。包括SLC的单个物理页PPG可以存储单个逻辑页LPG的数据。单个逻辑页LPG的数据可以包括与单个物理页PPG中所包括的存储器单元的数目一样多的位的数据。备选地，单个存储器单元可以存储两位或更多位的数据。通常，该存储器单元可以被称为多级单元(MLC)。包括MLC的单个物理页PPG可以存储两个或更多个逻辑页LPG的数据。
MLC通常可以指代存储两位或更多位的数据的单个存储器单元。然而，近来，随着存储器单元容量已经增加，MLC可以更具体地指代存储两位数据的存储器单元，在这种情况下，存储三位数据的存储器单元可以被称为三级单元(TLC)，并且存储四位数据的存储器单元可以被称为四级单元(QLC)。更高容量的存储器单元也是可用的。因此，已经开发了存储数据的各种类型的存储器单元，并且在本文描述的实施例中可以使用任何适当配置的存储器单元。
根据另一个实施例，存储器块可以具有三维结构。每个存储器块可以包括堆叠在衬底之上的多个存储器单元。多个存储器单元可以在+X方向、+Y方向和+Z方向上被布置。
图4是图示双重验证编程操作DPGM的图。
以示例的方式，图4图示了通过双重验证编程操作DPGM将存储器单元从擦除状态E编程为编程状态P的过程。在图4中，水平轴指代存储器单元的阈值电压Vth，并且竖直轴指代存储器单元的数目。
在图4中，以示例的方式，假设图1中的存储器设备100通过单级单元(SLC)方法执行编程操作。然而，根据另一实施例，图1中的存储器设备100可以通过多级单元(MLC)方法、三级单元(TLC)方法或四级单元(QLC)方法执行编程操作。
参考图4，可以通过双重验证编程操作将处于擦除状态E的存储器单元编程为编程状态P。处于擦除状态E的存储器单元可以经由状态P’被编程为编程状态P，即，目标编程状态。
根据一个实施例，双重验证编程操作可以包括编程脉冲施加操作和验证操作。可以在两种验证电压的电平处执行验证操作。两种验证电压可以是预验证电压Vvfyp和主验证电压Vvfym。主验证电压Vvfym可以对应于目标编程状态P。预验证电压Vvfyp可以低于主验证电压Vvfym，并且可以用于验证执行编程操作的程度。
因此，验证操作可以包括使用预验证电压Vvfyp执行的验证操作和使用主验证电压Vvfym执行的验证操作。
根据一个实施例，在将编程脉冲施加到处于擦除状态E的存储器单元之后，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。根据验证操作的结果，可以将存储器单元分类为三种类型的存储器单元，即，第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元和编程禁止存储器单元INHIBIT单元。第一编程允许存储器单元PGM单元可以具有低于预验证电压Vvfyp的阈值电压。第二编程允许存储器单元DPGM单元可以具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压。编程禁止存储器单元INHIBIT单元可以具有高于主验证电压Vvfym的阈值电压。
因为各自具有高于主验证电压Vvfym的阈值电压的编程禁止存储器单元INHIBIT单元已经处于目标编程状态P，所以不再需要将编程脉冲施加到编程禁止存储器单元INHIBIT单元的栅极。
然而，因为第一编程允许存储器单元PGM单元和第二编程允许存储器单元DPGM单元尚未达到目标编程状态P，所以可以再次将编程脉冲施加到第一编程允许存储器单元PGM单元和第二编程允许存储器单元DPGM单元。
可以将耦合到第一编程允许存储器单元PGM单元中的每个第一编程允许存储器单元PGM单元的位线的电压电平设置为不同于耦合到第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线的电压电平。
换句话说，各自具有低于预验证电压Vvfyp的阈值电压的第一编程允许存储器单元PGM单元是慢单元，在这样的慢单元上以相对较低的速度执行编程操作，而各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压的第二编程允许存储器单元DPGM单元是快单元，在这样的快单元上以相对较高的速度执行编程操作。因此，耦合到第一编程允许存储器单元PGM单元中的每个第一编程允许存储器单元PGM单元的位线的电压电平、和耦合到第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线的电压电平可以被设置为彼此不同，以执行编程操作。
例如，耦合到第一编程允许存储器单元PGM单元中的每个第一编程允许存储器单元PGM单元的位线的电压电平可以被设置为接地电压GND电平，并且耦合到第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线的电压电平可以被设置为与接地电压GND电平不同的另一特定电压电平。换句话说，因为与在第一编程允许存储器单元PGM单元上执行编程操作的速度相比，在第二编程允许存储器单元DPGM单元上执行编程操作的速度相对较高，所以考虑到执行编程操作的速度，位线的电压电平可以被设置为与接地电压GND电平不同的特定电平。
作为结果，耦合到第一编程允许存储器单元PGM单元中的每个第一编程允许存储器单元PGM单元的位线的电压电平、和耦合到第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线的电压电平可以被设置为彼此不同，并且因此存储器单元的阈值电压分布可以变窄。
图5A至图5C是图示在双重验证编程操作DPGM期间施加到存储器单元的栅极和位线的电压的幅度的图。
参考图4和图5，图5A图示了图4的第一编程允许存储器单元PGM单元中的一个第一编程允许存储器单元PGM单元，图5B图示了图4的第二编程允许存储器单元DPGM单元中的一个第二编程允许存储器单元DPGM单元，并且图5C图示了图4的编程禁止存储器单元INHIBIT单元中的一个编程禁止存储器单元INHIBIT单元。
图5A图示了对图4中所示的具有低于预验证电压Vvfyp的阈值电压的第一编程允许存储器单元PGM单元进行编程的方法。更具体地，可以将编程电压VPGM施加到第一编程允许存储器单元PGM单元的栅极，并且耦合到第一编程允许存储器单元PGM单元中的每个第一编程允许存储器单元PGM单元的位线的电压电平可以是0V，即，接地电压GND的电平。
图5B图示了对图4中所示的第二编程允许存储器单元DPGM单元进行编程的方法，第二编程允许存储器单元DPGM单元各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压。更具体地，编程电压VPGM可以被施加到第二编程允许存储器单元DPGM单元的栅极，并且VM(例如，1V)的位线电压可以被施加到耦合到第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线。
图5C图示了对图4中所示的编程禁止存储器单元INHIBIT单元进行编程的方法，编程禁止存储器单元INHIBIT单元各自具有高于主验证电压Vvfym的阈值电压。更具体地，编程电压VPGM可以被施加到编程禁止存储器单元INHIBIT单元的栅极。然而，因为编程禁止存储器单元INHIBIT单元已经达到目标编程状态，所以可以将编程禁止电压VINH(例如，2V)施加到耦合到编程禁止存储器单元INHIBIT单元中的每个编程禁止存储器单元INHIBIT单元的位线，从而防止在编程禁止存储器单元INHIBIT单元上执行另外的编程操作。
根据一个实施例，在对存储器单元进行双重验证编程操作DPGM期间，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。根据验证操作的结果，存储器单元可以对应于图5A至图5C的状态中的一个状态。因此，可以基于取决于使用预验证电压Vvfyp和主验证电压Vvfym执行的验证操作的结果被分类的存储器单元，来执行双重验证编程操作DPGM。
然而，当执行双重验证编程操作DPGM时，取决于相邻存储器单元的状态和/或已经执行的编程循环的数目，位线的电压可能未被设置为期望值。
因此，根据本公开的一个实施例，提供了一种如下的方法，该方法通过调整将信号施加到被包括在与位线耦合的页缓冲器中的晶体管的时间，来将位线的电压设置为目标电平。换句话说，根据本公开的一个实施例，为了执行双重验证编程操作，可以提供一种通过设置位线被建立的时间来将位线的电压设置为目标电平的方法。
图6是图示耦合到位线的页缓冲器的组件的图。
以示例的方式，图6图示了图2中所示的多个页缓冲器PB1至PBn中的第一页缓冲器PB1中所包括的组件。然而，第二页缓冲器至第n页缓冲器PB2至PBn中的每个页缓冲器可以具有与图6中所示的第一页缓冲器PB1基本相同的组件。
根据一个实施例，第一页缓冲器PB1可以通过第一位线BL1耦合到第一存储器单元MC1。第一页缓冲器PB1可以执行位线BL预充电操作，在该位线BL预充电操作中从内部电源电压VCCI提供的电荷可以通过第一晶体管至第五晶体管M1至M5被充电到第一位线BL1。第一晶体管M1可以由第一感测信号PBSENSE控制。第二晶体管M2可以由第一预充电信号SA_CSOC控制。第三晶体管M3可以由第一锁存器2311控制。第四晶体管M4可以由第二预充电信号SA_PRECH_N控制。第五晶体管M5可以由第二感测信号SA_SENSE控制。
此外，第一页缓冲器PB1可以通过第一晶体管M1、第六晶体管M6和第七晶体管M7将被充电到第一位线BL1的电荷放电到内部接地电压VSSI。第六晶体管M6可以由第一放电信号SA_DISCH控制。第七晶体管M7可以由第一锁存器2311控制。
根据一个实施例，第一页缓冲器PB1可以包括第一锁存器2311，该第一锁存器2311包括第一反相器INV1和第二反相器INV2。通过第一队列Q1节点，第一锁存器2311可以通过接通或关断第三晶体管M3来控制位线BL预充电操作。第一队列条Q1b节点和第一队列Q1节点可以具有相对于彼此反相的值。
在第一存储器单元MC1的感测操作期间，可以基于第一存储器单元MC1的阈值电压来确定感测输出SO节点的电压。第一锁存器2311可以通过耦合到感测输出SO节点的第九晶体管M9来存储感测第一存储器单元MC1的阈值电压的结果。第九晶体管M9可以是n型MOS晶体管，并且感测输出SO节点可以耦合到第九晶体管M9的栅极节点。
因此，当第一存储器单元MC1具有低阈值电压时，感测输出SO节点可以处于低电平，并且第九晶体管M9可以在感测操作期间被关断。当第一存储器单元MC1具有高阈值电压时，感测输出SO节点可以处于高电平，并且第九晶体管M9可以在感测操作期间被接通。
根据一个实施例，被包括在第一锁存器2311中的第一反相器INV1和第二反相器INV2可以分别耦合到内部电源电压VCCI和内部接地电压VSSI。
图7是图示当与在其上执行双重验证编程操作DPGM的存储器单元相邻的存储器单元是编程允许单元时，位线的电位的图。
图7图示了第一字线WL1的存储器单元中的一些存储器单元，该第一字线WL1耦合到图2中所示的存储器单元阵列110中所包括的多个存储器块BLK1至BLKz中的一个存储器块。
在图7中，假设图2中所示的存储器设备100对耦合到第一字线WL1的存储器单元中的第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程。此外，假设通过单级单元(SLC)方法对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程。在第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3上执行的编程操作可以是双重验证编程操作DPGM。
根据一个实施例，在编程脉冲被施加到第一字线WL1之后，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。根据验证操作的结果，第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3中的每个存储器单元可以被确定为第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元和编程禁止存储器单元INHIBIT单元中的一种，第一编程允许存储器单元PGM单元各自具有低于预验证电压Vvfyp的阈值电压，第二编程允许存储器单元DPGM单元各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压，编程禁止存储器单元INHIBIT单元各自具有高于主验证电压Vvfym的阈值电压。
在图7中，第一存储器单元MC1和第三存储器单元MC3中的每个存储器单元可以是第一编程允许存储器单元PGM之一，即，PGM单元，并且第二存储器单元MC2可以是第二编程允许存储器单元DPGM之一，即，DPGM单元。
因此，在双重验证编程操作DPGM中，可以将不同电平的位线电压施加到分别耦合到第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3的位线BL1、BL2和BL3。
例如，当第一存储器单元MC1和第三存储器单元MC3中的每个存储器单元是第一编程允许存储器单元PGM单元之一，并且与在第二存储器单元MC2上执行编程操作的速度相比，在第一存储器单元MC1和第三存储器单元MC3中的每个存储器单元上执行编程操作的速度相对较低时，接地电压GND可以被设置到耦合到第一存储器单元MC1的第一位线BL1和耦合到第三存储器单元MC3的第三位线BL3。
然而，当第二存储器单元MC2是第二编程允许存储器单元DPGM单元之一，并且与在第一存储器单元MC1中的每个第一存储器单元MC1上执行编程操作的速度相比，在第二存储器单元MC2上执行编程操作的速度相对较高时，电压VM_1可以被设置到耦合到第二存储器单元MC2的第二位线BL2，以对第二存储器单元MC2进行编程。
信号PBSENSE可以被施加到晶体管M1_1、Ml_2和M1_3中的每个晶体管的栅极，以设置第一位线BL1、第二位线BL2和第三位线BL3中的每个位线的电压电平。晶体管M1_1、M1_2和M1_3中的任何一个晶体管可以是图6中所示的第一晶体管M1，并且信号PBSENSE可以是图6中所示的第一感测信号PBSENSE。
根据一个实施例，在对与第二编程允许存储器单元DPGM单元相对应的第二存储器单元MC2进行编程的过程期间，可能会在第一位线BL1和第二位线BL2之间引起寄生电容CAP1，并且可能会在第二位线BL2和第三位线BL3之间引起寄生电容CAP2。换句话说，当第二存储器单元MC2被编程时，因为与第二存储器单元MC2相邻的第一存储器单元MC1和第三存储器单元MC3是第一编程允许存储器单元PGM单元，所以可能会引起寄生电容CAP1和CAP2。
因为在BL1和BL2之间引起CAP1，并且在BL2和BL3之间引起CAP2，所以耦合到第二存储器单元MC2的第二位线BL2达到目标电压电平的速度可能会降低。例如，尽管第二位线BL2的目标电压电平是1V，但是由于寄生电容CAP1和寄生电容CAP2，低于1V的0.523V可能被设置为第二位线BL2的电压电平VM_1。
因此，根据本公开的一个实施例，可以提供一种使第二位线BL2的电压电平达到目标电平的方法。
图8是图示在图7的双重验证编程操作DPGM期间，每个位线的电压电平和信号PBSENSE的幅度的时序图。
图8图示了当图7中所示的第二存储器单元MC2被编程时，耦合到第二存储器单元MC2的第二位线BL2的电压电平变化的过程。
根据一个实施例，编程电压VPGM可以被施加到第一字线WL1，该第一字线WL1被耦合到第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3。换句话说，可以向第一字线WL1施加用于对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程的编程电压。
在编程电压VPGM被施加到第一字线WL1之前，可以将电压VPASS施加到第一字线WL1。即，施加到第一字线WL1的电压的电平可以从接地电压GND电平增加到电压VPASS电平，并且然后可以从电压VPASS电平增加到编程电压VPGM电平。
在编程电压VPGM被施加到第一字线WL1之前，可以执行用于对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程的预充电操作。在预充电操作期间，信号PBSENSE可以在设置的时间内处于高状态。第一位线BL1、第二位线BL2和第三位线BL3中的每个位线的电压电平可以从预充电电平逐渐减小到接地电压GND电平。
随后，信号PBSENSE可以在位线建立时间t_DPGM_SETUP内处于高状态，以将第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3编程为目标编程状态。
根据一个实施例，因为第一存储器单元MC1和第三存储器单元MC3是第一编程允许存储器单元PGM单元，并且因此信号PBSENSE处于高状态，所以耦合到第一存储器单元MC1的第一位线BL1和耦合到第三存储器单元MC3的第三位线BL3中的每个位线的电压电平可以增加，并且然后被设置为接地电压GND电平。
根据一个实施例，第二存储器单元MC2是第二编程允许存储器单元DPGM单元之一，并且因此信号PBSENSE处于高状态。因此，耦合到第二存储器单元MC2的第二位线BL2的电压电平可以逐渐增加到VM电平。作为第二位线BL2的目标电压电平的VM电平可以是1V。
然而，如上面参考图7所描述的，因为在第一位线BL1和第二位线BL2之间引起寄生电容CAP1，并且在第二位线BL2和第三位线BL3之间引起寄生电容CAP2，所以耦合到第二存储器单元MC2的第二位线BL2达到目标电压电平的速度可能会降低。例如，第二位线BL2的目标电压电平是1V，但是由于寄生电容CAP1和CAP2，0.523V可能被设置为第二位线BL2的电压电平。
图9是图示当在与在其上执行双重验证编程操作DPGM的存储器单元相邻的存储器单元上执行双重验证编程操作DPGM时，位线的电位的图。
在图9中，假设图2中所示的存储器设备100对耦合到第一字线WL1的存储器单元中的第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程。此外，假设通过单级单元(SLC)方法对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程。在第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3上执行的编程操作可以是双重验证编程操作DPGM。
根据一个实施例，在编程脉冲被施加到第一字线WL1之后，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。根据验证操作的结果，第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3可以被确定为第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元和编程禁止存储器单元INHIBIT单元中的一种，第一编程允许存储器单元PGM单元各自具有低于预验证电压Vvfyp的阈值电压，第二编程允许存储器单元DPGM单元各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压，编程禁止存储器单元INHIBIT单元各自具有高于主验证电压Vvfym的阈值电压。
在图9中，第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3中的每个存储器单元可以是第二编程允许存储器单元DPGM单元之一。因此，可以将分别耦合到第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3的位线BL1、BL2和BL3中的每个位线的电压电平设置为VM电平。
换句话说，因为第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3是第二编程允许存储器单元DPGM单元，并且因此与在第一编程允许存储器单元PGM单元上执行编程操作的速度相比，在MC1、MC2和MC3上执行编程操作的速度相对较高，所以第一位线BL1、第二位线BL2和第三位线BL3中的每个位线可以被设置为VM电压。
信号PBSENSE可以被施加到晶体管M1_1、M1_2和M1_3中的每个晶体管的栅极，以设置第一位线BL1、第二位线BL2和第三位线BL3中的每个位线的电压电平。晶体管M1_1、M1_2和M1_3中的任何一个晶体管可以是图6中所示的第一晶体管M1，并且信号PBSENSE可以是图6中所示的第一感测信号PBSENSE。
根据一个实施例，在对与第二编程允许存储器单元DPGM单元相对应的第二存储器单元MC2进行编程的过程期间，可能会在第一位线BL1和第二位线BL2之间引起寄生电容CAP3，并且可能会在第二位线BL2和第三位线BL3之间引起寄生电容CAP4。换句话说，因为与第二存储器单元MC2相邻的第一存储器单元MC1和第三存储器单元MC3是第二编程允许存储器单元DPGM单元，所以当第二存储器单元MC2被编程时，可能会引起寄生电容CAP3和CAP4。
参考图7，图9中所示的寄生电容CAP3和寄生电容CAP4中的每个寄生电容可以小于图7中所示的寄生电容CAP1和寄生电容CAP2中的每个寄生电容。换句话说，因为与第二位线BL2相邻的第一位线BL1和第三位线BL3可以被设置为与第二位线BL2相同的VM电平，所以与图7中所示的寄生电容CAP1和寄生电容CAP2中的每个寄生电容相比，图9中所示的寄生电容CAP3和寄生电容CAP4中的每个寄生电容可以相对较小。因此，图9中所示的第二位线BL2被设置为VM电平的速度比图7中所示的第二位线BL2被设置为VM电平的速度高。
然而，因为引起了寄生电容CAP3和CAP4，所以耦合到第二存储器单元MC2的第二位线BL2的电压电平达到目标电平的速度仍然可能会低于在没有寄生电容情况下的速度。例如，尽管第二位线BL2的目标电压电平是1V，但是由于寄生电容CAP3和寄生电容CAP4，低于1V(该示例中的目标电压电平)的0.637V可能被设置为第二位线BL2的电压电平VM_2。
因此，根据本公开的一个实施例，可以提供一种使第二位线BL2的电压电平达到目标电平的方法。
图10是图示在图9的双重验证编程操作DPGM期间，每个位线的电压电平和信号PBSENSE的幅度的时序图。
参考图9和图10，图10图示了当图9中所示的第二存储器单元MC2被编程时，耦合到第二存储器单元MC2的第二位线BL2的电压电平变化的过程。
根据一个实施例，编程电压VPGM可以被施加到第一字线WL1，该第一字线WL1被耦合到第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3。换句话说，可以向第一字线WL1施加用于对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程的编程电压。
在编程电压VPGM被施加到第一字线WL1之前，可以将电压VPASS施加到第一字线WL1。即，施加到第一字线WL1的电压的电平可以从接地电压GND电平增加到电压VPASS电平，并且然后可以从电压VPASS电平增加到编程电压VPGM电平。
在编程电压VPGM被施加到第一字线WL1之前，可以执行用于对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程的预充电操作。在预充电操作期间，信号PBSENSE可以在设置的时间内处于高状态。第一位线BL1、第二位线BL2和第三位线BL3中的每个位线的电压电平可以从预充电电平逐渐减小到接地电压GND电平。
随后，信号PBSENSE可以在位线建立时间t_DPGM_SETUP内处于高状态，以将第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3编程为目标编程状态。
根据一个实施例，因为第一存储器单元MC1和第三存储器单元MC3是第一编程允许存储器单元PGM单元，并且因此信号PBSENSE处于高状态，所以耦合到第一存储器单元MC1的第一位线BL1和耦合到第三存储器单元MC3的第三位线BL3中的每个位线的电压电平可以增加，并且然后被设置为接地电压GND电平。
根据一个实施例，因为第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3中的所有存储器单元都是第二编程允许存储器单元DPGM单元，并且因此信号PBSENSE处于高状态，所以分别耦合到MC1、MC2和MC3的第一位线BL1、第二位线BL2和第三位线BL3中的每个位线的电压电平可以逐渐地增加到VM电平。作为第一位线BL1、第二位线BL2和第三位线BL3的目标电压电平的VM电平可以是1V。
然而，如上面参考图9所描述的，因为在第一位线BL1和第二位线BL2之间引起寄生电容CAP3，并且在第二位线BL2和第三位线BL3之间引起寄生电容CAP4，所以耦合到第二存储器单元MC2的第二位线BL2达到目标电压电平的速度可能会降低。例如，第二位线BL2的目标电压电平是1V，但是由于寄生电容CAP3和CAP4，0.637V可能被设置为第二位线BL2的电压电平。
图11是图示当与在其上执行双重验证编程操作DPGM的存储器单元相邻的存储器单元是编程禁止单元时，位线的电位的图。
在图11中，假设图2中所示的存储器设备100对耦合到第一字线WL1的存储器单元中的第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程。此外，假设通过单级单元(SLC)方法对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程。在第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3上执行的编程操作可以是双重验证编程操作DPGM。
根据一个实施例，在编程脉冲被施加到第一字线WL1之后，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。根据验证操作的结果，第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3可以被确定为第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元和编程禁止存储器单元INHIBIT单元中的一种，第一编程允许存储器单元PGM单元各自具有低于预验证电压Vvfyp的阈值电压，第二编程允许存储器单元DPGM单元各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压，编程禁止存储器单元INHIBIT单元各自具有高于主验证电压Vvfym的阈值电压。
在图11中，第一存储器单元MC1和第三存储器单元MC3中的每个存储器单元可以是编程禁止存储器单元INHIBIT之一，即，INHIBIT单元，并且第二存储器单元MC2可以是第二编程允许存储器单元DPGM单元之一。
因此，在双重验证编程操作DPGM中，可以将不同电压电平的位线电压施加到分别耦合到第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3的位线BL1、BL2和BL3。
例如，因为第一存储器单元MC1和第三存储器单元MC3中的每个存储器单元是编程禁止存储器单元INHIBIT单元之一，并且因此已经完成了在第一存储器单元MC1和第三存储器单元MC3上的编程操作，所以编程禁止电压VINH可以被设置到耦合到第一存储器单元MC1的第一位线BL1和耦合到第三存储器单元MC3的第三位线BL3。
然而，因为第二存储器单元MC2是第二编程允许存储器单元DPGM单元之一，所以VM电压可以被设置到耦合到第二存储器单元MC2的第二位线BL2，以对第二存储器单元MC2进行编程。
信号PBSENSE可以被施加到晶体管M1_1、M1_2和M1_3中的每个晶体管的栅极，以设置第一位线BL1、第二位线BL2和第三位线BL3中的每个位线的电压电平。晶体管M1_1、M1_2和M1_3中的任何一个晶体管可以是图6中所示的第一晶体管M1，并且信号PBSENSE可以是图6中所示的第一感测信号PBSENSE。
根据一个实施例，在对与第二编程允许存储器单元DPGM单元相对应的第二存储器单元MC2进行编程的过程期间，可能会在第一位线BL1和第二位线BL2之间引起寄生电容CAP5，并且可能会在第二位线BL2和第三位线BL3之间引起寄生电容CAP6。换句话说，因为与第二存储器单元MC2相邻的第一存储器单元MC1和第三存储器单元MC3是编程禁止存储器单元INHIBIT单元，所以当第二存储器单元MC2被编程时，可能会引起寄生电容CAP5和CAP6。
因为在第一位线BL1和第二位线BL2之间引起CAP5，并且在第二位线BL2和第三位线BL3之间引起CAP6，所以耦合到第二存储器单元MC2的第二位线BL2达到目标电压电平的速度可能会降低。
然而，与参考图7和图9描述的实施例不同，因为与第二位线BL2相邻的第一位线BL1和第三位线BL3处于浮置状态，所以与图7中所示的第二位线BL2相比，图11中的所示的第二位线BL2可以以相对较高的速度达到目标电压电平，并且与图9中所示的第二位线BL2相比，图11中的所示的第二位线BL2可以以相对较低的速度达到目标电压电平。
例如，尽管第二位线BL2的目标电压电平是1V，但是由于寄生电容CAP5和寄生电容CAP6，低于1V(该示例中的目标电压电平)的0.613V可能被设置为第二位线BL2的电压电平VM_3。然而，图11中所示的第二位线BL2的电压电平(即，0.613V)可以高于图7中所示的第二位线BL2的电压电平(即，0.523V)，并且可以低于图9中所示的第二位线BL2的电压电平(即，0.637V)。
作为结果，参考图7、图9和图11，在编程脉冲被施加到被选择的字线之后，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。此外，作为验证操作的结果，可以将特定电平的电压设置到第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线，第二编程允许存储器单元DPGM单元各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压。
然而，取决于耦合到与第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线相邻的位线的存储器单元是第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元还是编程禁止存储器单元INHIBIT单元，第二编程允许存储器单元DPGM单元中的每个第二编程允许存储器单元DPGM单元的位线的电压电平达到目标电平所花费的时间可以变化。
因此，由于位线达到目标电压电平所花费的时间变化，因此在本公开中提供了一种使第二位线BL2达到目标电压电平的方法。
图12是图示在图11的双重验证编程操作期间，每个位线的电压电平和信号PBSENSE的幅度的时序图。
参考图11和图12，图12图示了当图11中所示的第二存储器单元MC2被编程时，耦合到第二存储器单元MC2的第二位线BL2的电压电平变化的过程。
根据一个实施例，编程电压VPGM可以被施加到第一字线WL1，该第一字线WL1被耦合到第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3。换句话说，可以向第一字线WL1施加用于对第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3进行编程的编程电压。
在编程电压VPGM被施加到第一字线WL1之前，可以将电压VPASS施加到第一字线WL1。即，施加到第一字线WL1的电压的电平可以从接地电压GND电平增加到电压VPASS电平，并且然后可以从电压VPASS电平增加到编程电压VPGM电平。
在编程电压VPGM被施加到第一字线WL1之前，可以执行预充电操作，该预充电操作用于对第二存储器单元MC2进行编程并且用于禁止在第一存储器单元MC1和第三存储器单元MC3上的编程操作。在预充电操作期间，信号PBSENSE可以在设置的时间内处于高状态。此外，第二位线BL2的电压电平可以从预充电电平逐渐减小到接地电压GND电平，并且第一位线BL1和第三位线BL3中的每个位线的电压电平在达到编程禁止电压VINH电平(例如2V)之前，可以被设置为特定电压电平。
随后，信号PBSENSE可以在位线建立时间t_DPGM_SETUP内处于高状态，以将第一存储器单元MC1、第二存储器单元MC2和第三存储器单元MC3编程为目标编程状态。
根据一个实施例，因为第一存储器单元MC1和第三存储器单元MC3是第一编程允许存储器单元PGM单元，并且因此信号PBSENSE处于高状态，所以耦合到第一存储器单元MC1的第一位线BL1和耦合到第三存储器单元MC3的第三位线BL3中的每个位线的电压电平可以增加，并且然后被设置为接地电压GND电平。
根据一个实施例，因为第一存储器单元MC1和第三存储器单元MC3两者是编程禁止存储器单元INHIBIT单元，并且因此信号PBSENSE处于高状态，所以分别耦合到第一存储器单元MC1和第三存储器单元MC3的第一位线BL1和第三位线BL3中的每个位线的电压电平可以逐渐增加到2V，2V是编程禁止电压VINH。
然而，如上面参考图11所描述的，因为在第一位线BL1和第二位线BL2之间引起寄生电容CAP5，并且在第二位线BL2和第三位线BL3之间引起寄生电容CAP6，因此耦合到第二存储器单元MC2的第二位线BL2达到目标电压电平的速度可能会降低。例如，第二位线BL2的目标电压电平是1V，但是由于寄生电容CAP5和寄生电容CAP6，0.613V可能被设置为第二位线BL2的电压电平。
图13是图示图1中所示的感测信号控制器150的配置和操作的图。
参考图13，感测信号控制器150可以包括相邻存储器确定器151、编程循环数目计数器153和操作信号生成器155。
根据一个实施例，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。根据验证操作的结果，存储器单元可以被确定为第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元和编程禁止存储器单元INHIBIT单元中的一种，第一编程允许存储器单元PGM单元各自具有低于预验证电压Vvfyp的阈值电压，第二编程允许存储器单元DPGM单元各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压，编程禁止存储器单元INHIBIT单元各自具有高于主验证电压Vvfym的阈值电压。
当存储器单元被确定为第二编程允许存储器单元DPGM单元之一时，可以基于与对应的存储器单元相邻的存储器单元的状态和已经执行的编程循环的数目中的至少一项，来执行设置位线建立时间t_DPGM_SETUP的操作。换句话说，当第二编程允许存储器单元DPGM单元之一被编程时，将信号PBSENSE施加到图6中所示的第一晶体管M1的时间可以被设置，该第一晶体管M1通过位线耦合到对应的存储器单元。
根据一个实施例，在编程脉冲被施加到被选择的字线之后，可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作，并且可以根据验证操作的结果来输出通过信号PASS或失败信号FAIL。通过使用验证电压中的每个验证电压的验证操作，可以将存储器单元确定为第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元或编程禁止存储器单元INHIBIT单元。
根据一个实施例，相邻存储器确定器151可以基于通过信号PASS或失败信号FAIL来确定与在其上执行编程操作的被选择的存储器单元相邻的存储器单元的状态。与被选择的存储器单元相邻的存储器单元中的每个存储器单元可以是第一编程允许存储器单元PGM单元、第二编程允许存储器单元DPGM单元或编程禁止存储器单元INHIBIT单元中的一种。
相邻存储器确定器151可以通过确定与被选择的存储器单元相邻的存储器单元的状态来输出相邻存储器单元信息ADCELL_INF。取决于与被选择的存储器单元相邻的存储器单元的状态，相邻存储器单元信息ADCELL_INF可以包括指示第一编程允许存储器单元PGM单元的数目、第二编程允许存储器单元DPGM单元的数目以及编程禁止存储器单元INHIBIT单元的数目的信息。
根据一个实施例，编程循环数目计数器153可以基于通过信号PASS或失败信号FAIL来对已经执行的编程循环的数目进行计数。在本公开中，因为存储器单元通过双重验证编程操作被编程，所以当两次接收到通过信号PASS或失败信号FAIL中的任何一个信号时，编程循环数目计数器153可以计数一个编程循环被执行。编程循环数目计数器153可以输出所计数的编程循环数目PGMLOOP_NUM。
根据一个实施例，操作信号生成器155可以输出操作信号OPSIG，该操作信号OPSIG指示可以生成用于双重验证编程操作的电压。图2中的存储器设备100的电压生成器122可以响应于操作信号OPSIG而生成用于执行双重验证编程操作的各种操作电压。
操作信号生成器155可以基于从相邻存储器确定器151输出的相邻存储器单元信息ADCELL_INF和从编程循环数目计数器153输出的编程循环数目PGMLOOP_NUM中的至少一项来生成操作信号OPSIG。
更具体地，操作信号生成器155可以基于相邻存储器单元信息ADCELL_INF来生成操作信号OPSIG。例如，当相邻存储器单元信息ADCELL_INF指示与被选择的存储器单元相邻的存储器单元中的第一编程允许存储器单元PGM单元的数目大于或等于第一基准值时，操作信号生成器155可以输出如下的操作信号OPSIG，该操作信号OPSIG指示可以生成图6中的、在比第一基准时间长的时间内维持高状态的第一感测信号PBSENSE。第一编程允许存储器单元PGM单元可以具有低于预验证电压Vvfyp的阈值电压。
当相邻存储器单元信息ADCELL_INF指示与被选择的存储器单元相邻的存储器单元中的、各自具有高于主验证电压Vvfym的阈值电压的编程禁止存储器单元INHIBIT单元的数目大于或等于第二基准值时，操作信号生成器155可以输出如下的操作信号OPSIG，该操作信号OPSIG指示可以生成在比第一基准时间短的第二基准时间内维持高状态的第一感测信号PBSENSE。
此外，当相邻存储器单元信息ADCELL_INF指示在与被选择的存储器单元相邻的存储器单元中的、各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压的第二编程允许存储器单元DPGM单元的数目大于或等于第三基准值时，操作信号生成器155可以输出如下的操作信号OPSIG，该操作信号OPSIG指示可以生成在比第二基准时间短的第三基准时间内维持高状态的第一感测信号PBSENSE。
作为结果，当与被选择的存储器单元相邻的存储器单元中的第一编程允许存储器单元PGM单元的数目增加时，第一感测信号PBSENSE维持高状态的时间增加；并且当与被选择的存储器单元相邻的存储器单元中的第二编程允许存储器单元DPGM单元的数目增加时，第一感测信号PBSENSE维持高状态的时间减小。
根据一个实施例，操作信号生成器155可以基于从编程循环数目计数器153输出的编程循环数目PGMLOOP_NUM来生成操作信号OPSIG。例如，当已经执行的编程循环的数目较小时，操作信号生成器155可以输出如下的操作信号OPSIG，该操作信号OPSIG指示可以生成在比基准时间长的时间内维持高状态的第一感测信号PBSENSE。
例如，已经执行的编程循环的数目小可以意味着完全被编程的存储器单元的数目小。换句话说，已经执行的编程循环的数目小可以意味着与被选择的存储器单元相邻的存储器单元中的、各自具有低于预验证电压Vvfyp的阈值电压的第一编程允许存储器单元PGM单元的数目大。
备选地，已经执行的许多编程循环可以意味着完全被编程的存储器单元的数目大。换句话说，已经执行的许多编程循环可以意味着与被选择的存储器单元相邻的存储器单元中的、具有高于主验证电压Vvfym的阈值电压的编程禁止存储器单元INHIBIT单元的数目大。
因此，操作信号生成器155可以基于编程循环数目PGMLOOP_NUM来控制生成处于高状态的第一感测信号PBSENSE的时间。
根据一个实施例，操作信号生成器155可以基于相邻存储器单元信息ADCELL_INF和编程循环数目PGMLOOP_NUM两者来控制生成第一感测信号PBSENSE的时间。换句话说，操作信号生成器155可以基于与被选择的存储器单元相邻的存储器单元的状态和已经执行的编程循环的数目，来控制生成第一感测信号PBSENSE的时间。
更具体地，操作信号生成器155可以通过反映相邻存储器单元信息ADCELL_INF来设置生成第一感测信号PBSENSE的时间，并且然后可以通过反映编程循环数目PGMLOOP_NUM来校正所设置的时间。备选地，操作信号生成器155可以基于编程循环数目PGMLOOP_NUM来设置生成第一感测信号PBSENSE的时间，并且然后可以基于相邻存储器单元信息ADCELL_INF来校正所设置的时间。
图14是图示当在基于相邻存储器单元信息设置的建立时间内施加感测信号时，每个位线的电压电平和信号PBSENSE的幅度的时序图。
图14图示了当位线建立时间t_DPGM_SETUP被设置为比图8中所示的位线建立时间t_DPGM_SETUP长时，第二位线BL2被设置为的电压电平。换句话说，图14图示了当在基于相邻存储器单元信息ADCELL_INF设置的位线建立时间t_DPGM_SETUP内施加第一感测信号PBSENSE时，第二位线BL2被设置为的电压电平。
这里不再描述图14中的与参考图8描述的特征相同或相似的特征。
根据一个实施例，当相邻存储器单元信息ADCELL_INF指示与被选择的存储器单元相邻的存储器单元中的第一编程允许存储器单元PGM单元的数目大于或等于第一基准值时，图13中的操作信号生成器155可以输出如下的操作信号OPSIG，该操作信号OPSIG指示可以生成在比第一基准时间长的时间内维持高状态的第一感测信号PBSENSE。
随后，图2中的电压生成器122可以基于操作信号OPSIG来生成在比第一基准时间长的时间内维持高状态的第一感测信号PBSENSE。
参考图14，当生成在比第一基准时间长的时间内维持高状态的第一感测信号PBSENSE时，第二位线BL2的电压电平可以达到0.541V。因此，高于0.523V(即，图8中的第二位线BL2的电压电平)的电压电平可以被设置为图14中的第二位线BL2的电压电平。
然而，图14中的第二位线BL2的电压电平可能未达到其目标电压电平，即1V。因此，可能需要考虑已经执行的编程循环的数目来调整位线建立时间t_DPGM_SETUP。
图15是图示执行编程循环的过程的图。
参考图15，在被选择的存储器单元上执行的编程操作期间，执行多个编程循环PGM_LOOP1至PGM_LOOPN。多个编程循环PGM_LOOP1至PGM_LOOPN中的每个编程循环可以包括编程脉冲施加操作和验证操作。可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。即，多个编程循环PGM_LOOP1至PGM_LOOPN中的每个编程循环可以对应于双重验证编程操作。
在图15中，以示例的方式，假设存储器单元从擦除状态E被编程为第一编程状态至第七编程状态P1至P7中的一个编程状态。换句话说，可以通过三级单元(TLC)方法对存储器单元进行编程。
然而，可以通过其他方法来施加参考图15描述的编程，其他方法包括单级单元(SLC)方法、多级单元(MLC)方法或四级单元(QLC)方法。
根据一个实施例，在对其执行编程操作的被选择的存储器单元中，存储器单元MC_A可以被编程为第一编程状态Pl，存储器单元MC_B可以被编程为第二编程状态P2，存储器单元MC_C可以被编程为第三状态编程状态P3，存储器单元MC_D可以被编程为第四编程状态P4，存储器单元MC_E可以被编程为第五编程状态P5，存储器单元MC_F可以被编程为第六编程状态P6，并且存储器单元MC_G可以被编程为第七编程状态P7。当编程操作被允许时，可以将耦合到存储器单元MC_A至MC_F中的每个存储器单元的位线的电压设置为接地电压GND或VM电压，例如，1V。
根据一个实施例，假设在第一编程循环PGM_LOOP1中将所有存储器单元MC_A编程为第一编程状态P1。因此，可以从第二编程循环PGM_LOOP2开始禁止在存储器单元MC_A上的编程操作。因此，从第二编程循环PGM_LOOP2开始，可以将耦合到存储器单元MC_A中的每个存储器单元MC_A的位线的电压电平VBL_A设置为编程禁止电压VINH电平。
类似地，可以在第二编程循环PGM_LOOP2中将所有存储器单元MC_B编程为第二编程状态P2，并且可以从第三编程循环PGM_LOOP3开始禁止在存储器单元MC_B上的编程操作。因此，从第三编程循环PGM_LOOP3开始，可以将耦合到存储器单元MC_B中的每个存储器单元MC_B的位线的电压电平VBL_B设置为编程禁止电压VINH电平。
此外，可以在第(N-1)编程循环PGM_LOOPN-1中将所有存储器单元MC_F编程为第六编程状态P6，并且可以从第N编程循环PGM_LOOPN开始禁止在存储器单元MC_F上的编程操作。因此，从第N编程循环PGM_LOOPN开始，耦合到存储器单元MC_F中的每个存储器单元MC_F的位线的电压电平VBL_F可以被设置为编程禁止电压VINH电平。可以在第N编程循环PGM_LOOPN中将所有存储器单元MC_G编程为第七编程状态P7，并且然后可以结束编程循环。
根据一个实施例，可以存在N个编程循环，即PGM_LOOP1至PGM_LOOPN，其中N是2或更大的任何适当的数字。
根据一个实施例，随着编程循环从第一编程循环PGM_LOOP1进行到第N编程循环PGM_LOOPN，在其上编程操作被禁止的存储器单元的数目可以增加。因此，随着更多的编程循环被执行，位线建立时间t_DPGM_SETUP的偏移时间可以减小。换句话说，当编程循环的数目增加时，已经通过验证操作的存储器单元的数目可以增加。因此，当编程循环的数目增加时，位线建立时间t_DPGM_SETUP可以减小，或者t_DPGM_SETUP先前以其增加的量减小。
作为结果，随着编程循环进行，当具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压的第二编程允许存储器单元DPGM单元中的一个存储器单元被编程时，与被编程的该一个存储器单元相邻的存储器单元中的编程禁止存储器单元INHIBIT单元的数目可以增加，并且因此位线建立时间t_DPGM_SETUP中的增加量可以减小。
图16A至图16C是图示基于相邻存储器单元信息和/或编程循环数目设置的建立时间的图。
图16A至图16C图示了当具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压的第二编程允许存储器单元DPGM单元之一被编程时被设置的位线建立时间t_DPGM_SETUP。
更具体地，图16A图示了当第二编程允许存储器单元DPGM单元之一被编程时，基于与被编程的该一个存储器单元相邻的存储器单元中的第一编程允许存储器单元的数目PGM_NUM，来设置位线建立时间t_DPGM_SETUP。图16B图示了当第二编程允许存储器单元DPGM单元之一被编程时，基于在第二编程允许存储器单元DPGM单元之一被编程时已经执行的编程循环的数目PGMLOOP_NUM，来设置位线建立时间t_DPGM_SETUP。图16C图示了当第二编程允许存储器单元DPGM单元之一被编程时，基于与被编程的该一个存储器单元相邻的存储器单元中的第一编程允许存储器单元的数目PGM_NUM以及已经执行的编程循环的数目PGMLOOP_NUM两者，来设置位线建立时间t_DPGM_SETUP。
根据另一实施例，可以基于与被编程的一个存储器单元相邻的存储器单元中第二编程允许存储器单元的数目DPGM_NUM或编程禁止存储器单元的数目INHIBIT_NUM，而不是基于第一编程允许存储器单元的数目PGM_NUM，来设置位线建立时间t_DPGM_SETUP。
参考图16A，与在其上执行编程操作的被选择的存储器单元相邻的存储器单元中的第一编程允许存储器单元的数目PGM_NUM可以属于多个范围中的一个范围，例如，所示实施例中的三个范围中的一个范围。
在图16A中，当第一编程允许存储器单元的数目PGM_NUM小于N11时，在耦合到被选择的字线的被选择的存储器单元中可能存在多个被编程的存储器单元。因此，可以不设置第一偏移时间t_OFFSET1，并且可以将位线建立时间t_DPGM_SETUP设置为基准时间tREF。当位线建立时间t_DPGM_SETUP被设置为基准时间tREF时，可以在基准时间tREF内生成处于高状态的第一感测信号PBSENSE。
当第一编程允许存储器单元的数目PGM_NUM大于或等于N11并且小于N12时，在耦合到被选择的字线的被选择的存储器单元中可能存在未达到目标编程状态的一些存储器单元。因此，第一偏移时间t_OFFSET1可以被设置为t12，并且位线建立时间t_DPGM_SETUP可以被设置为比基准时间tREF长t12的时间，即，tREF+t12。当位线建立时间t_DPGM_SETUP被设置时，可以在时间tREF+t12内生成处于高状态的第一感测信号PBSENSE。
当第一编程允许存储器单元的数目PGM_NUM大于或等于N12时，耦合到被选择的字线的大多数被选择的存储器单元可能未达到目标编程状态。因此，第一偏移时间t_OFFSET1可以被设置为比t12长的t13，并且位线建立时间t_DPGM_SETUP可以被设置为比基准时间tREF长t13的时间，即，tREF+t13。当位线建立时间t_DPGM_SETUP被设置时，可以在时间tREF+t13内生成处于高状态的第一感测信号PBSENSE。
参考图16B，已经在对其执行编程操作的被选择的存储器单元上执行的编程循环的数目PGMLOOP_NUM可以属于多个范围中的一个范围，例如，所示实施例中的三个范围中的一个范围。
在图16B中，当已经执行的编程循环的数目PGMLOOP_NUM小于N21时，耦合到被选择的字线的大多数被选择的存储器单元可能未达到目标编程状态。因此，第二偏移时间t_OFFSET2可以被设置为t21，并且位线建立时间t_DPGM_SETUP可以被设置为比基准时间tREF长t21的时间，即tREF+t21。当位线建立时间t_DPGM_SETUP被设置时，可以在时间tREF+t21内生成处于高状态的第一感测信号PBSENSE。
当已经执行的编程循环的数目PGMLOOP_NUM大于或等于N21并且小于N22时，在与被选择的字线耦合的被选择的存储器单元中可能存在未达到目标编程状态的一些存储器单元。因此，第二偏移时间t_OFFSET2可以被设置为比t21短的t22，并且位线建立时间t_DPGM_SETUP可以被设置为比基准时间tREF长t22的时间，即，tREF+t22。当位线建立时间t_DPGM_SETUP被设置时，可以在时间tREF+t22内生成处于高状态的第一感测信号PBSENSE。
当已经执行的编程循环的数目PGMLOOP_NUM大于或等于N22时，在耦合到被选择的字线的被选择的存储器单元中可能存在多个被编程的存储器单元。因此，可以不设置第二偏移时间t_OFFSET2，并且可以将位线建立时间t_DPGM_SETUP设置为基准时间tREF。当位线建立时间t_DPGM_SETUP被设置为基准时间tREF时，可以在基准时间tREF内生成处于高状态的第一感测信号PBSENSE。
参考图16C，可以基于与被编程的存储器单元相邻的存储器单元中的第一编程允许存储器单元的数目PGM_NUM和已经执行的编程循环的数目PGMLOOP_NUM两者来设置位线建立时间t_DPGM_SETUP。
在图16C中，假设与被编程的存储器单元相邻的存储器单元中的第一编程允许存储器单元的数目PGM_NUM属于大于或等于N11且小于N12的范围，并且已经执行的编程循环的数目PGMLOOP_NUM属于小于N21的范围。即，图16C可以图示与被编程的存储器单元相邻的一些存储器单元被编程，但是已经执行的编程循环的数目小的情况。
根据一个实施例，可以基于第一编程允许存储器单元的数目PGM_NUM将第一偏移时间t_OFFSET1设置为t12，并且可以基于已经执行的编程循环的数目PGMLOOP_NUM将第二偏移时间t_OFFSET2设置为t21。因此，可以将位线建立时间t_DPGM_SETUP设置为比基准时间tREF长t12+t21的时间，即，tREF+t12+t21。当位线建立时间t_DPGM_SETUP被设置时，可以在时间tREF+t12+t21内生成处于高状态的第一感测信号PBSENSE。
图17是图示根据本公开的一个实施例的存储器设备的操作的图。
参考图17，在操作S1701处，存储器设备可以确定与被选择的存储器单元相邻的编程允许存储器单元的数目。被选择的存储器单元可以是在双重验证编程操作DPGM期间具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压的多个存储器单元中的一个存储器单元。此外，编程允许存储器单元的数目可以指代具有低于预验证电压Vvfyp的阈值电压的存储器单元的数目。
根据一个实施例，在被选择的存储器单元上的编程操作期间，在耦合到被选择的存储器单元的位线和与耦合到被选择的存储器单元的位线相邻的位线中的每个位线之间可能引起寄生电容，并且由于寄生电容，耦合到被选择的存储器单元的位线的电压电平可能未达到目标电平。因此，存储器设备可以确定与被选择的存储器单元相邻的存储器单元的状态，以使耦合到被选择的存储器单元的位线的电压电平达到目标电平。
在操作S1703处，存储器设备可以基于与被选择的存储器单元相邻的存储器单元的状态来设置位线建立时间。位线建立时间可以指代将信号施加到页缓冲器中的晶体管中的耦合到位线的晶体管的栅极的时间。
根据一个实施例，与被选择的存储器单元相邻的存储器单元中的每个存储器单元可以具有低于预验证电压Vvfyp的阈值电压、高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压、或高于主验证电压Vvfym的阈值电压。
当与被选择的存储器单元相邻的存储器单元中具有低于预验证电压Vvfyp的阈值电压的存储器单元的数目大于具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压或高于主验证电压Vvfym的阈值电压的存储器单元的数目时，存储器设备可以将位线建立时间设置为比基准时间长。备选地，当与被选择的存储器单元相邻的存储器单元中具有低于预验证电压Vvfyp的阈值电压的存储器单元的数目小于具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压或高于主验证电压Vvfym的阈值电压的存储器单元的数目时，存储器设备可以将位线建立时间设置为比基准时间长。
根据一个实施例，在基于相邻存储器单元的状态设置位线建立时间之后，可以基于已经执行的编程循环的数目来校正位线建立时间。换句话说，可以基于在被选择的存储器单元上执行的编程循环的数目以及与被选择的存储器单元相邻的存储器单元的状态两者来设置位线建立时间。
因此，在基于相邻存储器单元的状态设置位线建立时间之后，当已经执行的编程循环的数目减小时，存储器设备可以增加位线建立时间。备选地，当已经执行的编程循环的数目增加时，存储器设备可以增加位线建立时间，但仍然小于已经执行的编程循环的数目较小的情况的位线建立时间。
图18是图示根据本公开的一个实施例的存储器设备的操作的图。
参考图18，在操作S1801处，存储器设备可以执行编程循环。编程循环可以包括编程脉冲施加操作和验证操作。可以使用预验证电压Vvfyp和主验证电压Vvfym来执行验证操作。即，编程循环可以对应于双重验证编程操作。
在操作S1803处，存储器设备可以基于验证操作将在其上执行编程操作的存储器单元中的每个存储器单元分类为多个状态中的一个状态。例如，在验证操作期间，存储器单元中的每个存储器单元可以被分类为第一编程允许存储器单元PGM单元之一、第二编程允许存储器单元DPGM单元之一、或编程禁止存储器单元INHIBIT单元之一。第一编程允许存储器单元PGM单元各自具有低于预验证电压Vvfyp的阈值电压。第二编程允许存储器单元DPGM单元各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压。编程禁止存储器单元INHIBIT单元各自具有高于主验证电压Vvfym的阈值电压。
在操作S1805处，存储器设备可以基于已经执行的编程循环的数目来设置位线建立时间。更具体地，在对在操作S1803处被分类的存储器单元中的、各自具有高于预验证电压Vvfyp且低于主验证电压Vvfym的阈值电压的第二编程允许存储器单元DPGM单元的编程操作期间，当已经执行的编程循环的数目小于尚未执行的编程循环的数目时，存储器设备可以将耦合到对应存储器单元的位线的位线建立时间设置为比基准时间长。备选地，当已经执行的编程循环的数目较大时，存储器设备可以将耦合到对应存储器单元的位线的位线建立时间设置为比基准时间长但是比在已经执行的编程循环的数目较小的情况下的时间短。
根据一个实施例，在基于已经执行的编程循环的数目设置位线建立时间之后，可以基于相邻存储器单元的状态来校正位线建立时间。换句话说，可以基于在被选择的存储器单元上执行的编程循环的数目以及与被选择的存储器单元相邻的存储器单元的状态两者来设置位线建立时间。
因此，在基于已经执行的编程循环的数目设置位线建立时间之后，当相邻存储器单元中的编程允许存储器单元的数目增加时，存储器设备可以增加位线建立时间。备选地，当相邻存储器单元中的编程允许存储器单元的数目减小时，存储器设备可以增加位线建立时间，但是仍然保持这种时间比根据编程允许存储器单元的数目较大的情况的时间短。
图19是图示图1中所示的存储器控制器的另一实施例的图。
存储器控制器1000可以耦合到主机和存储器设备。响应于来自主机的请求，存储器控制器1000可以访问存储器设备。例如，存储器控制器1000可以控制存储器设备的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器设备和主机之间的接口。存储器控制器1000可以运行用于控制存储器设备的固件。
参考图19，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ECC)块1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且可以通过存储器接口1060与存储器设备通信。此外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以通过将存储器缓冲器1020用作操作存储器、高速缓存存储器或缓冲存储器来控制存储设备的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA并且通过使用映射表将LBA转换成PBA。取决于映射单位，存在用于FTL的多种地址映射方法。典型的地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010可以使从主机接收的数据随机化。例如，处理器1010可以使用随机化种子来使从主机接收的数据随机化。经随机化的数据可以作为要被存储的数据提供给存储器设备，并且可以被编程在存储器单元阵列中。
根据一个实施例，处理器1010可以运行软件或固件以执行随机化操作和非随机化操作。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC块1030可以执行错误校正。ECC块1030可以基于要通过存储器接口1060被写入存储器设备的数据来执行ECC编码。经ECC编码的数据可以通过存储器接口1060被传输到存储器设备。ECC块1030可以基于通过存储器接口1060从存储器设备接收的数据来执行ECC解码。例如，ECC块1030可以被包括作为存储器接口1060的组件并且被设置在存储器接口1060中。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用各种通信方法中的至少一种通信方法来执行通信，各种通信方法诸如是通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和/或低负载DIMM(LRDIMM)。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器设备通信。存储器接口1060可以通过通道与存储器设备通信命令、地址和数据。
在所有实施例中，存储器控制器1000不必包括存储器缓冲器1020和缓冲器控制电路1050。这些组件可以在存储器控制器1000的外部。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000中的非易失性存储器设备(例如，只读存储器(ROM))加载代码。在另一个示例中，处理器1010可以通过存储器接口1060从存储器设备加载代码。
例如，存储器控制器1000的总线1070可以具有两种类型的总线：控制总线和数据总线。数据总线可以被配置成在存储器控制器1000中传输数据，并且控制总线可以被配置成在存储器控制器1000中传输控制信息，诸如命令和地址。数据总线和控制总线可以彼此隔离，以免互相干扰或相互影响。数据总线可以耦合到主机接口1040、缓冲器控制电路1050、ECC块1030和存储器接口1060。控制总线可以耦合到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图20是图示根据本公开的一个实施例的对其应用存储设备的存储器卡系统2000的框图。
参考图20，存储器卡系统2000可以包括存储器控制器2100、存储器设备2200和连接器2300。
存储器控制器2100可以耦合到存储器设备2200。存储器控制器2100可以访问存储器设备2200。例如，存储器控制器2100可以控制存储器设备2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以在存储器设备2200和主机之间提供接口。存储器控制器2100可以驱动用于控制存储器设备2200的固件。可以以与图1的存储器设备100相同的方式来配置存储器设备2200。
例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC块的组件。
存储器控制器2100可以通过连接器2300与外部设备通信。存储器控制器2100可以基于特定的通信协议与外部设备(例如，主机)通信。例如，存储器控制器2100可以通过各种通信协议中的至少一种通信协议与外部设备通信，各种通信协议诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WiFi、蓝牙和/或非易失性存储器快速(NVMe)。例如，连接器2300可以由上述各种通信协议中的至少一种通信协议来定义。
在一个实施例中，存储器设备2200可以被实现为各种非易失性存储器设备中的任何一种，诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和/或自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中以形成存储器卡。例如，存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中并且形成存储器卡，诸如个人计算机存储器卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(例如，SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、MMCmicro或eMMC)、安全数字(SD)卡(例如，SD、miniSD、microSD或SDHC)和/或通用闪存(UFS)。
图21是图示根据本公开的一个实施例的对其应用存储设备的固态驱动器(SSD)系统3000的一个示例的框图。
参考图21，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过功率连接器3002接收功率PWR。SSD 3200可以包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
在一个实施例中，SSD控制器3210可以执行图1的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。例如，信号SIG可以基于主机3100和SSD 3200的接口。例如，信号SIG可以由各种接口中的至少一种接口来定义，各种接口诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-e)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WiFi、蓝牙和/或非易失性存储器快速(NVMe)。
辅助电源3230可以通过功率连接器3002耦合到主机3100。辅助电源3230可以由从主机3100提供的功率PWR充电。当不能从主机3100平稳地提供功率时，辅助电源3230可以提供SSD3200的功率。例如，辅助电源3230可以被设置在SSD 3200内部或外部。例如，辅助电源3230可以被设置在主板上并且可以向SSD 3200提供辅助功率。
缓冲存储器3240可以用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可以临时存储多个闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括易失性存储器或非易失性存储器，易失性存储器诸如是DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM或GRAM，非易失性存储器诸如是FRAM、ReRAM、STT-MRAM或PRAM。
图22是图示根据本公开的一个实施例的对其应用存储设备的用户系统4000的框图。
参考图22，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行用户系统4000中所包括的组件、操作系统(OS)或用户程序。例如，应用处理器4100可以包括控制器、接口、图形引擎等，以用于控制用户系统4000中所包括的组件。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括易失性随机存取存储器或非易失性随机存取存储器，易失性随机存取存储器诸如是DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM，非易失性随机存取存储器诸如是PRAM、ReRAM、MRAM和FRAM。例如，应用处理器4100和存储器模块4200可以基于叠层封装(POP)被封装，并且然后可以被提供为单个半导体封装。
网络模块4300可以与外部设备通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙或Wi-Fi。例如，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。备选地，存储模块4400可以将存储在存储模块4400中的数据传输到应用处理器4100。例如，存储模块4400可以被实现为非易失性半导体存储器设备，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或具有三维(3D)结构的NAND闪存。例如，存储模块4400可以被提供为可移动存储介质(即，可移动驱动器)，诸如用户系统4000的存储器卡或外部驱动器。
例如，存储模块4400可以包括多个非易失性存储器设备，多个非易失性存储器设备中的每个非易失性存储器设备可以以与上面参考图2和图3描述的存储器设备相同的方式操作。存储模块4400可以以与上面参考图1描述的存储设备50相同的方式操作。
用户接口4500可以包括将数据或命令输入到应用处理器4100或将数据输出到外部设备的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电设备。用户接口4500可以进一步包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监控器。
根据本公开的一个实施例，通过基于与在其上执行双重验证编程操作的存储器单元相邻的存储器单元的状态和/或已经执行的编程循环的数目，来设置将信号施加到通过位线耦合到在其上执行双重验证编程操作的存储器单元的晶体管的信号的时间，位线的电压电平可以达到目标电平。
虽然已经结合各种实施例示出和描述了本发明，但是鉴于本公开，本领域技术人员将认识到，可以在本发明的精神和范围内对所公开的实施例中的任何实施例进行各种修改。本发明涵盖落入权利要求的范围内的所有这种修改。

Claims (20)

1.一种存储器设备，包括：
多个存储器单元；
外围电路，执行多个编程循环，以对所述多个存储器单元中的被选择的存储器单元进行编程；以及
感测信号控制器，在所述被选择的存储器单元中的第一存储器单元上的编程操作期间，基于与所述第一存储器单元相邻的第二存储器单元的状态以及在所述第一存储器单元上执行的编程循环的数目中的至少一项，所述感测信号控制器确定耦合到所述第一存储器单元的位线的位线建立时间，所述第一存储器单元具有高于预验证电压且低于主验证电压的阈值电压。
2.根据权利要求1所述的存储器设备，其中所述位线建立时间表示在其期间信号被施加到通过所述位线耦合到所述第一存储器单元的晶体管的栅极的时间。
3.根据权利要求1所述的存储器设备，其中所述第二存储器单元中的每个第二存储器单元的阈值电压是以下项之一：低于所述预验证电压、高于所述预验证电压且低于所述主验证电压、以及高于所述主验证电压。
4.根据权利要求3所述的存储器设备，其中当所述第二存储器单元中的、各自具有低于所述预验证电压的所述阈值电压的存储器单元的数目超过基准数目时，所述感测信号控制器将所述位线建立时间设置为比基准时间长第一偏移时间的时间。
5.根据权利要求4所述的存储器设备，其中当所述第二存储器单元中的、各自具有低于所述预验证电压的所述阈值电压的存储器单元的数目小于或等于所述基准数目时，所述感测信号控制器将所述位线建立时间设置为比所述基准时间长第二偏移时间的时间。
6.根据权利要求5所述的存储器设备，其中所述第一偏移时间比所述第二偏移时间长。
7.根据权利要求1所述的存储器设备，其中在基于所述第二存储器单元的所述状态设置所述位线建立时间之后，所述感测信号控制器基于在所述第一存储器单元上执行的编程循环的数目来校正所设置的所述位线建立时间。
8.根据权利要求7所述的存储器设备，其中：
当在所述第一存储器单元上执行的编程循环的数目小于或等于设定数目时，所述感测信号控制器将所设置的所述位线建立时间校正为通过将第三偏移时间添加到所设置的所述位线建立时间而获得的时间；以及
当在所述第一存储器单元上执行的编程循环的数目超过所述设定数目时，所述感测信号控制器将所设置的所述位线建立时间校正为通过将第四偏移时间添加到所设置的所述位线建立时间而获得的时间。
9.根据权利要求8所述的存储器设备，其中所述第三偏移时间比所述第四偏移时间长。
10.根据权利要求1所述的存储器设备，其中当在所述第一存储器单元上执行的编程循环的数目小于或等于基准数目时，所述感测信号控制器将所述位线建立时间设置为比基准时间长第五偏移时间的时间。
11.根据权利要求10所述的存储器设备，其中当在所述第一存储器单元上执行的编程循环的数目超过所述基准数目时，所述感测信号控制器将所述位线建立时间设置为比所述基准时间长第六偏移时间的时间。
12.根据权利要求11所述的存储器设备，其中所述第五偏移时间比所述第六偏移时间长。
13.根据权利要求1所述的存储器设备，其中在基于在所述第一存储器单元上执行的编程循环的数目设置所述位线建立时间之后，所述感测信号控制器基于所述第二存储器单元的所述状态来校正所设置的所述位线建立时间。
14.根据权利要求13所述的存储器设备，其中：
当所述第二存储器单元中的、各自具有低于所述预验证电压的阈值电压的存储器单元的数目超过基准数目时，所述感测信号控制器将所设置的所述位线建立时间校正为通过将第七偏移时间添加到所设置的所述位线建立时间而获得的时间；以及
当所述第二存储器单元中的、各自具有低于所述预验证电压的所述阈值电压的存储器单元的数目小于或等于所述基准数目时，所述感测信号控制器将所设置的所述位线建立时间校正为通过将第八偏移时间添加到所设置的所述位线建立时间而获得的时间。
15.根据权利要求14所述的存储器设备，其中所述第七偏移时间比所述第八偏移时间长。
16.一种操作存储器设备的方法，所述存储器设备包括多个存储器单元，所述方法包括：
执行多个编程循环，以对所述多个存储器单元中的被选择的存储器单元进行编程；以及
在第一存储器单元上的编程操作期间，基于与所述第一存储器单元相邻的第二存储器单元的状态以及在所述第一存储器单元上执行的编程循环的数目中的至少一项，确定耦合到所述被选择的存储器单元中的所述第一存储器单元的位线的位线建立时间，所述第一存储器单元具有高于预验证电压且低于主验证电压的阈值电压。
17.根据权利要求16所述的方法，其中每个所述第二存储器单元的阈值电压是以下项之一：低于所述预验证电压、高于所述预验证电压且低于所述主验证电压、以及高于所述主验证电压。
18.根据权利要求17所述的方法，其中当所述第二存储器单元中的、各自具有低于所述预验证电压的所述阈值电压的存储器单元的数目超过基准数目时，所述位线建立时间被设置为比基准时间长第一偏移时间的时间，并且
其中当所述第二存储器单元中的、各自具有低于所述预验证电压的所述阈值电压的存储器单元的数目小于或等于所述基准数目时，所述位线建立时间被设置为比所述基准时间长第二偏移时间的时间。
19.根据权利要求18所述的方法，其中所述第一偏移时间比所述第二偏移时间长。
20.一种存储器设备，包括：
多个存储器单元，被布置在沿一个方向延伸的多个字线与沿另一方向延伸的多个位线的交叉处；
电压生成器，耦合到所述多个字线；以及
控制逻辑，在耦合到目标位线和字线的目标存储器单元上执行包括多个编程循环的编程操作，与所述目标存储器单元相邻的存储器单元也耦合到该字线，每个相邻的存储器单元也耦合到对应的相邻位线，
其中所述控制逻辑包括感测控制器，所述感测控制器控制所述电压生成器以：
在第一时段中向所述字线提供接地电压，在所述第一时段之后的第二时段中向所述字线提供通过电压，以及在所述第二时段之后的第三时段中向所述字线提供编程电压；以及
向所述目标位线和相邻位线中的每个位线提供感测信号，以在所述第三时段的初始时间段中建立所述目标位线和相邻位线中的每个位线，
其中基于所述相邻存储器单元的状态和已执行的编程循环的数目来调整所述初始时间段。
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