CN109935267A - 半导体存储器装置及其操作方法 - Google Patents

半导体存储器装置及其操作方法 Download PDF

Info

Publication number
CN109935267A
CN109935267A CN201810960326.7A CN201810960326A CN109935267A CN 109935267 A CN109935267 A CN 109935267A CN 201810960326 A CN201810960326 A CN 201810960326A CN 109935267 A CN109935267 A CN 109935267A
Authority
CN
China
Prior art keywords
voltage
programming
memory cell
physical page
wordline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810960326.7A
Other languages
English (en)
Other versions
CN109935267B (zh
Inventor
梁仁坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN109935267A publication Critical patent/CN109935267A/zh
Application granted granted Critical
Publication of CN109935267B publication Critical patent/CN109935267B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种半导体存储器装置及操作该半导体存储器装置的方法，以对半导体存储器装置的选择的物理页面进行编程。该方法可以包括执行多个编程循环。编程循环中的每一个可以包括：基于输入到半导体存储器装置的页面缓冲器的数据施加位线电压；将两步编程脉冲施加到与选择的物理页面联接的字线；使用双重验证方案对选择的物理页面执行编程验证操作；以及基于编程验证操作的结果确定待在随后的编程循环中施加的位线电压。

Description

半导体存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2017年12月19日提交的申请号为10-2017-0175203的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种半导体存储器装置以及该半导体存储器装置的操作方法。
背景技术
通常，存储器装置可以具有二维结构或三维结构，在二维结构中，串被水平地布置在半导体衬底上，在三维结构中，串被垂直地堆叠在半导体衬底上。三维存储器装置可以克服二维存储器装置的集成度限制，并且可以包括垂直地堆叠在半导体衬底上的多个存储器单元。
发明内容
本公开的各个实施例涉及一种操作速度和可靠性提高的半导体存储器装置。
本公开的各个实施例涉及一种操作速度和可靠性提高的半导体存储器装置的操作方法。
本公开的实施例可以提供一种操作半导体存储器装置的方法，以对半导体存储器装置的选择的物理页面进行编程，该方法包括执行多个编程循环。编程循环中的每一个可以包括：基于输入到半导体存储器装置的页面缓冲器的数据施加位线电压；将两步编程脉冲施加到与选择的物理页面联接的字线；使用双重验证方案对选择的物理页面执行编程验证操作；以及基于编程验证操作的结果，确定待在随后的编程循环中施加的位线电压。
在实施例中，基于输入到页面缓冲器的数据施加位线电压可以包括：将编程允许电压施加到与待被编程的目标存储器单元联接的位线；以及将编程禁止电压施加到与编程禁止存储器单元联接的位线。
在实施例中，施加两步编程脉冲可以包括：将具有第一水平的编程电压施加到字线；以及将编程电压的电压水平从第一水平增加到第二水平。
在实施例中，使用双重验证方案对选择的物理页面执行编程验证操作可以包括：通过将辅助验证电压施加到字线来执行辅助验证操作，辅助验证电压对应于至少一个编程状态；以及通过将主验证电压施加到字线来执行主验证操作，主验证电压对应于该至少一个编程状态。辅助验证电压可以小于主验证电压。
在实施例中，使用双重验证方案对选择的物理页面执行编程验证操作可以包括：将验证电压施加到字线，验证电压对应于至少一个编程状态，并使用辅助评估时间来执行辅助验证操作；以及将验证电压施加到字线，并使用主评估时间来执行主验证操作。辅助评估时间可以小于主评估时间。
在实施例中，基于编程验证操作的结果确定待在随后的编程循环中施加的位线电压可以包括：确定选择的物理页面中的存储器单元的阈值电压是否小于辅助验证电压；以及确定选择的物理页面中的存储器单元的阈值电压是否小于主验证电压。
在实施例中，当存储器单元的阈值电压小于辅助验证电压时，可以确定第一编程允许电压为待在随后的编程循环中施加到与存储器单元联接的位线的电压。
在实施例中，当存储器单元的阈值电压等于或大于辅助验证电压且小于主验证电压时，可以确定大于第一编程允许电压的第二编程允许电压为待在随后的编程循环中施加到与存储器单元联接的位线的电压。
在实施例中，当存储器单元的阈值电压大于主验证电压时，可以确定编程禁止电压为待在随后的编程循环中施加到与存储器单元联接的位线的电压。
在实施例中，第一编程允许电压可以是接地电压。
本公开的实施例可以提供一种操作半导体存储器装置的方法，以对半导体存储器装置的选择的物理页面进行编程，该方法包括执行多个编程循环。编程循环中的每一个可以包括：将当前编程循环计数与阈值循环计数进行比较；以及基于比较的结果确定待被施加到与选择的物理页面联接的字线的编程脉冲。
在实施例中，基于比较的结果确定待被施加到与选择的物理页面联接的字线的编程脉冲可以包括：在当前编程循环计数小于阈值循环计数时，确定正常编程脉冲为待被施加到字线的编程脉冲。
在实施例中，基于比较的结果确定待被施加到与选择的物理页面联接的字线的编程脉冲可以包括：在当前编程循环计数等于或大于阈值循环计数时，确定两步编程脉冲为待被施加到字线的编程脉冲。
本公开的实施例可以提供一种半导体存储器装置，包括：存储器单元阵列，包括多个物理页面；外围电路，被配置为对多个物理页面中的选择的物理页面执行编程操作；以及控制逻辑，被配置为控制外围电路的编程操作。在选择的物理页面的编程操作期间，控制逻辑可以控制外围电路将两步编程脉冲施加到与选择的物理页面联接的字线，并且使用双重验证方案对选择的物理页面执行编程验证操作。
在实施例中，为了施加两步编程脉冲，控制逻辑可以控制外围电路将具有第一水平的编程电压施加到字线并且将编程电压从第一水平增加到第二水平。
在实施例中，为了使用双重验证方案对选择的物理页面执行编程验证操作，控制逻辑可以控制外围电路将对应于至少一个编程状态的辅助验证电压施加到字线，并且将对应于该至少一个编程状态的主验证电压施加到字线。
在实施例中，当选择的物理页面中的存储器单元的阈值电压小于辅助验证电压时，控制逻辑可以确定第一编程允许电压为待在随后的编程循环中施加到与存储器单元联接的位线的电压。
在实施例中，当存储器单元的阈值电压等于或大于辅助验证电压并且小于主验证电压时，控制逻辑可以确定第二编程允许电压为待在随后的编程循环中施加到与存储器单元联接的位线的电压，第二编程允许电压大于第一编程允许电压。
在实施例中，当存储器单元的阈值电压大于主验证电压时，控制逻辑可以确定编程禁止电压为待在随后的编程循环中施加到与存储器单元联接的位线的电压。
在实施例中，第一编程允许电压可以是接地电压。
附图说明
图1是示出根据本公开的实施例的半导体存储器装置的框图。
图2是示出图1的存储器单元阵列的示例的示图。
图3是示出图2的存储块(例如，BLK1至BLKz)中的任何一个(例如，BLK1)的示例的电路图。
图4是示出图2的存储块(例如，BLK1到BLKz)中的任何一个的另一示例(例如，BLK1')的电路图。
图5是描述根据本公开的实施例的半导体存储器装置的编程方法的流程图。
图6是详细描述图5的编程脉冲施加步骤的示例的流程图。
图7是示出根据本公开的实施例的半导体存储器装置的编程方法的示图。
图8是详细描述图5的编程验证步骤的示例的流程图。
图9是示出图8的辅助验证操作和主验证操作的示例的示图。
图10是示出示例性存储器单元的电路图以描述图9中所示的双重验证操作。
图11是示出图10中所示的存储器单元的双重验证操作和根据双重验证操作调整位线电压的操作的示例的示图。
图12是详细描述图5的编程验证步骤的示例的流程图。
图13是示出图12的辅助验证操作和主验证操作的示例的示图。
图14A是示出图8至图11中所示的双重验证操作的示例性步骤的示图，并且图14B是示出图12和图13中所示的示例性双重验证操作的效果的示图。
图15是详细描述图5中所示的位线电压确定步骤的示例的流程图。
图16是示出根据本公开的实施例的半导体存储器装置的操作方法的效果的示图。
图17是描述根据本公开的实施例的编程方法的流程图。
图18是示出图17中所示的示例性编程方法的示图。
图19是示出根据本公开的实施例的包括图1的半导体存储器装置的存储器系统的框图。
图20是示出图19的存储器系统的示例性应用的框图。
图21是示出根据本公开的实施例的包括参照图20所示的存储器系统的计算系统的框图。
具体实施方式
现在将参照附图更全面地描述各个实施例；然而，本公开的元件和特征可以与本文所示和所述的元件和特征不同地配置和/或布置。因此，本发明不限于本文阐述的实施例。相反，提供这些实施例使得本公开是彻底且完全的，并且向本领域技术人员完全传达示例性实施例的范围。进一步注意的是，对“实施例”等的参考不一定仅针对一个实施例，并且对“实施例”等的不同参考不一定针对相同的实施例。
在附图中，为了清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
将参照附图描述实施例。参照截面图和示意图来描述实施例和其结构。这样，由例如制造技术和/或公差导致的图示的形状变化是预期的。因此，实施例不应被解释为限于本文所示的元件或其区域的特定形状；相反，实施例可以包括由例如制造导致的形状偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可以用于识别各种部件，但是它们不应该限制各种部件。这些术语仅用于将部件与具有相同或相似名称的其它部件区分开。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和/或”可以包括所提及的部件中的任何一种或组合。
此外，单数形式可以包括复数形式，并且反之亦然，除非上下文另有说明。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示存在一个或多个所阐述的部件、步骤、操作和元件，但是不排除添加未阐述的部件、步骤、操作和/或元件。
此外，除非另有限定，否则本说明书中所使用的包括技术术语和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。在常用词典中限定的术语应被理解为具有与其在相关领域的环境中所理解的含义一致的含义，并且除非在本说明书中明确地限定，否则不应解释为具有理想化或过于正式的含义。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一部件，而且还指通过中间部件间接联接另一部件。另一方面，“直接连接/直接联接”指在没有中间部件的情况下，一个部件直接联接另一部件。
图1是示出根据本公开的实施例的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150。
存储器单元阵列110可以包括多个存储块BLK1至BLKz，多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。存储块BLK1至BLKz通过位线BL1至BLm联接到读取/写入电路130。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，存储器单元可以是非易失性存储器单元，并且可以由具有垂直沟道结构的非易失性存储器单元形成。存储器单元阵列110可以由具有二维结构的存储器单元阵列形成。在实施例中，存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。存储器单元阵列110中的每个存储器单元可以存储至少一位数据。在实施例中，每个存储器单元可以是存储1位数据的单层单元(SLC)。在实施例中，每个存储器单元可以是存储2位数据的多层单元(MLC)。在实施例中，每个存储器单元可以是存储3位数据的三层单元。在实施例中，每个存储器单元可以是存储4位数据的四层单元。在各个实施例中，存储器单元阵列110可以包括多个存储器单元，每个存储器单元存储5位或更多位的数据。
地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150可以用作驱动存储器单元阵列110的外围电路。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120可以通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可以对接收的地址中的块地址进行解码。地址解码器120基于解码的块地址来选择至少一个存储块。当在读取操作期间执行读取电压施加操作时，地址解码器120可以将电压发生器150生成的读取电压(Vread)施加到选择的存储块的选择的字线，并且将通过电压(Vpass)施加到其它未选择的字线。在编程验证操作期间，地址解码器120可以将电压发生器150生成的验证电压施加到选择的存储块的选择的字线，并且可以将通过电压(Vpass)施加到其它未选择的字线。
地址解码器120可以对接收的地址中的列地址进行解码。地址解码器120可以将解码的列地址传输到读取/写入电路130。
基于页面来执行半导体存储器装置100的读取操作或编程操作。在请求读取操作或编程操作时接收的地址可以包括块地址、行地址和列地址。地址解码器120可以响应于块地址和行地址来选择一个存储块和一个字线。列地址可以由地址解码器120解码，并且被提供给读取/写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130包括多个页面缓冲器PB1至PBm。读取/写入电路130可以在存储器单元阵列110的读取操作期间用作读取电路，并且在写入操作期间用作写入电路。页面缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。在读取操作或编程验证操作期间，为了感测存储器单元的阈值电压，页面缓冲器PB1至PBm可以连续地向与存储器单元联接的位线供给感测电流，并且每个页面缓冲器可以通过感测节点根据对应的存储器单元的编程状态来感测流动电流量的变化，并且将其锁存为感测数据。读取/写入电路130响应于从控制逻辑140输出的页面缓冲器控制信号来操作。
在读取操作期间，读取/写入电路130可以感测存储器单元的数据，临时存储读出的数据，并且然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施例中，读取/写入电路130可以包括列选择电路等以及页面缓冲器(或页面寄存器)。
控制逻辑140联接到地址解码器120、读取/写入电路130以及电压发生器150。控制逻辑140可以通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器装置100的整体操作。控制逻辑140可以输出用于控制多个页面缓冲器PB1至PBm的感测节点预充电电位水平的控制信号。控制逻辑140可以控制读取/写入电路130执行存储器单元阵列110的读取操作。
控制逻辑140可以在编程操作期间控制外围电路将两步编程脉冲施加到选择的字线。因此，相对较小的慢单元的阈值电压的移位量可以增加。因此，编程操作所需的编程循环的数量可以减少。因此，半导体存储器装置的整体编程速度可以提高。
此外，在编程操作期间，控制逻辑140可以控制外围电路在编程验证步骤中使用辅助验证电压和主验证电压执行双重验证操作，并且基于双重验证操作的结果调整随后的编程循环的位线电压。因此，几乎已经达到目标编程状态的存储器单元的阈值电压增加率可以减小，从而每个编程状态的阈值电压分布可以减小。因此，在编程操作已经完成之后的读取余量可以增加，并且半导体存储器装置的操作可靠性可以提高。稍后将参照图5至图18更详细地描述控制逻辑140的上述控制操作。
电压发生器150可以响应于从控制逻辑140输出的控制信号，在读取操作期间生成读取电压(Vread)和通过电压(Vpass)。为了生成具有各种电压水平的多个电压，电压发生器150可以包括被配置成接收内部电源电压的多个泵送(pumping)电容器，并且电压发生器150可以在控制逻辑140的控制下通过选择性地启用多个泵送电容器来生成多个电压。电压发生器150可以生成用于两步编程脉冲的电压。稍后将参照图7描述在编程操作期间使用的两步编程脉冲。另外，电压发生器150可以生成用于双重验证操作的辅助验证电压和主验证电压。稍后将参照图8至图13描述辅助验证电压和主验证电压。
图2是示出图1的存储器单元阵列110的示例的示图。
参照图2，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。存储器单元被布置在+X方向、+Y方向和+Z方向上。将参照图3和图4更详细地描述每个存储块的结构。
图3是示出图2的存储块BLK1至BLKz中的任何一个(例如，BLK1)的示例的电路图。
参照图3，第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。在第一存储块BLK1中，m个单元串被布置在行方向(即，+X方向)上。布置在行方向上的m个单元串分别联接到第一位线BL1至第m位线BLm(m是自然数)。单元串被布置在列方向(即，+Y方向)上。在图3中，为了清楚和说明的目的，示出了仅两个单元串布置在列方向上。
单元串CS11至CS1m和CS21至CS2m中的每一个被形成为“U”形。单元串CS11至CS1m和CS21至CS2m中的每一个包括堆叠在衬底(未示出)上的管道晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST，其中衬底设置在存储块BLK1的下部。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可以具有相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可以包括联接到对应行线的沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。
每个单元串的源极选择晶体管SST联接在共源线CSL与存储器单元MC1至MCp之间。源极选择晶体管SST的各个栅极共同联接到源极选择线SSL。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn被划分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此联接。第一存储器单元MC1至第p存储器单元MCp被连续地布置在-Z方向上并且串联地联接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn被连续地布置在+Z方向上，并且串联地联接在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MCp+1至MCn之间。第一行中的单元串CS11至CS1m的漏极选择晶体管DST联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管DST联接到第二漏极选择线DSL2。
换言之，布置在相同行(+X方向)中的单元串(例如，CS11至CS1m)通过对应的漏极选择晶体管联接到相同的漏极选择线(例如，DSL1)。布置在不同行中的单元串(例如，CS11和CS21)联接到不同的漏极选择线DSL1和DSL2。
共同联接到每个位线的单元串形成单个列。例如，共同联接到第一位线BL1的单元串CS11和CS21对应于第一列。同样地，共同联接到第m位线BLm的单元串CS1m和CS2m可以对应于第m列。参照图3，存储块BLK1包括m列，并且每列包括两个单元串。
联接到每个漏极选择线的单元串形成单个行。例如，联接到第一漏极选择线DSL1的单元串CS11到CS1m对应于第一行。联接到第二漏极选择线DSL2的单元串CS21到CS2m对应于第二行。如图3所示，存储块BLK1包括两行，并且每行包括m个单元串。
图4是示出图2的存储块BLK1至BLKz中的任何一个的另一示例BLK1'的电路图。
参照图4，第一存储块BLK1'可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。在第一存储块BLK1'中，m个单元串被布置在行方向(即，+X方向)上。布置在行方向上的m个单元串分别联接到第一位线BL1至第m位线BLm(m是自然数)。单元串被布置在列方向(即，+Y方向)上。在图4中，为了清楚和说明的目的，示出了仅两个单元串布置在列方向上。
单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括堆叠在衬底(未示出)上的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及漏极选择晶体管DST，其中衬底设置在存储块BLK1'的下部。
单元串的各个源极选择晶体管SST共同联接到共源线CSL。每个单元串的源极选择晶体管SST联接在共源线CSL与存储器单元MC1至MCn之间。每个单元串的源极选择晶体管SST的栅极联接到源极选择线SSL。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联地联接在源极选择晶体管SST与漏极选择晶体管DST之间。设置在相同高度的存储器单元联接到相同的字线。第一存储器单元MC1至第n存储器单元MCn分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MC1至MCn之间。布置在相同行方向(+X方向)上的单元串的漏极选择晶体管联接到相同的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管DST联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管DST联接到第二漏极选择线DSL2。
共同联接到每个位线的单元串形成单个列。例如，共同联接到第一位线BL1的单元串CS11'和CS21'对应于第一列。同样地，共同联接到第m位线BLm的单元串CS1m'和CS2m'可以对应于第m列。参照图4，存储块BLK1'包括m列，并且每列包括两个单元串。
联接到每个漏极选择线的串可以形成单个行。例如，联接到第一漏极选择线DSL1的单元串CS11'至CS1m'对应于第一行。联接到第二漏极选择线DSL2的单元串CS21'至CS2m'对应于第二行。如图4所示，存储块BLK1'可以包括两行，并且每行可以包括m个单元串。
因此，图4的存储块BLK1'具有与图3的存储块BLK1的配置类似的配置。在图4所示的实施例中，每个单元串中不包括管道晶体管PT。
在图4中，布置在行方向上的第一单元串CS11'至第m单元串CS1m'或第一单元串CS21'至第m单元串CS2m'分别联接到第一位线BL1至第m位线BLm。在实施例中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。将理解的是，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'中的偶数单元串联接到各个偶数位线，并且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数单元串联接到各个奇数位线。
图5是描述根据本公开的实施例的半导体存储器装置的编程方法的流程图。特别地，图5是描述根据增量步进脉冲编程(ISPP)方案执行的多个编程循环中的单个编程循环的流程图。
参照图5，根据本公开的实施例的半导体存储器装置的编程方法包括：步骤S110，施加与输入到每个页面缓冲器的数据对应的位线电压；步骤S130，将两步编程脉冲施加到选择的字线；步骤S150，使用双重验证方案对选择的物理页面执行编程验证操作；以及步骤S170，基于编程验证操作的结果来确定待施加到随后的编程循环的位线电压。
在步骤S110中，将与输入到每个页面缓冲器的数据对应的位线电压施加到对应的位线。为了响应于施加到对应的字线的编程脉冲来使存储器单元的阈值电压移位，编程允许电压可以被施加到对应的位线。为了即使编程脉冲被施加到对应的字线，也能防止存储器单元的阈值电压移位，编程禁止电压可以被施加到对应的位线。
在本说明书中，物理页面可以被定义为存储块中与单个字线联接的一组存储器单元，并且用作编程操作或读取操作的单位。每个物理页面包括多个存储器单元。当物理页面中的每个存储器单元是单层单元(SLC)时，单个物理页面可以对应于单个逻辑页面。当物理页面中的每个存储器单元是可以存储2位数据的多层单元(MLC)时，单个物理页面可以对应于两个逻辑页面。当物理页面中的每个存储器单元是可以存储3位数据的三层单元(TLC)时，单个物理页面可以对应于三个逻辑页面。
在选择的物理页面的存储器单元中，待被保持在擦除状态的存储器单元的阈值电压将不被移位。在该情况下，编程禁止电压被施加到与待被保持在擦除状态的存储器单元联接的位线。例如，编程禁止电压可以是电源电压。因此，由于沟道区域的自升压(self-boosting)导致电压增加，因此对应的存储器单元的栅极与沟道之间的电压差保持在设置值或更小，从而即使当编程脉冲被施加到字线时，存储器单元的阈值电压也不改变。
在选择的物理页面的存储器单元中，待被编程到目标编程状态的存储器单元的阈值电压将被移位。在该情况下，编程允许电压被施加到与待被编程的存储器单元联接的位线。例如，编程允许电压可以是接地电压(0V)。因此，沟道区域的电位保持在低水平，并且对应的存储器单元的阈值电压可以由于施加到字线的编程脉冲的高电压而移位。如上所述，编程允许电压可以是接地电压。并且，高于接地电压的电压可以被用作编程允许电压。在该情况下，因为沟道与栅极之间的电位差相对减小，所以阈值电压的移位量可以减小。
根据本公开的实施例的半导体存储器装置的编程操作，在先前的编程循环的步骤S170中确定在步骤S110中待施加的位线电压。在步骤S170中，确定待施加到随后的编程循环的位线电压。因此，可以调整随后的编程循环中对应的存储器单元的阈值电压的移位量。因此，对应于每个编程状态的阈值电压的分布宽度可以减小。这使得可以确保足够的读取余量。因此，半导体存储器装置的操作性能可以提高。
在步骤S130中，将两步编程脉冲施加到选择的字线。因为在步骤S110中已经施加待被编程的物理页面的位线电压，所以可以通过执行步骤S130的操作来选择性地使存储器单元的阈值电压移位。例如，与已经被施加编程禁止电压的位线联接的存储器单元的阈值电压不被移位。与已经被施加编程允许电压的位线联接的存储器单元的阈值电压被移位。在该情况下，已经被施加相对较低的位线电压的存储器单元的阈值电压的移位量相对较大。另一方面，已经被施加相对较高的位线电压的存储器单元的阈值电压的移位量相对较小。
在步骤S150中，通过双重验证方案对选择的物理页面执行编程验证操作。可以使用双重验证方案选择性地确定待被编程的存储器单元的位线电压。由此，可以优化每个存储器单元的阈值电压的移位量，使得每个存储器单元的最终阈值电压分布宽度可以减小。稍后在本文中将参照图8至图16描述使用双重验证方案的编程验证操作。
在步骤S170中，基于步骤S150的编程验证操作的结果，确定待在随后的编程循环中施加的位线电压。保持在擦除状态的存储器单元的位线电压是编程禁止电压并且不改变。此外，作为编程验证操作的结果，已经达到目标编程状态的存储器单元的位线电压也被确定为编程禁止电压。
编程允许电压被施加到与尚未达到目标编程状态的存储器单元联接的位线。几乎已经达到目标编程状态的存储器单元的位线电压可以被确定为相对高于当前的编程允许电压。在该情况下，如上所述，因为沟道与栅极之间的电位差相对减小，所以阈值电压的移位量可以减小。因此，可以防止对应的存储器单元的阈值电压在随后的编程循环中过度移位，由此对应的存储器单元的阈值电压分布可以变窄或不变宽。另一方面，在存储器单元的阈值电压与目标编程状态之间存在大的阈值电压差的情况下，保持当前的编程允许电压(例如，接地电压)。在该情况下，阈值电压的移位量保持在相对较大的值。
在根据本公开实施例的半导体存储器装置中，因为在步骤S130中施加了两步编程脉冲，所以具有距目标编程状态非常远的阈值电压的存储器单元的阈值电压的移位量相对增加。因此，执行编程循环的总次数可以减小。因此，半导体存储器装置的编程速度可以提高。
此外，如上所述，因为具有距目标编程状态非常远的阈值电压的存储器单元的阈值电压的移位量通过施加两步编程脉冲而相对增加，所以关于在编程操作已经完成之后的每个编程状态的阈值电压分布可以变窄。因此，确保的读取余量的量可以进一步增加，从而半导体存储器装置的操作可靠性可以提高。
根据本公开的实施例的半导体存储器装置，在步骤S150中，通过双重验证方案对选择的物理页面执行编程验证操作，并且在步骤S170中，基于编程验证操作的结果确定待施加到随后的编程循环的位线电压。因此，可以调整已经达到接近目标编程状态的水平的存储器单元的阈值电压的移位量。因此，关于在编程操作已经完成之后的每个编程状态的阈值电压分布可以变窄，从而半导体存储器装置的操作可靠性可以提高。
图6是详细描述图5的编程脉冲施加步骤S130的流程图。参照图6，将两步编程脉冲施加到选择的字线的步骤S130可以包括：步骤S210，将具有第一水平的编程电压施加到选择的字线；以及步骤S220，将编程电压的水平从第一水平增加到第二水平。还将参照图7更详细地描述图6中所示的编程脉冲施加步骤。
图7是示出根据本公开的实施例的半导体存储器装置的编程方法的示图。
参照图7，示出了根据ISPP方案对半导体存储器装置的选择的物理页面进行编程的方法。每个编程循环可以包括编程脉冲施加操作和编程验证操作。为了清楚和说明的目的，在图7中省略了验证操作时段的详细配置。将参照图9详细描述图7的每个验证操作时段。在本公开的实施例中，可以通过双重验证方案来执行待在每个编程循环中执行的编程验证操作。稍后将参照图8至图16详细描述双重验证操作。
如图7所示，待在每个编程循环中施加的编程脉冲Vp1、Vp2、Vp3、Vp4......具有两步电压水平。例如，第一编程脉冲Vp1具有第一水平VL1的电压和第二水平VL1*的电压。同时参照图6和图7，可以通过将具有第一水平VL1的编程电压施加到选择的字线的步骤S210以及将编程电压的水平增加到第二水平VL1*的步骤S220，执行施加第一编程脉冲Vp1的步骤S130。基于系统或设计考虑，可以根据需要改变第一编程脉冲Vp1的第一水平VL1与第二水平VL1*之间的差ΔVL1。同样，基于系统或设计考虑，也可以根据需要改变第二编程脉冲至第四编程脉冲等Vp2、Vp3、Vp4......中的每一个的第一水平VL2、VL3、VL4与第二水平VL2*、VL3*、VL4*之间的差ΔVL2、ΔVL3、ΔVL4。在实施例中，编程脉冲Vp2、Vp3和Vp4中的每一个的第一水平VL2、VL3、VL4的值可以大于先前的编程循环的第二水平VL1*、VL2*、VL3*的值。例如，第二编程脉冲Vp2的第一水平VL2的值可以大于第一编程脉冲Vp1的第二水平VL1*的值。此外，第三编程脉冲Vp3的第一水平VL3的值可以大于第二编程脉冲Vp2的第二水平VL2*的值。
如图7所示，因为施加两步编程脉冲而不是具有单个电压水平的编程脉冲，所以可以增加阈值电压距目标编程状态相对较远的存储器单元的阈值电压的移位量。因此，可以减小编程循环的总数量，从而可以提高半导体存储器装置的编程速度。
以下将更详细地描述施加两步编程脉冲的效果。由于制造半导体存储器装置的工艺的特性，存储器单元阵列110中的每个存储器单元i的阈值电压移位特性可以根据单元而变化。详细地，对于相同物理页面中的存储器单元，在相同条件下，存在具有相对较大阈值电压移位量的快单元和具有相对较小阈值电压移位量的慢单元。因此，虽然存储器单元待被编程到相同的编程状态，但是快单元达到目标编程状态所需的编程循环的数量少于慢单元达到目标编程状态所需的编程循环的数量。
当施加两步编程脉冲时，慢单元的阈值电压的移位量可以增加每个编程脉冲的第二水平VL1*、VL2*、VL3*、VL4*。因此，完成编程操作所需的编程循环的数量可以减小。因此，半导体存储器装置的编程速度可以提高。
图8是详细描述图5的编程验证步骤S150的示例的流程图。参照图8，如图5所示的通过双重验证方案对选择的物理页面执行编程验证操作的步骤S150可以包括：步骤S230，通过将辅助验证电压施加到选择的字线来执行辅助验证操作；以及步骤S240，通过将主验证电压施加到选择的字线来执行主验证操作。虽然在图8中，执行辅助验证操作的步骤S230被示为在执行主验证操作的步骤S240之前，但是本发明的方面不限于该顺序。例如，可以在执行辅助验证操作之前执行主验证操作。
还将参照图9描述辅助验证操作和主验证操作。
图9是示出图8的辅助验证操作和主验证操作的示图。图9示出了在单个编程循环期间执行的验证操作。由图7的阴影区域指示的每个验证时段的操作可以是图9中所示的验证操作。图9示出了具有一个擦除状态和三个编程状态的多层单元(MLC)的验证操作。根据本公开的实施例的半导体存储器装置中的存储器单元不限于MLC配置；目标存储器单元也可以是单层单元(SLC)、三层单元或具有更多状态的存储器单元。
参照图9，施加用于验证第一编程状态的第一辅助验证电压Vr1*和第一主验证电压Vr1，施加用于验证第二编程状态的第二辅助验证电压Vr2*和第二主验证电压Vr2，并且施加用于验证第三编程状态的第三辅助验证电压Vr3*和第三主验证电压Vr3。然而，这只是示例性的；可以施加用于第一编程状态至第三编程状态中的一些编程状态的验证电压。
例如，在编程操作的初始阶段，可能不存在具有已经移位到第二编程状态或第三编程状态的阈值电压的存储器单元。在该情况下，可能不需要针对第二编程状态或第三编程状态的验证操作。因此，可以通过仅施加第一辅助验证电压Vr1*和第一主验证电压Vr1来执行验证操作。在已经执行编程操作一段时间之后，可能存在具有已经移位到第二编程状态的阈值电压的存储器单元，而可能不存在具有已经移位到第三编程状态的阈值电压的存储器单元。在该情况下，可以施加第一辅助验证电压Vr1*、第一主验证电压Vr1、第二辅助验证电压Vr2*和第二主验证电压Vr2，但是可以不施加第三辅助验证电压Vr3*和第三主验证电压Vr3。
在对应于第一编程状态的所有存储器单元已经被完全编程之后，不需要执行针对第一编程状态的验证操作。在该情况下，可以施加第二辅助验证电压Vr2*、第二主验证电压Vr2、第三辅助验证电压Vr3*和第三主验证电压Vr3，但是可以不施加第一辅助验证电压Vr1*和第一主验证电压Vr1。继续执行编程操作，并且在对应于第一编程状态和第二编程状态的所有存储器单元已经被完全编程之后，不需要执行针对第一编程状态或第二编程状态的验证操作。因此，可以通过仅施加第三辅助验证电压Vr3*和第三主验证电压Vr3来执行验证操作。
在根据本公开的实施例的半导体存储器装置的操作方法中，可以在编程验证步骤中执行双重验证操作，以使阈值电压的分布宽度进一步变窄。包括双重验证操作的编程方法也可以被称为“双重编程”。执行双重验证操作以通过减小已经接近目标水平的单元的阈值电压增加率来使阈值电压分布宽度变窄。换言之，双重验证操作不仅可以防止已经接近目标水平的单元的阈值电压快速增加，并因此防止该单元的阈值电压分布变宽，而且也可以平缓地增加阈值电压，以使阈值电压分布宽度进一步变窄。对于该操作，可以使用对应于目标编程状态的主验证电压和对应于主验证电压的辅助验证电压两者来执行验证操作。将描述使用第一辅助验证电压Vr1*和第一主验证电压Vr1来执行针对第一编程状态的双重验证操作的进程。
图10是示出存储器单元MCa、MCb和MCc的电路图以描述图9中所示的双重验证操作。图11是示出图10所示的存储器单元MCa、MCb和MCc的双重验证操作和根据双重验证操作调整位线电压的操作的示图。参照图10，示出了图3所示的存储块BLK1或图4所示的存储块BLK1'的一部分。下面参照图10和图11描述这些操作。
参照图10，将对第i物理页面进行编程。因此，在编程操作期间，将编程电压施加到第i字线WLi，并且将通过电压施加到其它字线WL1至WL(i-1)和WL(i+1)至WLn。
在图11中，示出了在编程操作期间存储器单元MCa、MCb和MCc的阈值电压。在图11中，横轴表示存储器单元的阈值电压Vth。此外，示出了擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3。还在图11中示出了对应于各个编程状态的辅助验证电压Vr1*、Vr2*和Vr3*以及主验证电压Vr1、Vr2和Vr3。
为了便于说明，假设存储器单元MCa、MCb和MCc中的每一个的目标编程状态是第一编程状态P1。在重复编程循环的同时，对具有图11所示的阈值电压的存储器单元MCa、MCb和MCc执行双重验证操作。
通过施加第一辅助验证电压Vr1*来确定存储器单元MCa、MCb和MCc的阈值电压。并且，通过施加第一主验证电压Vr1来确定存储器单元MCa、MCb和MCc的阈值电压。通过上述两个验证操作，可以确定存储器单元MCa、MCb和MCc中的每一个的阈值电压是小于第一辅助验证电压Vr1*，是在第一辅助验证电压Vr1*与第一主验证电压Vr1之间，还是大于第一主验证电压Vr1。
存储器单元MCa的阈值电压小于第一辅助验证电压Vr1*。因此，在随后的编程循环期间，存储器单元MCa的阈值电压的移位量可以相对较大，使得编程循环的数量可以减小。存储器单元MCc的阈值电压大于第一辅助验证电压Vr1*并且小于第一主验证电压Vr1。换言之，存储器单元MCc的阈值电压几乎已经达到目标编程状态P1。因此，为了防止分布宽度由于阈值电压的移位量过度增加而变宽，在随后的编程循环期间，存储器单元MCc的阈值电压的移位量可以相对减小。为了使两个存储器单元MCa和MCc的阈值电压的增加率彼此不同，可以调整待施加到对应的位线BL2和BL6的位线电压。换言之，将具有相对较低电压水平的编程允许电压施加到与存储器单元MCa联接的位线BL2，其中存储器单元MCa在随后的编程循环期间应当将其阈值电压移位相对较大的量。此外，将具有相对较高电压水平的编程允许电压施加到与存储器单元MCc联接的位线BL6，其中存储器单元MCc在随后的编程循环期间应当将其阈值电压移位相对较小的量。
另一方面，存储器单元MCb的阈值电压大于第一主验证电压Vr1。换言之，因为存储器单元MCb的阈值电压已经达到目标编程状态P1，所以在随后的编程循环期间控制存储器单元MCb的阈值电压不移位。因此，在随后的编程循环期间，可以将编程禁止电压施加到与存储器单元MCb联接的位线BL4。
虽然在图11中仅示出了针对第一编程状态P1的验证操作，但是也可以以与第一编程状态P1的验证操作相似的方式执行针对第二编程状态P2或第三编程状态P3的验证操作。
图8至图11示出了通过将两种验证电压，即，辅助验证电压和主验证电压施加到字线来执行双重验证操作的方法。然而，在根据本公开的实施例的半导体存储器装置的操作方法中，可以以与图8至图11中所示的方式不同的各种方式执行双重验证操作。将参照图12、图13、图14A和图14B描述执行双重验证操作的另一种方法。
图12是详细描述图5的编程验证步骤S150的示例的流程图。
参照图12，如图5所示的通过双重验证方案对选择的物理页面执行编程验证操作的步骤S150包括：步骤S250，使用辅助评估时间tEV*执行辅助验证操作；以及步骤S260，使用主评估时间tEV执行主验证操作。虽然在图12中，执行辅助验证操作的步骤S250已经被示为在执行主验证操作的步骤S260之前，但是本发明的方面不限于该顺序。例如，可以在执行辅助验证操作之前执行主验证操作。还将参照图13描述辅助验证操作和主验证操作。
图13是示出图12的辅助验证操作和主验证操作的示图。详细地，图13示出在对存储器单元MCa、MCb和MCc的感测操作期间作为时间TIME的函数的位线电流IBL的曲线图。参照图13，示出了使用多个评估时间tEV*和tEV来感测存储器单元MCa、MCb和MCc的阈值电压的效果。
参照图13，在对应于存储器单元MCa、MCb和MCc中的每一个的阈值电压状态的曲线上确定辅助评估时间tEV*和主评估时间tEV的位线电流IBL。在图13中，辅助评估时间tEV*和参考电流Iref的结合可以对应于图11中所示的第一辅助验证电压Vr1*。在图13中，主评估时间tEV和参考电流Iref的结合可以对应于图11中所示的第一主验证电压Vr1。在实施例中，当将验证电压施加到如图10所示的第i字线WLi时，将测量位线电流IBL与参考电流Iref进行比较。以该方式，确定目标存储器单元是导通单元(on-cell)还是关断单元(off-cell)。在该实施例中，待施加到第i字线WLi的验证电压可以是单个验证电压。例如，待施加到第i字线WLi的验证电压的水平可以与图11中所示的第一主验证电压Vr1的水平相同。
如图11所示，存储器单元MCa的阈值电压小于存储器单元MCb或MCc的阈值电压。因此，在感测时段期间流过与存储器单元MCa联接的位线的电流增加最急剧。在辅助评估时间tEV*存储器单元MCa上测量的位线电流IBL具有辅助电流值Ia*。在主评估时间tEV存储器单元MCa上测量的位线电流IBL具有主电流值Ia。
在使用参考电流Iref来感测存储器单元MCa的情况下，因为辅助电流值Ia*大于参考电流Iref，所以可以确定存储器单元MCa为导通单元，其中辅助电流值Ia*为在辅助评估时间tEV*测量的位线电流IBL。此外，因为主电流值Ia大于参考电流Iref，所以可以确定存储器单元MCa为导通单元，其中主电流值Ia为主评估时间tEV测量的位线电流IBL。如上所述，在图13中，辅助评估时间tEV*和参考电流Iref的结合可以对应于图11中所示的第一辅助验证电压Vr1*，并且主评估时间tEV和参考电流Iref的结合可以对应于图11中所示的第一主验证电压Vr1。因为作为使用辅助评估时间tEV*测量的结果，存储器单元MCa被确定为导通单元，并且作为使用主评估时间tEV测量的结果，存储器单元MCa还被确定为导通单元，所以可以确定存储器单元MCa的阈值电压小于第一辅助验证电压Vr1*和第一主验证电压Vr1。
另一方面，如图11所示，存储器单元MCb的阈值电压大于存储器单元MCa或MCc的阈值电压。因此，在感测时段期间流过与存储器单元MCb联接的位线的电流增加最平缓。在辅助评估时间tEV*存储器单元MCb上测量的位线电流IBL具有辅助电流值Ib*。在主评估时间tEV存储器单元MCb上测量的位线电流IBL具有主电流值Ib。
在使用参考电流Iref来感测存储器单元MCb的情况下，因为辅助电流值Ib*小于参考电流Iref，所以可以确定存储器单元MCb为关断单元，其中辅助电流值Ib*为在辅助评估时间tEV*测量的位线电流IBL。此外，因为主电流值Ib小于参考电流Iref，所以可以确定存储器单元MCb为关断单元，其中主电流值Ib为在主评估时间tEV测量的位线电流IBL。如上所述，在图13中，辅助评估时间tEV*和参考电流Iref的结合可以对应于图11中所示的第一辅助验证电压Vr1*，并且主评估时间tEV和参考电流Iref的结合可以对应于图11中所示的第一主验证电压Vr1。因为作为使用辅助评估时间tEV*测量的结果，存储器单元MCb被确定为关断单元，并且作为使用主评估时间tEV测量的结果，存储器单元MCb还被确定为关断单元，所以可以确定存储器单元MCb的阈值电压大于第一辅助验证电压Vr1*和第一主验证电压Vr1。
另一方面，如图11所示，存储器单元MCc的阈值电压大于存储器单元MCa的阈值电压并且小于存储器单元MCb的阈值电压。因此，在感测时段期间流过与存储器单元MCc联接的位线的电流增加比存储器单元MCa的电流增加更平缓并且比存储器单元MCb的电流增加更急剧。在辅助评估时间tEV*存储器单元MCc上测量的位线电流IBL具有辅助电流值Ic*。在主评估时间tEV存储器单元MCc上测量的位线电流IBL具有主电流值Ic。
在使用参考电流Iref来感测存储器单元MCc的情况下，因为辅助电流值Ic*小于参考电流Iref，所以可以确定存储器单元MCc为关断单元，其中辅助电流值Ic*为在辅助评估时间tEV*测量的位线电流IBL。此外，因为主电流值Ic大于参考电流Iref，所以可以确定存储器单元MCc为导通单元，其中主电流值Ic为在主评估时间tEV测量的位线电流IBL。如上所述，在图13中，辅助评估时间tEV*和参考电流Iref的结合可以对应于图11中所示的第一辅助验证电压Vr1*，并且主评估时间tEV和参考电流Iref的结合可以对应于图11中所示的第一主验证电压Vr1。因为作为使用辅助评估时间tEV*测量的结果，存储器单元MCc被确定为关断单元，并且作为使用主评估时间tEV测量的结果，存储器单元MCc还被确定为导通单元，所以可以确定存储器单元MCc的阈值电压大于第一辅助验证电压Vr1*并且小于第一主验证电压Vr1。
如上所述，可以以这样的方式执行双重验证操作：当将单个验证电压施加到字线时，在感测操作期间使用不同的评估时间。
图14A是示出图8至图11中所示的双重验证操作的步骤的示图，并且图14B是示出图12和图13中所示的双重验证操作的效果的示图。
参照图14A，为了执行图8至图11中所示的双重验证操作，对位线预充电、执行使用第一辅助验证电压Vr1*的感测操作、再次对位线预充电、并且执行使用第一主验证电压Vr1的感测操作。如图14A所示，为了以这样的方式执行双重验证操作：将辅助验证电压和主验证电压施加到字线，必须对位线预充电两次。因此，由于重复的位线预充电操作，执行整体验证操作所花费的时间增加。
参照图14B，为了执行图12和图13中所示的双重验证操作，对位线预充电、执行使用辅助评估时间tEV*的感测操作、并且然后执行使用主评估时间tEV的感测操作。与图14A中所示的不同，在图14B中执行一次对位线预充电的操作。因此，与图14A所示的双重验证操作相比，执行对位线预充电的操作所花费的时间减少；因此，执行整体验证操作所花费的时间减少。
换言之，在以图12和图13所示的方式使用两个评估时间tEV*和tEV执行双重验证操作的情况下，执行整体验证操作所花费的时间减少。因此，半导体存储器装置的操作速度可以提高。
图15是详细描述图5中所示的位线电压确定步骤S170的流程图。参照图15，基于在图5的步骤S150中执行的验证操作的结果，确定待施加到随后的编程循环的位线电压。图15示出了以下步骤：基于选择的物理页面中的每个存储器单元的阈值电压，确定待在随后的编程循环期间施加到与对应的存储器单元联接的位线的位线电压。换言之，应当注意的是，分别对选择的物理页面中的每个存储器单元执行图15中所示的步骤。
在步骤S310中，确定对应的存储器单元的阈值电压是否小于目标编程状态的辅助验证电压。在步骤S310中，根据对应的存储器单元的目标编程状态是什么来确定作为比较目标的辅助验证电压。例如，如果对应的存储器单元的目标编程状态是第一编程状态P1，则在步骤S310中将存储器单元的阈值电压与第一辅助验证电压Vr1*进行比较。如果对应的存储器单元的目标编程状态是第二编程状态P2，则在步骤S310中将存储器单元的阈值电压与第二辅助验证电压Vr2*进行比较。如果对应的存储器单元的目标编程状态是第三编程状态P3，则在步骤S310中将存储器单元的阈值电压与第三辅助验证电压Vr3*进行比较。另一方面，如参照图12至图14A和图14B所述，可以使用辅助评估时间tEV*确定对应的存储器单元的阈值电压是否小于辅助验证电压。
如果存储器单元的阈值电压小于辅助验证电压(即，步骤S310中为“是”)，则位线电压确定操作进行到步骤S320，在步骤S320中，确定第一编程允许电压为待施加到与对应的存储器单元联接的位线的电压。在该情况下，能够以与图10和图11中所示的存储器单元MCa的方式相同的方式将阈值电压增加相对较大量的电压可以被确定为第一编程允许电压。例如，第一编程允许电压可以是接地电压。
如果存储器单元的阈值电压不小于辅助验证电压(即，步骤S310中为“否”)，则在步骤S330中确定对应的存储器单元的阈值电压是否小于主验证电压。在步骤S330中，根据对应的存储器单元的目标编程状态是什么来确定作为比较目标的主验证电压。例如，如果对应的存储器单元的目标编程状态是第一编程状态P1，则在步骤S330中将存储器单元的阈值电压与第一主验证电压Vr1进行比较。如果对应的存储器单元的目标编程状态是第二编程状态P2，则在步骤S330中将存储器单元的阈值电压与第二主验证电压Vr2进行比较。如果对应的存储器单元的目标编程状态是第三编程状态P3，则在步骤S330中将存储器单元的阈值电压与第三主验证电压Vr3进行比较。另一方面，如参照图12至图14A和图14B所述，可以使用主评估时间tEV确定对应的存储器单元的阈值电压是否小于主验证电压。
如果存储器单元的阈值电压小于主验证电压，则进程进入步骤S340，在步骤S340中，确定第二编程允许电压为待施加到与对应的存储器单元联接的位线的电压。在该情况下，能够以与图10和图11中所示的存储器单元MCc的方式相同的方式将阈值电压增加相对较小量的电压可以被确定为第二编程允许电压。例如，第二编程允许电压可以是大于第一编程允许电压并且小于编程禁止电压的电压。
如果存储器单元的阈值电压不小于主验证电压，则这意味着对应的存储器单元的阈值电压已经达到目标编程状态。因此，在该情况下，位线电压确定操作进行到步骤S350，在步骤S350中，确定编程禁止电压为待施加到与对应的存储器单元联接的位线的位线电压。
以该方式，通过图15所示的步骤重新确定与选择的物理页面联接的位线的电压。基于重新确定的位线电压，可以执行随后的编程循环。
图16是示出根据本公开的实施例的半导体存储器装置的操作方法的效果的示图。
参照图16，通过根据本公开的实施例的半导体存储器装置的编程方法，可以使每个编程状态的阈值电压分布宽度变窄。如上所述，因为在步骤S130中使用将两步编程脉冲施加到选择的字线的方案，所以可以减小阈值电压分布的左尾。此外，因为在步骤S150和步骤S170中通过双重验证方案调整待施加到位线的编程允许电压，所以可以减小阈值电压分布的右尾。因此，阈值电压分布宽度变窄，使得读取余量增加，从而半导体存储器装置的操作可靠性可以提高。
在根据本公开实施例的半导体存储器装置及其操作方法中，因为在编程操作期间施加两步编程脉冲，所以存储器单元的阈值电压的移位量相对地增加，其中存储器单元的阈值电压距目标编程状态非常远。因此，执行编程循环的总次数可以减小。因此，半导体存储器装置的编程速度可以提高。
图17是描述根据本公开的实施例的编程方法的流程图。参照图17，每当执行编程循环时，在步骤S410中加载执行的编程循环的数量。编程循环的数量对应于自编程操作开始以来执行编程循环的总次数。例如，图7示出多个编程循环中的四个编程循环。每当执行编程循环时，半导体存储器装置100的控制逻辑140可以计数并存储编程循环的次数。
在步骤S430中，确定加载的编程循环的数量是否小于阈值。如果加载的编程循环的数量小于阈值(即，步骤S430中为“是”)，则编程操作进行到步骤S450，在步骤S450中，执行使用正常编程脉冲的编程循环。与图7所示的两步编程脉冲不同，正常编程脉冲可以是具有单个电压水平的编程脉冲。
如果加载的编程循环的数量等于或大于阈值(即，步骤S430中为“否”)，则编程操作进行到步骤S470，在步骤S470中，执行使用两步编程脉冲的编程循环。
在步骤S450中已经执行使用正常编程脉冲的编程循环之后，或者在步骤S470中已经执行使用两步编程脉冲的编程循环之后，在步骤S490中确定编程是否已经完成。如果编程已经完成(即，步骤S490中为“是”)，则终止对选择的物理页面的编程操作。如果编程尚未完成(即，步骤S490中为“否”)，则可以重复步骤S410、步骤S430、步骤S450、步骤S470和步骤S490。
如图17的方法中所示的，根据在步骤S430中的确定，在编程操作的某些时段期间在步骤S450中执行使用正常编程脉冲的编程循环，并且在编程操作的其它某些时段期间在步骤S470中执行使用两步编程脉冲的编程循环。下面将参照图18更详细地描述图17中所示的半导体存储器装置的编程方法。
图18是示出图17中所示的编程方法的示图。
参照图18，如果对选择的物理页面的编程操作开始，则执行使用第一编程脉冲Vp1的编程循环。如图18所示，第一编程脉冲Vp1是正常编程脉冲。当执行每个编程循环时，将当前编程循环计数NPL与阈值循环计数NTH进行比较。当每个编程循环完成时，可以更新当前编程循环计数NPL。在当前编程循环计数NPL小于阈值循环计数NTH的条件下，执行使用正常编程脉冲Vp1、Vp2、......、Vp(m-4)或Vp(m-3)的编程循环。
随着编程循环计数增加，当前编程循环计数NPL接近阈值循环计数NTH，并且在某点处它们变得相等。在图18中，示出了在执行了第m-3编程循环之后，当前编程循环计数NPL等于阈值循环计数NTH的示例。因此，在图18的示例中，阈值循环计数NTH的值为“m-3”。换言之，从第m-2编程循环开始，执行使用两步编程脉冲Vp(m-2)、Vp(m-1)或Vpm的编程循环。
在图18的示例中，编程操作的最大编程循环计数的值为“m”。如果即使当已经执行编程循环的次数对应于最大编程循环计数时编程尚未完成，则半导体存储器装置100确定相应的编程操作已经失败。在根据本公开的实施例的编程方法中，通常，重复执行使用正常编程脉冲的编程循环，并且，如果尽管当前编程循环计数已经接近最大编程循环计数(m)但编程尚未完成，则执行使用两步编程脉冲的编程循环。如上所述，如果执行使用两步编程脉冲的编程循环，则可以进一步增加尚未被完全编程的慢单元的阈值电压的移位量。因此，编程失败的可能性可以减小。因此，半导体存储器装置的操作可靠性可以提高。
可以通过参照图8至图15描述的双重验证方案来执行待在每个编程循环中执行的编程验证操作。
图19是示出根据本公开的实施例的包括图1的半导体存储器装置的存储器系统1000的框图。
参照图19，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以具有与参照图1描述的半导体存储器装置相同的配置和操作。因此，以下省略共同的描述。
控制器1100联接到主机(Host)和半导体存储器装置100。控制器1100可以响应于来自主机的请求访问半导体存储器装置100。例如，控制器1100可以控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100可以提供主机和半导体存储器装置100之间的接口。控制器1100可以驱动用于控制半导体存储器装置100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110可以被用作处理器1120的操作存储器、半导体存储器装置100和主机之间的高速缓冲存储器以及半导体存储器装置100和主机之间的缓冲存储器中的至少一个。处理器1120可以控制控制器1100的整体操作。另外，在写入操作期间，控制器1100可临时存储从主机提供的编程数据。
主机接口1130可以包括用于在主机和控制器1100之间执行数据交换的协议。在实施例中，控制器1100可以通过诸如以下的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议以及私有协议。
存储器接口1140可以与半导体存储器装置100接口连接。例如，存储器接口可以包括NAND接口或NOR接口。
错误校正块1150可以使用错误校正码(ECC)来检测和校正从半导体存储器装置100接收的数据中的错误。处理器1120可以根据来自错误校正块1150的错误检测结果来调整读取电压，并且控制半导体存储器装置100执行重新读取。在实施例中，错误校正块可以被设置为控制器1100的部件。
控制器1100和半导体存储器装置100可以被集成为单个半导体装置。在实施例中，控制器1100和半导体存储器装置100可以被集成为形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)以及通用闪存(UFS)。
控制器1100和半导体存储器装置100可以被集成为单个半导体装置以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储到半导体存储器的存储装置。当存储器系统1000用作SSD时，联接到存储器系统1000的主机的操作速度可以被显著提高。
在实施例中，存储器系统1000可以被设置为诸如以下的电子装置的各种元件中的一个：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下传输/接收信息的装置、形成家庭网络的各种装置中的一个、形成计算机网络的各种电子装置中的一个、形成远程信息处理网络的各种电子装置中的一个、RFID装置、形成计算系统的各种元件中的一个等。
在实施例中，半导体存储器装置100或存储器系统1000可以嵌入在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可以被封装为堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(die in Waffle pack)、晶圆形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形IC(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理堆叠封装(WSP)。
图20是示出图19的存储器系统的示例性应用的框图。
参照图20，存储器系统2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。半导体存储器芯片被划分成多个组。
在图20中，示出了各个组通过第一信道CH1至第k信道CHk与控制器2200通信。每个半导体存储器芯片可以具有与参照图1描述的半导体存储器装置100的部件的配置和操作相同的配置和操作。
每组半导体存储器芯片可以通过一个公共信道与控制器2200通信。控制器2200可以具有与参照图19描述的控制器1100的配置相同的配置，并且通过多个信道CH1至CHk来控制半导体存储器装置2100的多个半导体存储器芯片。
图21是示出根据本公开的实施例的包括参照图20所示的存储器系统2000的计算系统3000的框图。
计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据可以被存储在存储器系统2000中。
在图21中，半导体存储器装置2100被示为通过控制器2200联接到系统总线3500。可选地，半导体存储器装置2100可以直接联接到系统总线3500。控制器2200的功能可以由CPU 3100和RAM 3200执行。
在图21中，参照图20描述的存储器系统2000可以用参照图19描述的存储器系统1000代替。在实施例中，计算系统3000可以由参照图19描述的存储器系统1000和参照图20描述的存储器系统2000两者形成。
本公开的各个实施例可以提供一种操作速度和可靠性提高的半导体存储器装置。
本公开的各个实施例可以提供一种操作速度和可靠性提高的半导体存储器装置的操作方法。
已经公开了各个实施例，并且虽然采用了特定术语，但是它们以通用和描述性的含义被使用和解释，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域技术人员将显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种操作半导体存储器装置的方法，以对所述半导体存储器装置的选择的物理页面进行编程，所述方法包括执行多个编程循环，
其中所述编程循环中的每一个包括：
基于输入到所述半导体存储器装置的页面缓冲器的数据施加位线电压；
将两步编程脉冲施加到与所述选择的物理页面联接的字线；
使用双重验证方案对所述选择的物理页面执行编程验证操作；以及
基于所述编程验证操作的结果确定待在随后的编程循环中施加的位线电压。
2.根据权利要求1所述的方法，其中基于输入到所述页面缓冲器的数据施加位线电压包括：
将编程允许电压施加到与待被编程的目标存储器单元联接的位线；以及
将编程禁止电压施加到与编程禁止存储器单元联接的位线。
3.根据权利要求2所述的方法，其中施加所述两步编程脉冲包括：
将具有第一水平的编程电压施加到所述字线；以及
将所述编程电压的电压水平从所述第一水平增加到第二水平。
4.根据权利要求1所述的方法，其中使用所述双重验证方案对所述选择的物理页面执行所述编程验证操作包括：
通过将辅助验证电压施加到所述字线来执行辅助验证操作，所述辅助验证电压对应于至少一个编程状态；以及
通过将主验证电压施加到所述字线来执行主验证操作，所述主验证电压对应于所述至少一个编程状态，
其中所述辅助验证电压小于所述主验证电压。
5.根据权利要求1所述的方法，其中使用所述双重验证方案对所述选择的物理页面执行所述编程验证操作包括：
将验证电压施加到所述字线，所述验证电压对应于至少一个编程状态，并使用辅助评估时间来执行辅助验证操作；以及
将所述验证电压施加到所述字线，并使用主评估时间来执行主验证操作，
其中所述辅助评估时间小于所述主评估时间。
6.根据权利要求4所述的方法，其中基于所述编程验证操作的结果确定待在所述随后的编程循环中施加的位线电压包括：
确定所述选择的物理页面中的存储器单元的阈值电压是否小于所述辅助验证电压；以及
确定所述选择的物理页面中的存储器单元的阈值电压是否小于所述主验证电压。
7.根据权利要求6所述的方法，其中当所述存储器单元的阈值电压小于所述辅助验证电压时，确定第一编程允许电压为待在所述随后的编程循环中施加到与所述存储器单元联接的位线的电压。
8.根据权利要求7所述的方法，其中当所述存储器单元的阈值电压等于或大于所述辅助验证电压且小于所述主验证电压时，确定大于所述第一编程允许电压的第二编程允许电压为待在所述随后的编程循环中施加到与所述存储器单元联接的位线的电压。
9.根据权利要求8所述的方法，其中当所述存储器单元的阈值电压大于所述主验证电压时，确定编程禁止电压为待在所述随后的编程循环中施加到与所述存储器单元联接的位线的电压。
10.根据权利要求7所述的方法，其中所述第一编程允许电压是接地电压。
11.一种操作半导体存储器装置的方法，以对所述半导体存储器装置的选择的物理页面进行编程，所述方法包括执行多个编程循环，
其中所述编程循环中的每一个包括：
将当前编程循环计数与阈值循环计数进行比较；以及
基于所述比较的结果确定待被施加到与所述选择的物理页面联接的字线的编程脉冲。
12.根据权利要求11所述的方法，其中基于所述比较的结果确定待被施加到与所述选择的物理页面联接的字线的编程脉冲包括当所述当前编程循环计数小于所述阈值循环计数时，确定正常编程脉冲为待被施加到所述字线的编程脉冲。
13.根据权利要求12所述的方法，其中基于所述比较的结果确定待被施加到与所述选择的物理页面联接的字线的编程脉冲包括当所述当前编程循环计数等于或大于所述阈值循环计数时，确定两步编程脉冲为待被施加到所述字线的编程脉冲。
14.一种半导体存储器装置，包括：
存储器单元阵列，包括多个物理页面；
外围电路，对所述多个物理页面中的选择的物理页面执行编程操作；以及
控制逻辑，控制所述外围电路的编程操作，
其中，在所述选择的物理页面的编程操作期间，所述控制逻辑控制所述外围电路将两步编程脉冲施加到与所述选择的物理页面联接的字线，并且使用双重验证方案对所述选择的物理页面执行编程验证操作。
15.根据权利要求14所述的半导体存储器装置，其中为了施加所述两步编程脉冲，所述控制逻辑控制所述外围电路将具有第一水平的编程电压施加到所述字线并且将所述编程电压从所述第一水平增加到第二水平。
16.根据权利要求14所述的半导体存储器装置，其中为了使用所述双重验证方案对所述选择的物理页面执行所述编程验证操作，所述控制逻辑控制所述外围电路将对应于至少一个编程状态的辅助验证电压施加到所述字线，并且将对应于所述至少一个编程状态的主验证电压施加到所述字线。
17.根据权利要求16所述的半导体存储器装置，其中当所述选择的物理页面中的存储器单元的阈值电压小于所述辅助验证电压时，所述控制逻辑确定第一编程允许电压为待在随后的编程循环中施加到与所述存储器单元联接的位线的电压。
18.根据权利要求17所述的半导体存储器装置，其中当所述存储器单元的阈值电压等于或大于所述辅助验证电压并且小于所述主验证电压时，所述控制逻辑确定第二编程允许电压为待在所述随后的编程循环中施加到与所述存储器单元联接的位线的电压，所述第二编程允许电压大于所述第一编程允许电压。
19.根据权利要求18所述的半导体存储器装置，其中当所述存储器单元的阈值电压大于所述主验证电压时，所述控制逻辑确定编程禁止电压为待在所述随后的编程循环中施加到与所述存储器单元联接的位线的电压。
20.根据权利要求17所述的半导体存储器装置，其中所述第一编程允许电压是接地电压。
CN201810960326.7A 2017-12-19 2018-08-22 半导体存储器装置及其操作方法 Active CN109935267B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0175203 2017-12-19
KR1020170175203A KR20190073943A (ko) 2017-12-19 2017-12-19 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN109935267A true CN109935267A (zh) 2019-06-25
CN109935267B CN109935267B (zh) 2023-07-25

Family

ID=66813952

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810960326.7A Active CN109935267B (zh) 2017-12-19 2018-08-22 半导体存储器装置及其操作方法

Country Status (3)

Country Link
US (2) US10896734B2 (zh)
KR (1) KR20190073943A (zh)
CN (1) CN109935267B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610739A (zh) * 2019-09-17 2019-12-24 珠海创飞芯科技有限公司 一种阈值电压调节方法
CN112908388A (zh) * 2019-12-03 2021-06-04 爱思开海力士有限公司 存储器装置及其操作方法
CN113257314A (zh) * 2020-01-28 2021-08-13 爱思开海力士有限公司 半导体存储器装置
CN113921062A (zh) * 2021-09-17 2022-01-11 长江存储科技有限责任公司 存储器及其操作方法
CN114203238A (zh) * 2020-09-02 2022-03-18 爱思开海力士有限公司 存储器设备和操作存储器设备的方法
CN114267399A (zh) * 2020-09-16 2022-04-01 爱思开海力士有限公司 存储器设备及其操作方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US10825526B1 (en) * 2019-06-24 2020-11-03 Sandisk Technologies Llc Non-volatile memory with reduced data cache buffer
KR20210047198A (ko) * 2019-10-21 2021-04-29 에스케이하이닉스 주식회사 메모리 장치
KR20210135376A (ko) * 2020-05-04 2021-11-15 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
KR20220018341A (ko) * 2020-08-06 2022-02-15 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220033651A (ko) 2020-09-09 2022-03-17 삼성전자주식회사 비휘발성 메모리 장치, 그것의 프로그램 방법 및 그것을 포함하는 저장 장치
KR20220045769A (ko) * 2020-10-06 2022-04-13 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220121465A (ko) 2021-02-25 2022-09-01 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220135022A (ko) * 2021-03-29 2022-10-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11942156B2 (en) 2021-06-01 2024-03-26 SK Hynix Inc. Memory device related to performing a program operation on memory cells
KR20230039043A (ko) * 2021-09-13 2023-03-21 에스케이하이닉스 주식회사 Ispp방식의 프로그램 동작을 수행하는 비휘발성 메모리 장치 및 그 동작방법
US11972111B2 (en) * 2021-11-09 2024-04-30 Samsung Electronics Co., Ltd. Memory device for improving speed of program operation and operating method thereof
KR20230111585A (ko) * 2022-01-17 2023-07-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 내부 펌웨어에 의한 자체 검증을 사용한 nand 메모리에 대한 중복 데이터 보호
KR20230132122A (ko) 2022-03-08 2023-09-15 에스케이하이닉스 주식회사 메모리 장치 및 그의 프로그램 동작 방법

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091642A (en) * 1998-01-22 2000-07-18 Stmicroelectronics, S.R.L. Method for controlled erasing memory devices, in particular analog and multi-level flash-EEPROM devices
CN101595529A (zh) * 2006-11-16 2009-12-02 桑迪士克股份有限公司 非易失性存储器软编程中的受控升压
US20120300550A1 (en) * 2011-05-23 2012-11-29 Gerrit Jan Hemink Ramping Pass Voltage To Enhance Channel Boost In Memory Device, With Optional Temperature Compensation
US20130033936A1 (en) * 2011-08-05 2013-02-07 Micron Technology, Inc. Methods to operate a memory cell
CN103578540A (zh) * 2012-08-10 2014-02-12 爱思开海力士有限公司 半导体存储器件及其操作方法
KR20140028718A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US20140340964A1 (en) * 2013-05-16 2014-11-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150036426A1 (en) * 2013-07-30 2015-02-05 Donghun Kwak Nonvolatile memory device and method of program verifying the same
US20150078093A1 (en) * 2013-09-13 2015-03-19 Wookghee Hahn Nonvolatile memory device and program method
CN106024050A (zh) * 2015-03-31 2016-10-12 爱思开海力士有限公司 输出状态失败信号的半导体存储器件及其操作方法
CN106653083A (zh) * 2015-11-03 2017-05-10 爱思开海力士有限公司 半导体存储器件及其操作方法
US20170206978A1 (en) * 2016-01-15 2017-07-20 Samsung Electronics Co., Ltd. Flash memory device revising program voltage, three-dimensional memory device, memory system including the memory device, and methods of programming the memory device
US20170285950A1 (en) * 2016-03-29 2017-10-05 SK Hynix Inc. Semiconductor memory device and operating method thereof
US20170294233A1 (en) * 2016-04-12 2017-10-12 Micron Technology, Inc. Boosted channel programming of memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385226B1 (ko) * 2000-11-22 2003-05-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법
JP2010009733A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
KR100976696B1 (ko) 2008-07-10 2010-08-18 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8184483B2 (en) * 2009-05-29 2012-05-22 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
KR101596827B1 (ko) * 2009-10-14 2016-02-23 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR20120126436A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그램 방법
US8605507B2 (en) * 2012-01-12 2013-12-10 Macronix International Co., Ltd. Flash programming technology for improved margin and inhibiting disturbance
US9570179B2 (en) * 2015-04-22 2017-02-14 Sandisk Technologies Llc Non-volatile memory with two phased programming
KR102653242B1 (ko) 2015-06-05 2024-04-02 에스케이하이닉스 주식회사 비휘발성 메모리의 프로그램 방법 및 컨트롤러

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091642A (en) * 1998-01-22 2000-07-18 Stmicroelectronics, S.R.L. Method for controlled erasing memory devices, in particular analog and multi-level flash-EEPROM devices
CN101595529A (zh) * 2006-11-16 2009-12-02 桑迪士克股份有限公司 非易失性存储器软编程中的受控升压
US20120300550A1 (en) * 2011-05-23 2012-11-29 Gerrit Jan Hemink Ramping Pass Voltage To Enhance Channel Boost In Memory Device, With Optional Temperature Compensation
US20130033936A1 (en) * 2011-08-05 2013-02-07 Micron Technology, Inc. Methods to operate a memory cell
CN103578540A (zh) * 2012-08-10 2014-02-12 爱思开海力士有限公司 半导体存储器件及其操作方法
KR20140028718A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US20140340964A1 (en) * 2013-05-16 2014-11-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150036426A1 (en) * 2013-07-30 2015-02-05 Donghun Kwak Nonvolatile memory device and method of program verifying the same
US20150078093A1 (en) * 2013-09-13 2015-03-19 Wookghee Hahn Nonvolatile memory device and program method
CN106024050A (zh) * 2015-03-31 2016-10-12 爱思开海力士有限公司 输出状态失败信号的半导体存储器件及其操作方法
CN106653083A (zh) * 2015-11-03 2017-05-10 爱思开海力士有限公司 半导体存储器件及其操作方法
US20170206978A1 (en) * 2016-01-15 2017-07-20 Samsung Electronics Co., Ltd. Flash memory device revising program voltage, three-dimensional memory device, memory system including the memory device, and methods of programming the memory device
CN107068190A (zh) * 2016-01-15 2017-08-18 三星电子株式会社 修正编程电压的存储器设备编程方法
US20170285950A1 (en) * 2016-03-29 2017-10-05 SK Hynix Inc. Semiconductor memory device and operating method thereof
US20170294233A1 (en) * 2016-04-12 2017-10-12 Micron Technology, Inc. Boosted channel programming of memory

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610739A (zh) * 2019-09-17 2019-12-24 珠海创飞芯科技有限公司 一种阈值电压调节方法
CN110610739B (zh) * 2019-09-17 2021-06-18 珠海创飞芯科技有限公司 一种阈值电压调节方法
CN112908388A (zh) * 2019-12-03 2021-06-04 爱思开海力士有限公司 存储器装置及其操作方法
CN112908388B (zh) * 2019-12-03 2024-01-26 爱思开海力士有限公司 存储器装置及其操作方法
CN113257314A (zh) * 2020-01-28 2021-08-13 爱思开海力士有限公司 半导体存储器装置
CN113257314B (zh) * 2020-01-28 2024-01-26 爱思开海力士有限公司 半导体存储器装置
CN114203238A (zh) * 2020-09-02 2022-03-18 爱思开海力士有限公司 存储器设备和操作存储器设备的方法
CN114267399A (zh) * 2020-09-16 2022-04-01 爱思开海力士有限公司 存储器设备及其操作方法
CN113921062A (zh) * 2021-09-17 2022-01-11 长江存储科技有限责任公司 存储器及其操作方法

Also Published As

Publication number Publication date
US20210098066A1 (en) 2021-04-01
CN109935267B (zh) 2023-07-25
US20190189215A1 (en) 2019-06-20
KR20190073943A (ko) 2019-06-27
US10896734B2 (en) 2021-01-19
US11017861B2 (en) 2021-05-25

Similar Documents

Publication Publication Date Title
CN109935267A (zh) 半导体存储器装置及其操作方法
CN102270501B (zh) 利用编程定序器的闪存器件和系统，以及编程方法
CN106157999A (zh) 包括虚设存储单元的半导体存储器件及其操作方法
CN110400588A (zh) 存储器装置以及该存储器装置的操作方法
CN110503997A (zh) 存储器装置及其操作方法
KR20190019427A (ko) 메모리 장치 및 그 동작 방법
CN109817265B (zh) 半导体存储装置及其操作方法
CN107346666A (zh) 半导体存储装置
CN109243510B (zh) 半导体存储装置及其操作方法
US10607704B2 (en) Semiconductor memory device and method of operating the same
CN110197693B (zh) 半导体存储器装置和与操作半导体存储器装置有关的方法
KR102409791B1 (ko) 반도체 메모리 장치 및 그 동작 방법
CN110058799A (zh) 存储器装置及操作存储器装置的方法
CN110648708A (zh) 半导体存储器装置、其操作方法以及存储器系统
CN109935262A (zh) 存储器装置及其操作方法
CN109493895A (zh) 半导体存储器装置及其操作方法
CN111312320A (zh) 半导体存储装置及其操作方法
CN110534148B (zh) 半导体存储器装置及操作该半导体存储器装置的方法
KR20190111608A (ko) 반도체 메모리 장치 및 그 동작 방법
KR102362858B1 (ko) 반도체 메모리 장치 및 그 동작 방법
CN112786093B (zh) 半导体存储器装置及其操作方法
CN114974380A (zh) 存储器装置及其操作方法
KR20220063609A (ko) 반도체 메모리 장치 및 그 동작 방법
CN114822636A (zh) 半导体存储器设备和操作半导体存储器设备的方法
KR20220118238A (ko) 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant