CN112908388A - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。本公开涉及一种存储器装置，该存储器装置包括存储器单元阵列、外围电路和编程操作控制器。存储器单元阵列包括多个存储器单元，各个存储器单元具有多个编程状态当中的目标编程状态。外围电路执行至少一个编程循环，所述至少一个编程循环包括将编程电压施加到共同联接到所述多个存储器单元的字线，并且选择性地执行确定所述多个存储器单元中的每一个的阈值电压是否超过验证电压的验证操作。编程操作控制器控制外围电路执行与所述多个编程状态当中的最高有效编程状态以外的剩余编程状态中的至少一个对应的至少一个编程循环，并且将与最高有效编程状态对应的编程脉冲施加到字线。

Description

存储器装置及其操作方法
技术领域
本公开的各种实施方式涉及电子装置，更具体地，涉及一种存储器装置及其操作方法。
背景技术
存储装置被配置为存储数据。存储装置可包括被配置为存储数据的存储器装置以及被配置为控制存储器装置的存储控制器。存储器装置使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体来具体实现。存在两种类型的存储器装置：易失性存储器装置和非易失性存储器装置。
在易失性存储器装置中，当电源中断时存储在其中的数据丢失。易失性存储器装置的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。
即使当电源中断时，非易失性存储器装置也保持存储在其中的数据。非易失性存储器装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存(可为NOR或NAND型)、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。
发明内容
本公开的各种实施方式涉及一种具有改进的编程性能的存储器装置以及操作该存储器装置的方法。
本公开的实施方式可提供一种操作包括多个存储器单元的存储器装置的方法，各个存储器单元具有多个编程状态当中的目标编程状态，该方法包括以下步骤：执行与所述多个编程状态当中的最高有效编程状态以外的编程状态中的至少一个对应的至少一个编程循环；以及将与最高有效编程状态对应的编程脉冲施加到字线。所述至少一个编程循环可包括将编程电压施加到共同联接到所述多个存储器单元的字线，并且选择性地执行确定所述多个存储器单元中的每一个的阈值电压是否超过验证电压的验证操作。
本公开的实施方式可提供一种存储器装置，该存储器装置包括：存储器单元阵列，其包括多个存储器单元，各个存储器单元具有多个编程状态当中的目标编程状态；外围电路，其被配置为执行至少一个编程循环，所述至少一个编程循环包括将编程电压施加到共同联接到所述多个存储器单元的字线，并且选择性地执行确定所述多个存储器单元中的每一个的阈值电压是否超过验证电压的验证操作；以及编程操作控制器，其被配置为控制外围电路执行与所述多个编程状态当中的最高有效编程状态以外的剩余编程状态中的至少一个对应的至少一个编程循环，并且将与最高有效编程状态对应的编程脉冲施加到字线。
本公开的实施方式可提供一种操作包括多个存储器单元的存储器装置的方法，各个存储器单元具有多个编程状态当中的目标编程状态，该方法包括以下步骤：执行与所述多个编程状态当中的最高有效编程状态以外的编程状态中的至少一个对应的至少一个编程循环；验证具有最高有效编程状态作为目标编程状态的所述多个存储器单元中的每一个的阈值电压；基于验证的结果，控制要施加到与具有最高有效编程状态作为目标编程状态的各个存储器单元联接的位线的电压；以及将与最高有效编程状态对应的编程脉冲施加到字线。所述至少一个编程循环可包括将编程电压施加到共同联接到所述多个存储器单元的字线，并且选择性地执行确定所述多个存储器单元中的每一个的阈值电压是否超过验证电压的验证操作。
本公开的实施方式可提供一种操作包括多个存储器单元的存储器装置的方法，该方法包括以下步骤：针对第一至第(N-1)编程状态对存储器单元执行多个编程操作循环，所述编程操作循环成功；以及针对第N编程状态将目标编程脉冲施加到存储器单元，而不验证第N编程状态的存储器单元是否通过目标编程脉冲成功编程。目标编程脉冲与编程循环内最后的编程脉冲之间的阶跃电压是编程循环中所使用的阶跃电压的至少两倍。
附图说明
图1是示出根据本公开的实施方式的存储装置的框图。
图2是示出根据本公开的实施方式的存储器装置的图。
图3是示出诸如图2的存储器单元阵列的示例的图。
图4是示出根据本公开的实施方式的图3的存储块BLK1至BLKz中的代表性存储块BLKa的电路图。
图5是示出根据本公开的实施方式的图3的存储块BLK1至BLKz中的代表性存储块BLKb的电路图。
图6A和图6B是示出存储器装置的编程操作的实施方式的图。
图7是用于描述根据本公开的实施方式的执行编程操作的处理的图。
图8是用于描述根据本公开的实施方式的执行编程操作的处理的图。
图9A和图9B是用于更详细地描述参照图8描述的施加目标电压脉冲Vtp的操作的图。
图10是示出根据本公开的实施方式的改进的编程时间TPGM的图。
图11是示出诸如图2的编程操作控制器的操作的框图。
图12是用于描述根据本公开的实施方式的存储器装置的操作方法的流程图。
图13是用于描述根据本公开的实施方式的存储器装置的操作方法的流程图。
图14是示出包括根据本公开的实施方式的存储器装置的存储装置的框图。
图15是示出图14的存储装置的应用示例的框图。
图16是示出包括诸如参照图15描述的存储装置的计算系统的框图。
具体实施方式
本文所提供的具体结构和功能描述是为了描述本公开的实施方式。然而，本发明可按照其它形式和方式具体实现；因此，本发明不限于任何特定实施方式或任何具体细节。贯穿本说明书，对“实施方式”、“另一实施方式”等的引用未必仅是一个实施方式，对任何这种短语的不同引用未必是相同的实施方式。
下面参照附图更充分地描述本公开的各种实施方式，以使得本领域普通技术人员可实践本发明。
图1是示出根据本公开的实施方式的存储装置50的框图。
参照图1，存储装置50可包括存储器装置100以及被配置为控制存储器装置100的操作的存储控制器200。
存储装置50可被配置为在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统)的控制下存储数据。
存储装置50可根据作为与主机300的通信系统的主机接口被实现为各种类型的存储装置中的任一种。例如，存储装置50可被配置为SSD、MMC、eMMC、RS-MMC或micro-MMC型多媒体卡、SD、mini-SD、micro-SD型安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)型存储装置、紧凑闪存(CF)卡、智能媒体卡和/或记忆棒。
存储装置50可按照各种封装类型中的任一种形式制造。例如，存储装置50可按照堆叠式封装(POP)型、系统封装(SIP)型、系统芯片(SOC)型、多芯片封装(MCP)型、板上芯片(COB)型、晶圆级制造封装(WFP)型和/或晶圆级层叠封装(WSP)型的形式制造。
存储器装置100中可存储数据。存储器装置100可在存储控制器200的控制下操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括被配置为在其中存储数据的多个存储器单元。
存储器单元可包括能够存储单个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)或能够存储四个数据比特的四级单元(QLC)。
存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。各个存储块可包括多个页。在实施方式中，各个页可以是在存储器装置100中存储数据或从存储器装置100读取所存储的数据的单位。各个存储块可以是擦除数据的单位。
在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移矩随机存取存储器(STT-RAM)。在本说明书中，为了说明起见，假设存储器装置100是NAND闪存。
存储器装置100可从存储控制器200接收命令和地址。存储器装置100可访问存储器单元阵列的通过所接收的地址选择的区域。访问所选区域可指针对所选区域执行与所接收的命令对应的操作。例如，存储器装置100可执行写(编程)操作、读操作和擦除操作。在编程操作期间，存储器装置100可将数据编程到通过地址选择的区域。在读操作期间，存储器装置100可从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可从通过地址选择的区域擦除数据。
在各种实施方式中，存储器装置100可包括编程操作控制器131。存储器装置100可响应于从存储控制器200接收的编程命令而执行将数据存储在存储器装置100中所包括的存储器单元中的编程操作。编程操作可包括编程循环。编程循环可包括施加编程电压的编程电压施加操作以及使用验证电压来验证编程结果的验证操作。编程操作可包括增加存储器单元的阈值电压。可通过多个编程循环PL的迭代来执行编程操作。各个编程循环可包括施加编程电压的编程电压施加操作以及使用验证电压来验证编程结果的验证操作。编程操作控制器131可根据编程状态来控制所执行的编程循环PL的数量(迭代计数)，以增强编程性能。参照附图提供根据本公开的实施方式的根据存储器装置要施加到字线的电压的变化以及操作存储器装置的方法的详细描述。
存储控制器200可控制存储装置50的总体操作。
当电源被施加到存储装置50时，存储控制器200可执行固件(FW)。固件FW可包括：主机接口层(HIL)，其被配置为接收从主机300输入的请求或向主机300输出响应；闪存转换层(FTL)，其被配置为管理主机300的接口与存储器装置100的接口之间的操作；以及闪存接口层(FIL)，其被配置为向存储器装置100提供命令或从存储器装置100接收响应。
在实施方式中，存储控制器200可从主机300接收数据和逻辑地址(LA)，并将LA转换为指示要存储数据的存储器单元的地址的物理地址(PA)，所述存储器单元被包括在存储器装置100中。逻辑地址可以是逻辑块地址(LBA)。物理地址可以是物理块地址(PBA)。
存储控制器200可响应于来自主机300的请求来控制存储器装置100执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可向存储器装置100提供编程命令、PBA和数据。在读操作期间，存储控制器200可向存储器装置100提供读命令和PBA。在擦除操作期间，存储控制器200可向存储器装置100提供擦除命令和PBA。
在实施方式中，存储控制器200可自主地控制存储器装置100执行编程操作、读操作或擦除操作，而不管来自主机300的请求如何。例如，存储控制器200可控制存储器装置100执行用于执行后台操作(例如，损耗平衡操作、垃圾收集操作和读回收操作)的编程操作、读操作或擦除操作。
主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和/或负载减少DIMM(LRDIMM)通信方法的各种通信方法中的至少一种来与存储装置50通信。
图2是示出根据本公开的实施方式的存储器装置100的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可包括多个存储块BLK1至BLKz，多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLn联接到页缓冲器组123。存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可被定义为一个页。换言之，存储器单元阵列110可由多个物理页形成。因此，各个存储块可包括多个页。
包括在存储器单元阵列110中的各个存储器单元可以是能够存储单个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)或能够存储四个数据比特的四级单元(QLC)。
外围电路120可在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，在控制逻辑130的控制下，外围电路120可将各种操作电压施加到行线RL和位线BL1至BLn或者使所施加的电压放电。
外围电路120可包括地址解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
外围电路120可驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110以执行编程操作、读操作或擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚设字线。在实施方式中，行线RL还可包括管选择线。
地址解码器121可在控制逻辑130的控制下操作。地址解码器121可从控制逻辑130接收行地址ADDR。
地址解码器121可将行地址RADD解码。地址解码器121可根据解码的地址而选择存储块BLK1至BLKz中的至少一个。地址解码器121可响应于解码的地址而选择所选存储块的至少一条字线WL，以使得从电压发生器122生成的电压被施加到所述至少一条字线WL。
例如，在编程操作期间，地址解码器121可将编程电压施加到所选字线并将电平低于编程电压的电平的编程通过电压施加到未选字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选字线并将高于验证电压的验证通过电压施加到未选字线。在读操作期间，地址解码器121可将读电压施加到所选字线并将高于读电压的读通过电压施加到未选字线。
在实施方式中，可基于存储块来执行存储器装置100的擦除操作。在擦除操作期间，地址解码器121可响应于解码的地址而选择一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到所选存储块的字线。
电压发生器122可在控制逻辑130的控制下操作。电压发生器122可使用供应给存储器装置100的外部电源电压来生成多个电压。详细地，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生器122可在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读电压、擦除电压等。
在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。从电压发生器122生成的内部电源电压可用作存储器装置100的操作电压。
在实施方式中，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可包括用于接收内部电源电压的多个泵浦电容器并且通过在控制逻辑130的控制下选择性地启用这多个泵浦电容器来生成多个电压。
所生成的电压可通过地址解码器121供应给存储器单元阵列110。
在实施方式中，操作信号OPSIG还可包括目标脉冲生成信号TAGSIG。电压发生器122可响应于目标脉冲生成信号TAGSIG而生成目标电压脉冲Vtp。所生成的目标电压脉冲Vtp可以是施加到要执行编程操作的所选字线的电压。目标电压脉冲Vtp可以是在对具有最终编程状态作为目标编程状态的存储器单元执行编程操作时施加到所选字线的编程脉冲。
页缓冲器组123可包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn联接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn可在控制逻辑130的控制下操作。详细地，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可暂时存储通过第一位线BL1至第n位线BLn接收的数据，或者在读操作或验证操作期间感测第一位线BL1至第n位线BLn的电压或电流。
详细地，在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn将通过数据输入/输出电路125接收的数据DATA发送到所选存储器单元。基于所发送的数据DATA对所选页中的存储器单元进行编程。联接到被施加有编程使能电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可保持。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn从所选存储器单元读取页数据。
在读操作期间，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并且在列解码器124的控制下将所读取的数据DATA输出到数据输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置。
列解码器124可响应于列地址CADD而在数据输入/输出电路125和页缓冲器组123之间发送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者通过列线CL与数据输入/输出电路125交换数据。
数据输入/输出电路125可向控制逻辑130发送从参照图1描述的存储控制器200接收的命令CMD或地址ADDR，或者可与列解码器124交换数据DATA。
在读操作或验证操作期间，感测电路126可响应于使能比特信号VRYBIT而生成基准电流，并且可将从页缓冲器组123接收的感测电压VPB与通过基准电流生成的基准电压进行比较，并输出通过信号PASS或失败信号FAIL。
在实施方式中，感测电路126可向控制逻辑130发送指示对具有与最高有效编程状态相邻的编程状态作为目标编程状态的存储器单元的验证操作成功的通过信号PASS。控制逻辑130可响应于从感测电路126接收的通过信号PASS而向电压发生器122发送目标脉冲生成信号TAGSIG。例如，假设各个存储器单元由TLC形成。指示对第六编程状态P6的验证操作成功的通过信号PASS可从感测电路126输入到控制逻辑130。编程操作控制器131可向电压发生器122提供目标脉冲生成信号TAGSIG以对具有第七编程状态P7作为目标编程状态的存储器单元进行编程。
控制逻辑130可响应于命令CMD和地址ADD而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和使能比特信号VRYBIT，因此控制外围电路120。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定在验证操作期间目标存储器单元是否通过验证。
图3是示出图2的存储器单元阵列的示例的图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。各个存储块具有三维结构。各个存储块可包括层叠在基板上的多个存储器单元。存储器单元布置在+X方向、+Y方向和+Z方向上。参照图4和图5更详细地描述各个存储块的结构。
图4是示出根据本公开的实施方式的图3的存储块BLK1至BLKz中的代表性存储块BLKa的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形状。在存储块BLKa中，m个单元串可布置在行方向(即，+X方向)上。在图5中，示出两个单元串布置在列方向(即，+Y方向)上。然而，该例示是为了清晰；将理解，三个或更多个单元串可布置在列方向上。
在实施方式中，各个存储块可包括多个子块。各个子块可包括在各列中以“U”形状布置的单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可分别具有类似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，布置在不同行的单元串的源极选择晶体管联接到不同的源极选择线。在图5中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在与+Z方向相反的方向上，并且串联联接在源极选择晶体管SST与管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
单元串的管式晶体管PT的各个栅极联接到管线PL。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串可联接到在列方向上延伸的位线。在图5中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的联接到同一字线的存储器单元形成单个页。例如，第一行中的单元串CS11至CS1m当中的联接到第一字线WL1的存储器单元形成单个页。第二行中的单元串CS21至CS2m当中的联接到第一字线WL1的存储器单元形成另一单个页。当漏极选择线DSL1和DSL2中的任一条被选择时，布置在单行方向上的对应单元串可被选择。当字线WL1至WLn中的任一条被选择时，可从所选单元串当中选择对应单个页。
在实施方式中，可代替第一位线BL1至第m位线BLm提供偶数位线和奇数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的偶数单元串可联接到各条偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的奇数单元串可联接到各条奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。例如，可提供虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可提供虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，存储块BLKa的操作可靠性可增加，同时存储块BLKa的尺寸可增加。随着虚设存储器单元的数量减小，存储块BLKa的尺寸可减小，但存储块BLKa的操作可靠性可降低。
为了有效地控制虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行对存储块BLKa的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。在执行编程操作之后执行擦除操作的情况下，通过控制要施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
图5是示出根据本公开的实施方式的图3的存储块BLK1至BLKz中的代表性存储块BLKb的电路图。
参照图5，存储块BLKb可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个在+Z方向上延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST，它们层叠在设置在存储块BLK1’的下部的基板(未示出)上。
在实施方式中，各个存储块可包括多个子块。各个子块可包括在各列中以“I”形状布置的单元串。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行的单元串CS11’至CS1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行的单元串CS21’至CS2m’的源极选择晶体管可联接到第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可联接到第二漏极选择线DSL2。
因此，除了从各个单元串排除管式晶体管PT之外，图5的存储块BLKb可具有与图4的存储块BLKa相似的等效电路。
在实施方式中，可代替第一位线BL1至第m位线BLm提供偶数位线和奇数位线。布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可联接到各条偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数单元串可联接到各条奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。例如，可提供虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可提供虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，存储块BLKb的操作可靠性可增加，同时存储块BLKb的尺寸可增大。随着虚设存储器单元的数量减少，存储块BLKb的尺寸可减小，但存储块BLKb的操作可靠性可降低。
为了有效地控制虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行对存储块BLKb的擦除操作之前或之后，可对全部或一些虚设存储器单元执行编程操作。在执行编程操作之后执行擦除操作的情况下，通过控制要施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
图6A和图6B是示出存储器装置的编程操作的实施方式的图。
参照图6A和图6B，分别示出了对MLC和TCL的编程操作。编程操作可包括将数据存储在共同联接到所选字线的存储器单元中。
更详细地，图6A是示出当执行编程操作时各自可存储2比特数据的MLC存储器单元的阈值电压分布的图。图6B是示出当执行编程操作时各自可存储3比特数据的TLC存储器单元的阈值电压分布的图。
参照图6A，各个MLC存储器单元可具有擦除状态E或第一编程状态P1至第三编程状态P3中的任一个作为目标编程状态。可根据各个存储器单元中要存储的数据来确定目标编程状态。在执行编程操作之前，各个MLC存储器单元可处于擦除状态E。此后，随着执行编程操作，各个MLC存储器单元可达到目标编程状态。可对包括联接到一条字线的多个存储器单元的各个页执行编程操作。存储器单元阵列可包括多个页。多个页当中的要编程的页可基于地址来确定。如果对应页的编程操作终止，则可执行后续页的编程操作。编程操作可包括编程电压施加操作和验证操作。编程电压施加操作可以是将编程电压Vp(x)施加到共同联接到要执行编程操作的对应页中所包括的存储器单元的所选字线的操作。验证操作可以是使用验证电压来验证编程结果的操作。各自具有第一编程状态P1作为目标编程状态的存储器单元可以是使用第一多验证电压Vmfy_1的验证操作通过的存储器单元。各自具有第二编程状态P2作为目标编程状态的存储器单元可以是使用第二多验证电压Vmfy_2的验证操作通过的存储器单元。各自具有第三编程状态P3作为目标编程状态的存储器单元可以是使用第三多验证电压Vmfy_3的验证操作通过的存储器单元。如果联接到所选字线的所有存储器单元均达到目标编程状态，则对所选字线的编程操作可被视为终止。
参照图6B，各个TLC存储器单元可具有擦除状态E或第一编程状态P1至第七编程状态P7中的任一个作为目标编程状态。尽管执行编程操作的方法与图6A的方法类似，但是在对TLC存储器单元的编程操作中要生成的阈值电压分布的数量大于对MLC存储器单元的编程操作，因为各个TLC存储器单元可存储3比特数据。换言之，参照图6A和图6B，当对MLC存储器单元的编程操作完成时，生成总共四个阈值电压分布。然而，当对TLC存储器单元的编程操作完成时，可生成总共八个阈值分布。尽管TLC存储器单元中可存储的数据量大于MLC存储器单元中可存储的数据量，TLC存储器单元的编程时间TPGM可比MCL存储器单元长，因为针对TLC存储器单元需要生成的阈值电压分布的数量大于MLC存储器单元。根据本公开的实施方式，可减少编程时间TPGM以增强编程性能。尽管在以下实施方式中为了说明起见，将假设存储器单元是TLC存储器单元，但是本发明不限于此。换言之，本发明的实施方式可应用于能够存储1比特数据的单级单元、能够存储2比特数据的多级单元以及能够存储4比特数据的四级单元。另外，可使用能够存储更多比特数的存储器单元。
图7是用于描述根据实施方式的执行编程操作的处理的图。
参照图7，要执行编程操作的储器单元可具有第一编程状态P1至第七编程状态P7中的任一个作为目标编程状态。
编程操作可以是增加存储器单元的阈值电压的操作。可通过至少一个编程循环PL的迭代来执行编程操作。各个编程循环可包括施加编程电压的编程电压施加操作以及使用验证电压来确定存储器单元的阈值电压是否超过验证电压的验证操作。编程电压施加操作可以是增加存储器单元的阈值电压的操作。验证操作可以是检查对应存储器单元的阈值电压并确定存储器单元是否已达到目标编程状态的操作。在编程循环的各次迭代，要施加到所选字线的编程电压的电平可增加预定阶跃电压Vstep。此方案被称为“增量阶跃脉冲编程(ISPP)方案”。
详细地，可响应于参照图1描述的存储控制器200所提供的编程命令而对联接到所选字线的存储器单元执行编程操作。在执行编程操作之前，联接到所选字线的存储器单元可处于擦除状态E。随着执行编程操作，存储器单元的阈值电压分布可移位。换言之，除了保持在擦除状态E的存储器单元之外，具有第一编程状态P1至第七编程状态P7作为目标编程状态的存储器单元的阈值电压分布可移位。
下面给出根据实施方式对所选字线执行编程操作的详细描述。为了执行编程操作，可对各自具有第一编程状态P1作为目标编程状态的存储器单元执行编程循环。联接到各自具有第一编程状态P1作为目标编程状态的存储器单元的位线的电压可被设定为编程使能电压(例如，接地电压)。如果第一编程电压Vp1被施加到所选字线，则对应存储器单元可被编程。随后，可执行对将存储器单元编程到第一编程状态P1的结果进行验证的验证操作。在验证操作期间，第一验证电压Vfy_1可被施加到所选字线。由此，可感测存储器单元的阈值电压是否大于验证电压。例如，如果感测结果指示1，则这可意指存储器单元的阈值电压低于第一验证电压Vfy_1。如果确定具有第一编程状态P1作为目标编程状态的存储器单元的阈值电压低于第一验证电压Vfy_1，则这可指示编程操作失败。如果感测结果指示0，则这可意指存储器单元的阈值电压大于第一验证电压Vfy_1。如果确定具有第一编程状态P1作为目标编程状态的存储器单元的阈值电压高于第一验证电压Vfy_1，则这可指示编程操作通过。
如果验证操作的结果指示对于第一编程状态P1，编程操作失败，则可执行后续编程循环PL。联接到编程操作失败的存储器单元的位线的电压可被设定为编程使能电压。在后续编程循环PL中，比先前编程循环PL中施加到所选字线的编程电压高阶跃电压Vstep的编程电压可被施加到所选字线。在ISPP方案中，比先前编程循环PL中施加到所选字线的第一编程电压Vp1高阶跃电压Vstep的第二编程电压Vp2可被施加到所选字线。Vstep可为固定大小。在施加第二编程电压Vp2之后，可再次执行检查存储器单元是否已被编程为第一编程状态P1的验证操作。以与先前验证操作相同的方式，第一验证电压Vfy_1可被施加到所选字线。因此，可感测存储器单元的阈值电压。在实施方式中，每次编程循环PL迭代时增加的编程电压增量的阶跃电压Vstep的大小可变化。例如，在先前编程循环PL中，假设应用各个编程循环时，编程电压增加单个单位的阶跃电压Vstep。如果执行验证操作的结果指示编程操作失败，则与先前编程循环PL不同，在后续编程循环PL中，根据存储器单元的状态增加2个单位的阶跃电压Vstep而非单个单位的阶跃电压Vstep的编程电压可被施加到所选字线。
在实施方式中，在各个编程循环PL中执行的验证操作可使用两个或更多个验证电压。换言之，在施加编程电压之后，可验证具有两个或更多个编程状态作为目标编程状态的存储器单元。例如，在第三编程电压Vp3已施加到所选字线之后，可执行对第一编程状态P1和第二编程状态P2的验证操作。为了验证对第一编程状态P1的编程操作的结果，第一验证电压Vfy_1可被施加到所选字线。因此，可感测存储器单元的阈值电压。随后，为了验证对第二编程状态P2的编程操作的结果，第二验证电压Vfy_2可被施加到所选字线。因此，可感测存储器单元的阈值电压。如果感测结果指示1，则编程操作可被视为失败。在这种情况下，要施加到所选字线的编程电压可增加阶跃电压Vstep，然后可执行后续编程循环PL。
如果重复地执行使用验证电压检查编程状态的验证操作，则完成编程操作所花费的时间可增加。在TLC的情况下，完成编程操作所花费的时间可表示执行编程操作直至各个存储器单元达到目标编程状态所花费的时间。换言之，完成编程操作所花费的时间可指示对具有第一编程状态P1作为目标编程状态的存储器单元执行编程操作直至对第一编程状态P1的验证操作通过，并且同样对存储器单元执行编程操作直至确定对第二编程状态P2至第七编程状态P7的验证操作通过所花费的时间。另选地，完成编程操作所花费的时间可表示从编程操作开始到具有第七编程状态P7作为目标编程状态的存储器单元的编程完成的时间的时间。如果关于要执行编程操作的页，与第一编程状态P1至第七编程状态P7对应的编程操作完成，则可开始对后续页的编程操作。
作为执行编程电压施加操作和验证操作的结果，被确定为已通过编程操作的验证的存储器单元在后续编程循环PL中不再编程。因此，在后续编程循环PL中施加编程电压之前，编程禁止电压(例如，电源电压)可被施加到联接到已通过验证操作的存储器单元的位线。即使编程电压被施加到对应字线，联接到被施加有编程禁止电压的位线的存储器单元也无法被编程。因此，可防止过编程。
在实施方式中，在对具有最高有效编程状态作为目标编程状态的存储器单元执行编程操作的同时，要施加到所选字线的电压可以是单个编程脉冲。在施加单个编程脉冲之后，对具有最高有效编程状态作为目标编程状态的存储器单元的验证操作可被跳过(即，不执行)。换言之，在仅执行施加单个编程脉冲的操作而非执行两个或更多个编程循环之后，对具有最高有效编程状态作为目标编程状态的存储器单元的编程操作可终止。这里，单个编程脉冲可响应于指示与最高有效编程状态相邻的编程状态的验证操作通过的信号而被施加到所选字线。以下，单个编程脉冲可被定义为目标电压脉冲Vtp。在本公开中，最高有效编程状态意指与编程状态当中的对应于最高阈值电压电平的编程状态或最后编程状态相同或对应的状态。例如，参照图6B，在TLC存储器单元的情况下，最高有效编程状态可对应于第七编程状态P7。在MLC存储器单元的情况下，最高有效编程状态可对应于图6A的第三编程状态P3。参照图6B，在TLC存储器单元的情况下，与最高有效编程状态相邻的编程状态可对应于第六编程状态P6。在MLC存储器单元的情况下，与最高有效编程状态相邻的编程状态可对应于图6A的第二编程状态P2。
详细描述根据实施方式的存储器装置。以与上述方案相同的方式，可对具有第一编程状态P1至第七编程状态P7中的任一个作为目标编程状态的存储器单元执行编程操作。可对具有第一编程状态P1至第六编程状态P6中的任一个作为目标编程状态的存储器单元重复地执行各自具有编程电压施加操作和验证操作的编程循环。假设具有第一编程状态P1至第五编程状态P5作为目标编程状态的所有存储器单元已通过验证操作来给出以下描述。
参照图7，可对具有第六编程状态P6和第七编程状态P7作为目标编程状态的存储器单元进行编程。详细地，第n编程电压Vpn可被施加到所选字线。随后，可使用第六验证电压Vfy_6和第七验证电压Vfy_7执行验证操作。另选地，可仅使用第六验证电压Vfy_6执行验证操作。如果作为执行验证操作的结果指示编程操作失败，则可执行后续编程循环PL。由于已确定编程操作失败，所以编程使能电压可被施加到分别联接到具有第六编程状态P6和第七编程状态P7作为目标编程状态的存储器单元的位线。另选地，编程使能电压可被施加到分别联接到仅具有第六编程状态P6作为目标编程状态的存储器单元的位线。第m编程电压Vpm可被施加到所选字线。第m编程电压Vpm可具有比先前编程循环PL中施加的编程电压Vpn高阶跃电压Vstep的电平。可使用第六验证电压Vfy_6和第七验证电压Vfy_7执行验证操作。另选地，可仅使用第六验证电压Vfy_6执行验证操作。在时间T1，假设使用第六验证电压Vfy_6的验证操作通过。
在时间T1之后，编程操作还未完成的存储器单元可以是具有第七编程状态P7作为目标编程状态的存储器单元，因为具有第六编程状态P6作为目标编程状态的存储器单元的验证操作已通过。
在实施方式中，如果确定对第六编程状态P6的验证操作已通过，则在对具有第七编程状态P7作为目标编程状态的存储器单元的编程操作中可不执行编程循环PL。换言之，编程循环PL可包括编程电压施加操作和验证操作，但是如果对第六编程状态P6的验证操作已通过，则可跳过对第七编程状态P7的验证操作。响应于确定对第六编程状态P6的验证操作已通过的结果，目标电压脉冲Vtp可被施加到所选字线，并且编程操作可终止。目标电压脉冲Vtp可以是允许具有最后编程状态作为目标编程状态的各个存储器单元的阈值电压等于或大于与最后编程状态对应的阈值电压的编程脉冲。每次执行编程循环时，先前施加的编程电压Vp(x)增加阶跃电压Vstep，但是在各个后续编程循环中，目标电压脉冲Vtp的增量可大于先前编程循环PL中的增量。例如，目标电压脉冲Vtp的大小可对应于通过将双阶跃电压2Vstep与先前编程循环中施加的编程电压Vpm相加而获得的值。另选地，目标电压脉冲Vtp的大小可对应于通过将三阶跃电压3Vstep与先前编程循环中施加的编程电压Vpm相加而获得的值。换言之，关于具有最后编程状态作为目标编程状态的存储器单元，具有显著高于先前编程电压Vp(x)的电平的编程电压可被施加到所选字线。在目标电压脉冲Vtp施加到所选字线以将存储器单元编程到作为最后编程状态的第七编程状态P7之后，可跳过对最后编程状态的验证操作。由于跳过验证操作，所以可不再执行编程循环，以使得整个编程时间可减少。换言之，编程速度可改进。即使跳过对最后编程状态的验证操作，也可确保最后编程状态的可靠性，因为具有显著高的电平的目标电压脉冲Vtp被施加到所选字线。
在实施方式中，在已对具有第一编程状态P1至第六编程状态P6作为目标编程状态的存储器单元执行编程操作之后，编程操作可终止。对于具有第七编程状态P7(最后编程状态)作为目标编程状态的存储器单元，作为附加编程电压脉冲的目标电压脉冲Vtp可被施加到对应字线。换言之，对于具有第七编程状态P7(最后编程状态)作为目标编程状态的存储器单元，作为附加编程电压脉冲的目标电压脉冲Vtp可被施加到对应字线一次。此后，对应字线的编程操作可终止。
在实施方式中，可对存储器单元执行编程操作，使得存储器单元属于与最高有效编程状态相邻的编程状态的阈值电压分布。可通过多个编程循环PL的迭代来执行编程操作。每次编程循环PL迭代时，编程电压可增加阶跃电压Vstep。如果确定与最高有效编程状态相邻的编程状态的验证操作已通过，则可对具有最高有效编程状态作为目标编程状态的存储器单元执行编程操作。这里，目标电压脉冲Vtp可被施加到所选字线。在实施方式中，目标电压脉冲Vtp被施加到所选字线的次数可为一次。目标电压脉冲Vtp的电平可比与最高有效编程状态相邻的编程状态的编程循环PL当中的最后编程循环PL中施加到所选字线的编程电压的电平大双阶跃电压2Vstep。换言之，当对具有最高有效编程状态作为目标编程状态的存储器单元执行编程操作时，具有显著高于先前编程循环中施加到字线的电压的电平的目标电压脉冲Vtp可被施加到所选字线。
图8是用于描述根据实施方式的执行编程操作的处理的图。
参照图8，编程操作可按照与参照图7描述的方式相似的方式执行。因此，以下参照图8的描述聚焦于与图7的实施方式的不同之处。
详细地，参照图8，编程操作可以是对第一编程状态P1至第五编程状态P5的验证操作全部通过的状态。因此，可对具有第六编程状态P6作为目标编程状态的存储器单元重复地执行编程循环PL。在时间T1，假设作为使用第六验证电压Vfy_6执行验证操作的结果，验证操作通过。响应于指示对第六编程状态P6的验证操作通过的信号，可执行使用第七验证电压Vfy_7的验证操作至少一次，并且目标电压脉冲Vtp可被施加到所选字线。
作为使用第七验证电压Vfy_7执行验证操作的结果，存储器单元可被分类为验证操作通过的存储器单元和验证操作失败的存储器单元。验证操作通过的存储器单元的阈值电压可高于第七验证电压Vfy_7。验证操作失败的存储器单元的阈值电压可低于第七验证电压Vfy_7。在实施方式中，使用第七验证电压Vfy_7的验证操作失败的存储器单元的阈值电压可增加。详细地，编程使能电压(例如，接地电压)可被施加到联接到使用第七验证电压Vfy_7的验证操作失败的存储器单元的位线，并且目标电压脉冲Vtp可被施加到所选字线。另一方面，使用第七验证电压Vfy_7的验证操作通过的存储器单元的阈值电压可不增加。详细地，编程禁止电压(例如，电源电压)可被施加到联接到使用第七验证电压Vfy_7的验证操作通过的存储器单元的位线。因此，即使目标电压脉冲Vtp被施加到所选字线，阈值电压可不增加。在实施方式中，第七编程状态P7的分布可形成为具有减小的宽度。目标电压脉冲Vtp与参照图7描述的相同。换言之，目标电压脉冲Vtp可以是具有显著高电平的单个编程脉冲。尽管编程电压Vp(x)相对于先前编程循环PL增加Vstep的电平，但是目标电压脉冲Vtp可具有比先前编程循环PL中施加到所选字线的编程电压高2Vstep或3Vstep的电平。参照图8，编程操作可终止，而不执行验证第七编程状态P7(最后编程状态)的验证操作。换言之，可对具有最后编程状态作为目标编程状态的存储器单元执行在施加编程脉冲之前执行的仅一个验证操作。另选地，编程电压施加操作和验证操作的顺序可被视为颠倒。例如，可首先执行使用第七验证电压Vfy_7的验证操作，然后，作为验证操作的结果，可将作为附加电压脉冲的目标电压脉冲Vtp施加到所选字线，而非存储器单元被编程到第七编程状态P7，然后使用第七验证电压Vfy_7(与第七编程状态P7对应的阈值电压)执行验证操作的方式。作为另一替代，可跳过对最后编程状态的验证操作。
在图7和图8所示的实施方式中，在对具有最后编程状态作为目标编程状态的存储器单元执行编程操作之前，编程操作可终止。仅作为附加电压脉冲的目标电压脉冲Vtp可被施加到具有最后编程状态作为目标编程状态的存储器单元。
图9A和图9B是用于更详细地描述参照图8描述的施加目标电压脉冲Vtp的操作的图。
存储器单元可包括快单元和慢单元。与慢单元的阈值电压相比，快单元的阈值电压可更容易增加。例如，当具有相同电平的编程电压被施加到快单元和慢单元时，快单元的阈值电压可增加相对高的值，慢单元的阈值电压可增加相对低的值。换言之，如果考虑存储器单元具有不同特性的事实来执行编程操作，则阈值电压分布可形成为具有减小的宽度。因此，编程效率可改进。
参照图9A和图9B，示出了对具有第一编程状态P1至第五编程状态P5作为目标编程状态的存储器单元的验证操作已通过的情况。因此，可对具有第六编程状态P6和第七编程状态P7作为目标编程状态的存储器单元施加编程电压。
参照图9A，示出了作为各自包括编程电压施加操作和验证操作的多个编程循环PL，对第六编程状态P6的验证操作已通过的状态。换言之，作为使用第六验证电压Vfy_6执行验证操作的结果，存储器单元可被感测为0。此后，可直接执行使用第七验证电压Vfy_7的验证操作，而不施加编程电压。作为验证操作的结果，具有第七编程状态P7作为目标编程状态的一些存储器单元可被感测为属于组A。一些存储器单元可被感测为属于组B。例如，属于组A的存储器单元可被感测为1，因为其阈值电压低于第七验证电压Vfy_7。属于组B的存储器单元可被感测为0，因为其阈值电压高于第七验证电压Vfy_7。属于组B的存储器单元可不再被编程，因为其编程状态已经达到作为目标编程状态的第七编程状态P7。另一方面，属于组A的存储器单元需要被编程，因为其阈值电压低于与作为目标编程状态的第七编程状态P7对应的阈值电压。换言之，可基于使用第七验证电压Vfy_7的感测操作的结果来确定要施加目标电压脉冲Vtp的存储器单元。
参照图9A，可仅对属于组A的存储器单元施加目标电压脉冲Vtp。更详细地，编程使能电压可被施加到联接到属于组A的存储器单元的位线。编程禁止电压可被施加到联接到属于组B的存储器单元的位线。
图9B是示出施加目标电压脉冲Vtp之后的阈值电压分布的图。如上所述，由于仅将目标电压脉冲Vtp施加到对应存储器单元，而不执行验证最后编程状态是否通过的验证操作(即，跳过验证操作)，所以整个编程时间可减少。换言之，在图9B的实施方式中，编程速度可增强。
图10是示出根据实施方式的改进的编程时间TPGM的图。
参照图10，示出了形成与各个编程状态对应的分布所需的编程时间。为了说明起见，在TLC存储器单元的上下文中给出以下描述。
参照图10的部分(a)，编程时间可对应于时间段Ta，该时间段Ta是包括具有第一编程状态P1作为目标编程状态的存储器单元被编程的时间段到具有第七编程状态P7作为目标编程状态的存储器单元被编程的时间段的所有时间段之和。例如，具有第一编程状态P1作为目标编程状态的存储器单元被编程的时间段(P1编程时间)可包括编程电压被施加到所选字线的时间段Vp(x)以及执行验证操作的时间段“验证步骤”。同样，具有对应编程状态作为目标编程状态的存储器单元被编程的其它时间段中的每一个也可包括时间段Vp(x)和时间段“验证步骤”。随着验证操作失败的次数增加，编程电压施加的次数也可增加。换言之，随着执行验证操作的次数增加，编程时间增加，因此导致编程速度下降。
图10的部分(b)示出根据实施方式的编程时间。与图10的(a)的情况不同，在图10的(b)的情况下，可跳过对最后编程状态的验证操作。因此，整个编程时间由Tb表示。不仅可跳过对最后编程状态的验证操作，而且编程脉冲也可施加到所选字线仅一次。因此，编程时间可减少。因此，编程脉冲可施加仅一次。另外，编程脉冲可以是将存储器单元的阈值电压增加到最高有效编程状态的上述目标电压脉冲Vtp。参照图10的(b)，与图10的(a)的情况相比，编程时间可减少时间段Tc。参照图10，与图10的(a)的情况相比，在图10的(b)的情况下，完成编程操作所花费的时间可减少(参照“(b)PGM完成”)。
图11是示出图2的编程操作控制器131的操作的框图。
参照图11，编程操作控制器131可包括编程通过确定器132、字线控制器133和位线控制器134。
编程操作控制器131可从图2所示的感测电路126接收指示编程操作已通过的信号。基于指示对最后编程状态之前的编程状态的编程操作是否已通过的信号，可生成对目标电压脉冲Vtp的控制信号。这里，假设对TLC存储器单元执行编程操作。
详细地，编程通过确定器132可接收指示对最后编程状态之前的编程状态的编程操作已通过的信号PASS。换言之，作为对具有第六编程状态P6作为目标编程状态的存储器单元执行编程操作的结果，指示存储器单元通过验证操作的信号PASS可输入到编程通过确定器132。编程通过确定器132可向字线控制器133和位线控制器134提供编程控制信号PGMCONT。
字线控制器133可响应于编程控制信号PGMCONT向电压发生器提供目标电压脉冲生成信号TAGSIG。电压发生器可响应于目标电压脉冲生成信号TAGSIG而生成目标电压脉冲Vtp。所生成的目标电压脉冲Vtp可被施加到所选字线。
响应于编程控制信号PGMCONT，位线控制器134可提供用于控制位线的电压的页缓冲器控制信号PBSIGNALS。响应于页缓冲器控制信号PBSIGNALS，编程使能电压可被施加到与联接到所选字线的存储器单元当中的要被施加目标电压脉冲Vtp的存储器单元联接的位线。响应于页缓冲器控制信号PBSIGNALS，编程禁止电压可被施加到与联接到所选字线的存储器单元当中的不被施加目标电压脉冲Vtp的存储器单元联接的位线。
图12是用于描述根据实施方式的存储器装置的操作方法的流程图。
在步骤S1211，假设存储器单元是TLC存储器单元，可对具有第一编程状态P1至第五编程状态P5作为目标编程状态的存储器单元执行编程操作。各个编程操作可包括一个或更多个编程循环。各个编程循环可包括编程电压施加操作和验证操作。如果确定编程操作的验证操作失败，则编程电压增加设定的阶跃电压Vstep，然后可执行后续编程循环。验证操作可以是使用验证电压感测存储在存储器单元中的数据的操作。验证操作可包括多个验证电压。如果对具有第一编程状态P1至第五编程状态P5作为目标编程状态的存储器单元的编程操作已通过，则处理可进行至步骤S1212。
在步骤S1212，编程电压可被施加到具有第六编程状态P6作为目标编程状态的存储器单元。在实施方式中，编程电压可被施加到与具有第六编程状态P6或第七编程状态P7作为目标编程状态的存储器单元联接的所选字线。在施加编程电压期间，编程使能电压可被施加到联接到要被施加编程电压的存储器单元的位线。
在步骤S1213，可对具有第六编程状态P6作为目标编程状态的存储器单元执行验证操作。详细地，与第六编程状态P6对应的验证电压可被施加到所选字线。因此，可感测存储器单元的编程结果。
在步骤S1214，可确定第六编程操作是否通过。编程操作是否通过可通过在验证电压被施加到字线之后感测存储器单元的结果来确定。如果感测的结果指示1，则可确定编程操作失败。另一方面，如果感测的结果指示0，则可确定编程操作通过。如果确定编程操作失败，则处理可进行至步骤S1215。如果确定编程操作通过，则处理可进行至步骤S1216。
在步骤S1215，如果确定对具有第六编程状态P6作为目标编程状态的存储器单元的编程操作失败，则可执行后续编程循环。在后续编程循环中，比先前编程循环中施加到所选字线的电压高设定的阶跃电压Vstep的编程电压可被施加到所选字线。因此，增加的编程电压可被施加到具有相对低的编程效率的存储器单元。
在步骤S1216，如果确定对具有第六编程状态P6作为目标编程状态的存储器单元的编程操作已通过，则对应页的编程操作可终止。此后，目标电压脉冲Vtp可被施加到所选字线，并且可对另一页而非对应页开始编程操作。另选地，在确定对第六编程状态P6的编程操作已通过之后，目标电压脉冲Vtp可被施加到所选字线，并且对对应页的编程操作可终止。目标电压脉冲Vtp的电平可大于在先前编程循环中增加了阶跃电压Vstep的编程电压。例如，目标电压脉冲Vtp的电平可对应于通过将双阶跃电压2Vstep与先前编程循环中施加到所选字线的编程电压相加而获得的值。另选地，目标电压脉冲Vtp的电平可对应于通过将三阶跃电压3Vstep与编程电压相加而获得的值。换言之，目标电压脉冲Vtp的电平可显著高于先前编程循环中施加的编程电压。当施加目标电压脉冲Vtp时，可对与具有擦除状态E和第一编程状态P1至第六编程状态P6作为目标编程状态的存储器单元联接的位线施加编程禁止电压。另一方面，当施加目标电压脉冲Vtp时，可对与具有第七编程状态P7作为目标编程状态的存储器单元联接的位线施加编程使能电压。可跳过对作为最后编程状态的第七编程状态P7的验证操作。如果跳过验证操作，则可不再执行编程循环。因此，整个编程时间可减少。在根据实施方式的存储器装置中，编程速度可增加，以使得编程效率可增强。
图13是用于描述根据实施方式的存储器装置的操作方法的流程图。
步骤S1311至S1315对应于参照图12描述的步骤S1211至S1215；因此，这里省略其说明。因此，以下参照图13的描述聚焦于与图12的实施方式的不同之处。
在步骤S1316，可对具有第七编程状态P7作为目标编程状态的存储器单元施加验证电压。验证电压的电平可以是可检查存储器单元的阈值电压是否已达到与第七编程状态P7对应的阈值电压分布的电平。例如，验证电压的电平可对应于参照图9A和图9B描述的第七验证电压Vfy_7。存储器单元的特性可彼此不同。存储器单元可包括阈值电压相对容易增加的快单元以及阈值电压相对不容易增加的慢单元。在对第六编程状态P6的编程操作通过之后，可仅剩下要编程到第七编程状态P7的存储器单元。这里，剩余存储器单元当中可存在已达到第七编程状态P7的快单元。为了将已达到第七编程状态P7的快单元与其它剩余存储器单元分离，可在将存储器单元编程到第七编程状态P7的编程电压被施加到对应字线之前执行使用验证电压的验证操作。
在步骤S1317，作为对第七编程状态P7的验证操作的结果，可确定编程操作是否通过。编程电压可不再施加到被确定为对第七编程状态P7的验证操作已通过的存储器单元，并且对应编程操作可终止。这里，可跳过附加验证操作。如果确定对第七编程状态P7的验证操作失败，则处理可进行至步骤S1318。
在步骤S1318，可对还未达到第七编程状态P7的存储器单元施加目标电压脉冲Vtp。目标电压脉冲Vtp的电平可大于在先前编程循环中增加了阶跃电压Vstep的编程电压。例如，目标电压脉冲Vtp的电平可对应于通过将双阶跃电压2Vstep与先前编程循环中施加到所选字线的编程电压相加而获得的值。另选地，目标电压脉冲Vtp的电平可对应于通过将三阶跃电压3Vstep与编程电压相加而获得的值。换言之，目标电压脉冲Vtp可以是电平显著高于先前编程循环中施加的编程电压的电压脉冲。当施加目标电压脉冲Vtp时，可对与具有擦除状态E和第一编程状态P1至第六编程状态P6的存储器单元以及在步骤S1317被确定为对第七编程状态P7的验证操作已通过的存储器单元二者联接的位线施加编程禁止电压。另一方面，当施加目标电压脉冲Vtp时，可对与具有第七编程状态P7作为目标编程状态的存储器单元联接的位线施加编程使能电压。可跳过对作为最后编程状态的第七编程状态P7的验证操作。如果跳过验证操作，则可不再执行编程循环。因此，整个编程时间可减少。
图14是示出包括根据本公开的实施方式的存储器装置的存储装置1000的框图。
参照图14，存储装置1000可包括半导体存储器装置1300和控制器1200。
半导体存储器装置1300可具有与参照图1描述的半导体存储器装置相同的配置和操作。因此，这里省略对这种半导体存储器装置的详细描述。
控制器1200联接到主机和半导体存储器装置1300。控制器1200可响应于来自主机的请求而访问半导体存储器装置100。例如，控制器1200可控制半导体存储器装置1300的读操作、写操作、擦除操作和后台操作。控制器1200可提供半导体存储器装置1300与主机之间的接口。控制器1200可驱动用于控制半导体存储器装置1300的固件。
控制器1200可包括随机存取存储器(RAM)1210、处理器1220、主机接口1230、存储器接口1240和纠错块1250。
RAM 1210用作处理器1220的操作存储器、半导体存储器装置1300与主机之间的高速缓存存储器、和/或半导体存储器装置1300与主机之间的缓冲存储器。
处理器1220可控制控制器1200的总体操作。处理器1220可控制半导体存储器装置1300的读操作、编程操作、擦除操作和后台操作。处理器1220可驱动用于控制半导体存储器装置1300的固件。处理器1220可执行闪存转换层(FTL)的功能。处理器1220可通过FTL将主机所提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可接收LBA并使用映射表来将LBA转换为PBA。根据映射的单元，可采用使用FTL的各种地址映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1220可将从主机接收的数据随机化。例如，处理器1220可使用随机化种子将从主机接收的数据随机化。随机化的数据作为要存储的数据被提供给半导体存储器装置1300，然后被编程在存储器单元阵列中。
在读操作期间，处理器1220可将从半导体存储器装置1300接收的数据去随机化。例如，处理器1220可使用去随机化种子将从半导体存储器装置1300接收的数据去随机化。去随机化的数据可被输出到主机。
在实施方式中，处理器1220可驱动软件或固件以执行随机化或去随机化操作。
主机接口1230可包括用于在主机和控制器1200之间执行数据交换的协议。在实施方式中，控制器1200可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和/或专用协议的各种接口协议中的至少一种来与主机通信。
存储器接口1240可与半导体存储器装置1300接口。例如，存储器接口1240包括NAND接口或NOR接口。
纠错块1250可使用纠错码(ECC)来检测和纠正从半导体存储器装置1300接收的数据中的错误。纠错块1250可使用ECC来从读取的页数据纠错。纠错块1250可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose Chaudhri Hocquenghem)(BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)或编码调制(例如，网格编码调制(TCM)、块编码调制(BCM)或汉明码)来纠错。
控制器1200和半导体存储器装置1300可被集成到单个半导体装置中。在实施方式中，控制器1200和半导体存储器装置1300可被集成到单个半导体装置中以形成诸如个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
控制器1200和半导体存储器装置1300可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统用作SSD时，联接到存储器系统2000的主机的操作速度可改进。
在另一实施方式中，存储装置1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等的电子装置的各种元件之一来提供。
在实施方式中，半导体存储器装置1300或存储装置1000可被嵌入在各种类型的封装中。例如，半导体存储器装置1300或存储装置1000可被封装为堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等。
图15是示出图14的存储装置的应用示例2000的框图。
参照图15，存储装置2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个存储器芯片。这些半导体存储器芯片可被分成多个(例如，k个)组，其中k是2或更大的整数。
在图15中，示出了k个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可具有与参照图1描述的存储器装置100相同的配置和操作。
各个组可通过一个公共通道来与控制器2200通信。控制器2200具有与参照图14描述的控制器1200相同的配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图15中，示出多个半导体存储器装置连接到各个通道。然而，可修改存储装置2000，使得单个半导体存储器装置连接到各个通道。
图16是示出包括参照图15描述的存储装置2000的计算系统3000的框图。
参照图16，计算系统3000可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储装置2000。
存储装置2000可通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据可被存储在存储装置2000中。
在图16中，半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU 3100和RAM3200执行。
图16的存储装置2000可以是参照图14或图15描述的存储装置，或者可具有任何其它合适的配置。在实施方式中，计算系统3000可包括参照图14和图15描述的存储装置1000和2000二者。
如上所述，本公开的各种实施方式提供了一种具有改进的编程性能的存储器装置以及操作该存储器装置的方法。
本文公开了各种实施方式，并且尽管采用特定术语，但它们仅在一般性和描述性意义上使用和解释，而非为了限制。在一些情况下，对于本领域普通技术人员将显而易见的是，自提交本申请起，除非另外具体地指示，否则结合特定实施方式描述的特征、特性和/或元素可单独地使用或与结合其它实施方式描述的特征、特性和/或元素组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可进行各种形式和细节上的改变。
相关申请的交叉引用
本申请要求2019年12月3日提交的韩国专利申请号10-2019-0158811的优先权，其整体通过引用并入本文。

Claims (20)

1.一种操作包括多个存储器单元的存储器装置的方法，各个所述存储器单元具有多个编程状态当中的目标编程状态，该方法包括以下步骤：
执行与所述多个编程状态当中的最高有效编程状态以外的编程状态中的至少一个对应的至少一个编程循环；以及
将与所述最高有效编程状态对应的编程脉冲施加到字线，
其中，所述至少一个编程循环包括：将编程电压施加到共同联接到所述多个存储器单元的字线，并且选择性地执行确定所述多个存储器单元中的每一个的阈值电压是否超过验证电压的验证操作。
2.根据权利要求1所述的方法，其中，所述编程电压比先前编程循环中施加到所述字线的编程电压高阶跃电压。
3.根据权利要求2所述的方法，其中，在与所述最高有效编程状态相邻的编程状态所对应的最后编程循环中施加的编程电压和所述编程脉冲的电压之间的差大于所述阶跃电压的大小。
4.根据权利要求1所述的方法，其中，不执行与所述最高有效编程状态对应的所述验证操作。
5.根据权利要求1所述的方法，其中，施加所述编程电压的步骤包括：将编程使能电压施加到分别与具有所述最高有效编程状态作为所述目标编程状态的存储器单元联接的多条位线，并且将编程禁止电压施加到分别与具有所述最高有效编程状态以外的编程状态作为所述目标编程状态的存储器单元联接的多条位线。
6.根据权利要求5所述的方法，其中，所述编程使能电压是接地电压，并且所述编程禁止电压是电源电压。
7.根据权利要求1所述的方法，其中，响应于指示在与所述最高有效编程状态相邻的编程状态所对应的最后编程循环中执行的所述验证操作已通过的信号，执行施加所述编程电压的步骤。
8.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元，各个所述存储器单元具有多个编程状态当中的目标编程状态；
外围电路，该外围电路被配置为执行至少一个编程循环，所述至少一个编程循环包括：将编程电压施加到共同联接到所述多个存储器单元的字线，并且选择性地执行确定所述多个存储器单元中的每一个的阈值电压是否超过验证电压的验证操作；以及
编程操作控制器，该编程操作控制器被配置为控制所述外围电路执行与所述多个编程状态当中的最高有效编程状态以外的剩余编程状态中的至少一个对应的所述至少一个编程循环，并且将与所述最高有效编程状态对应的编程脉冲施加到所述字线。
9.根据权利要求8所述的存储器装置，其中，所述编程电压比先前编程循环中施加到所述字线的编程电压高阶跃电压。
10.根据权利要求9所述的存储器装置，其中，所述编程操作控制器控制所述外围电路以使得在与所述最高有效编程状态相邻的编程状态所对应的最后编程循环中施加的所述编程电压和所述编程脉冲的电压之间的差大于所述阶跃电压的大小。
11.根据权利要求8所述的存储器装置，其中，所述编程操作控制器控制所述外围电路不执行与所述最高有效编程状态对应的验证操作。
12.根据权利要求8所述的存储器装置，其中，所述编程操作控制器控制所述外围电路通过将编程使能电压施加到分别与具有所述最高有效编程状态作为所述目标编程状态的存储器单元联接的多条位线，并且将编程禁止电压施加到分别与具有所述最高有效编程状态以外的剩余编程状态作为所述目标编程状态的存储器单元联接的多条位线，来将所述编程脉冲施加到所述字线。
13.根据权利要求12所述的存储器装置，其中，所述编程使能电压是接地电压，并且所述编程禁止电压是电源电压。
14.根据权利要求8所述的存储器装置，其中，所述编程操作控制器控制所述外围电路在与所述最高有效编程状态相邻的编程状态所对应的最后编程循环中执行的所述验证操作通过时，将所述编程脉冲施加到所述字线。
15.一种操作包括多个存储器单元的存储器装置的方法，各个所述存储器单元具有多个编程状态当中的目标编程状态，该方法包括以下步骤：
执行与所述多个编程状态当中的最高有效编程状态以外的编程状态中的至少一个对应的至少一个编程循环；
对具有所述最高有效编程状态作为所述目标编程状态的所述多个存储器单元中的每一个的阈值电压进行验证；
基于验证的结果，控制要施加到与具有所述最高有效编程状态作为所述目标编程状态的各个存储器单元联接的位线的电压；以及
将与所述最高有效编程状态对应的编程脉冲施加到字线，
其中，所述至少一个编程循环包括：将编程电压施加到共同联接到所述多个存储器单元的字线，并且选择性地执行确定所述多个存储器单元中的每一个的阈值电压是否超过验证电压的验证操作。
16.根据权利要求15所述的方法，其中，所述编程电压比先前编程循环中施加到所述字线的编程电压高阶跃电压。
17.根据权利要求16所述的方法，其中，在与所述最高有效编程状态相邻的编程状态所对应的最后编程循环中施加的所述编程电压和所述编程脉冲的电压之间的差大于所述阶跃电压的大小。
18.根据权利要求15所述的方法，
其中，控制要施加到与具有所述最高有效编程状态作为所述目标编程状态的各个存储器单元联接的位线的电压的步骤包括将编程使能电压施加到分别与作为执行与所述最高有效编程状态对应的验证操作的结果而被确定为失败的存储器单元联接的多条位线，并且
其中，所述编程使能电压是接地电压。
19.根据权利要求15所述的方法，
其中，控制要施加到与具有所述最高有效编程状态作为所述目标编程状态的各个存储器单元联接的位线的电压的步骤包括将编程禁止电压施加到分别与作为执行与所述最高有效编程状态对应的验证操作的结果而被确定为通过的存储器单元联接的多条位线，并且
其中，所述编程禁止电压是电源电压。
20.根据权利要求15所述的方法，其中，响应于指示与所述最高有效编程状态相邻的编程状态所对应的最后编程循环中的所述验证操作已通过的信号来执行将与所述最高有效编程状态对应的编程脉冲施加到字线的步骤。
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