CN106653083A - 半导体存储器件及其操作方法 - Google Patents

Abstract

一种存储器件包括：多个存储器单元，每个存储器单元被编程为具有基于其阈值电压划分的多个编程状态之中的任意一个编程状态；以及外围电路，其用于对多个存储器单元执行主编程操作，以及用于对在执行主编程操作时关于主编程操作的阈值电压改变的至少一个存储器单元执行额外的编程操作。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求于2015年11月3日提交的申请号为10-2015-0153930的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例涉及一种半导体存储器件及其操作方法。

背景技术

半导体存储器件是一种在半导体材料上加以实现的存储器件。适用的已知半导体材料包括：硅(Si)、锗(Ge)、砷化镓(GaAS)、磷化铟(InP)或者它们的任意组合。半导体存储器件通常被划分为易失性存储器件或者非易失性存储器件。

易失性存储器件在电源被切断时不保持存储的数据。易失性存储器件的示例包括：静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存储器件即使在电源被切断时也保持存储的数据。非易失性存储器件的示例包括：只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、阻变RAM(RRAM)、铁电RAM(FRAM)等等。快闪存储器件被广泛地利用，并且通常被划分为或非快闪存储器类型或者与非快闪存储器类型。

发明内容

本发明的实施例提供了一种具有提高的编程速度的半导体存储器件及其操作方法。

根据本发明的一个方面，一种操作存储器件的方法可以包括：对多个存储器单元执行主编程操作，并且对在执行主编程操作时关于主编程操作的阈值电压改变的至少一个存储器单元执行额外的编程操作。

根据本发明的一个方面，提供了一种操作存储器件的方法，所述存储器件包括多个存储器单元，每个存储器单元被编程为具有基于其阈值电压所划分的多个编程状态之中的任意一个编程状态，所述方法可以包括：通过利用与第n编程状态相对应的验证电压来验证被编程为具有多个编程状态之中的任意第n编程状态的多个存储器单元，并且如果验证失败，则将与第n编程状态相对应的编程脉冲施加至与多个存储器单元连接的字线。

根据本发明的一个方面，一种存储器件可以包括：多个存储器单元，每个存储器单元被编程为具有基于其阈值电压划分的多个编程状态之中的任意一个编程状态；以及外围电路，其被配置成对多个存储器单元执行主编程操作，和对在执行主编程操作时关于主编程操作的阈值电压改变的至少一个存储器单元执行额外的编程操作。

根据本发明的一个方面，一种存储器件可以包括：多个存储器单元，每个存储器单元被编程为具有基于其阈值电压所划分的多个编程状态之中的任意一个编程状态；以及外围电路，其被配置成通过利用与第n编程状态相对应的验证电压来验证被编程为具有多个编程状态之中的任意第n编程状态的多个存储器单元，并且如果验证失败，则将与第n编程状态相对应的编程脉冲施加至与多个存储器单元连接的字线。

附图说明

在下文中将参照附图更全面地描述示例性实施例；然而，这些实施例可以采用不同的形式来实施，并且不应当被解释为限制于本文中所列举的实施例。确切地说，提供这些实施例以使本发明相对于本发明所属领域的技术人员是充分且完整。

在附图中，为了清楚的图示，可以对尺寸进行夸大处理。将理解的是，当提及一个元件在两个元件“之间”时，其可能是在两个元件之间的唯一的一个元件，或者还可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。

图1为图示了根据本发明的一个实施例的存储系统的框图。

图2为图示了根据本发明的一个实施例的存储器件的框图。

图3为图示了根据本发明的一个实施例的存储器单元阵列的结构的图。

图4为图示了根据本发明的另一个实施例的存储器单元阵列的结构的图。

图5为图示了根据本发明的又一个实施例的存储器单元阵列的结构的图。

图6为图示了根据本发明的一个实施例的存储器件的编程操作的流程图。

图7为图示了根据本发明的一个实施例的存储器件的额外的编程操作的流程图。

图8为图示了根据本发明的一个实施例的包括存储器件的存储系统的框图。

图9为图示了根据本发明的一个实施例的存储系统的应用示例的框图。

图10为图示了根据本发明的一个实施例的包括存储系统的计算系统的框图。

具体实施方式

为了描述根据本发明的实施例的目的，在本文中所公开的特定的结构或功能的描述仅是说明性的。然而，应当注意的是，本发明可以采用不同的形式来实施，并且不应当解释为限制于本文所列举的实施例。

所述的实施例能够进行不同地修改，并且具有各种形状。

尽管诸如“第一”和“第二”的术语可以用于描述各种部件，但是这种部件不应当被理解为限制于以上术语。以上术语仅用于将一个部件与另一个部件区分开。例如，在不脱离本发明的权利范围的情况下，第一部件可以被称为第二部件，并且同样地，第二部件可以被称为第一部件。

将理解的是，当一个元件被称为与另一个元件“连接”时，该元件可以直接连接至该其它元件，或者也可以存在中间元件。相反地，当一个元件被称为与另一个元件“直接地连接”时，不存在中间元件。同时，可以类似地解释描述部件之间的关系的其它表述，例如“在…之间”、“直接在…之间”或者“与…相邻”和“直接与…相邻”。

在本申请中利用的术语仅用于描述特定的实施例，并非旨在限制本发明。除非上下文另外清楚地指出之外，本发明中的单数形式也旨在包括复数形式。将进一步理解的是，诸如“包括”、“包含”、“具有”等的术语旨在指示在本说明书中公开的特征、数目、操作、动作、部件、部分或者它们的组合存在，并非旨在排出可以存在或者可以添加的一个或多个其它的特征、数目、操作、动作、部件、部分或者它们的组合。

只要没有进行不同地限定，本文中使用的、包括技术或者科学术语的全部术语具有本发明所属的领域的技术人员通常所理解的意思。具有如词典中所限定的定义的术语应当被理解为它们具有与相关技术的上下文一致的意思。只要在本申请中未清楚地限定，则不应当采用理想地或者过度正式的方式来理解术语。

在下文中，将参照附图来具体地描述本发明的示例性实施例。

参见图1，提供了图示了根据本发明的一个实施例的存储系统50的框图。存储系统50可以包括：半导体存储器件100和控制器200。

半导体存储器件100可以包括以下中的一种：与非型快闪存储器、垂直的与非型快闪存储器、或非型快闪存储器、阻变随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等等。半导体存储器件100可以被实施为三维(3D)阵列结构。本发明的实施例不仅可以应用于快闪存储器件，还可以应用于电荷捕获快闪(CTF)存储器，所述快闪存储器件中的电荷存储层由导电浮栅(FG)形成，所述电荷捕获快闪(CTF)存储器中的电荷存储层由绝缘薄膜形成。

半导体存储器件100可以包括存储器单元阵列110和外围电路120，所述外围电路120用于驱动存储器单元阵列110。存储器单元阵列110可以包括多个存储器单元。

存储器单元阵列110可以包括多个存储块，并且多个存储块可以根据它们的用途而被分成系统块、用户块等。

外围电路120可以响应于控制器200的控制来操作。外围电路120可以响应于控制器200的控制来编程存储器单元阵列110中的数据。外围电路120可以读取来自存储器单元阵列110的数据和擦除存储器单元阵列110的数据。

在一个实施例中，半导体存储器件100的读取和编程操作可以采用页为单位来执行。在一个实施例中，半导体存储器件100的擦除操作可以采用模块为单位来执行。

当执行编程操作时，外围电路120可以从控制器100接收表示编程操作的命令、物理块地址(PBA)或者物理地址(PA)，以及写入数据。如果通过物理块地址选择了一个存储块和包括在相应存储块中的一个页，则外围电路120可以编程在选中的页中的写入数据。

当执行读取操作时，外围电路120可以从控制器200接收表示读取操作的命令(在下文中，被称为读取命令)和物理块地址。外围电路120可以从通过物理块地址来选择的一个存储块和包括在该存储块中的一个页中读取数据，并且将读取数据(在下文中，被称为页数据)输出至控制器200。

当执行擦除操作时，外围电路120可以从控制器200接收表示擦除操作的命令和物理块地址。物理块地址可以指定一个存储块。外围电路120可以擦除与物理块地址相对应的存储块中的数据。

控制器200控制半导体存储器件100的一个或多个操作。控制器200可以响应于来自外部主机(未示出)的请求来访问半导体存储器件100。控制器200可以响应于来自外部主机的请求来命令半导体存储器件100。

在一个实施例中，控制器200可以控制半导体存储器件100以执行编程操作、读取操作、擦除操作等之中的一种。对于编程操作，控制器200可以将编程命令、地址和数据经由通道提供至半导体存储器件100。对于读取操作，控制器200可以将读取命令和地址经由通道提供至半导体存储器件100。对于擦除操作，控制器200可以将擦除命令和地址经由通道提供至半导体存储器件100。

控制器200可以包括：随机存取存储器(RAM)210、存储器控制器220和错误校正码(ECC)电路230。

RAM 210可以通过存储器控制器220来控制。RAM可以用作工作存储器、缓冲存储器、高速缓冲存储器等。当RAM 210用作工作存储器时，RAM 210可以任意地存储由存储器控制器220处理的数据。当RAM 210用作缓冲存储器时，RAM 210可以用于缓冲从主机(未示出)传送至半导体存储器件100的数据，或者从半导体存储器件100传送至主机的数据。

存储器控制器220可以控制半导体存储器件100的读取、编程、擦除和后台操作之中的一种。存储器控制器220可以驱动用于控制半导体存储器件100的固件。

存储器控制器220可以将从主机提供的逻辑块地址(LBA)经由快闪转化层(FTL)转换为物理块地址(PBA)。具体地，FTL可以通过利用映射表来接收逻辑块地址，并且将接收到的逻辑块地址转换为物理块地址。物理块地址可以为指定存储器单元阵列110中的特定的字线的页数字。可以利用FTL的各种地址映射方法。在某些实施例中，地址映射方法可以包括页映射方法、块映射方法和混合映射方法中的一种。

ECC电路230可以利用任意适合的错误校正方案来检测和校正数据。例如，ECC电路230可以利用任意一种已知的基于奇偶校验的方案作为错误校正码用于要被编程或者读取的数据。

ECC电路230可以利用编码的调制方案来校正数据中的错误，所述编码的调制方案包括但是不限于：低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、turbo码、里德-索罗蒙(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格子编码调制(TCM)、模块编码调制、汉明码等。

当执行读取操作时，ECC电路230可以校正读取页数据中的错误。当在读取页数据中包括超过可校正的比特数目的错误比特时，解码会失败。当在读取页数据中包括等于或者小于可校正的比特数目的错误比特时，解码会成功。

解码成功意味着相应的读取命令通过。解码失败意味着相应的读取命令失败。当解码成功时，控制器200可以输出已经校正任意错误的主机页数据。

控制器200可以包括主机接口(未示出)。主机接口可以包括用于在外部主机与控制器200之间交换数据的协议。在某些实施例中，控制器200可以被配置成经由各种接口协议中的至少一种来与外部主机通信，各种接口协议包括：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、加强型小型盘接口(ESDI)协议、集成驱动电子(IDE)协议、私有协议等。

图2为图示了根据本发明的一个实施例的存储器件的框图。例如，图2中的存储器件可以为图1中的半导体存储器件100。

参见图2，半导体存储器件100可以包括存储器单元阵列110和外围电路120。外围电路120可以包括：地址解码器121、电压发生器122、读取/写入电路123、数据输入/输出电路124以及控制逻辑125。

存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以经由行线RL与地址解码器121连接和经由位线BL1至BLm与读取/写入电路123连接。多个存储块BLK1至BLKz中的每个可以包括多个存储器单元。在某些实施例中，多个存储器单元可以为非易失性存储器单元。

包括在存储器单元阵列110中的多个存储器单元可以根据它们的用途而被分成多个块。例如，多个块可以被分成主模块和额外模块。关于存储器单元的操作的各种建立信息可以被存储在额外模块中。

图3为图示了根据本发明的一个实施例的存储器单元阵列的结构的图。例如，图3中的存储器单元阵列可以为图2中的存储器单元阵列110。

参见图3，第一存储块BLK1至第z存储块BLKz可以共同地连接到第一位线BL1至第m位线BLm。为了便于描述，图示了包括在多个存储块BLK1至BLKz之中的第一存储块BLK1中的部件，并且省略了包括在其它的存储块BLK2至BLKz的每个中的部件。将理解的是，其它的存储块BLK2至BLKz中的每个可以配置为与第一存储块BLK1类似。

存储块BLK1可以包括多个单元串CS1至CSm。第一单元串CS1至第m单元串CSm可以分别地与第一位线BL1至第m位线BLm连接。

第一单元串CS1至第m单元串CSm中的每个可以包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn、以及源极选择晶体管SST。漏极选择晶体管DST可以连接至漏极选择线DSL1。第一存储器单元MC1至第n存储器单元MCn可以分别地与第一字线WL1至第n字线WLn连接。源极选择晶体管SST可以连接至源极选择线SSL1。漏极选择晶体管DST的漏极可以与相应的位线连接。第一单元串CS1至第m单元串CSm中的漏极选择晶体管可以分别地与第一位线BL1至第m位线BLm连接。源极选择晶体管SST的源极可以与公共源极线CSL(未示出)连接。

漏极选择线DSL1、第一字线WL1至第n字线WLn、以及源极选择线SSL1包括在图2的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn、以及源极选择线SSL1通过图2的地址解码器121来控制。公共源极线CSL通过控制逻辑125来控制。第一位线BL1至第m位线BLm通过读取/写入电路123来控制。

再次参见图2，外围电路120可以包括：地址解码器121、电压发生器122、读取/写入电路123、数据输入/输出电路124、以及控制逻辑125。

地址解码器121可以经由行线RL与存储器单元阵列110连接。地址解码器121可以响应于控制逻辑125的控制来操作。地址解码器121可以经由控制逻辑125来接收地址ADDR。

在某些实施例中，半导体存储器件100的编程和读取操作可以采用页为单位来执行。在编程时，地址ADDR可以包括模块地址和行地址。

地址解码器121可以将接收的地址ADDR中的模块地址解码。地址解码器121可以根据被解码的模块地址来选择存储块BLK1至BLKz之中的一个存储块。

地址解码器121可以将接收的地址ADDR中的行地址解码。地址解码器121可以根据被解码的行地址，通过将由电压发生器122提供的电压施加至行线RL，来选择选中的存储块的一个字线。

对于编程操作，地址解码器121可以将编程脉冲施加至选中的字线，并且将比编程脉冲更低的通过脉冲施加至未选中的字线。对于编程验证操作，地址解码器121可以将验证电压施加至选中的字线，并且将比验证电压更高的验证通过电压施加至未选中的字线。

在某些实施例中，在控制逻辑125的控制下的地址解码器121可以支持包括主编程操作和额外的编程操作的编程操作。在额外的编程操作中，首先执行验证操作，并且可以基于验证结果来确定是否要施加额外的编程脉冲。

在某些实施例中，半导体存储器件100的擦除操作可以采用存储块为单位来执行。在擦除操作中，地址ADDR可以包括模块地址。地址解码器121将模块地址解码，并且根据被解码的模块地址来选择一个存储块。

在一个实施例中，地址解码器121可以包括：块解码器、字线解码器、地址解码器等。

电压发生器122可以通过利用被供应至半导体存储器件100的外部电源电压来产生多个电压。电压发生器122可以响应于控制逻辑125的控制来操作。

电压发生器122可以通过调节外部电源电压来产生内部电源电压。通过电压发生器122产生的内部电源电压可以用作半导体存储器件100的操作电压。

电压发生器122可以通过利用外部电源电压或者内部电源电压来产生多个电压。例如，电压发生器122可以包括用于接收内部电源电压的多个泵浦电容器，并且可以通过响应于控制逻辑125的控制来选择性地激活多个泵浦电容器而产生多个电压。多个电压可以通过地址解码器121被施加至选中的字线。

对于编程操作，电压发生器122可以产生高压编程脉冲和比编程脉冲低的通过脉冲。对于编程验证操作，电压发生器122可以产生验证电压和比验证电压高的验证通过电压。

读取/写入电路123可以包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可以经由相应的第一位线BL1至第m位线BLm而连接至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm可以响应于控制逻辑125的控制来操作。

第一页缓冲器PB1至第m缓冲器PBm可以与数据输入/输出电路124进行数据通信。对于编程操作，第一页缓冲器PB1至第m页缓冲器PBm可以经由数据输入/输出电路124和数据线DL接收将要存储的数据DATA。

对于编程，当编程脉冲被施加至选中的字线时，第一页缓冲器PB1至第m页缓冲器PBM可以将经由数据输入/输出电路124接收到的数据DATA通过位线BL1至BLm传送至选中的存储器单元。选中的页中的存储器单元可以根据传送的数据DATA来编程。与施加有编程允许电压(例如，接地电压)的位线连接的存储器单元可以具有增加的阈值电压。与施加有编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以被保持。对于编程验证操作，第一页缓冲器PB1至第m页缓冲器PBm可以经由位线BL1至BLm从选中的存储器单元中读取页数据。

对于读取操作，读取/写入电路123可以经由位线BL，从选中的页的存储器单元中读取数据DATA，并且可以将读取的数据DATA输出至数据输入/输出电路124。对于擦除操作，读取/写入电路123可以将位线BL浮置。

在一个实施例中,读取/写入电路123可以包括列选择电路。

数据输入/输出电路124可以经由数据线DL与第一页缓冲器PB1至第m页缓冲器PBm连接。数据输入/输出电路124可以响应于控制逻辑25的控制来操作。对于编程，数据输入/输出电路124可以从外部控制器(未示出)接收将要存储的数据DATA。

控制逻辑125可以与地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124连接。控制逻辑125可以控制半导体存储器件100的一个或多个操作。例如，控制逻辑125可以从外部控制器接收命令CMD和地址ADDR。控制逻辑125可以响应于命令CMD来控制地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124。控制逻辑125可以将地址ADDR传送至地址解码器121。

在一个实施例中，当接收到表示编程的命令CMD(在下文中，被称为编程命令)时，控制逻辑125可以对选中的存储器单元执行至少一个编程操作。对于编程操作，编程电压(或脉冲)可以被施加至选中的字线。如果施加编程电压，控制逻辑125可以执行至少一个验证操作，并且基于执行结果来将状态失败信号或者状态通过信号输出至外部控制器。

在验证操作中从选中的存储器单元中读取的页数据可以任意地存储在第一页缓冲器PB1至第m页缓冲器PBm中。第一页缓冲器PB1至第m页缓冲器PBm可以响应于控制逻辑125的控制来将验证结果传送至控制逻辑125。

图4为图示了根据本发明的另一个实施例的存储器单元阵列的结构的图。例如，图4中的存储器单元阵列可以为图2中的存储器单元阵列110。

参见图4，存储器单元阵列110可以包括多个存储块BLK1至BLKz。为了便于说明，图示了第一存储块BLK1中的内部配置，并且省略了其它的存储块BLK2至BLKz的内部配置。将理解的是，第二存储块BLK2至第z存储块BLKz也可以配置为与第一存储块BLK1类似。

第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施例中，多个单元串CS11至CS1m和CS21至CS2m中的每个可以被形成为‘U’形。在第一存储块BLK1中，m个单元串可以被布置在行方向上(即，+X方向)。图示了两个单元串可以布置在列方向上(即，+Y方向)。然而，这是为了便于说明，并且将理解的是，三个或更多个单元串可以被布置在列方向上。

多个单元串CS11至CS1m和CS21至CS2m中的每个可以包括：至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT、以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似的结构。在某些实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括：沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层。在某些实施例中，用于提供沟道层的柱体可以被提供至每个单元串。在某些实施例中，用于提供沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱体可以被提供至每个单元串。

每个单元串的源极选择晶体管SST可以连接在公共源极线CSL与存储器单元MC1至MCp之间。

在一个实施例中，被布置在同一行中的单元串的源极选择晶体管SST可以与在行方向上延伸的源极选择线连接，并且被布置在不同行中的单元串的源极选择晶体管可以与不同的源极选择线DSL1连接。在第一行的单元串CS11至CS1m中的源极选择晶体管SST可以与第一源极选择线SSL1连接。在第二行的单元串CS21至CS2m中的源极选择晶体管可以与第二源极选择线SSL2连接。

在一个实施例中，单元串CS11至CS1m和CS21至CS2m中的源极选择晶体管SST可以共同地与一个源极选择线连接。

每个单元串中的第一存储器单元MC1至第n存储器单元MCn可以连接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被分成第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp被顺序地布置在与+Z方向相反的方向上，并且串联连接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn被顺序地布置在+Z方向上，并且串联连接在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn可以经由管道晶体管PT相互连接。每个单元串中的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别与第一字线WL1至第n字线WLn连接。

在一个实施例中，第一存储器单元MC1至第n存储器单元MCn的至少一个可以用作虚设存储器单元。当提供了虚设存储器单元时，能够稳定地控制相应的单元串的电压或电流。因此，能够提高存储在存储块BLK1中的数据的可靠性。

每个单元串的管道晶体管PT的栅极可以与管道线PL连接。

每个单元串的漏极选择晶体管DST可以连接在相应的位线与存储器单元MCp+1至MCn之间。被布置在行方向上的单元串可以与在行方向上延伸的漏极选择线连接。在第一行内的单元串CS11至CS1m的漏极选择晶体管可以与第一漏极选择线DSL1连接。在第二行内的单元串CS21至CS2m的漏极选择晶体管可以与第二漏极选择线DSL2连接。

被布置在列方向上的单元串可以与在列方向上延伸的位线连接。在第一列内的单元串CS11和CS21可以与第一位线BL1连接。第m单元串CS1m和CS2m可以与第m位线BLm连接。

在布置在行方向上的单元串内与同一字线连接的存储器单元可以组成一页。例如，在第一行的单元串CS11至CS1m内与第一字线WL1连接的存储器单元可以组成一页。在第二行的单元串CS21至CS2m内与第一字线WL1连接的存储器单元可以组成另一页。漏极选择线DSL1和DSL2中的任意一个被选择，使得布置在一个行方向上的单元串能够被选择。字线WL1至WLn中的任意一个被选择，使得在选中的单元串内的一页能够被选择。

图5为图示了根据本发明的又一个实施例的存储器单元阵列的结构的图。例如，图5中的存储器单元阵列可以为图2中的存储器单元阵列110。

参见图5，存储器单元阵列110可以包括多个存储器单元BLK1'至BLKz'。为了便于说明，图示了第一存储块BLK1'中的内部配置，并且省略了其它的存储块BLK2'至BLKz'的内部配置。将理解的是，第二存储块BLK2'至第z存储块BLKz'也可以配置为与第一存储块BLK1'相同。

第一存储块BLK1'可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个可以沿着+Z方向延伸。在第一存储块BLK1'中，m个单元串可以被布置在+X方向上。图示了两个单元串可以布置在+Y方向上。然而，这是为了便于说明，并且将理解的是，三个或更多个单元串可以被布置在列方向上。

多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个可以包括：至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST可以连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行内的单元串的源极选择晶体管SST可以与同一源极选择线连接。布置在第一行内的单元串CS11'至CS1m'的源极选择晶体管SST可以与第一源极选择线SSL1连接。布置在第二行内的单元串CS21'至CS2m'的源极选择晶体管SST可以与第二源极选择线SSL2连接。在不同的配置中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管SST可以共同地与一个源极选择线连接。

每个单元串的第一存储器单元MC1至第n存储器单元MCn可以串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别与第一字线WL1至第n字线WLn连接。

在一个实施例中，第一存储器单元MC1至第n存储器单元MCn的至少一个可以用作虚设存储器单元。当提供了虚设存储器单元时，能够稳定地控制相应的单元串的电压或电流。因此，能够提高存储在存储块BLK1'中的数据的可靠性。

每个单元串的漏极选择晶体管DST可以连接在相应的位线与存储器单元MC1至MCn之间。在行方向上单元串的漏极选择晶体管DST可以与在行方向上延伸的漏极选择线连接。在第一行内的单元串CS11'至CS1m'的漏极选择晶体管DST可以与第一漏极选择线DSL1连接。在第二行内的单元串CS21'至CS2m'的漏极选择晶体管DST可以与第二漏极选择线DSL2连接。

因此，除了每个单元串不包括管道晶体管PT之外，图5的存储块BLK1’可以具有与图4的存储块BLK1类似的等效电路。

图6为图示了根据本发明的一个实施例的存储器件的编程操作的流程图。例如，图6的编程可以通过图2的存储器件100来执行。

编程操作可以被执行为施加脉冲，并且使利用验证电压的读取操作重复。可以利用双验证操作，其中，两个验证电压被用于对选中的存储器单元的编程验证操作的每个编程循环。在双验证操作中，在选中的存储器单元被编程的状态下，通过利用第二验证电压作为目标验证电压，并且利用比目标验证电压低的第一验证电压，来检测选中的存储器单元的每个阈值电压两次，以及基于检测结果，选中的存储器单元可以被分成阈值电压比第一验证电压低的第一存储器单元、阈值电压比第一验证电压高且比第二验证电压低的第二存储器单元、以及阈值电压比第二验证电压高的第三存储器单元。在双验证操作中，阈值电压比第二验证电压低的第一存储器单元和第二存储器单元可以通过利用增量式步进脉冲编程(ISSP)方案来重复地执行编程操作，在增量式步进脉冲编程(ISSP)方案中，通过利用比前一次编程操作所使用的编程电压高的编程电压来再次执行编程。

在双验证操作中，编程时间tPROG可以随着验证过程被重复而增加。实施例的编程操作可以包括主编程操作和额外的编程操作。主编程操作可以通过利用单个验证操作或者正常的验证操作来执行。在完成主编程操作之后，可以通过额外的编程来完成阈值电压分布的形成。

参见图6，存储器件100可以执行主编程操作(601)。如果完成了主编程操作，则存储器件100可以执行额外的编程(603)。

主编程操作可以被执行为施加脉冲，并且使利用验证电压的读取操作(验证操作)重复。具体地，要被编程的存储器单元可以根据要存储的数据而被编程为分别地具有不同的编程状态。编程状态的数目可以根据存储在存储器单元中的数据的比特数目而改变。

可以基于存储器单元的阈值电压来划分编程状态。通常，当存储器单元被编程为具有第一编程状态至第N编程状态之中的任意一种编程状态时，处于高编程状态的存储器单元可以被编程为具有比在相对低的编程状态的存储器单元高的阈值电压分布。当从第一编程状态进行至第N编程状态时，可以顺序地执行编程操作。

与选中的字线连接的存储器单元的阈值电压可以经由施加编程脉冲而增加。在这种情况下，编程允许电压(例如，0V)可以被施加至与存储器单元连接的位线。在施加编程脉冲的情况下，通过电压可以被施加至未选中的字线。

对于验证操作，在编程状态下，可以施加关于编程状态的验证电压，并且可以根据施加的验证电压来读取位线的输出，由此确定存储器单元是否被编程。验证电压可以是参照每个编程状态的读取电压。当相应的存储器单元的阈值电压比验证电压高时，存储器单元的验证结果可以为通过，而当相应的存储器单元的阈值电压比验证电压低时，存储器单元的验证结果可以为失败。为了被编程的存储器单元在验证中成功，编程脉冲和验证电压可以被连续地施加至字线。编程禁止电压(例如，Vcc)可以被施加至位线。

在完成主编程操作时，与选中的字线连接的每个存储器单元可以被编程为具有与目标编程状态相对应的阈值电压。在这种情况下，直到完成主编程操作为止，编程脉冲可以被连续地施加至被编程为具有低编程状态的存储器单元。因此，在完成主编程操作为止所需的时间内，存储器单元的阈值电压会因存储器单元的特征而改变，例如存储器单元与相邻的存储器单元的冲突或者干扰等。

根据本发明的一个实施例，半导体存储器件可以对具有改变的阈值电压的存储器单元执行额外的编程操作。将参照图7来详细地描述额外的编程操作。例如，图7的编程操作可以通过图2的存储器件100来执行。图7的额外的编程操作可以与图6的操作603相对应。

参见图7，在步骤701，半导体存储器件100可以对第N编程状态执行验证操作。这里，N可以为1或更大的整数。对编程状态的验证操作可以通过将相应于编程状态的验证电压施加至选中的字线并经由位线感测来验证编程状态来执行。

在步骤703，根据执行步骤701中的验证操作所获得的结果，半导体存储器件100可以确定对第N编程状态的验证操作是否成功。当验证操作成功时，额外的编程操作可以进行至步骤709。

如果验证操作失败(步骤703中的“否”)，可以看出利用相应的编程状态作为目标编程状态的每个存储器单元的阈值电压改变。在这种情况下，额外的编程操作可以进行至步骤705。

在步骤705中，半导体存储器件100可以将用于将存储器单元编程至相应状态的额外的编程脉冲施加至选中的字线。在这种情况下，编程允许电压可以被施加至利用相应的编程状态作为目标编程状态的存储器单元的位线，并且编程禁止电压可以被施加至其它存储器单元的位线。

在各种实施例中，编程禁止电压可以被施加至利用比相应的编程状态低的编程状态作为目标编程状态的存储器单元的位线，而编程允许电压可以被施加至利用与相应的编程状态相等或比相应的编程状态高的编程状态作为目标编程状态的存储器单元的位线。

在步骤707，由于施加额外的编程脉冲，半导体存储器件100不对阈值电压的改变执行验证操作，而是可以对下一个编程状态(即，第N+1编程状态)执行验证操作。验证操作可以采用与经由步骤701描述的验证操作相同的方式来执行。

当验证操作成功时(步骤703中的“是”)，在步骤709，半导体存储器件100可以确定相应的编程状态是否为最后的编程状态。当根据确定结果相应的编程为最后的编程状态时，可以已经执行了对全部的编程状态的额外编程操作，因此完成了额外的编程操作。

当根据在步骤709中的确定结果验证操作不是对最后的编程状态的验证操作时，额外的编程操作可以进行至步骤707，以对下一个编程状态(即，第N+1编程状态)执行验证操作。验证操作可以采用与经由步骤701的验证操作相同的方式来执行。

根据本发明所描述的实施例，半导体存储器件可以对利用多个编程状态作为目标编程状态的存储器单元执行编程操作，并且通过在完成全部的主编程操作之后再次验证存储器单元的阈值电压，仅对阈值电压改变的那些存储器单元执行额外的编程操作。因而，能够校正改变的阈值电压。此外，由于可以在很短时间内执行验证操作，所以可以改善整体编程时间tPROG。

图8为图示了根据本发明的一个实施例的包括存储器件的存储系统100的框图。

参见图8，存储系统1000可以包括：半导体存储器件1300和控制器1200。

半导体存储器件1300可以被配置成和被操作为与参照图1所描述的半导体存储器件100相同。在下文中，将省略重复的描述。

控制器1200可以与主机(未示出)和半导体存储器件1300连接。控制器1200可以响应于来自主机的请求而访问半导体存储器件1300。例如，控制器1200可以控制半导体存储器件1300的读取、写入、擦除和后台操作中的一个。控制器1300可以提供半导体存储器件1300与主机之间的接口。控制器1200可以驱动用于控制半导体存储器件1300的固件。

控制器1200可以包括：随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240以及错误校正块1250。

RAM 1210被用作如下的至少一种：处理单元1220的操作存储器、半导体存储器件1300与主机之间的高速缓冲存储器、以及半导体存储器件1300与主机之间的缓冲存储器。

处理单元1220可以控制控制器1200的整体操作。

处理单元1220可以将从主机接收的数据随机化。例如，处理单元1220可以通过利用随机化种子将从主机接收的数据随机化。提供随机化的数据用以存储至半导体存储器件1300，用以编程至存储器件1300的存储器单元阵列。

处理单元1220可以在读取操作中将从半导体存储器件1300接收的数据去随机化。例如，处理单元1220可以通过利用去随机化种子将从半导体存储器件1300接收的数据去随机化。去随机化的数据可以被输出至主机。

在某些实施例中，处理单元1220可以通过驱动软件或者固件来执行随机化或者去随机化。

主机接口1230可以包括用于在主机与控制器1200之间交换数据的协议。在某些实施例中，控制器1200可以被配置成经由各种接口协议中的至少一种来与外部主机通信，各种接口协议包括：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、加强型小型盘接口(ESDI)协议、集成驱动电子(IDE)协议、私有协议等。

存储器接口1240可以是与半导体存储器件1300的接口。例如，存储器接口1240可以包括与非型或或非型接口。

错误校正块1250可以通过利用错误校正码(ECC)来检测并校正从半导体存储器件1300接收的错误数据。

控制器1200和半导体存储器件1300可以被集成在半导体器件中。在某些实施例中，控制器1200和半导体存储器件1300可以被集成在半导体器件中用以组成存储卡。例如，控制器1200和半导体存储器件1300可以被集成至半导体器件中用以组成存储卡，例如，PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型快闪(CF)卡、智能媒体卡(SM或者SMC)、记忆棒、多媒体卡(MMC，RS-MMC或者MMC微型)、SD卡(SD、迷你SD、微型SD或者SDHC)、通用快闪存储器(UFS)等。

控制器1200和半导体存储器件1300可以被集成为一个半导体器件用以组成诸如固态驱动器(SSD)的半导体驱动器。半导体驱动器可以包括被配置成将数据存储在半导体存储器中的存储器件。如果存储系统1000被用作半导体驱动器，则可以大大地提高与存储系统1000连接的主机的操作速度。

在一个实施例中，存储系统1000可以被提供为电子设备的各种部件中的一种，所述电子设备例如：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏操纵台、导航系统、黑盒子、数码照相机、3D电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下传送/接收信息的设备、组成家庭网络的各种电子设备的一种、组成计算机网络的各种电子设备中的一种、组成远程信息处理网络的各种电子设备中的一种、RFID设备、组成计算系统的各种部件中的一种等等。

在某些实施例中，半导体存储器件1300或者存储系统1000可以采用各种形式来封装。例如，半导体存储器件1300或者存储系统1000可以采用如下方式来封装，例如：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式管芯(die in waffle pack)、晶片形式管芯(die inwafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或者晶片级处理层叠封装(WSP)。

图9为图示了根据本发明的一个实施例的存储系统2000的应用示例的框图。

参见图9，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储器芯片。多个半导体存储器芯片可以被分成多个组。

多个组可以经由第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以被配置为和被操作为类似于参照图1所述的半导体存储器件100中的任意一个。

每个组可以经由公共通道与控制器2200通信。控制器2200可以被配置为与参照图8所述的控制器1200类似。控制器2200可以经由多个通道CH1至CHk来控制半导体存储器件2100的多个半导体存储器芯片。

已经图示了多个半导体存储器芯片可以与一个通道连接。然而，将理解的是，存储系统2000可以被修改以使得一个半导体存储器芯片可以与一个通道连接。

图10为图示了根据本发明的一个实施例的包括存储系统的计算系统3000的框图。例如，图10中的存储系统可以为图9中的存储系统2000。

参见图10，计算系统3000可以包括：中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。

存储系统2000经由系统总线3500与中央处理单元3100、RAM 3200、用户接口3300以及电源3400电连接。经由用户接口3300供应的数据或者通过中央处理单元3100处理的数据可以存储在存储系统2000中。

图示了半导体存储器件2100可以经由控制器2200与系统总线3500连接。可替选地，半导体存储器件2100可以与系统总线3500直接连接。在这种情况下，控制器2200的功能可以通过中央处理单元3100和RAM 3200来执行。

图示了提供参照图10所述的存储系统2000。可替选地，存储系统2000可以由参照图8所述的存储系统1000代替。在某些实施例中，计算系统3000可以被配置为包括参照图8和图9所述的存储系统1000和2000。

根据本发明，可以提供具有改进的可靠性的半导体存储器件及其操作方法。

本文公开了示例性实施例，尽管使用了特定的术语，但是这些术语的使用应仅以一般性和描述性的意义来解释，并非用于限制的目的。在某些情况下，本领域的技术人员将清楚的是，自本申请提交起，除非特别指出，否则结合特定实施例所描述的特征、特性和/或元素可以单独使用或者与结合其他实施例所描述的特征、特性和/或元素组合使用。因此，本领域的技术人员将理解的是，在不脱离所附权利要求列举的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种操作存储器件的方法，所述方法包括：

对多个存储器单元执行主编程操作，以便将多个存储器单元编程为与一个或多个阈值电压相对应的一个或多个编程状态；以及

对具有在主编程操作期间改变的阈值电压的至少一个存储器单元执行额外的编程操作。

2.根据权利要求1所述的方法，其中，执行主编程操作包括：

施加编程脉冲至选中的字线；以及

验证多个存储器单元中的每个存储器单元的编程状态。

3.根据权利要求2所述的方法，其中，执行主编程操作还包括：

重复施加编程脉冲和验证存储器单元的编程状态，直到每个存储器单元的阈值电压达到目标编程状态为止。

4.根据权利要求2所述的方法，其中，验证存储器单元的编程状态包括：施加具有与编程状态的读取电压相同的电平的验证电压。

5.根据权利要求4所述的方法，还包括：

基于存储器单元的阈值电压与验证电压之间的比较，而确定对每个存储器单元的验证是通过还是失败。

6.根据权利要求1所述的方法，其中，执行额外的编程操作包括：

通过利用与存储器单元的目标编程状态相对应的验证电压而额外地验证存储器单元的编程状态；以及

将与额外的验证失败的编程状态相对应的额外的编程脉冲施加至选中的字线。

7.根据权利要求1所述的方法，其中，执行额外的编程操作包括：

通过利用与存储器单元的目标编程状态相对应的验证电压而额外地验证存储器单元的编程状态；以及

将额外的编程脉冲施加至选中的字线，额外的编程脉冲对应于额外的验证失败的编程状态和比额外的验证失败的编程状态高的编程状态。

8.一种操作存储器件的方法，所述存储器件包括多个存储器单元，每个存储器单元被编程为具有基于存储器单元的阈值电压划分的多个编程状态之中的任意一个编程状态，所述方法包括：

通过利用与第n编程状态相对应的验证电压而验证被编程为具有多个编程状态之中的任意第n编程状态的多个存储器单元；以及

如果验证失败，则将与第n编程状态相对应的编程脉冲施加至与多个存储器单元连接的字线。

9.根据权利要求8所述的方法，还包括：

如果验证成功，则通过利用与第n+1编程状态相对应的验证电压而验证多个存储器单元。

10.根据权利要求8所述的方法，其中，验证电压具有与对应于第n编程状态的读取电压相同的电平。

11.一种存储器件，包括：

多个存储器单元，每个存储器单元被编程为具有基于其阈值电压划分的多个编程状态之中的任意一个编程状态；以及

外围电路，被配置成对多个存储器单元执行主编程操作，以及对在执行主编程操作时关于主编程操作的阈值电压改变的至少一个存储器单元执行额外的编程操作。

12.根据权利要求11所述的存储器件，其中，外围电路施加编程脉冲至与多个存储器单元连接的字线，并且通过利用验证电压而验证多个存储器单元的编程状态。

13.根据权利要求12所述的存储器件，其中，外围电路施加编程脉冲至与多个存储器单元连接的字线，直到存储器单元的每个阈值电压达到目标编程状态为止。

14.根据权利要求12所述的存储器件，其中，外围电路基于存储器单元的阈值电压与验证电压之间的比较，而确定对每个存储器单元的验证是通过还是失败。

15.根据权利要求12所述的存储器件，其中，验证电压具有与编程状态的读取电压相同的电平。

16.根据权利要求11所述的存储器件，其中，外围电路通过利用与多个存储器单元的目标编程状态相对应的验证电压，而额外地验证多个存储器单元的编程状态，并且将与额外的验证失败的编程状态相对应的额外的编程脉冲施加至字线。

17.根据权利要求11所述的存储器件，其中，外围电路通过利用与多个存储器单元的目标编程状态相对应的验证电压，而额外地验证多个存储器单元的编程状态，并且将额外的验证失败的编程状态和比额外的验证失败的编程状态高的编程状态施加至字线。

18.一种存储器件，包括：

多个存储器单元，每个存储器单元被编程为具有基于其阈值电压划分的多个编程状态之中的任意一个编程状态；以及

外围电路，被配置成通过利用与第n编程状态相对应的验证电压来验证被编程为具有多个编程状态之中的任意第n编程状态的多个存储器单元，并且如果验证失败，则将与第n编程状态相对应的编程脉冲施加至与多个存储器单元连接的字线。

19.根据权利要求18所述的存储器件，其中，如果验证成功，则利用与第n+1编程状态相对应的验证电压而验证多个存储器单元。

20.根据权利要求18所述的存储器件，其中，验证电压具有与对应于第n编程状态的读取电压相同的电平。