CN106558331A - 包括三维阵列结构的半导体存储器件和包括其的存储系统 - Google Patents

Abstract

一种半导体存储器件可以包括第一子单元串和第二子单元串。第一子单元串可以在第一子单元串的一端耦接到公共源极线。第一子单元串可以具有第一组正常存储单元和耦接在第一子单元串的所述一端与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元。第二子单元串可以在第二子单元串的一端耦接到位线。第二子单元串可以具有第二组正常存储单元和耦接在第二子单元串的所述一端与第二组正常存储单元之间的漏极侧中间虚设存储单元。漏极侧中间虚设存储单元的数量可以大于所述至少一个源极侧中间虚设存储单元的数量。

Description

包括三维阵列结构的半导体存储器件和包括其的存储系统

相关申请的交叉引用

本申请要求2015年9月24日提交给韩国知识产权局的韩国专利申请10-2015-0135868的优先权，其全部内容通过引用其整体合并于此。

技术领域

本公开的方面涉及电子器件，更具体而言涉及包括三维阵列结构的半导体存储器件和包括该半导体存储器件的存储系统。

背景技术

半导体存储器件是实施在半导体集成电路上的数据储存器件。半导体存储器件一般分为易失性存储器件和非易失性存储器件。

易失性存储器是在电源切断时丢失储存的数据的存储器件。易失性存储器的例子包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、和同步DRAM(SDRAM)等。非易失性存储器是即使在电源切断时仍保留储存的数据的存储器件。非易失性存储器的例子包括只读取存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除且可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、阻变(RRAM)、和铁电RAM(FRAM)等。闪存一般分为NOR型闪存和NAND型闪存。

发明内容

实施例提供具有改善的可靠性的半导体存储器件。

根据本公开的一个实施例，一种半导体存储器件可以包括：第一子单元串，延伸在管道晶体管与公共源极线之间，且在第一子单元串的一端耦接到公共源极线，第一子单元串具有第一组正常存储单元的正常存储单元和耦接在第一子单元串的所述一端与第一组正常存储单元的正常存储单元之间的至少一个源极侧中间虚设存储单元；以及第二子单元串，延伸在管道晶体管与位线之间，且在第二子单元串的一端耦接到位线，第二子单元串具有第二组正常存储单元的正常存储单元和耦接在第二子单元串的所述一端与第二组正常存储单元的正常存储单元之间的漏极侧中间虚设存储单元。漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。半导体存储器件还可以包括耦接第一子单元串的另一端与第二子单元串的另一端的管道晶体管。

第一组正常存储单元的数量可以大于第二组正常存储单元的数量。

如果第一子单元串和第二子单元串是垂直串，则第一子单元串从管道晶体管开始的高度可以等于第二子单元串从管道晶体管开始的高度。

如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个可以处在与第一组正常存储单元中的至少一个相同或实质相同的高度。

如果第一子单元串和第二子单元串是垂直串，则所述至少一个源极侧中间虚设存储单元可以处在与漏极侧中间虚设存储单元中的任何一个相同或实质相同的高度。

第一组正常存储单元可以包括串联耦接的第一正常存储单元和串联耦接的第二正常存储单元。所述至少一个源极侧中间虚设存储单元可以串联耦接在第一正常存储单元与第二正常存储单元之间。第二组正常存储单元可以包括串联耦接的第三正常存储单元和串联耦接的第四正常存储单元。漏极侧中间虚设存储单元可以串联耦接在第三正常存储单元与第四正常存储单元之间。

第一正常存储单元可以耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间。第二正常存储单元可以耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间。如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个可以处在与第一正常存储单元中的至少一个相同或实质相同的高度。

第一正常存储单元可以耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间。第二正常存储单元可以耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间。如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个可以处在与第二正常存储单元中的至少一个相同或实质相同的高度。

第一子单元串还可以包括耦接到公共源极线的源极选择晶体管以及耦接在源极选择晶体管与第一组正常存储单元之间的源极侧虚设存储单元。第二子单元串还可以包括耦接到位线的漏极选择晶体管以及耦接在漏极选择晶体管与第二组正常存储单元之间的漏极侧虚设存储单元。

源极侧虚设存储单元的数量可以小于漏极侧虚设存储单元的数量。漏极选择晶体管的数量可以大于源极选择晶体管的数量。

源极侧虚设存储单元的数量可以比漏极侧虚设存储单元的数量小预定值。漏极选择晶体管的数量可以比源极选择晶体管的数量大所述预定值。

第一组正常存储单元的数量可以比第二组正常存储单元的数量大出以下差值相加所得的值：漏极侧虚设存储单元的数量与源极侧虚设存储单元的数量之间的差值，漏极选择晶体管的数量与源极选择晶体管的数量之间的差值，以及漏极侧中间虚设存储单元的数量与所述至少一个源极侧中间虚设存储单元的数量之间的差值。

源极选择晶体管的数量、源极侧虚设存储单元的数量、第一组正常存储单元的数量以及源极侧中间虚设存储单元的数量之和可以等于漏极选择晶体管的数量、漏极侧虚设存储单元的数量、第二组正常存储单元的数量以及漏极侧中间虚设存储单元的数量之和。

根据本公开的一个实施例，一种存储系统包括控制器和半导体存储器件。控制器可以经由多个信道提供控制信号。半导体存储器件可以包括第一子单元串和第二子单元串。第一子单元串可以耦接到公共源极线且可以具有第一组正常存储单元和耦接在公共源极线与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元。第二子单元串可以耦接到位线且可以具有第二组正常存储单元和耦接在位线与第二组正常存储单元之间的漏极侧中间虚设存储单元。漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。

附图说明

图1是说明半导体存储器件的一个例子的图。

图2是说明图1的存储单元阵列的一个实施例的例子的图。

图3是说明图2的存储块的一个例子的图。

图4是说明图3的单元串的例子的图。

图5是说明在半导体存储器件的编程操作中施加给与选中的存储块耦接的行线的电压的例子的表。

图6是说明当第一子单元串的正常字线中的任何一个在编程操作中被选中时未选中的单元串的沟道层的电势的例子的图。

图7是说明当第二子单元串的正常字线中的任何一个在编程操作中被选中时未选中的单元串的沟道层的电势的例子的图。

图8是说明包括图1的半导体存储器件的存储系统的例子的图。

图9是说明图8的存储系统的应用实例的图。

图10是说明包括图9所示的存储系统的计算系统的例子的图。

具体实施方式

现在将参照附图在下文更加全面地描述示例性实施例；然而，它们可以用不同的形式来实施且不应理解为局限于本文所列的实施例。确切地说，提供这些实施例，使得本公开将会充分和完整，且将会向本领域技术人员全面地传达示例性实施例的范围。

在附图中，为了便于图示清楚，会对尺寸进行放大。将理解，当提及一个元件在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。在整个说明书中，相同的附图标记表示相同的元件。

在以下详细描述中，只是出于举例说明的目的而仅仅示出和描述了本公开的特定示例性实施例。如本领域技术人员将会意识到的，在不脱离本公开的精神或范围的前提下，描述的实施例可以用各种不同的方式来修改。因此，附图和说明将视为本质上说明性的而非限制性的。

在整个说明书中，当提及一个元件“连接”或“耦接”到另一个元件，它可以直接连接或耦接到另一个元件，或者间接连接或耦接到另一个元件而一个或更多个中间元件介于其间。此外，当提及一个元件“包括”一部件时，这表示该元件还可以包括另一部件，而并非排除另一部件，除非存在不同的公开。

图1是说明半导体存储器件100的例子的图。

参见图1，半导体存储器件100可以包括存储单元阵列110和外围电路120。

存储单元阵列110可以经由行线RL耦接至地址解码器121。存储单元阵列110可以经由位线BL耦接至读/写电路123。

存储单元阵列110可以包括多个存储块。所述多个存储块每个可以包括多个单元串。所述多个单元串每个可以包括设置在衬底之上的多个存储单元。例如，每个单元串可以包括设置在衬底之上的垂直层叠的存储单元。在一个实施例中，所述多个存储单元可以是非易失性存储单元。在一个实施例中，可以将所述多个存储单元中的每个定义成单电平单元或多电平单元。将参照图2至图4详细描述存储单元阵列110。

外围电路120可以包括地址解码器121、电压发生器122、读/写电路123、输入/输出缓冲器124以及控制逻辑125。

地址解码器121可以经由行线RL耦接到存储单元阵列110。行线RL可以包括漏极选择线、虚设字线、正常字线、管线、源极选择线以及公共源极线。

地址解码器121可以响应于控制逻辑125的控制来选择一个或更多个行线RL。地址解码器121可以从控制逻辑125接收地址ADDR。

在一个实施例中，半导体存储器件100的编程和读取操作可以基于页执行。在编程和读取操作中，地址ADDR可以包括块地址和行地址。地址解码器121可以通过将接收的地址ADDR解码来将接收的地址ADDR转换成块地址。地址解码器121可以根据块地址来选择特定的存储块。地址解码器121可以通过将接收的地址ADDR解码来将接收的地址ADDR转换为行地址。地址解码器121可以根据行地址来选择选中的存储块中的一个或更多个漏极选择线以及选择选中的存储块中的多个正常字线中的一个。因此，与一个页相对应的正常存储单元可以被选中。

在一个实施例中，可以基于块来执行半导体存储器件100的擦除操作。在擦除操作中，地址ADDR可以包括块地址。地址解码器121可以将地址ADDR解码并将地址ADDR转换成块地址，并且可以根据块地址来选择特定的存储块。

在一个实施例中，地址解码器121可以包括块解码器、行解码器、以及地址缓冲器等。

电压发生器122可以响应于控制逻辑125的控制而操作。电压发生器122可以通过使用供应给半导体存储器件100的外部电源电压来产生内部电源电压。例如，电压发生器122可以通过调节外部电源电压来产生内部电源电压。产生的内部电源电压可以被提供给地址解码器121、读/写电路123、输入/输出缓冲器124以及控制逻辑125以用作半导体存储器件100的操作电压。

电压发生器122可以通过使用外部电源电压和内部电源电压中的至少一种来产生多个电压。在一个实施例中，电压发生器122可以包括接收内部电源电压的多个泵浦电容器和响应于控制逻辑125的控制来选择性激活所述多个泵浦电容器，并且产生多个电压。例如，电压发生器122可以产生施加给行线RL的各种电压并且将产生的电压提供给地址解码器121。例如，电压发生器122可以产生图5所示的电压。

读/写电路123可以经由位线BL耦接至存储单元阵列110。读/写电路123可以响应于控制逻辑125的控制而操作。

在编程操作中，读/写电路123可以将数据DATA从输入/输出缓冲器124传送到位线BL。选中的正常存储单元可以根据传送来的DATA来被编程。在读取操作中，读/写电路123可以经由位线BL从选中的正常存储单元读取数据DATA并将读取的数据DATA输出至输入/输出缓冲器124。在擦除操作中，读/写电路123可以允许位线BL浮置。

在一个实施例中，读/写电路123可以包括页缓冲器(例如，页寄存器)、和列选择电路等。

输入/输出缓冲器124可以从外部设备接收控制信号CTRL和地址ADDR，并将接收的控制信号CTRL和地址ADDR传送到控制逻辑125。输入/输出缓冲器124可以在编程操作中将从外部设备输入的数据DATA传送到读/写电路123。输入/输出缓冲器124可以在读取操作中将从读/写电路123接收的数据DATA输出到外部设备。

控制逻辑125可以耦接到地址解码器121、电压发生器122、读/写电路123以及输入/输出缓冲器124。控制逻辑125可以从输入/输出缓冲器124接收控制信号CTRL和地址ADDR。控制逻辑125可以响应于控制信号CTRL来控制半导体存储器件100的整体操作。控制逻辑125可以将地址ADDR传送到地址解码器121。

在一个实施例中，半导体存储器件100可以是闪存器件。

图2是说明图1的存储单元阵列110的一个实施例的例子的图。

参见图2，存储单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。例如，每个存储块包括设置在衬底之上的垂直层叠的存储单元。所述多个存储单元可以沿“+X”、“+Y”和“+Z”方向布置。将参照图3详细描述每个存储块的结构。

图3是说明图2的存储块BLK1至BLKz的例子的图。

参见图3，第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。所述多个单元串CS11至CS1m和CS21至CS2m以“U”形形成在处于存储块BLK1下部的衬底(未示出)之上。在第一存储块BLK1中，m个单元串布置在行方向(例如“X”方向)上。尽管在图3中仅示出两个单元串布置在列方向上，但是将会理解，两个或更多个单元串可以布置在列方向(例如“Y”方向)上。

多个单元串CS11至CS1m和CS21至CS2m中的每个可以包括第一至第三源极选择晶体管SST1至SST3、第一源极侧虚设存储单元SDC1和第二源极侧虚设存储单元SDC2、第一至第n正常存储单元NMC1至NMCn、至少一个源极侧中间虚设存储单元SMC、管道晶体管PT、漏极侧中间虚设存储单元DMC1至DMC3、第一至第三漏极侧虚设存储单元DDC1至DDC3以及第一至第四漏极选择晶体管DST1至DST4。

选择晶体管SST1至SST3和DST1至DST4，虚设存储单元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3，以及正常存储单元NMC1至NMCn可以具有彼此相似的结构。在一个实施例中，选择晶体管SST1至SST3和DST1至DST4，虚设存储单元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3，以及正常存储单元NMC1至NMCn每个可以包括沟道层、隧穿绝缘层、电荷储存层以及阻挡绝缘层。

第一至第n正常存储单元NMC1至NMCn可以储存经由第一至第m位线BL1至BLm传送来的数据。储存在第一至第n正常存储单元NMC1至NMCn中的数据可以经由第一至第m位线BL1至BLm来读取。虚设存储单元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3不储存数据。虚设存储单元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3可以被提供用来减少会出现在与选择晶体管相邻的正常存储单元处的干扰。

每个单元串的源极选择晶体管SST1至SST3可以串联耦接在公共源极线CSL与源极侧虚设存储单元SDC1和SDC2之间。

在一个实施例中，一个单元串的第一至第三源极选择晶体管SST1至SST3可以共同耦接到源极选择线中的一个。布置在相同行(例如“+X”方向)的单元串的源极选择晶体管可以耦接到在行方向上延伸的源极选择线。布置在第一行的单元串CS11至CS1m的源极选择晶体管可以耦接到第一源极选择线SSL1。布置在第二行的单元串CS21至CS2m的源极选择晶体管可以耦接到第二源极选择线SSL2。

每个单元串的源极侧虚设存储单元SDC1和SDC2可以串联耦接在源极选择晶体管SST1至SST3与正常存储单元NMC1至NMCp之间。处在相同高度的源极侧虚设存储单元的栅极可以耦接到一个源极侧虚设字线。第一源极侧虚设存储单元SDC1的栅极可以耦接到第一源极侧虚设字线SDL1。第二源极侧虚设存储单元SDC2的栅极可以耦接到第二源极侧虚设字线SDL2。

每个单元串的第一至第n正常存储单元NMC1至NMCn可以耦接在源极侧虚设存储单元SDC1和SDC2与漏极侧虚设存储单元DDC1至DDC3之间。

第一至第n正常存储单元NMC1至NMCn可以分成两组。第一至第n正常存储单元NMC1至NMCn可以分成第一组正常存储单元NMC1至NMCp以及第二组正常存储单元NMCp+1至NMCn。第一组正常存储单元NMC1至NMCp以及第二组正常存储单元NMCp+1至NMCn可以经由管道晶体管PT而彼此耦接。

第一至第p正常存储单元NMC1至NMCp可以沿着与“+Z”方向相反的方向顺序地布置，且可以耦接在源极侧虚设存储单元SDC1和SDC2与管道晶体管PT之间。第(p+1)至第n正常存储单元NMCp+1至NMCn可以沿着“+Z”方向顺序地布置，且可以耦接在管道晶体管PT与漏极侧虚设存储单元DDC1至DDC3之间。第一至第n正常存储单元NMC1至NMCn的栅极可以分别耦接到第一至第n正常字线NWL1至NWLn。

每个单元串的管道晶体管PT的栅极可以耦接到管线PL。

每个单元串的漏极侧虚设存储单元DDC1至DDC3可以串联耦接在漏极选择晶体管DST1至DST4与正常存储单元NMCp+1至NMCn之间。布置在相同高度的漏极侧虚设存储单元的栅极可以彼此耦接到相同的漏极侧虚设字线。每个单元串的第一至第三漏极侧虚设存储单元DDC1至DDC3的栅极可以分别耦接到第一至第三漏极侧虚设字线。

虚设存储单元SDC1、SDC2和DDC1至DDC3可以减少会发生在与选择晶体管相邻的正常存储单元处的干扰。例如，当对单元串执行操作时，源极侧虚设存储单元SDC1和SDC2可以减小源极选择晶体管SST1至SST3与正常存储单元NMC1至NMCp之间的电场。例如，当对单元串执行操作时，漏极侧虚设存储单元DDC1至DDC3可以减小漏极选择晶体管DST1至DST4与正常存储单元NMCp+1至NMCn之间的电场。

每个单元串的第一至第四漏极选择晶体管DST1至DST4可以串联耦接在相应的位线与漏极侧虚设存储单元DDC1至DDC3之间。在一个实施例中，如图3所示，一单元串的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2可以连接到一漏极选择线，且该单元串的第三漏极选择晶体管DST3和第四漏极选择晶体管DST4可以连接到另一漏极选择线。

布置在行方向上的单元串可以耦接到沿行方向延伸的漏极选择线DSL1_1、DSL1_2、DSL2_1和DSL2_2。布置在第一行的单元串CS11至CS1m的漏极选择晶体管DST1至DST4可以耦接到第一漏极选择线DSL1_1和DSL1_2。布置在第一行的单元串CS11至CS1m中的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2可以耦接到漏极选择线DSL1_1。布置在第一行的单元串CS11至CS1m中的第三漏极选择晶体管DST3和第四漏极选择晶体管DST4可以耦接到漏极选择线DSL1_2。布置在第二行的单元串CS21至CS2m中的漏极选择晶体管DST1至DST4可以耦接到第二漏极选择线DSL2_1和DSL2_2。布置在第二行的单元串CS21至CS2m中的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2可以耦接到漏极选择线DSL2_1。布置在第二行的单元串CS21至CS2m中的第三漏极选择晶体管DST3和第四漏极选择晶体管DST4可以耦接到漏极选择线DSL2_2。

每个单元串还可以包括至少一个源极侧中间虚设存储单元SMC和漏极侧中间虚设存储单元DMC1至DMC3。根据本公开的一个实施例，漏极侧中间虚设存储单元DMC1至DMC3的数量可以大于源极侧中间虚设存储单元SMC的数量。

所述至少一个源极侧中间虚设存储单元SMC可以耦接在第一组正常存储单元NMC1至NMCp之间。在图3中，源极侧中间虚设存储单元SMC可以耦接在第一至第r正常存储单元NMC1至NMCr(r是小于p的自然数)与第(r+1)至第p正常存储单元NMCr+1至NMCp之间。

漏极侧中间虚设存储单元DMC1至DMC3可以耦接在第二组正常存储单元NMCp+1至NMCn之间。在图3中，漏极侧中间虚设存储单元DMC1至DMC3可以串联耦接在第(p+1)至第q正常存储单元NMCp+1至NMCq(q是小于n且大于p的自然数)与第(q+1)与第n正常存储单元NMCq+1至NMCn之间。

在一个实施例中，与源极选择晶体管SST1至SST3、源极侧虚设存储单元SDC1和SDC2、第一至第p正常存储单元NMC1至NMCp以及源极侧中间虚设存储单元SMC相对应的柱体可以包括两个子柱体。例如，第一子柱体可以自衬底沿着“+Z”方向延伸，且第二子柱体可以自第一子柱体沿着“+Z”方向延伸。源极侧中间虚设存储单元SMC可以设置在第一子柱体和第二子柱体相互邻接的区域中。可以提供源极侧中间虚设存储单元SMC来改善第一子柱体和第二子柱体相互邻接的区域的电特性。

类似地，与漏极选择晶体管DST1至DST4、漏极侧虚设存储单元DDC1至DDC3、第(P+1)至第n正常存储单元NMC p+1至NMCn以及漏极侧中间虚设存储单元DMC1至DMC3相对应的柱体可以包括两个子柱体。例如，柱体可以包括自衬底沿着“+Z”方向延伸的第三子柱体以及自第三子柱体沿着“+Z”方向延伸的第四子柱体。漏极侧中间虚设存储单元DMC1至DMC3可以设置在第三子柱体和第四子柱体相互邻接的区域中。提供漏极侧中间虚设存储单元DMC1至DMC3来改善第三子柱体和第四子柱体相互邻接的区域的电特性。

在一个实施例中，存储块BLK1可以分成多个子块，且可以基于子块来执行擦除操作。例如，存储块BLK1的上部正常存储单元(例如NMC1至NMCr和NMCq+1至NMCn)可以被包括在一个子块中，且存储块BLK1的下部正常存储单元(例如NMCr+1至NMCp和NMCp+1至NMCq)可以被包括在另一个子块中。源极侧中间虚设存储单元SMC和漏极侧中间虚设存储单元DMC1至DMC3可以设置在两个子块相互邻接的区域中。可以提供中间虚设存储单元SMC和DMC1至DMC3来改善正常存储单元的可靠性。

此外，将理解，中间虚设存储单元SMC和DMC1至DMC3可以设置在正常存储单元NMC1至NMCn之间，且中间虚设存储单元SMC和DMC1至DMC3的确切位置可以改变。

布置在列方向(例如，“+Y”方向)的单元串可以耦接到一个位线。布置在行方向的第一至第m单元串CS11至CS1m和CS21至CS2m可以分别耦接到第一至第m位线BL1至BLm。

图4是说明图3的单元串CS11至CS1m和CS21至CS2m的例子的图。

参见图3和图4，单元串CS11可以包括源极选择晶体管SST1至SST3、源极侧虚设存储单元SDC1和SDC2、第一至第n正常存储单元NMC1至NMCn、中间虚设存储单元SMC和DMC1至DMC3、管道晶体管PT、漏极侧虚设存储单元DDC1至DDC3以及漏极选择晶体管DST1至DST4。

单元串CS11可以包括第一子单元串CSsub1和第二子单元串CSsub2。第一子单元串CSsub1可以包括源极选择晶体管SST1至SST3、源极侧虚设存储单元SDC1和SDC2、第一至第p正常存储单元NMC1至NMCp以及源极侧中间虚设存储单元SMC。第二子单元串CSsub2可以包括第(p+1)至第n正常存储单元NMCp+1至NMCn、漏极侧中间虚设存储单元DMC1至DMC3、漏极侧虚设存储单元DDC1至DDC3、以及漏极选择晶体管DST1至DST4。

第一子单元串CSsub1和第二子单元串CSsub2可以经由管道晶体管PT而彼此耦接。第一子单元串CSsub1自衬底起的高度可以与第二子单元串CSsub2自衬底起的高度实质相同。

根据本公开的一个实施例，漏极侧中间虚设存储单元DMC1至DMC3的数量可以大于源极侧中间虚设存储单元SMC的数量。此外，第二子单元串CSsub2的正常存储单元NMCp+1至NMCn的数量可以小于第一子单元串CSsub1的正常存储单元NMC1至NMCp的数量。在一个实施例中，通过提供数量比源极侧中间虚设存储单元SMC的数量大的漏极侧中间虚设存储单元DMC1至DMC3来保持第二子单元串CSsub2的电特性是可能的，而无需减少正常存储单元NMC1至NMCn的数量。

漏极侧中间虚设存储单元DMC1至DMC3可以设置在与源极侧中间虚设存储单元SMC相似的高度。例如，源极侧中间虚设存储单元SMC可以设置在与漏极侧中间虚设存储单元DMC1至DMC3中的任何一个相同的高度。例如，如图4所示，源极侧中间虚设存储单元SMC可以位于与第一漏极侧中间虚设存储单元DMC1相同的高度。

由于漏极侧中间虚设存储单元DMC1至DMC3的数量大于源极侧中间虚设存储单元SMC的数量，漏极侧中间虚设存储单元DMC1至DMC3中的至少一个可以与正常存储单元NMC1至NMCp中的至少一个设置在相同的高度。例如，如图4所示，第二漏极侧中间虚设存储单元DMC2和第三漏极侧中间虚设存储单元DMC3位于与第r正常存储单元NMCr和第(r-1)正常存储单元NMCr-1相同的高度。

根据本公开的一个实施例，漏极侧虚设存储单元DDC1至DDC3的数量可以大于源极侧虚设存储单元SDC1和SDC2的数量，且漏极选择晶体管DST1至DST4的数量可以大于源极选择晶体管SST1至SST3的数量。第二子单元串CSsub2的正常存储单元NMCp+1至NMCn的数量可以小于第一子单元串CSsub1的正常存储单元NMC1至NMCp的数量。根据一个实施例，通过提供大量的漏极选择晶体管DST1至DST4和漏极侧虚设存储单元DDC1至DDC3，在保持正常存储单元NMC1至NMCn的数量的同时使可以经由漏极选择晶体管DST1至DST4发生的电流泄漏最小化是可能的。

在一个实施例中，漏极选择晶体管DST1至DST4的数量可以比源极选择晶体管SST1至SST3的数量大出：源极侧虚设存储单元SDC1和SDC2的数量与漏极侧虚设存储单元DDC1至DDC3的数量之间的差值。如图4所示，源极侧虚设存储单元SDC1和SDC2的数量可以比漏极侧虚设存储单元DDC1至DDC3的数量小一，且漏极选择晶体管DST1至DST4的数量可以比源极选择晶体管SST1至SST3的数量大一。

第一至第p正常存储单元NMC1至NMCp的数量可以大于第(p+1)至第n正常存储单元NMCp+1至NMCn的数量。

在一个实施例中，第一至第p正常存储单元NMC1至NMCp的数量可以比第(p+1)至第n正常存储单元NMCp+1至NMCn的数量大出以下值相加所得的总和：漏极侧虚设存储单元DDC1至DDC3的数量减去源极侧虚设存储单元SDC1和SDC2的数量所得的值；漏极选择晶体管DST1至DST4的数量减去源极选择晶体管SST1至SST3的数量所得的值；以及漏极侧中间虚设存储单元DMC1至DMC3的数量减去源极侧中间虚设存储单元SMC的数量所得的值。

换言之，源极选择晶体管SST1至SST3的数量、源极侧虚设存储单元SDC1和SDC2的数量、第一至第p正常存储单元NMC1至NMCp的数量以及源极侧中间虚设存储单元SMC的数量之和可以等于漏极选择晶体管DST1至DST4的数量、漏极侧虚设存储单元DDC1至DDC3的数量、第(p+1)至第n正常存储单元NMCp+1至NMCn的数量以及漏极侧中间虚设存储单元DMC1至DMC3的数量之和。结果，第一子单元串CSsub1自管道晶体管PT起的高度能够与第二子单元串CSsub2自管道晶体管PT起的高度实质相同。

图5是说明在半导体存储器件100的编程操作中施加给与选中的存储块耦接的行线的电压的例子的图。在下文中，为了便于说明，假设对布置在第二行的单元串CS21至CS2m中的任何一个页执行编程操作。布置在第一行的单元串CS11至CS1m未被选中，而布置在第二行的单元串CS21至CS2m被选中。

第一漏极选择线DSL1_1和DSL1_2未被选中，而第二漏极选择线DSL2_1和DSL2_2被选中。参见图3至图5，第一漏极选择线DSL1_1和DSL1_2接收第一漏极选择线电压Vdsl1和第二漏极选择线电压Vdsl2。因而，布置在第一行的单元串CS11至CS1m与位线BL1至BLm电分离。

第一漏极选择线电压Vdsl1和第二漏极选择线电压Vdsl2可以是用于将布置在第一行的单元串CS11至CS1m与位线BL1至BLm电分离的电压。第一漏极选择线电压Vdsl1和第二漏极选择线电压Vdsl2可以是低电压。例如，第一漏极选择线电压Vdsl1和第二漏极选择线电压Vdsl2可以是比第一至第四漏极选择晶体管DST1至DST4的阈值电压低的电压。例如，第一漏极选择线电压Vdsl1和第二漏极选择线电压Vdsl2可以是依次增大的电压。例如，第一漏极选择线电压Vdsl1和第二漏极选择线电压Vdsl2可以是相同的电压。较大数量的漏极选择晶体管DST1至DST4可以减小自未选中的单元串CS11至CS1m流经漏极选择晶体管DST1至DST4的泄漏电流。

第二漏极选择线DSL2_1和DSL2_2接收第三漏极选择线电压Vdsl3。因而，布置在第二行的单元串CS21至CS2m与位线BL1至BLm电连接。例如，第三漏极选择线电压Vdsl3可以是比第一至第四漏极选择晶体管DST1至DST4的阈值电压高的电压。第三漏极选择线电压Vdsl3比第一漏极选择线电压Vdsl1和第二漏极选择线电压Vdsl2高。

因此，布置在第一行的单元串CS11至CS1m与位线BL1至BLm电分离，而单元串CS21至CS2m与位线BL1至BLm电连接。

第一至第三漏极侧虚设字线DDL1至DDL3分别接收第三至第五虚设字线电压Vdwl3至Vdwl5。在一个实施例中，第三至第五虚设字线电压Vdwl3至Vdwl5可以是依次减小的电压。在一个实施例中，第三至第五虚设字线电压Vdwl3至Vdwl5可以是相同的电压。

编程电压Vpgm可以施加给正常字线NWL1至NWLn之中的选中的正常字线NWLs。通过电压Vpass可以施加给正常字线NWL1至NWLn之中的未选中的正常字线NWLus。此外，通过电压Vpass可以施加给中间虚设字线DML1至DML3和SML。

布置在第一串中的单元串CS11至CS1m可以与位线BL1至BLm和公共源极线CSL电分离，且因此布置在第一串中的单元串CS11至CS1m中的沟道层可以根据编程电压Vpgm和通过电压Vpass而升压(boost)。因此，布置在单元串CS11至CS1m中的沟道层处的电压电平可以增大。

布置在第二行的单元串CS21至CS2m可以与位线BL1至BLm电连接。例如，根据要编程的数据DATA(见图1)来经由位线BL1至BLm传送参考电压或电源电压。当向位线施加参考电压时，可以向形成在相应的单元串的沟道层中的沟道传送参考电压。可以根据参考电压与编程电压Vpgm之间的差来增大选中的正常字线NWLs的存储单元的阈值电压。参考电压与通过电压Vpass之间的电压差不够高到将存储单元的阈值电压改变为不同的阈值电压分布。当向位线施加电源电压时，可以由施加给第二漏极选择线DSL2_1和DSL2_2的电源电压和第三漏极选择线电压Vdsl3来将相应的漏极选择晶体管DST1至DST4关断。结果，相应的单元串可以与位线和公共源极线CSL电分离。相应的单元串的沟道层可以被编程电压Vpgm和通过电压Vpass升压。因此，相应的单元串的沟道层处的电压电平可以增大。

第一源极侧虚设字线SDL1和第二源极侧虚设字线SDL2可以分别接收第一虚设字线电压Vdwl1和第二虚设字线电压Vdwl2。在一个实施例中，第一虚设字线电压Vdwl1和第二虚设字线电压Vdwl2可以是依次增大的电压。在一个实施例中，第一虚设字线电压Vdwl1和第二虚设字线电压Vdwl2可以是相同的电压。

第一源极选择线电压Vssl1和第二源极选择线电压Vssl2可以分别施加给第一源极选择线SSL1和第二源极选择线SSL2。例如，布置在第二行的单元串CS21至CS2m的源极选择晶体管SST1至SST3可以由第一源极选择线电压Vssl1来关断，而布置在第一行的单元串CS11至CS1m与公共源极线CSL电分离。结果，在编程操作中，布置在第一行的单元串CS11至CS1m可以与位线BL1至BLm和公共源极线CSL电分离。例如，布置在第二行的单元串CS21至CS2m的源极选择晶体管SST1至SST3可以由第二源极选择线电压Vssl2来关断，而布置在第二行的单元串CS21至CS2m可以与公共源极线电分离。结果，在编程操作中，布置在第二行的单元串CS21至CS2m可以与位线BL1至BLm电连接、且与公共源极线CSL电分离。

图6是说明当在编程操作中选中第一子单元串CSsub1的正常字线NWL1至NWLp中的任何一个时未选中的单元串的沟道层的电势的一个例子的图。在图6中，假设第y正常字线NWLy(y是小于p的自然数)被选中。

参见图6，可以对第一至第n正常字线NWL1至NWLn顺序地执行编程操作。因此，在对第y正常字线NWLy执行编程操作的时间点，对第一至第(y-1)正常存储单元NMC1至NMCy-1的编程操作已经完成。因此，第一至第(y-1)正常存储单元NMC1至NMCy-1每个可以具有编程状态PGMS或擦除状态ERSS。在下文，出于便于说明的目的，假设第一至第(y-1)正常存储单元NMC1至NMCy-1具有编程状态PGMS。由于未对第(y+1)至第n正常存储单元NMCy+1至NMCn执行编程操作，因此第(y+1)至第n正常存储单元NMCy+1至NMCn具有擦除状态ERSS。

向第y正常字线NWLy施加编程电压Vpgm。在图6中，单元串是未选中的单元串。第y正常存储单元NMCy的沟道层的电压可以根据高的编程电压Vpgm而升压到相对高的沟道电压CV1_1。

可以向其它正常字线NWL1至NWLy-1和NWLy+1至NWLn施加通过电压Vpass。而且，可以向管线PL施加通过电压Vpass。

第y正常存储单元NMCy与公共源极线CSL(见图3)之间的正常存储单元NMC1至NMCy-1具有编程状态PGMS。因此，正常存储单元NMC1至NMCy-1中的每个的阈值电压可以是正电压。第一至第(y-1)正常存储单元NMC1至NMCy-1的沟道层的电压可以升压到沟道电压CV1_2，所述沟道电压CV1_2对应于从通过电压Vpass减去相应的正电压所得的值。

第(y+1)至第n正常存储单元NMCy+1至NMCn每个对应于擦除状态，因而其阈值电压可以是负电压。第(y+1)至第n正常存储单元NMCy+1至NMCn的沟道层CHL的电压可以升压到沟道电压CV1_3，所述沟道电压CV1_3对应于从通过电压Vpass减去相应的负电压所得的值。

形成在第(y+1)至第n正常存储单元NMCy+1至NMCn中的沟道电压CV1_3可以比形成在第一至第(y-1)正常存储单元NMC1至NMCy-1中的沟道电压高。

图7是说明当在编程操作中选中第二子单元串CSsub2的正常字线NWLp+1至NWLn中的任一个时未选中的单元串的沟道层的电势的一个例子的图。在对图7的描述中，假设第x正常字线NWLx(x是大于P且小于n的自然数)被选中。

参见图7，对第一至第n正常字线NWL1至NWLn顺序地执行编程操作。因此，在对第x正常字线NWLx执行编程操作的时间点，对第一至第(x-1)正常存储单元NMC1至NMCx-1的编程操作已经完成。因此，第一至第(x-1)正常存储单元NMC1至NMCx-1每个可以具有编程状态PGMS或擦除状态ERSS。在下文，出于便于说明的目的，假设第一至第(x-1)正常存储单元NMC1至NMCx-1具有编程状态PGMS。由于未对第(x+1)至第n正常存储单元NMCx+1至NMCn执行编程操作，因此第(x+1)至第n正常存储单元NMCx+1至NMCn可以具有擦除状态ERSS。

可以向第x正常字线NWLx施加编程电压Vpgm。在图7中，单元串是未选中的单元串。第x正常存储单元NMCx的沟道层CHL的电压可以根据高的编程电压Vpgm而升压到相对高的沟道电压CV2_1。

其它正常字线NWL1至NWLx-1和NWLx+1至NWLn可以接收通过电压Vpass。而且，可以向管线PL施加通过电压Vpass。

第x正常存储单元NMCx与公共源极线CSL(见图3)之间的正常存储单元NMC1至NMCx-1具有编程状态PGMS。第一至第(x-1)正常存储单元NMC1至NMCx-1的沟道层的电压可以升压到沟道电压CV2_2，所述沟道电压CV2_2对应于从通过电压Vpass减去相应正常存储单元的阈值电压所得的值。

第(x+1)至第n正常存储单元NMCx+1至NMCn具有擦除状态。第(x+1)至第n正常存储单元NMCx+1至NMCn每个是负电压。第(x+1)至第n正常存储单元NMCx+1至NMCn的沟道层CHL可以升压到沟道电压CV2_3，所述沟道电压CV2_3对应于从通过电压Vpass减去相应的负电压所得的值。形成在第(x+1)至第n正常存储单元NMCx+1至NMCn中的沟道电压CV2_3可以比形成在第一至第(x-1)正常存储单元NMC1至NMCx-1中的沟道电压CV2_2高。换言之，具有擦除状态ERSS的正常存储单元具有比具有编程状态PGMS的正常存储单元高的升压效率。

如图6和图7所示，随着执行编程操作，具有编程状态PGMS的正常存储单元的数量可以增加。随着执行编程操作，沟道层CHL可以升压到相对低的电压。随着沟道层CHL的电压电平过度地下降，即使具有小的泄漏电流，正常字线与沟道层CHL之间的电压差可以增大，且结果，相应的正常存储单元的阈值电压会意外增大。

随着执行编程操作，单元串中的具有擦除状态ERSS的正常存储单元的数量会减少。这意味着在沟道层CHL中升压至相对高的电压的区域会减少。图7的沟道层CHL中升压至相对高的电压的区域(对应于NMCx+1至NMCn的区域)小于图6的沟道层CHL中升压至相对高的电压的区域(对应于NMCy+1至NMCn的区域)。如果只有小数量的正常存储单元的沟道被升压至高电压，则相应的沟道电容相对小，因而相应的沟道层CHL的电压电平可以发生相当大的改变，这会恶化编程操作的可靠性。如果只有小数量的正常存储单元的沟道被升压至高电压，则相对小的沟道电容可以允许相应的沟道层CHL的电压电平容易受编程电压Vpgm影响，这会导致相应的沟道层CHL的电压电平的改变。

结果，第二子单元串CSsub2的正常字线会比第一子单元串CSsub1的正常字线更加容易遭受干扰。

根据本公开的一个实施例，漏极侧中间虚设存储单元DMC1至DMC3(见图3)的数量大于源极侧中间虚设存储单元SMC(见图3)的数量。因此，当对第二子单元串CSsub2的正常字线执行编程操作时，可以提供改善的可靠性。

根据本发明的一个实施例，漏极侧虚设存储单元DDC1至DDC3(见图3)的数量大于源极侧虚设存储单元SDC1和SDC2(见图3)的数量，且漏极选择晶体管DST1至DST4(见图3)的数量大于源极选择晶体管SST1至SST3(见图3)的数量。因此，当对第二子单元串CSsub2的正常字线执行编程操作时，可以提供改善的可靠性。

图8是说明包括图1的半导体存储器件100的存储系统1000的一个例子的图。

参见图8，存储系统1000可以包括半导体存储器件100和控制器1200。

半导体存储器件100可以如参照图1描述的那样来配置和操作。在下文，将省略重复描述。

控制器1200可以耦接到主机Host和半导体存储器件100。控制器1200可以响应于来自主机Host的请求来访问半导体存储器件100。例如，控制器1200可以控制半导体存储器件100的读取、写入、擦除和后台操作。控制器1200可以提供半导体存储器件100与主机Host之间的接口。控制器1200可以驱动用于控制半导体存储器件100的固件。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储接口1240、以及纠错块1250。

RAM 1210可以用作以下至少一种：处理单元1220的操作存储器、半导体存储器件100与主机Host之间的高速缓存存储器、以及半导体存储器件100与主机Host之间的缓冲存储器。

处理单元1220可以对控制器1200的整体操作进行控制。

主机接口1230可以包括用于在主机Host与控制器1200之间交换数据的协议。在一个实施例中，控制器1200可以经由以下各种接口协议中的至少一种来与主机HOST通信，诸如：通用串行总线(USB，universal serial bus)协议、多媒体卡(MMC，multimediacard)协议、外围部件互联(PCI，peripheral component interconnection)协议、快速外围部件互联(PCI-E，peripheral component interconnection express)协议、高级技术附件(ATA，advanced technology attachment)协议、串行高级技术附件(SATA，serialadvanced technology attachment)协议、并行高级技术附件(PATA，parallel advancedtechnology attachment)协议、小型计算机小型接口(SCSI，small computer smallinterface)协议、增强型小型硬盘接口(ESDI，enhanced small disk interface)协议、以及集成设备电路(IDE，integrated device electronics)协议以及私有协议。

存储接口1240与半导体存储器件100接口。例如，存储接口1240可以包括NAND接口或NOR接口。

纠错块1250可以利用纠错码(ECC)来检测和纠正从半导体存储器件100接收的数据的错误。

控制器1200和半导体存储器件100可以集成到一个半导体器件中。在一个实施例中，控制器1200和半导体存储器件100可以集成到一个半导体器件中以构成存储卡。例如，控制器1200和半导体存储器件100可以集成到一个半导体器件中以构成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、存储棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用快闪储存器(UFS)。

控制器1200和半导体存储器件100可以集成到一个半导体器件中以构成固态驱动器(SSD)。半导体驱动器SSD包括可以将数据储存在半导体存储器中的储存器件。存储系统1000用作半导体驱动器SSD，与存储系统1000耦接的主机Host的操作速度能显著改善。

作为另一个例子，存储系统1000可以被提供作为以下电子设备的各种部件中的一种，诸如：计算机、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数码相机、三维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频录像机、数字视频播放器、能在无线环境传送/接收信息的设备、构成家用网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成远程信息网络的各种电子设备之一、RFID设备或构成计算系统的各种部件之一。

作为一个实施例，半导体存储器件100或存储系统1000可以采用各种形式来封装。例如，半导体存储器件100或存储系统1000可以采用以下方式来封装，诸如：层叠封装(package on package，PoP)、球栅阵列(ball grid array，BGA)、芯片级封装(chip scalepackages，CSPs)、塑料引线芯片载体(plastic leaded chip carrier，PLCC)、塑料双列直插式封装(plastic dual in line package，PDIP)、华夫包式裸片(a die in waffle pack)、晶圆形式裸片(a die in wafer form)、板上芯片(chip on board，COB)、陶瓷双列直插式封装(ceramic dual in line package，CERDIP)、塑料度量四方扁平封装(plastic metric quad flat pack，MQFP)、薄型四方扁平封装(thin quad flat pack，TQFP)、小外型集成电路(small outline integrated circuit，SOIC)、收缩型小外型封装(shrink small outline package，SSOP)、薄型小外型封装(thin small outline package，TSOP)、薄型四方扁平封装(thin quad flat pack，TQFP)、系统封装(system in package，SIP)、多芯片封装(multi chip package，MCP)、晶圆级制造封装(wafer-level fabricated package，WFP)或者晶圆级处理层叠封装(wafer-level processed stack package，WSP)。

图9是说明图8的存储系统1000的应用实例2000的图。

参见图9，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。所述多个半导体存储芯片可以分成多个组。

在图9中，示出所述多个组经由第一至第k信道CH1至CHk与控制器2200通信。每个半导体存储芯片可以如参照图1描述的半导体存储器件100那样配置和操作。

每个组可以经由一个公共信道与控制器2200通信。控制器2200可以与参照图8描述的控制器1200类似地配置。控制器2200可以通过经由多个信道CH1至CHk提供控制信号和接收数据来控制半导体存储器件2100的多个存储芯片。

在图9中，示出多个半导体存储芯片与一个信道耦接。然而，将理解，存储系统2000可以被修改为使得一个半导体存储芯片与一个信道耦接。

图10是说明包括参照图9描述的存储系统2000的计算系统3000的例子的图。

参见图10，计算系统300可以包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。

存储系统2000可以经由系统总线3500而与中央处理单元3100、RAM 3200、用户接口3300、电源3400电连接。经由用户接口3300供应的数据或由中央处理单元3100处理的数据可以储存在存储系统2000中。

在图10中，示出半导体存储器件2100可以经由控制器2200而与系统总线3500连接。然而，半导体存储器件2100可以与系统总线3500直接连接。在这种情况下，可以由中央处理单元3100和RAM 3200执行控制器2200的功能。

在图10中，提供参照图9描述的存储系统2000。然而，存储系统2000可以由参照图8描述的存储系统1000来替代。在一个实施例中，计算系统3000可以包括参照图8和图9描述的存储系统1000和2000两种。

根据本公开，漏极侧中间虚设存储单元的数量大于源极侧中间虚设存储单元的数量。因此，可以提供具有改善的可靠性的半导体存储器件。

本文已经公开了示例性实施例，尽管采用了特定的术语，但是它们只是在一般性和描述性的意义上来使用和解释，并非出于限制的目的。在一些情况下，如本领域技术人员在本申请提交时将会了然的是，结合特定实施例描述的特点、特征和/或部件可以单独使用，或可以与结合其它实施例描述的特点、特征和/或部件组合使用，另有说明者除外。因此，本领域技术人员将会理解，在不脱离所附权利要求所列出的本公开的实质和范围的前提下，可以进行各种形式上和细节上的变化。

Claims (21)

1.一种半导体存储器件，包括：

第一子单元串，第一子单元串在第一子单元串的一端耦接到公共源极线，第一子单元串具有第一组正常存储单元和耦接在第一子单元串的所述一端与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元；以及

第二子单元串，第二子单元串在第二子单元串的一端耦接到位线，第二子单元串具有第二组正常存储单元和耦接在第二子单元串的所述一端与第二组正常存储单元之间的漏极侧中间虚设存储单元，

其中，漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。

2.根据权利要求1所述的半导体存储器件，还包括管道晶体管，所述管道晶体管耦接第一子单元串的另一端与第二子单元串的另一端。

3.根据权利要求2所述的半导体存储器件，其中，如果第一子单元串和第二子单元串是垂直串，则第一子单元串从管道晶体管开始的高度等于第二子单元串从管道晶体管开始的高度。

4.根据权利要求1所述的半导体存储器件，其中，第一组正常存储单元的数量大于第二组正常存储单元的数量。

5.根据权利要求1所述的半导体存储器件，其中，如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个处在与第一组正常存储单元中的至少一个相同或实质相同的高度。

6.根据权利要求1所述的半导体存储器件，其中，如果第一子单元串和第二子单元串是垂直串，则所述至少一个源极侧中间虚设存储单元处在与漏极侧中间虚设存储单元中的任何一个相同或实质相同的高度。

7.根据权利要求1所述的半导体存储器件，其中：

第一组正常存储单元包括串联耦接的第一正常存储单元和串联耦接的第二正常存储单元；

所述至少一个源极侧中间虚设存储单元串联耦接在第一正常存储单元与第二正常存储单元之间；

第二组正常存储单元包括串联耦接的第三正常存储单元和串联耦接的第四正常存储单元；以及

漏极侧中间虚设存储单元串联耦接在第三正常存储单元与第四正常存储单元之间。

8.根据权利要求7所述的半导体存储器件，其中：

第一正常存储单元耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间；

第二正常存储单元耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间；

如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个处在与第一正常存储单元中的至少一个相同或实质相同的高度。

9.根据权利要求7所述的半导体存储器件，其中：

第一正常存储单元耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间；

第二正常存储单元耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间；以及

如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个处在与第二正常存储单元中的至少一个相同或实质相同的高度。

10.根据权利要求1所述的半导体存储器件，其中：

第一子单元串还包括耦接到公共源极线的源极选择晶体管以及耦接在源极选择晶体管与第一组正常存储单元之间的源极侧虚设存储单元；以及

第二子单元串还包括耦接到位线的漏极选择晶体管以及耦接在漏极选择晶体管与第二组正常存储单元之间的漏极侧虚设存储单元。

11.根据权利要求10所述的半导体存储器件，其中：

源极侧虚设存储单元的数量小于漏极侧虚设存储单元的数量；以及

漏极选择晶体管的数量大于源极选择晶体管的数量。

12.根据权利要求11所述的半导体存储器件，其中：

源极侧虚设存储单元的数量比漏极侧虚设存储单元的数量小预定值；以及

漏极选择晶体管的数量比源极选择晶体管的数量大所述预定值。

13.根据权利要求11所述的半导体存储器件，其中，第一组正常存储单元的数量比第二组正常存储单元的数量大出以下差值相加所得的值：漏极侧虚设存储单元的数量与源极侧虚设存储单元的数量之间的差值，漏极选择晶体管的数量与源极选择晶体管的数量之间的差值，以及漏极侧中间虚设存储单元的数量与所述至少一个源极侧中间虚设存储单元的数量之间的差值。

14.根据权利要求11所述的半导体存储器件，其中，源极选择晶体管的数量、源极侧虚设存储单元的数量、第一组正常存储单元的数量以及源极侧中间虚设存储单元的数量之和等于漏极选择晶体管的数量、漏极侧虚设存储单元的数量、第二组正常存储单元的数量以及漏极侧中间虚设存储单元的数量之和。

15.一种存储系统，包括：

控制器，经由多个信道提供控制信号；以及

半导体存储器件，包括第一子单元串和第二子单元串，第一子单元串耦接到公共源极线且具有第一组正常存储单元和耦接在公共源极线与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元，第二子单元串耦接到位线且具有第二组正常存储单元和耦接在位线与第二组正常存储单元之间的漏极侧中间虚设存储单元，漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。

16.根据权利要求15所述的存储系统，还包括耦接第一子单元串与第二子单元串的管道晶体管。

17.根据权利要求15所述的存储系统，其中，第一组正常存储单元的数量大于第二组正常存储单元的数量。

18.根据权利要求15所述的存储系统，其中：

第一组正常存储单元包括串联耦接的第一正常存储单元和串联耦接的第二正常存储单元；

所述至少一个源极侧中间虚设存储单元串联耦接在第一正常存储单元与第二正常存储单元之间；

第二组正常存储单元包括串联耦接的第三正常存储单元和串联耦接的第四正常存储单元；以及

漏极侧中间虚设存储单元串联耦接在第三正常存储单元与第四正常存储单元之间。

19.根据权利要求15所述的存储系统，其中：

第一子单元串还包括耦接到公共源极线的源极选择晶体管以及耦接在源极选择晶体管与第一组正常存储单元之间的源极侧虚设存储单元；以及

第二子单元串还包括耦接到位线的漏极选择晶体管以及耦接在漏极选择晶体管与第二组正常存储单元之间的漏极侧虚设存储单元。

20.根据权利要求19所述的存储系统，其中：

源极侧虚设存储单元的数量小于漏极侧虚设存储单元的数量；以及

漏极选择晶体管的数量大于源极选择晶体管的数量。

21.根据权利要求20所述的存储系统，其中：

源极侧虚设存储单元的数量比漏极侧虚设存储单元的数量小预定值；以及

漏极选择晶体管的数量比源极选择晶体管的数量大所述预定值。