CN107240412A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

提供了半导体存储器件及其操作方法。半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个页；外围电路，所述外围电路适合于通过向所述存储单元阵列施加编程电压、通过电压和管晶体管操作电压来执行编程操作；以及控制逻辑，所述控制逻辑适合于控制所述外围电路执行所述编程操作，其中，所述控制逻辑根据所述多个页当中的所选页的地址来调节所述管晶体管操作电压的电位电平。

Description

半导体存储器件及其操作方法
技术领域
本公开的一个方面涉及电子器件，更具体地，涉及半导体存储器件及其操作方法。
背景技术
半导体器件，特别是半导体存储器件，通常分成易失性存储器件和非易失性存储器件。
非易失性存储器件以相对低的速度进行读/写操作，但是即使在切断电源后也能保持所存储的数据。因此，非易失性存储器件用来存储不管电源如何都要被保持的数据。非易失性存储器件的示例为只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机访问存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存分成NOR型闪存和NAND型闪存。
闪存具有自由编程和擦除数据的RAM的优点以及即使切断电源也保持所存储的数据的ROM的优点。闪存广泛用作诸如数字相机、个人数字助理(PDA)和MP3播放器的便携式电子设备的存储介质。
闪存可以分成具有水平地形成在半导体基板上的串(string)的二维半导体器件和具有竖直地形成在半导体基板上的串的三维半导体器件。
三维半导体器件是为了克服二维半导体器件中的集成度极限而设计的存储器件，并且包括竖直地形成在半导体基板上的多个串。存储串包括串联地联接在位线和源线(source line)之间的漏极选择晶体管、存储单元和源极选择晶体管。
发明内容
实施方式提供了一种半导体存储器件及其操作方法，该半导体存储器件及其操作方法能够防止在该半导体存储器件的编程操作过程中的编程干扰。
根据本公开的一个方面，提供了一种半导体存储器件，该半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个页；外围电路，所述外围电路适合于通过向所述存储单元阵列施加编程电压、通过电压(pass voltage)和管晶体管(pipe transistor)操作电压执行编程操作；以及控制逻辑，所述控制逻辑适合于控制所述外围电路执行所述编程操作，其中，所述控制逻辑根据所述多个页当中的所选页的地址来调节所述管晶体管操作电压的电位电平。
根据本公开的一个方面，提供了一种半导体存储器件，该半导体存储器件包括：多个串，所述多个串包括串联联接在位线和源线之间的多个存储单元；外围电路，所述外围电路适合于通过向所述多个串施加编程电压、通过电压和管晶体管操作电压来执行编程操作；以及控制逻辑，所述控制逻辑适合于控制所述外围电路执行所述编程操作，其中，所述控制逻辑根据所述多个存储单元当中的所选存储单元的编程顺序来调节所述管晶体管操作电压的电位电平。
根据本公开的一个方面，提供了一种操作半导体存储器件的方法，该半导体存储器件包括多个串，所述多个串包括串联联接在位线和源线之间的多个漏极侧存储单元、管晶体管和多个源极侧存储单元，该方法包括以下步骤：根据所述多个漏极侧存储单元和所述多个源极侧存储单元当中被施加编程电压的所选存储单元的位置设置管晶体管操作电压的电位电平；向所述管晶体管施加所设置的管晶体管操作电压；以及通过向所选存储单元施加所述编程电压并向其它存储单元施加通过电压而对所选存储单元执行编程操作。
附图说明
现在，将参照附图在下文中更充分地描述示例性实施方式。然而，这些示例性实施方式可以以不同的形式实施，并且不应被解释为限于这里阐述的实施方式。相反，提供这些实施方式是为了使本公开全面完整，并将示例实施方式的范围充分地传达给本领域技术人员。
在附图中，为了图示清晰，可能夸大了尺寸。将理解的是，当将一元件称为“位于”两个元件“之间”时，可能只有该元件位于这两个元件之间，或者也可能存在一个或更多个中间元件。在所有附图中相同的附图标记表示相同的元件。
图1是示出了根据本公开的实施方式的半导体存储器件的框图。
图2是示出了根据本公开的实施方式的半导体存储器件的存储单元阵列的立体图。
图3是示出了根据本公开的实施方式的半导体存储器件的串的电路图。
图4是示出了根据本公开的实施方式的半导体存储器件的操作方法的流程图。
图5是示出了根据本公开的实施方式的半导体存储器件的操作方法的波形。
图6是示出了包括图1的半导体存储器件的存储系统的框图。
图7是示出了图6的存储系统的应用示例的框图。
图8是示出了包括参照图7描述的存储系统的计算系统的框图。
具体实施方式
在如下详细描述中，仅以例示的方式示出和描述了本公开的仅仅一些示例性实施方式。如本领域技术人员将认识到，所描述的实施方式可以以各种不同方式修改，所有这些修改都不应脱离本公开的精神或范围。因此，附图和描述应该看做在本质上是例示性而非限制性的。
在整个说明书中，当将一元件称为“连接”或“联接”至另一个元件时，该元件可以直接连接或联接至该另一个元件，或者利用一个或更多个插置在它们之间的中间元件间接地连接或联接至另一个元件。另外，除非另有说明，否则当一元件被称为“包括”一部件时，这表示该元件可以进一步包括另一个部件而不排除另一个部件。
图1是示出了根据本公开的实施方式的半导体存储器件的框图。
参照图1，半导体存储器件100包括存储单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压发生器150。可以将地址解码器120、读/写电路130和电压发生器150定义为用于执行存储单元阵列110的编程操作的外围电路160。
存储单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz经由字线WL联接至地址解码器120。多个存储块BLK1至BLKz联接至读/写电路130。多个存储块BLK1至BLKz中的各个存储块包括多个存储单元。作为实施方式，多个存储单元可以是非易失性存储单元。更具体地，多个存储单元可以是基于电荷捕获器件的非易失性存储单元。可以将共同联接至一条字线的多个存储单元定义为一页。因此，可以将存储单元阵列110构造成包括多个页。
另外，存储单元阵列110中的多个存储块BLK1至BLKz中的各个存储块包括多个串。所述多个串中的各个串包括串联地联接在位线和源线之间的漏极选择晶体管、多个漏极侧存储单元、管晶体管、多个源极侧存储单元和源极选择晶体管。
地址解码器120经由字线WL连接至存储单元阵列110。地址解码器120被构造成响应于控制逻辑的控制而操作。地址解码器120经由位于半导体存储器件100内的输入/输出缓冲器(未示出)接收地址ADDR。
地址解码器120在编程电压施加操作中将所接收的地址ADDR中的行地址解码，并且根据解码的行地址将从电压发生器150产生的编程电压Vpgm和通过电压施加至多条字线WL。此外，地址解码器120将从电压发生器150产生的管晶体管操作电压PCG施加至存储单元阵列110的管选通线(pipe gate line)。
半导体存储器件100的编程操作以存储单元阵列110的页为单位进行。在这种情况下，可以使用常规编程方案或反向编程方案执行该编程操作。根据常规编程方案，从包括与源极选择晶体管相邻的存储单元的第一页开始到包含与漏极选择晶体管相邻的存储单元的最后一页依次对页进行编程。根据反向编程方案，从最后一页到第一页依次对页进行编程。常规编程方案和反向编程方案在页的编程顺序方面彼此相反。
当请求编程操作时，所接收的地址ADDR包括块地址、行地址和列地址。这里，可以将行地址定义为页地址。地址编码器120根据块地址和行地址选择一个存储块和一条字线。列地址Yi由为读/写电路130设置的地址解码器120解码。
地址解码器120可以包括块解码器、行解码器、地址缓冲器等。
读/写电路130包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm经由位线BL1至BLm联接至存储单元阵列110。多个页缓冲器PB1至PBm临时存储在编程操作中输入的数据DATA，并且根据临时存储的数据分别控制对应位线BL1至BLm的电位电平。也就是说，多个页缓冲器PB1至PBm根据临时存储的数据向相应的对应位线BL1至BLm施加编程允许电压(例如，0V)或编程禁止电压(例如，Vcc)。读/写电路130响应于控制逻辑140的控制而操作。
控制逻辑140联接至地址解码器120、读/写电路130和电压发生器150。控制逻辑140经由半导体存储器件100内的输入输出缓冲器(未示出)接收命令CMD和地址ADDR。控制逻辑140响应于命令CMD来控制半导体存储器件100的一般操作。
控制逻辑140控制电压发生器150，使得在编程操作中，根据存储单元阵列110中的多个页当中的所选页的地址ADDR来调节管晶体管操作电压PCG的电压电平。
当根据常规编程方案(在常规编程方案中，从包含与源极选择晶体管相邻的存储单元的第一页开始到包含与漏极选择晶体管相邻的存储单元的最后一页对页依次进行编程)进行编程操作时，控制逻辑140可以控制电压发生器150随着所选页变得接近漏极选择晶体管，升高管晶体管操作电压PCG的电平，并且可以控制电压发生器150随着所选页变得接近源极选择晶体管，降低管晶体管操作电压PCG的电平。
在另一个实施方式中，当在漏极侧存储单元中包含被包含在所选页中的存储单元时，控制逻辑140可以控制电压发生器150将管晶体管操作电压PCG设置为第一电位电平。当在源极侧存储单元中包含被包含在所选页中的存储单元时，控制逻辑140可以控制电压发生器150将管晶体管操作电压PCG设置为低于第一电位电平的第二电位电平。
当根据反向编程方案(在反向编程方案中，从包含与漏极选择晶体管相邻的存储单元的最后一页到包含与源极选择晶体管相邻的存储单元的第一页对页进行依次编程)进行编程操作时，控制逻辑140可以控制电压发生器150随着所选页变得接近漏极选择晶体管，降低管晶体管操作电压PCG的电平，并且可以控制电压发生器150随着所选页变得接近源极选择晶体管，升高管晶体管操作电压PCG的电平。
在另一个实施方式中，当在源极侧存储单元中包含被包含在所选页中的存储单元时，控制逻辑140可以控制电压发生器150将管晶体管操作电压PCG设置为第一电位电平。当在漏极侧存储单元中包含被包含在所选页中的存储单元时，控制逻辑140可以控制电压发生器150将管晶体管操作电压PCG设置成比第一电位电平低的第二电位电平。
电压发生器150在编程操作中在控制逻辑140的控制下产生编程电压Vpgm、通过电压Vpass和管晶体管操作电压PCG。在这种情况下，电压发生器150可以在控制逻辑140的控制下通过调节管晶体管操作电压PCG的电位电平来产生管晶体管操作电压PCG。
如上所述，在本公开的实施方式中，可以根据常规编程方案或反向编程方案基于所选页的地址来调节管晶体管操作电压PCG的电位电平。也就是说，可以根据存储单元阵列110中包含的多个页当中的所选页的编程顺序来调节管晶体管操作电压PCG的电位电平。随着所选页的编程顺序变得更靠前，可以减小管晶体管操作电压PCG的电位电平。随着所选页的编程顺序变得更靠后，可以增大管晶体管操作电压PCG的电位电平。
图2是示出了根据本公开的实施方式的半导体存储器件的存储单元阵列的立体图。在图2中，为了便于图示，省略了层间绝缘层。
如图2所示，存储单元阵列包括布置在第一方向I-I’和与第一方向I-I’交叉的第二方向II-II’上的U形沟道层CH。这里，U形沟道层CH包括形成在管栅极PG中的管沟道层P_CH和联接至管沟道层P_CH的一对源极侧沟道层S_CH和漏极侧沟道层D_CH。
此外，存储单元阵列包括沿着源极侧沟道层S_CH层叠在管栅极PG上方的源极侧字线层S_WL和沿着漏极侧沟道层D_CH层叠在管栅极PG上方的漏极侧字线层D_WL。这里，源极选择线层SSL层叠在源极侧字线层S_WL上方，而漏极选择线层DSL层叠在漏极侧字线层D_WL上方。在这种情况下，虚拟字线层(未示出)可以层叠在漏极侧字线层D_WL和漏极侧选择线层DSL之间，并且虚拟字线层(未示出)可以层叠源极侧字线层S_WL和源极选择线层SSL之间。
根据上述结构，存储单元沿着U形沟道层CH层叠，而漏极选择晶体管和源极选择晶体管分别设置在U形沟道层CH的两端处。布置在位于串的最下部分处的U形的管栅极PG被布置在存储单元的中间位置处以作为管晶体管来操作。
此外，存储单元阵列包括联接至漏极侧沟道层D_CH以在第一方向I-I’上延伸的位线层BL以及联接至源极侧沟道层S_CH以在第二方向II-II’上延伸的源线层SL。
图3是示出了根据本公开的实施方式的半导体存储器件的串的电路图。
参照图3，串包括串联连接在位线BL和源线SL之间的漏极选择晶体管DST、多个存储单元MC0至MCn、管晶体管PT和源极选择晶体管SSL。在多个存储单元MC0至MCn当中布置在漏极选择晶体管DST和管晶体管PT之间的多个存储单元MCp+1至MCn可以被定义为漏极侧存储单元，并且多个存储单元MC0至MCn当中布置在源极选择晶体管SST和管晶体管PT之间的多个存储单元MC0至MCp可以被定义为源极侧存储单元。
漏极选择晶体管DST的栅极联接至漏极选择线DSL，而源极选择晶体管SST的栅极联接至源极选择线SSL。多个存储单元MC0至MCn的栅极分别联接至多条字线WL0至WLn。管晶体管PT的栅极联接至管晶体管选通线，从而向其施加从图1的电压发生器150产生的管晶体管操作电压PCG。
在本公开的描述中仅图示了一个串。然而，一个存储块包括分别联接至多条位线的多个串，并且多个串可以共享字线。
图4是示出了根据本公开的实施方式的半导体存储器件的操作方法的流程图。
图5是示出了根据本公开的实施方式的半导体存储器件的操作方法的波形。
下文将参照图1至图5描述根据本公开的实施方式的半导体存储器件的编程方法。
在本公开的实施方式中，将根据常规编程方案和反向编程方案来描述该编程方法。
常规编程方案
当在步骤S110从外部输入用于编程命令的命令CMD时，控制逻辑140控制外围电路16以在步骤S120至S140对半导体存储器件执行编程操作。此时，根据常规编程方案，控制逻辑140控制外围电路160从包含与源极选择晶体管相邻的存储单元的第一页到包含与漏极选择晶体管相邻的存储单元的最后一页依次对页进行编程。
读/写电路130任意存储从外部输入的要被编程的数据DATA。
多个页缓冲器PB1至PBm根据临时存储的数据分别控制位线BL1至BLm的电位电平。也就是说，多个页缓冲器PB1至PBm根据临时存储的数据分别向位线BL1至BLm施加诸如0V的编程允许电压或诸如Vcc的编程禁止电压。
在步骤S120，控制逻辑140根据包含在所选存储块中的多个页当中的所选页的地址ADDR来设置管晶体管操作电压PCG的电位电平。
在这种情况下，控制逻辑140可以控制电压发生器150随着所选择页变得接近漏极选择晶体管，升高管晶体管操作电压PCG的电平，并且可以控制电压发生器150随着所选页变得接近源极选择晶体管，降低管晶体管操作电压PCG的电平。例如，控制逻辑140可以控制电压发生器150，从而使得管晶体管操作电压PCG随着所选页接近漏极选择晶体管DST而根据页地址增大阶跃电压(step voltage)△V。
在另一个实施方式中，控制逻辑140可以控制电压发生器150以在漏极侧存储单元中包含被包含在所选页中的存储单元时将管晶体管操作电压PCG设置为第一电位电平，并且可以控制电压发生器150以在源极侧存储单元中包含被包含在所选页中的存储单元时将管晶体管操作电压PCG设置为比第一电位电平低的第二电位电平。
在步骤S130，电压发生器150在控制逻辑140的控制下产生管晶体管操作电压PCG，并且地址解码器120向存储单元阵列110的管选通线施加管晶体管操作电压PCG。
在步骤S140，电压发生器150在控制逻辑140的控制下产生编程电压Vpgm和通过电压Vpass，并且地址解码器120向多条字线当中的所选字线Sel WL和未选字线UNSel WL分别施加编程电压Vpgm和通过电压Vpass。
此时，联接至被施加编程禁止电压的位线的串的沟道电位电平被施加至未选字线UNSel WL的通过电压Vpass增高。联接至被施加编程禁止电压的位线的串可以被定义为编程禁止模式下的串。
当根据常规编程方案进行编程操作时，在所选页的存储单元是例如与源极选择晶体管SST相邻的MC0的存储单元时，其它存储单元MC1至MCn是不进行编程操作的擦除单元。因此，由于擦除单元的阈值电压和通过电压Vpass之间的电位电平差，沟道升高电平(channel boosting level)可能相对高。当沟道升高电平较高时，由于带-带隧穿(BTBT)现象而可能发生编程干扰现象。为了防止该现象，当采用具有相对低电平的管晶体管操作电压PCG时，减少电荷共享区域，由此能够降低沟道升高电平。当所选页的存储单元为例如与漏极选择晶体管DST相邻的MCn的存储单元时，其它存储单元MC0至MCn-1是执行编程操作的存储单元。因此，由于被编程的存储单元的阈值电压和通过电压Vpass之间的电位电平差相对减小，因此沟道升高电平可以相对低。当沟道升高电平较低时，联接至所选字线Sel WL的存储单元的阈值电压即使在编程禁止模式下也可以增加。为了防止这种现象，当采用具有相对较高电平的管晶体管操作电压PCG时，增加电荷共享区域，由此能够增加沟道升高电平。
反向编程方案
当在步骤S110从外部输入用于编程命令的命令CMD时，控制逻辑140控制外围电路16以在步骤S120至S140对半导体存储器件执行编程操作。此时，根据反向编程方案，控制逻辑140控制外围电路160从包含与漏极选择晶体管相邻的存储单元的最后一页到包含与源极侧晶体管相邻的存储单元的第一页依次对页进行编程。
读/写电路130任意存储从外部输入的要被编程的数据DATA。
多个页缓冲器PB1至PBm根据临时存储的数据分别控制位线BL1至BLm的电位电平。也就是说，多个页缓冲器PB1至PBn根据临时存储的数据分别向位线BL1至BLm施加诸如0V的编程允许电压或诸如Vcc的编程禁止电压。
在步骤S120，控制逻辑140根据包含在所选存储块中的多个页当中的所选页的地址ADDR来设置管晶体管操作电压PCG的电位电平。
在这种情况下，控制逻辑140可以控制电压发生器150随着所选择页变得接近漏极选择晶体管，降低管晶体管操作电压PCG的电平，并且可以控制电压发生器150随着所选页变得接近源极选择晶体管，升高管晶体管操作电压PCG的电平。例如，控制逻辑140可以控制电压发生器150，使得管晶体管操作电压PCG随着所选页接近源极选择晶体管SST而根据页地址增大阶跃电压△V。
在另一个实施方式中，控制逻辑140可以控制电压发生器150以在源极侧存储单元中包含被包含在所选页中的存储单元时将管晶体管操作电压PCG设置为第一电位电平，并且可以控制电压发生器150以在漏极侧存储单元中包含被包含在所选页中的存储单元时将管晶体管操作电压PCG设置为比第一电位电平低的第二电位电平。
在步骤S130，电压发生器150在控制逻辑140的控制下产生管晶体管操作电压PCG，并且地址解码器120向存储单元阵列110的管选通线施加管晶体管操作电压PCG。
在步骤S140，电压发生器150在控制逻辑140的控制下产生编程电压Vpgm和通过电压Vpass，并且地址解码器120向多条字线当中的所选字线Sel WL和未选字线UNSel WL分别施加编程电压Vpgm和通过电压Vpass。
此时，联接至被施加编程禁止电压的位线的串的沟道电位电平被施加至未选字线UNSel WL的通过电压Vpass增高。联接至被施加编程禁止电压的位线的串可以被定义为在编程禁止模式下的串。
当根据反向编程方案进行编程操作时，在所选页的存储单元是例如与漏极选择晶体管DST相邻的MCn的存储单元时，其它存储单元MC0至MCn-1是不执行编程操作的擦除单元。因此，由于擦除单元的阈值电压和通过电压Vpass之间的电位电平差，沟道升高电平可能相对高。当沟道升高电平较高时，由于BTBT现象而可能发生编程干扰现象。为了防止该现象，当采用具有相对低电平的管晶体管操作电压PCG时，减小电荷共享区域，由此能够降低沟道的增高电位。当所选页的存储单元是例如与源极选择晶体管SST相邻的MC0的存储单元时，其它存储单元MC1至MCn是执行编程操作的存储单元。因此，由于被编程的存储单元的阈值电压和通过电压Vpass之间的电位电平差相对减小，因此沟道升高电平可以相对低。当沟道升高电平较低时，联接至所选字线Sel WL的存储单元的阈值电压即使在编程禁止模式下也可以增加。为了防止该现象，当采用具有相对高电平的管晶体管操作电压PCG时，增加电荷共享区域，由此能够增加沟道升高电平。
图6是示出了包括图1的半导体存储器件的存储系统的框图。
参照图6，存储系统1000包括半导体存储器件100和控制器1100。
半导体存储器件100可以被构造和操作为与参照图1描述的相同。在下文中，将省略重复描述。
控制器1100联接至主机Host和半导体存储器件100。控制器1100被构造成响应于来自主机Host的请求而访问半导体存储器件100。例如，控制器1100被构造成控制半导体存储器件100的读、写、擦除和后台操作。控制器1100被构造成提供半导体存储器件100和主机Host之间的接口。控制器1100被构造成驱动用于控制半导体存储器件100的固件。
控制器1100包括随机访问存储器(RAM)1110、处理单元1120、主机接口1130、存储接口1140和误差校正块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器件100和主机Host之间的高速缓冲存储器和半导体存储器件100和主机Host之间的缓冲存储器中的至少一种。处理单元1120控制控制器1100的一般操作。此外，控制器1100可以任意地存储在写操作中从主机Host提供的编程数据。
主机接口1130包括用于在主机Host和控制器1100之间交换数据的协议。在一个示例性实施方式中，该控制器1100被构造成经由诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外部设备互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型硬盘接口(ESDI)协议、电子集成驱动器(IDE)协议和私有协议的各种接口协议中的至少一种与主机Host通信。
存储接口1140与半导体存储器件100交互。例如，存储接口1140可以包括NAND接口或NOR接口。
误差校正块1150被构造成通过使用误差校正码(ECC)检测和校正从半导体存储器件100接收的数据的误差。处理单元1120可以基于误差校正块1150的误差检测结果来控制半导体存储装置100以调节读取的电压并进行重新读取。在示例性实施方式中，误差校正块1150可以作为控制器1100的部件来提供。
控制器1100和半导体存储器件100可以集成到一个半导体器件内。在一个示例性实施方式中，控制器1100和半导体存储器件100可以集成到一个半导体器件中，以构成存储卡。例如，控制器1100和半导体存储器件100可以集成到一个半导体器件内以构成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
控制器1100和半导体存储器件100可以集成到一个半导体器件中以构成半导体驱动器(固态硬盘(SSD))。半导体驱动器SSD包括被构造成在半导体存储器中存储数据的存储器件。如果使用存储系统1000作为半导体驱动器SSD，则联接至存储系统1000的主机Host的操作速度可以显著提高。
在另一个示例中，存储系统1000可以作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制器、导航系统、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的设备的电子设备的各种组件中的一个组件、构成家庭网络的各种电子设备中的一个电子设备、构成计算机网络的各种电子设备中的一个电子设备、构成远程信息处理网络的各种电子设备中的一个、RFID设备或构成计算系统的各种部件中的一个来提供。
在一个示例性实施方式中，半导体存储器件100或存储系统1000可以以各种形式封装。例如，半导体存储器件100或存储系统1000可以以如下方式封装，如层叠(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中晶片(die in waffle pack)、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)。
图7是示出了图6的存储系统的应用示例的框图。
参照图7，存储系统2000包括半导体存储器件2100和控制器2000。半导体存储器件2100包括多个半导体存储芯片。多个半导体存储芯片被分成多组。
在图7中，示出了经由第一至第k信道CH1至CHk与控制器2200通信的多个组。各个半导体存储芯片可以与参照图1描述的半导体存储器件100类似地构造和操作。
各个组被构造成经由一个公共信道与控制器2200通信。控制器2200与参照图6描述的控制器1100类似地构造。控制器2200被构造成经由多个信道CH1至CHk控制半导体存储器件2100的多个存储芯片。
图8是示出了包括参照图7描述的存储系统的计算系统的框图。
参照图8，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000经由系统总线3500电联接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300供应的数据或由中央处理单元3100处理的数据被存储在存储系统2000中。
在图8中，图示了半导体存储器件2100经由控制器2200联接至系统总线3500。然而，半导体存储器件2100可以直接联接至系统总线3500。在这种情况下，控制器2200的功能可以由中央处理单元3100和RAM 3200执行。
在图8中，图示了提供参照图7描述的存储系统2000。然而，存储系统2000可以替换为参照图6描述的存储系统1000。在一个示例性实施方式中，计算系统3000可以被构造成包括参照图6和图7描述的存储系统1000和2000二者。
根据本公开，在半导体存储器件的编程操作中调节沟道升高电平，由此防止编程干扰现象。
本文已经公开了示例性实施方式，并且虽然使用了具体术语，但是它们仅是以一般性和描述性含义来使用和解释，并且不是出于限制目的。在某些情况下，除非另有明确说明，如本申请提交时对本领域技术人员将显而易见的是，与具体实施方式相关地描述的特征、特性和/或元件可以单个地使用或者和与其它实施方式相关地描述的特征、特性和/或元件组合地使用。因此，本领域技术人员将理解，在不脱离在随后的权利要求中阐述的本公开的精神和范围的情况下，可以进行各种形式和细节上的改变。
相关申请的交叉引用
本申请要求2016年3月29日提交的韩国专利申请No.10-2016-0037530的优先权，通过引用将该申请全部结合于此。

Claims (20)

1.一种半导体存储器件，该半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个页；
外围电路，所述外围电路适合于通过向所述存储单元阵列施加编程电压、通过电压和管晶体管操作电压来执行编程操作；以及
控制逻辑，所述控制逻辑适合于控制所述外围电路执行所述编程操作，
其中，所述控制逻辑根据所述多个页当中的所选页的地址来调节所述管晶体管操作电压的电位电平。
2.根据权利要求1所述的半导体存储器件，其中，包含在所述存储单元阵列中的多个存储单元当中的被联接至相同字线的存储单元被包含在所述多个页当中的一个页中。
3.根据权利要求2所述的半导体存储器件，其中，根据所述管晶体管操作电压来调节所述多个串当中的处于编程禁止模式下的串的沟道升高电平。
4.根据权利要求2所述的半导体存储器件，
其中，所述存储单元阵列包括多个串，并且
其中，所述多个串中的各个串包括串联联接在位线和源线之间的漏极选择晶体管、多个漏极侧存储单元、管晶体管、多个源极侧存储单元和源极选择晶体管。
5.根据权利要求4所述的半导体存储器件，其中，向所述管晶体管施加管晶体管操作电压。
6.根据权利要求4所述的半导体存储器件，其中，所述控制逻辑控制所述外围电路，使得从与所述源极选择晶体管相邻的存储单元到与所述漏极选择晶体管相邻的存储单元依次对存储单元进行编程。
7.根据权利要求6所述的半导体存储器件，其中，所述控制逻辑控制所述管晶体管操作电压的电位电平随着所选页变得接近所述漏极选择晶体管而增大。
8.根据权利要求6所述的半导体存储器件，其中，所述控制逻辑：
控制所述外围电路以在所述漏极侧存储单元中包含所选页的存储单元时将所述管晶体管操作电压设置为第一电位电平；并且
控制所述外围电路以在所述源极侧存储单元中包含所选页的存储单元时将所述管晶体管操作电压设置为比所述第一电位电平低的第二电位电平。
9.根据权利要求4所述的半导体存储器件，其中，所述控制逻辑控制所述外围电路，使得从与所述漏极选择晶体管相邻的存储单元到与所述源极选择晶体管相邻的存储单元依次对存储单元进行编程。
10.根据权利要求9所述的半导体存储器件，其中，所述控制逻辑控制所述管晶体管操作电压的电位电平随着所选页变得接近所述漏极选择晶体管而减小。
11.根据权利要求9所述的半导体存储器件，其中所述控制逻辑：
控制所述外围电路以在所述漏极侧存储单元中包含所选页的存储单元时将所述管晶体管操作电压设置为第一电位电平；并且
控制所述外围电路以在所述源极侧存储单元中包含所选页的存储单元时将所述管晶体管操作电压设置为比所述第一电位电平高的第二电位电平。
12.一种半导体存储器件，该半导体存储器件包括：
多个串，所述多个串包括串联联接在位线和源线之间的多个存储单元；
外围电路，所述外围电路适合于通过向所述多个串施加编程电压、通过电压和管晶体管操作电压来执行编程操作；以及
控制逻辑，所述控制逻辑适合于控制所述外围电路执行所述编程操作，
其中，所述控制逻辑根据所述多个存储单元当中的所选存储单元的编程顺序来调节所述管晶体管操作电压的电位电平。
13.根据权利要求12所述的半导体存储器件，其中，所述控制逻辑：
控制所述外围电路，使得所述管晶体管操作电压的电位电平随着所选存储单元的编程顺序变得更靠前而减小；并且
控制所述外围电路，使得所述管晶体管操作电压的电位电平随着所选存储单元的编程顺序变得更靠后而增大。
14.根据权利要求12所述的半导体存储器件，其中，根据所述管晶体管操作电压的电位电平来调节所述多个串当中的处于编程禁止模式下的串的沟道电位电平。
15.根据权利要求12所述的半导体存储器件，其中，所述多个串中的各个串包括串联联接在位线和源线之间的漏极选择晶体管、多个漏极侧存储单元、管晶体管、多个源极侧存储单元和源极选择晶体管。
16.一种操作半导体存储器件的方法，该半导体存储器件包括多个串，所述多个串包括串联联接在位线和源线之间的多个漏极侧存储单元、管晶体管和多个源极侧存储单元，该方法包括以下步骤：
根据所述多个漏极侧存储单元和所述多个源极侧存储单元当中的被施加编程电压的所选存储单元的位置来设置管晶体管操作电压的电位电平；
向所述管晶体管施加所设置的管晶体管操作电压；以及
通过向所选存储单元施加所述编程电压并向其它存储单元施加通过电压来对所选存储单元执行编程操作。
17.根据权利要求16所述的方法，其中，在所述位线的方向上对与所选存储单元相邻的存储单元依次重复电位电平的设置、所设置的管晶体管操作电压的施加以及所述编程操作的执行。
18.根据权利要求17所述的方法，其中，所述管晶体管操作电压的电位电平的设置包括将所述管晶体管操作电压设置成使得所述管晶体管操作电压的电位电平随着所选存储单元变得接近所述位线而增加。
19.根据权利要求16所述的方法，其中，在所述源线的方向上对与所选存储单元相邻的存储单元依次重复电位电平的设置、所设置的管晶体管操作电压的施加以及所述编程操作的执行。
20.根据权利要求19所述的方法，其中，所述管晶体管操作电压的电位电平的设置包括将所述管晶体管操作电压设置成使得所述管晶体管操作电压的电位电平随着所选存储单元变得接近所述源线而增加。
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