CN109659283B - 存储器芯片、具有该存储器芯片的封装装置及其操作方法 - Google Patents

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Abstract

本文可提供一种存储器芯片、具有该存储器芯片的封装装置及其操作方法。该存储器芯片包括：多个存储器块，各个存储器块包括用于存储数据的多个存储器单元；多个输入/输出焊盘，芯片地址被输入至所述多个输入/输出焊盘；以及多个外围电路，其被配置为将芯片地址编程到存储器块当中的选定存储器块。

Description

存储器芯片、具有该存储器芯片的封装装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及一种存储器芯片、采用该存储器芯片的封装装置及其操作方法。更具体地讲，本发明涉及一种多芯片封装装置。
背景技术
由于最近半导体行业的进步以及用户的需求，越来越注重开发尺寸和重量越来越小的电子装置。例如，正在积极探索的一个途径包括多个存储器芯片被安装在单个封装装置中的各种多芯片封装装置。
多芯片封装装置可主要用于需要减小尺寸和重量的蜂窝智能电话。与单芯片封装装置相比，多芯片封装装置通常可提供更高的存储器容量和速度并且使得可降低与蜂窝智能电话关联的总成本。总之，最近，对两个或更多个存储器芯片层叠在单个封装中的多芯片封装装置的研究和开发努力已明显增加。
发明内容
本公开的各种实施方式涉及一种在维持或者甚至表现出改进的容量和速度的同时具有减小的尺寸的改进的多芯片封装装置。该多芯片封装装置采用新颖的存储器芯片，其减小多芯片封装装置的尺寸，采用该存储器芯片的封装装置及其操作方法。
本公开的实施方式提供一种存储器芯片，该存储器芯片包括：多个存储器块，各个存储器块包括用于存储数据的多个存储器单元；多个输入/输出焊盘，芯片地址被输入至所述多个输入/输出焊盘；以及多个外围电路，其被配置为将芯片地址编程到存储器块当中的选定存储器块。
本公开的实施方式提供一种封装装置，该封装装置包括：多个存储器芯片，各个存储器芯片包括存储不同的芯片地址的存储器块以及施加用于指示芯片地址的输入状态的信号的使能输入焊盘和使能输出焊盘。各个存储器芯片可包括任一个使能输入焊盘和任一个使能输出焊盘。包括在各个存储器芯片中的使能输入焊盘可联接到其它存储器芯片中的对应一个存储器芯片的使能输出焊盘。响应于施加到使能输入焊盘和使能输出焊盘的信号，芯片地址可被依次输入到存储器芯片。
本公开的实施方式提供一种操作封装装置的方法，该方法包括：将包括在多个存储器芯片中的使能输入焊盘和使能输出焊盘彼此联接的封装操作；以及通过控制要施加到使能输入焊盘和使能输出焊盘的信号来将芯片地址依次编程到存储器芯片。
本公开的实施方式提供一种多芯片封装装置，该多芯片封装装置包括：一个层叠在另一个上的多个存储器芯片，各个存储器芯片包括：存储器区域，其包括多个存储器块、多个电路以及被配置为控制外围电路以将芯片地址编程到选定存储器块的控制电路；以及焊盘区域，其包括多个输入焊盘和输出焊盘。
对于本发明所属领域的普通技术人员而言，本发明的这些和其它特征和优点将从以下结合附图的描述变得显而易见。
附图说明
图1是示出根据本公开的实施方式的多芯片封装装置的图。
图2是示出根据本公开的实施方式的安装在图1所示的多芯片封装装置中的存储器芯片的示例性配置的图。
图3、图4和图5是示出根据本公开的实施方式的存储器块的各种示例的图。
图6是示出根据本公开的实施方式的图1所示的存储器芯片的联接配置的图。
图7是示出根据本公开的实施方式的图1所示的多芯片封装装置的芯片地址输入方法的流程图。
图8和图9是详细示出根据本公开的实施方式的芯片地址输入方法的时序图。
图10、图11和图12是示出根据本公开的实施方式的输入芯片地址的存储器芯片的图。
具体实施方式
现在将在下文中参照附图更充分地描述本发明的示例性实施方式；然而，其可按照不同的形式具体实现并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分地传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
在下文中，将参照附图描述实施方式。本文中参照作为实施方式(和中间结构) 的示意图的横截面图来描述实施方式。因此，由例如制造技术和/或公差导致的相对于例示形状的变化是可预料的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状偏差。在图中，为了清晰，层和区域的长度和大小可能被夸大。图中相似的标号指代相似的元件。
诸如“第一”和“第二”的术语可用于描述各种组件，但其不应限制所述各种组件。这些术语仅用于将组件与其它组件相区分。例如，在不脱离本公开的精神和范围的情况下，第一组件可被称为第二组件，而第二组件可被称为第一组件，等等。此外，“和 /或”可包括所提及的组件中的任一个或组合。
此外，只要在句中没有具体地提及，单数形式可包括复数形式。此外，说明书中所使用的“包括/包含”表示存在或添加一个或更多个组件、步骤、操作和元件。
此外，除非另外定义，否则本说明书中所使用的所有术语(包括技术和科学术语)具有相关领域的技术人员通常将理解的相同含义。常用字典中所定义的术语应该被解释为具有将在相关领域的上下文中解释的相同含义，并且除非本说明书中另外清楚地定义，否则不应被解释为具有理想化或过于正式的含义。
还要注意到，在本说明书中，“连接/联接”是指不仅直接联接另一组件，而且通过中间组件间接联接另一组件的一个组件。另一方面，“直接连接/直接联接”是指在没有中间组件的情况下直接联接另一组件的一个组件。
图1是示出根据本公开的实施方式的多芯片封装装置1000的图。
参照图1，多芯片封装装置1000可包括第一存储器芯片1MC至第k存储器芯片 kMC(k是正整数)。换言之，多个存储器芯片可被安装在单个封装中，这种封装可被称为多芯片封装。例如，包括单个存储器芯片的封装被称为单芯片封装(SDP)，包括两个存储器芯片的封装被称为双芯片封装(DDP)，包括四个存储器芯片的封装被称为四芯片封装(QDP)，包括两个或更多个存储器芯片的封装被整体称为多芯片封装(MCP)。
例如，图1所示的MCP可包括2个或更多个芯片。在实施方式中，图1的MCP 可以是QDP。
第一存储器芯片1MC至第k存储器芯片kMC可基本上彼此平行设置，并且一个层叠在另一个顶部以减小多芯片封装装置1000的表面积。用户数据可被存储到第一存储器芯片1MC至第k存储器芯片kMC中的每一个。芯片地址可被存储到第一存储器芯片1MC至第k存储器芯片kMC中的每一个以将其彼此区分。
第一存储器芯片1MC至第k存储器芯片kMC的配置可彼此相似，以使得本文中将作为示例仅详细描述第k存储器芯片kMC。
图2是示出根据本公开的实施方式的安装在图1的多芯片封装装置1000中的 kMC的图。
现在参照图2，第k存储器芯片kMC可被分成焊盘区域PAD_R和存储器区域 MR_R。
用于与其它存储器芯片或者与主机通信的多个焊盘PD可被设置在焊盘区域 PAD_R中。至少一条导线WI可联接到各个焊盘PD。例如，不同的存储器芯片可通过导线WI彼此电联接。
形成在焊盘区域PAD_R中的焊盘PD可包括根据其使用目的分类的输入/输出焊盘IO0至IO7、命令锁存使能焊盘CLE、地址锁存使能焊盘ALE、写入使能焊盘WE#、就绪/繁忙焊盘RB#、电源电压焊盘VCC、接地电压焊盘VSS、使能输入焊盘ENi和使能输出焊盘ENo。
输入/输出焊盘IO0至IO7可用于发送和/或接收命令、地址和数据中的至少一个。命令锁存使能焊盘CLE可用于发送和/或接收信号以使能命令寄存器。地址锁存使能焊盘ALE可用于发送和/或接收信号以使能地址寄存器。写入使能焊盘WE#可用于发送和/或接收用于发送命令、地址或数据的时钟。就绪/繁忙焊盘RB#可用于发送和/ 或接收指示存储器芯片的状态的信号。电源电压焊盘VCC可用于供应和/或接收至存储器芯片的电源电压。接地电压焊盘VSS可用于供应和/或接收至存储器芯片的接地电压。用于指示芯片地址的输入状态的信号可被施加到使能输入焊盘ENi和使能输出焊盘ENo，并且所述信号可用于在芯片地址输入操作期间选择存储器芯片。例如，直至选定存储器芯片的芯片地址输入操作完成，要通过选定存储器芯片的使能输出焊盘 ENo输出的信号的电平可与施加到使能输入焊盘ENi的信号的电平相反。要注意的是，图2中仅示出本实施方式中所需的焊盘PD，然而，在不脱离本发明的范围的情况下，还可包括其它各种焊盘。
存储器区域MR_R可包括被配置为存储数据的存储器单元阵列MA、被配置为执行存储器芯片的编程操作、读取操作、擦除操作和其它后台操作中的至少一个的外围电路PERI以及操作上联接到焊盘区域PAD_R和PERI电路的控制电路CON。例如，控制电路可被配置为与焊盘PD通信以及控制外围电路PERI。外围电路可包括被配置为与焊盘交换命令、地址和数据的输入/输出电路以及被配置为暂时地存储要编程的芯片地址的页缓冲器。由于这些电路在本领域中是熟知的，所以PERI电路的各种组件的详细描述将被省略。
存储器单元阵列MA可包括用于存储数据的多个存储器块BLK。存储器块BLK 可包括多个正常存储器块BLK_1至BLK_I以及用作CAM(内容可寻址存储器)块 BLK_CAM以用于存储存储器芯片kMC中要使用的数据的至少一个存储器块BLK。正常存储器块BLK_1至BLK_I和CAM块BLK_CAM可具有相同的物理配置。
关于存储器芯片kMC的操作的各种信息可被存储到存储器芯片KMC的CAM块 BLK_CAM。例如，芯片地址可被存储到CAM块BLK_CAM。在多个存储器芯片被包括在单个封装装置中的情况下，多个不同的芯片地址可被存储在至少一个CAM块 BLK_CAM中。例如，各个芯片地址可对应于多芯片封装1000中的不同存储器芯片。
图3至图5是示出根据本公开的实施方式的存储器块的各种示例的图。
参照图3，将作为示例描述图2所示的存储器块BLK_1至BLK_I和BLK_CAM 中的任一个存储器块。图3所示的存储器块可以是正常存储器块BLK_1至BLK_I或 cam块BLK_CAM中的任一个。
存储器块BLK_I或BLK_CAM可包括多个单元串ST，各个单元串ST联接在多条位线BL1至BLi当中的位线与源极线SL之间。因此，单元串ST可联接到其相应位线BL1至BLi并共同联接到源极线SL。单元串ST的配置可彼此相似，因此本文中作为示例将仅详细描述联接到第一位线BL1的一个单元串ST。
因此，单元串ST可包括彼此串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、第一存储器单元F1至第n存储器单元Fn(n是正整数)和漏极选择晶体管DST。源极选择晶体管SST和漏极选择晶体管DST的数量不限于图3所示。源极选择晶体管SST可联接在源极线SL与第一存储器单元F1之间。第一存储器单元F1至第n存储器单元Fn可串联联接在源极选择晶体管SST与漏极选择晶体管DST 之间。漏极选择晶体管DST可联接在第n存储器单元Fn与第一位线BL1之间。尽管未示出，虚拟单元可进一步联接在存储器单元F1至Fn之间或者源极选择晶体管 SST与漏极选择晶体管DST之间。
包括在不同的单元串ST中，源极选择晶体管SST的栅极可联接到源极选择线 SSL，第一存储器单元F1至第n存储器单元Fn的栅极可分别联接到第一字线WL1 至第n字线WLn，并且漏极选择晶体管DST的栅极可联接到漏极选择线DSL。联接到各条字线WL1至WLn的一组存储器单元可被称为物理页PPG。例如，在包括在不同单元串ST中的存储器单元F1至Fn当中，联接到第一字线WL1的一组第一存储器单元F1可形成单个物理页PPG。在多级单元(MLC)型编程操作中，可在单个物理页PPG中包括多个逻辑页。例如，第一数据和第二数据可被存储在单个物理页 PPG中。第一数据可以是最低有效位(LSB)数据，第二数据可以是最高有效位(MSB) 数据。
参照图4，存储器块BLK_I或BLK_CAM可具有三维结构。
具有三维结构的存储器块BLK_I或BLK_CAM可按照垂直(Z方向)I形状形成在基板上，并且包括布置在各条位线BL与源极线SL之间的多个单元串ST。可代替源极线SL形成阱。该结构被称为比特成本可扩展(BiCS)结构。例如，在源极线 SL水平地形成在基板上的情况下，具有BiCS结构的单元串ST可在垂直方向(Z轴方向)上形成在源极线SL上方。
更详细地，单元串ST可沿着第一方向(X轴方向)和第二方向(Y轴方向)按照间隔开的关系布置成行和列。各个单元串ST可包括在彼此间隔开的位置处层叠的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL的数量、字线WL 的数量和漏极选择线DSL的数量不限于图中所示那些，而且可根据存储器芯片的结构而改变。单元串ST可包括垂直地穿过源极选择线SSL、字线WL和漏极选择线 DSL的垂直通道层CH以及与从漏极选择线DSL向上突出的垂直通道层CH的上端接触并在第二方向(Y轴方向)上延伸的位线BL。存储器单元可形成在字线WL与垂直通道层CH之间。接触插塞(Contact plug)CT可进一步形成在位线BL与垂直通道层CH之间。
参照图5，存储器块BLK_I或BLK_CAM可具有不同于图4的三维结构。
具有三维结构的存储器块BLK_I或BLK_CAM可按照垂直(Z方向)U形状形成在基板上，并且包括联接在位线BL与源极线SL之间并成对的源极串ST_S和漏极串ST_D。各个源极串ST_S和对应漏极串ST_D可通过管栅极PG彼此联接以形成 U形状。管栅极PG可形成在管线PL中。详细地讲，源极串ST_S可垂直地形成在源极线SL与管线PL之间。漏极串ST_D可垂直地形成在位线BL与管线PL之间。该结构可被称为管形比特成本可扩展(P-BiCS)结构。
更详细地，漏极串ST_D和源极串ST_S可布置在第一方向(X轴方向)和第二方向(Y轴方向)上。漏极串ST_D和源极串ST_S可交替地布置在第二方向(Y轴方向)上。漏极串ST_D可包括在彼此间隔开的位置处层叠的字线WL和漏极选择线 DSL以及垂直地穿过字线WL和漏极选择线DSL的垂直漏极通道层D_CH。源极串 ST_S可包括在彼此间隔开的位置处层叠的字线WL和源极选择线SSL以及垂直地穿过字线WL和源极选择线SSL的垂直源极通道层S_CH。垂直漏极通道层D_CH和垂直源极通道层S_CH可通过管线PL中的管栅极PG彼此联接。位线BL可与从漏极选择线DSL向上突出的垂直漏极通道层D_CH的上端接触，并且可在第二方向(Y轴方向)上延伸。
除了参照图3至图5描述的结构以外，存储器块MBk可按照各种结构具体实现。
图6是示出根据本公开的实施方式的多封装装置1000中的四个存储器芯片1MC 至4MC的联接配置的图。
现在参照图6，多个层叠的存储器芯片1MC至4MC可被安装在封装装置1000 中。尽管图6中作为示例示出四个存储器芯片1MC至4MC被安装在单个封装装置 1000中的结构，存储器芯片1MC至4MC的数量不限于此。
第一存储器芯片1MC可被设置在最低位置处，并且第二存储器芯片2MC至第四存储器芯片4MC可依次层叠在第一存储器芯片1MC上方。第一存储器芯片1MC至第四存储器芯片4MC可包括焊盘区域1PAD_R至4PAD_R和存储器区域1MR_R至 4MR_R。第一使能输入焊盘1ENi至第四使能输入焊盘4ENi和第一使能输出焊盘 1ENo至第四使能输出焊盘4ENo可成对形成在焊盘区域1PAD_R至4PAD_R中。例如，第一使能输入焊盘1ENi和第一使能输出焊盘1ENo可成对设置在第一存储器芯片1MC的第一焊盘区域1PAD_R中。第二使能输入焊盘2ENi和第二使能输出焊盘 2ENo可成对设置在第二存储器芯片2MC的第二焊盘区域2PAD_R中。同样，在其它第三存储器芯片3MC和第四存储器芯片4MC的第三焊盘区域3PAD_R和第四焊盘区域4PAD_R中，第三使能输入焊盘3ENi和第四使能输入焊盘4ENi与第三使能输出焊盘3ENo和第四使能输出焊盘4ENo可分别成对。
多个存储器芯片1MC至4MC当中的存储器芯片的使能输出焊盘可联接到紧邻的存储器芯片的使能输入焊盘。第一存储器芯片1MC至第四存储器芯片4MC可通过这种联接关系彼此联接。例如，第一存储器芯片1MC的第一使能输出焊盘1ENo可联接到第二存储器芯片2MC的第二使能输入焊盘2ENi。第二存储器芯片2MC的第二使能输出焊盘2ENo可联接到第三存储器芯片3MC的第三使能输入焊盘3ENi。按照相同的方式，设置在最少位置的第四存储器芯片4MC的第四使能输入焊盘4ENi可联接到第三存储器芯片3MC的第三使能输出焊盘3ENo。当使能输入焊盘和使能输出焊盘按照上述方式彼此联接时，第一存储器芯片1MC的第一使能输入焊盘1ENi 和第四存储器芯片4MC的第四使能输出焊盘4ENo不联接到任何其它存储器芯片。
要施加到选定存储器芯片的使能输入焊盘和使能输出焊盘以输入芯片地址的信号可具有相反的电平。施加有芯片地址的存储器芯片的使能输入焊盘和使能输出焊盘的信号可具有相同的电平。等待输入芯片地址的存储器芯片的使能输入焊盘和使能输出焊盘的信号也可具有相同的电平。具有相反电平的信号可被分别施加到施加有芯片地址的存储器芯片和等待输入芯片地址的存储器芯片。例如，高电平信号可被施加到芯片地址已输入至的存储器芯片的使能输入焊盘和使能输出焊盘，低电平信号可被施加到等待输入芯片地址的存储器芯片的输入焊盘和使能输出焊盘。
换言之，根据施加到使能输入焊盘和使能输出焊盘的信号，可确定芯片地址被输入到存储器芯片的状态。例如，当选定存储器芯片的芯片地址输入操作完成时，选定存储器芯片可生成电平与使能输入焊盘的输入信号相反的信号作为内部输出，并且通过使能输出焊盘输出所生成的内部输出。
由于未联接到任何其它存储器芯片，第一存储器芯片1MC的第一使能输入焊盘1ENi可浮置。例如，第一存储器芯片1MC的第一使能输入焊盘1ENi的内部输出可保持在正电压电平。
下面将描述第一存储器芯片1MC至第四存储器芯片4MC的芯片地址输入操作的序列。
图7是示出根据本公开的实施方式的多芯片封装装置1000的芯片地址输入方法的流程图。
参照图7，在实施方式中，芯片地址可被存储在存储器芯片的存储器区域中，因此可在形成多芯片封装之后执行芯片地址输入操作。
详细地讲，在步骤S71，可提供用于形成存储器芯片的晶圆。此后，在步骤S72，可通过存储器制造工艺在晶圆上形成存储器芯片。在步骤S73，可通过将形成在晶圆上的存储器芯片一个层叠在另一个上并执行封装工艺来制造多芯片封装装置。随后，在步骤S74，可将芯片地址输入到包括在单个多芯片封装装置中的存储器芯片。芯片地址可被存储到存储器芯片的相应存储器区域，更具体地，存储在形成在各个存储器芯片的存储器区域中的至少一个cam块(图2的BLK_CAM)中。
下面将更详细地描述将芯片地址存储到相应存储器芯片的方法。
图8和图9是详细示出根据本公开的实施方式的芯片地址输入方法的时序图。在图8和图9中，假设首先将芯片地址提供给第一存储器芯片1MC，随后将芯片地址输入到第二存储器芯片2MC。
参照图8，可首先将芯片地址输入到第一存储器芯片1MC。由于第一存储器芯片1MC的第一使能输入焊盘1ENi浮置在高电平H并且低电平(L)信号被施加到第一使能输出焊盘1ENo，所以芯片地址被允许输入到第一存储器芯片1MC。
如果第一访问开始周期开始，则第一访问开始命令AE1至AE3可被加载到输入 /输出焊盘IO。每次在高电平(H)脉冲已被施加到命令锁存使能焊盘CLE之后施加到写入使能焊盘WE#的时钟从低电平L转变为高电平H时，第一访问开始命令AE1 至AE3可被提供给控制电路(图2的CON)。这里，由于第二存储器芯片2MC是未选芯片，所以第二存储器芯片2MC的第二使能输入焊盘2ENi的电位和第二使能输出焊盘2ENo的电位二者保持在低电平L。可从被配置为控制存储器芯片的存储器控制器接收命令，并且可在控制电路CON的控制下执行下面将描述的操作。
图8的标号“710”表示提供以说明第一存储器芯片1MC的状态的方框，并示出测试模式、操作状态和芯片地址输入状态。在方框“710”中，L(低电平)表示禁用状态， H(高电平)表示使能状态。例如，当测试模式处于低电平L时，这意味着第一存储器芯片1MC不处于测试模式。当测试模式处于高电平H时，这意味着第一存储器芯片1MC处于测试模式。这里，测试模式是在封装之后执行的芯片测试模式。尽管在实施方式中，可在封装测试步骤将芯片地址输入到存储器芯片，但不限于测试模式。
如果第一访问开始命令AE1至AE3全部输入，则第一存储器芯片1MC的测试模式被使能(H)并且第一设置周期可开始。尽管第一访问开始周期是访问第一存储器芯片1MC的周期，第一设置周期可以是第一存储器芯片1MC设置芯片地址输入操作所需的各种条件的周期。换言之，在第一设置周期中，可设置芯片地址输入操作所需的各种参数。例如，当地址锁存使能焊盘ALE的电位处于高电平H并且时钟被施加到写入使能焊盘WE#时，加载到输入/输出焊盘IO的第一设置命令SE1和第二设置命令SE2可被提供给第一存储器芯片1MC。
如果第一设置命令SE1和第二设置命令SE2二者被输入到第一存储器芯片1MC，则第一存储器芯片1MC被允许执行芯片地址输入操作，以使得其操作状态被使能 (H)，并且芯片地址输入周期可开始。
当芯片地址输入周期开始时，地址锁存使能焊盘ALE的电位转变为高电平H并且时钟被施加到写入使能焊盘WE#。然后，芯片地址ADD和CA1可通过输入/输出焊盘IO被提供给第一存储器芯片1MC。当第一存储器芯片1MC的地址涉及第一芯片地址CA1时，第一芯片地址CA1可被暂时地存储到第一存储器芯片1MC的控制电路CON。这里，不仅第一芯片地址CA，而且与第一存储器芯片1MC有关的其它地址ADD可被输入到第一存储器芯片1MC。上述地址可接收自被配置为控制存储器芯片的存储器控制器。
当第一芯片地址CA1被提供给第一存储器芯片1MC时，第一存储器芯片1MC 的测试模式禁用(L)，以使得第一访问步骤可终止。此后，可执行将第一芯片地址 CA1输入到第一存储器芯片1MC的存储器区域的操作。
例如，第一芯片地址CA1可通过编程操作被提供给第一存储器芯片1MC的存储器区域。为此，响应于当命令锁存使能焊盘CLE的电位处于高电平H时施加到写入使能焊盘WE#的时钟，编程命令PS可被输入到第一存储器芯片1MC。另外，响应于当地址锁存使能焊盘ALE的电位处于高电平H时施加到写入使能焊盘WE#的时钟，地址ADD可被提供给第一存储器芯片1MC。这里，输入到第一存储器芯片1MC 的地址ADD可以是第一芯片地址CA1要被编程至的平面、存储器块和页的地址。例如，可选择包括在第一存储器芯片1MC中的cam块(图2的CLK_CAM)。如果地址ADD全部输入，则编程命令PS被输入以使得可执行编程操作。
在执行第一存储器芯片1MC的编程操作的同时，就绪/繁忙焊盘RB#的电位转变为指示繁忙状态的低电平L。
当第一芯片地址CA1的编程操作完成时，第一存储器芯片1MC的芯片地址输入状态可为使能(H)。当第一存储器芯片1MC的芯片地址输入状态为使能(H)时，就绪/繁忙焊盘RB#的电位再次转变为指示就绪状态的高电平H。当第一芯片地址CA1 被存储到第一存储器芯片1MC时，第二访问开始周期可开始以终止对第一存储器芯片1MC的访问。换言之，第二访问开始周期可以是访问第一存储器芯片1MC以释放第一访问的周期，而非重新访问第一存储器芯片1MC的周期。按照与第一访问开始周期相同的方式，在第二访问周期期间第一访问开始命令AE1至AE3也可被提供给第一存储器芯片1MC。由于在第二访问开始周期期间第一访问开始命令AE1至AE3 也被输入到第一存储器芯片1MC，所以第一存储器芯片1MC的测试模式可被重新使能(H)，并且第二设置周期可开始。尽管第二访问开始周期是访问第一存储器芯片 1MC的周期，第二设置周期可以是第一存储器芯片1MC设置用于终止芯片地址输入操作的各种条件的周期。换言之，在第二设置周期中，可设置用于终止芯片地址输入操作的各种参数。例如，当地址锁存使能焊盘ALE的电位处于高电平H并且时钟被施加到写入使能焊盘WE#时，加载到输入/输出焊盘IO的第三设置命令SE3和第四设置命令SE4可被提供给第一存储器芯片1MC。
如果第三设置命令SE3和第四设置命令SE4二者被输入到第一存储器芯片1MC，则第一存储器芯片1MC被允许执行芯片地址输入终止操作，以使得其操作状态为禁用(L)。当第一存储器芯片1MC的操作状态为禁用时，第一存储器芯片1MC的第一使能输出焊盘1ENo的电位可转变为高电平H。如果第一使能输入焊盘1ENi的电位和第二使能输出焊盘1ENo的电位二者转变为高电平H，则在第一存储器芯片1MC 的访问基本上终止的第二访问终止周期期间终止命令EX可被提供给第一存储器芯片 1MC。当终止命令EX被输入到第一存储器芯片1MC时，第一存储器芯片1MC的测试模式可被禁用。
当第一存储器芯片1MC的第一使能输出焊盘1ENo的电位转变为高电平H时，第二存储器芯片2MC的第二使能输入焊盘2ENi的电位与第一使能输出焊盘1ENo 的电位同步转变为高电平H。
由于第二存储器芯片2MC的第二使能输入焊盘2ENi的电位处于高电平H并且第二使能输出焊盘2ENo的电位处于低电平L，所以如标号800所示，芯片地址可被提供给第二存储器芯片2MC。换言之，当第一芯片地址CA1被存储到第一存储器芯片1MC中时，可随后准备第二芯片地址以提供给第二存储器芯片2MC。这里，第二芯片地址CA2可以是与第一芯片地址CA1不同的地址。
参照图9，示出了将第二芯片地址CA2输入到第二存储器芯片2MC的方法。将第二芯片地址CA2提供给第二存储器芯片2MC的方法可按照与将第一芯片地址CA1 输入到第一存储器芯片1MC的操作相似的方式执行。例如，除了第二芯片地址CA2 被提供给第二存储器芯片2MC的事实以外，将第二芯片地址CA2输入到第二存储器芯片2MC的方法可按照与图8相同的方式执行；因此，重复的描述将被省略。图9 的标号“810”表示提供以说明第二存储器芯片2MC的状态的方框，并示出测试模式、操作状态、第二芯片地址和芯片地址输入状态。换言之，除了其目的是用第二存储器芯片2MC代替第一存储器芯片1MC的事实以外，方框“810”与图8的描述中所说明的“710”相似。
即使在第二存储器芯片2MC的情况下，当第二芯片地址CA2的输入操作完成时，如标号900所示，第二使能输入焊盘2ENi的内部输出和第二使能输出焊盘2ENo的电位二者转变为高电平H。因此，后续存储器芯片(例如，第三存储器芯片)的芯片地址输入操作可依次执行。按照上述方式，不同的芯片地址可被依次分别存储到第一存储器芯片1MC至第四存储器芯片4MC。如果芯片地址全部被存储到第一存储器芯片1MC至第四存储器芯片4MC，则第一存储器芯片1MC至第四存储器芯片4MC的使能输入焊盘和使能输出焊盘的电位全部转变为高电平H。
参照图8和图9所描述的命令和地址仅是用于描述根据本公开的芯片地址输入操作的示例；因此，在不脱离本发明的范围的情况下，命令和地址可按照各种方式修改。
通过参照图8和图9所描述的芯片地址输入操作将芯片地址存储到相应存储器芯片的序列可总结如下。
图10至图12是示出根据本公开的实施方式的芯片地址被输入至的存储器芯片的图。将作为示例描述四个存储器芯片。
参照图10，在封装之后直至执行芯片地址输入操作，在第一存储器芯片1MC至第四存储器芯片4MC的相应cam块BLK_CAM中芯片地址可全部被初始化为“00”。
参照图11，在已执行芯片地址输入操作(参照图8和图9)之后，不同的芯片地址可被存储到第一存储器芯片1MC至第四存储器芯片4MC的相应cam块 BLK_CAM。例如，“00”可作为第一芯片地址被存储到第一存储器芯片1MC的cam 块BLK_CAM，“01”可作为第二芯片地址被存储到第二存储器芯片2MC的cam块 BLK_CAM，“10”可作为第三芯片地址被存储到第三存储器芯片3MC的cam块 BLK_CAM，“11”可作为第四芯片地址被存储到第四存储器芯片4MC的cam块 BLK_CAM。
参照图12，为了确定第一存储器芯片1MC至第四存储器芯片4MC的芯片地址，可对第一芯片地址至第四芯片地址已被存储到的cam块BLK_CAM执行读取操作。
上述芯片地址输入方法可不仅被应用于将芯片地址存储到存储器芯片的操作，而且被应用于不同芯片信息到相应存储器芯片的操作。
在本公开的各种实施方式中，芯片地址可被存储到存储器芯片的存储器区域的存储器单元，而非焊盘区域，从而不需要在存储器芯片的焊盘区域中设置用于区分芯片地址的焊盘。因此，存储器芯片的尺寸可减小。
在本公开的各种实施方式中，可通过减少多芯片封装装置中要安装的存储器芯片的焊盘的数量来减小多芯片封装装置的尺寸。
本文已公开了本发明的示例性实施方式，尽管采用了特定术语，但是其仅在一般和描述性意义上使用和解释，而不是为了限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，除非另外具体地指出，本申请提交时，结合特定实施方式描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年10月12日提交的韩国专利申请号10-2017-0132066的优先权，其完整公开通过引用并入本文。

Claims (15)

1.一种存储器芯片，该存储器芯片包括：
多个存储器块，每个存储器块包括用于存储数据的多个存储器单元；
多个输入/输出焊盘，芯片地址被输入至所述多个输入/输出焊盘；
多个外围电路，所述多个外围电路被配置为将所述芯片地址编程到所述存储器块当中的选定存储器块；以及
使能输入焊盘和使能输出焊盘，所述使能输入焊盘和所述使能输出焊盘分别被施加用于指示所述芯片地址的输入状态的信号，
其中，如果低电平信号被施加到所述使能输入焊盘和所述使能输出焊盘，则所述存储器芯片处于所述芯片地址输入之前的状态，
其中，如果施加到所述使能输入焊盘和所述使能输出焊盘的信号具有不同的电平，则所述存储器芯片处于输入所述芯片地址的选定状态，并且
其中，如果高电平信号被施加到所述使能输入焊盘和所述使能输出焊盘，则所述存储器芯片处于所述芯片地址输入之后的状态。
2.根据权利要求1所述的存储器芯片，其中，通过所述输入/输出焊盘输入命令和存储器块地址。
3.根据权利要求2所述的存储器芯片，该存储器芯片还包括控制电路，该控制电路被配置为响应于所述命令和所述存储器块地址来控制所述外围电路将所述芯片地址编程到所述选定存储器块。
4.根据权利要求3所述的存储器芯片，其中，所述存储器块地址指示所述选定存储器块。
5.一种封装装置，该封装装置包括：
多个存储器芯片，每个存储器芯片包括存储器块以及使能输入焊盘和使能输出焊盘，不同的芯片地址被存储至所述存储器块，用于指示所述芯片地址的输入状态的信号被施加至所述使能输入焊盘和所述使能输出焊盘，
其中，各个所述存储器芯片包括任一个使能输入焊盘和任一个使能输出焊盘，
其中，包括在各个所述存储器芯片中的所述使能输入焊盘联接到其它存储器芯片中的对应的一个存储器芯片的使能输出焊盘，
其中，响应于施加到所述使能输入焊盘和所述使能输出焊盘的信号，所述芯片地址被依次输入到所述存储器芯片，并且
其中，所述存储器芯片当中最后输入所述芯片地址的存储器芯片中所包括的使能输出焊盘未联接到其它存储器芯片的任一个使能输入焊盘。
6.根据权利要求5所述的封装装置，其中，所述存储器芯片当中被首先输入对应的一个芯片地址的第一存储器芯片中所包括的使能输入焊盘保持浮置，而未联接到其它存储器芯片的任一个使能输出焊盘。
7.根据权利要求6所述的封装装置，其中，所述第一存储器芯片的使能输入焊盘的内部输出保持在正电压电平。
8.根据权利要求7所述的封装装置，其中，当所述芯片地址被施加到所述第一存储器芯片时，所述第一存储器芯片将所述第一存储器芯片的使能输出焊盘的电位维持在低电平。
9.根据权利要求8所述的封装装置，其中，在所述芯片地址被输入之后，所述第一存储器芯片将所述第一存储器芯片的使能输出焊盘的电位转变为高电平。
10.根据权利要求8所述的封装装置，其中，当所述第一存储器芯片的使能输出焊盘的电位转变为高电平时，其使能输入焊盘与所述第一存储器芯片的使能输出焊盘联接的第二存储器芯片被选择。
11.根据权利要求5所述的封装装置，其中，存储所述芯片地址的所述存储器块是包括在相应存储器芯片中的内容可寻址存储器CAM块。
12.根据权利要求11所述的封装装置，其中，各个所述CAM块存储对应的存储器芯片中要使用的数据。
13.根据权利要求5所述的封装装置，其中，所述存储器芯片一个层叠在另一个上。
14.一种操作封装装置的方法，该方法包括以下步骤：
封装操作，该封装操作将包括在多个存储器芯片中的使能输入焊盘和使能输出焊盘彼此联接；以及
依次编程芯片地址的操作，通过控制要施加到所述使能输入焊盘和所述使能输出焊盘的信号来将芯片地址依次编程到所述存储器芯片，
其中，所述依次编程芯片地址的操作包括以下步骤：
选择所述存储器芯片中的任一个存储器芯片；
将芯片地址编程到选定存储器芯片；以及
选择与所述选定存储器芯片相邻的后续存储器芯片。
15.根据权利要求14所述的方法，其中，当所述芯片地址全部被输入到所述存储器芯片时，所述存储器芯片的所述使能输入焊盘和所述使能输出焊盘的电位转变为高电平。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109300874B (zh) * 2018-10-08 2020-06-30 中国科学院微电子研究所 并联结构及其制造方法及包括该并联结构的电子设备
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
KR20220030403A (ko) 2020-08-31 2022-03-11 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법
EP3961631B1 (en) * 2020-08-31 2023-08-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and nonvolatile memory
KR20220061519A (ko) * 2020-11-06 2022-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 부분 구제 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107240412A (zh) * 2016-03-29 2017-10-10 爱思开海力士有限公司 半导体存储器件及其操作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008157084A1 (en) 2007-06-14 2008-12-24 Sandisk Corporation Programmable chip enable and chip address in semiconductor memory
US7692941B2 (en) * 2008-08-25 2010-04-06 Netlogic Microsystems, Inc. Separate CAM core power supply for power saving
US20130094271A1 (en) * 2011-08-22 2013-04-18 Mosaid Technologies Incorporated Connection of multiple semiconductor memory devices with chip enable function
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
DE112013004993B4 (de) 2012-10-15 2020-09-10 Longitude Licensing Ltd. Halbleitervorrichtung
KR102251216B1 (ko) * 2014-11-21 2021-05-12 삼성전자주식회사 어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
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CN107240412A (zh) * 2016-03-29 2017-10-10 爱思开海力士有限公司 半导体存储器件及其操作方法

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