CN109427380B - 半导体存储器装置及其操作方法 - Google Patents

半导体存储器装置及其操作方法 Download PDF

Info

Publication number
CN109427380B
CN109427380B CN201810520811.2A CN201810520811A CN109427380B CN 109427380 B CN109427380 B CN 109427380B CN 201810520811 A CN201810520811 A CN 201810520811A CN 109427380 B CN109427380 B CN 109427380B
Authority
CN
China
Prior art keywords
voltage
level
word line
pass
pass voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810520811.2A
Other languages
English (en)
Other versions
CN109427380A (zh
Inventor
辛在贤
黄盛炫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109427380A publication Critical patent/CN109427380A/zh
Application granted granted Critical
Publication of CN109427380B publication Critical patent/CN109427380B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Abstract

半导体存储器装置及其操作方法。一种半导体存储器装置包括：存储器单元阵列，其联接到多条字线；电压生成器，其响应于电压生成控制信号生成编程电压以及第一通过电压和第二通过电压；地址解码器，其响应于地址解码器控制信号将编程电压以及第一通过电压和第二通过电压选择性地施加到所述多条字线；以及控制逻辑，其控制电压生成器和地址解码器执行编程操作。

Description

半导体存储器装置及其操作方法
技术领域
本发明的各种实施方式总体上涉及电子装置。具体地讲，这些实施方式涉及一种半导体存储器装置及其操作方法。
背景技术
半导体装置(具体地讲，半导体存储器装置)可被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置可具有相对低的写和读速度，但是即使在电源关闭时也可保持存储在其中的数据。因此，当需要存储无论供电如何均应该保持的数据时，可使用非易失性存储器装置。非易失性存储器装置的示例可包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存可被分类为NOR型存储器或NAND型存储器。
在这些非易失性存储器装置当中，闪存装置可具有数据可编程且可擦除的RAM的优点以及存储在其中的数据即使在电源中断时也可保持的ROM的优点二者。闪存已被广泛用作诸如移动电话、数字相机、个人数字助理(PDA)和MP3播放器的便携式电子装置的存储介质。
发明内容
各种实施方式涉及一种能够改进编程扰动现象的半导体存储器装置及其操作方法。
根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其联接到多条字线；电压生成器，其响应于电压生成控制信号生成编程电压以及第一通过电压和第二通过电压；地址解码器，其响应于地址解码器控制信号将编程电压以及第一通过电压和第二通过电压选择性地施加到所述多条字线；以及控制逻辑，其控制电压生成器和地址解码器执行编程操作，其中，控制逻辑包括：电压生成控制电路，其生成电压生成控制信号以用于控制外围电路生成具有彼此不同的上升周期的第一通过电压和第二通过电压；以及地址解码器控制电路，其生成地址解码器控制信号以用于控制外围电路将编程电压施加到所述多条字线当中的选定字线，将第一通过电压施加到与选定字线相邻的第一字线，并且将第二通过电压施加到除了第一字线和选定字线之外的第二字线。
根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其包括分别联接到多条字线的多个存储器单元；电压生成器，其在编程操作期间输出编程电压、第一通过电压和第二通过电压；地址解码器，其响应于所述多条字线选择性地施加从电压生成器输出的编程电压以及第一通过电压和第二通过电压；以及控制逻辑，其在编程操作期间控制电压生成器和地址解码器将编程电压施加到所述多条字线当中的选定字线，将第一通过电压施加到与选定字线相邻的第一字线，并将第二通过电压施加到所述多条字线当中的除了选定字线和第一字线之外的第二字线，其中，控制逻辑控制电压生成器以使得第一通过电压和第二通过电压从第一电平增加到第二电平并具有彼此不同的上升斜率。
根据实施方式，一种操作半导体存储器装置的方法可包括以下步骤：将包括第一编程电压和第二编程电压的编程电压施加到选定存储器单元；以及将第一通过电压施加到与选定存储器单元相邻的存储器单元并将第二通过电压施加到剩余的未选存储器单元，其中，第一通过电压和第二通过电压具有从第一电平增加到第二电平并且彼此不同的上升周期。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图；
图2是示出图1所示的存储器单元阵列的框图；
图3是示出图1所示的存储器块的电路图；
图4是示出图1所示的控制逻辑的实施方式的框图；
图5是示出根据本公开的实施方式的半导体存储器装置的操作的流程图；
图6是示出根据本公开的实施方式的半导体存储器装置的操作的操作电压的波形图；
图7是示出根据本公开的另一实施方式的半导体存储器装置的操作的流程图；
图8和图9是示出根据本公开的实施方式的半导体存储器装置的操作的操作电压的波形图；
图10是示出包括图1所示的半导体存储器装置的存储器系统的框图；
图11是示出图10的存储器系统的应用示例的框图；以及
图12是示出包括参照图11描述的存储器系统的计算系统的框图。
具体实施方式
下文中，现在将参照附图在下文中更充分地描述示例实施方式。然而，这些实施方式可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
将理解，当元件被称为“联接”或“连接”到特定元件时，其可直接联接或连接到该特定元件，或者可在存在中间元件的情况下间接联接或连接到该特定元件。在说明书中，当元件被称为“包括”或“包含”组件时，除非在上下文中明确地指出相反的描述，否则不排除其它组件，而是还可包括其它组件。
本文所使用的术语仅是为了描述特定实施方式，而非旨在限制本发明。
下文中，将参照附图详细描述本发明的各种实施方式。
图1是示出根据本公开的实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压生成器150。
地址解码器120、读写电路130和电压生成器150可被定义为被配置为对存储器单元阵列110执行包括编程操作、擦除操作和读操作的一般操作的外围电路。
存储器单元阵列110可包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz可通过字线WLs联接到地址解码器120。存储器块BLK1至BLKz可通过位线BL1至BLm联接到读写电路130。根据实施方式，多个存储器单元可以是基于电荷捕获装置的非易失性存储器单元。共同联接到同一字线的多个存储器单元可被定义为一个页。存储器单元阵列110可包括多个页。
下面将描述存储器单元阵列110的详细配置。
地址解码器120可通过字线WLs联接到存储器单元阵列110。地址解码器120可被配置为响应于从控制逻辑140输出的控制信号AD_signals1、AD_signals2和AD_signals3而操作。地址解码器120可通过半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址ADDR。在编程操作期间，地址解码器120可响应于地址ADDR和控制信号AD_signals1将第一编程电压Vpgm1和第二编程电压Vpgm2施加到字线WLs当中的选定字线，响应于地址ADDR和控制信号AD_signals2将第一通过电压Vpass1施加到未选字线当中的与选定字线相邻的字线，并且响应于地址ADDR和控制信号AD_signals3将第二通过电压Vpass2施加到剩余的未选字线。
另外，在半导体存储器装置100的各种一般操作(包括编程操作、读操作和擦除操作)期间接收的地址ADDR可包括块地址、行地址和列地址。地址解码器120可响应于块地址和行地址来选择一个存储器块和一条字线。列地址Yi可由地址解码器120解码并被提供给读写电路130。
地址解码器120可包括块解码器、行解码器、列解码器和地址缓冲器。
读写电路130可包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可通过位线BL1至BLm联接到存储器单元阵列110。多个页缓冲器PB1至PBm中的每一个可在编程操作期间根据要编程的数据来控制对应位线BL1至BLm的电位电平。例如，在编程操作期间，当对应存储器单元是编程禁止单元时，页缓冲器PB1至PBm中的每一个可施加编程禁止电压(例如，电源电压)，当对应存储器单元是编程单元时，可根据与要编程的数据对应的编程状态来控制编程允许电压的电位电平。
读写电路130可响应于从控制逻辑140输出的控制信号PB_signals而操作。
控制逻辑140可联接到地址解码器120、读写电路130和电压生成器150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑140可被配置为响应于命令CMD控制半导体存储器装置100的一般操作(例如，编程操作、读操作和擦除操作)。换言之，控制逻辑140可响应于命令CMD输出多个控制信号(AD_signals1、AD_signals2、AD_signals3、PB_signals、VG_signals1、VG_signals2和VG_signals3)以控制地址解码器120、读写电路130和电压生成器150。
在编程操作期间，控制逻辑140可控制电压生成器150和地址解码器120以使得第一编程电压Vpgm1和第二编程电压Vpgm2可被依次施加到选定存储器块的多条字线WLs当中的选定字线。
在编程操作期间，控制逻辑140可控制电压生成器150和地址解码器120以使得第一通过电压Vpass1可被施加到多条字线WLs当中的与选定字线相邻的字线，并且第二编程电压Vpass2可被施加到剩余的未选字线。第一通过电压Vpass1和第二通过电压Vpass2中的每一个可具有从第一电平增加到第二电平的上升周期，并且第一通过电压Vpass1的上升周期可不同于第二通过电压Vpass2的上升周期。
另外，控制逻辑140可控制电压生成器150以使得施加到未选字线的第二通过电压Vpass2可在从第一电平增加到第二电平时按照阶跃电压逐渐增加。
地址解码器150可响应于从控制逻辑140输出的控制信号VG_signals1、VG_signals2和VG_signals3而操作。
例如，在编程操作期间，电压生成器150可响应于控制信号VG_signals1生成要施加到选定字线的第一编程电压Vpgm1和第二编程电压Vpgm2，响应于控制信号VG_signals2生成要施加到与选定字线相邻的字线的第一通过电压Vpass1，响应于控制信号VG_signals3生成要施加到除了相邻字线之外的未选字线的第二通过电压Vpass2。
图2是示出图1所示的存储器单元阵列110的实施方式的框图。
参照图2，存储器单元阵列110可包括多个存储器块BLK1至BLKz。各个存储器块可具有三维(3D)结构。各个存储器块可包括层叠在基板上的多个存储器单元。多个存储器单元可布置在+X方向、+Y方向和+Z方向上。将参照图3更详细地描述各个存储器块的结构。
图3是示出图1所示的存储器块BLK1至BLKz的电路图。
如图1所示，多个存储器块BLK1至BLKz可通过位线BL1至BLm联接到读写电路130。然而，如图3所示，为了例示，将示出存储器块BLK1和存储器块BLK2作为代表性示例。存储器块BLK1和存储器块BLK2可共享位线BL1至BLm和公共源极线CSL。
参照图3，存储器块BLK1和存储器块BLK2可联接到多条位线BL1至BLm。
存储器块BLK1可包括多个单元串ST1至STm。多个单元串ST1至STm中的每一个可联接在多条位线BL1至BLm与公共源极线CSL之间。多个单元串ST1至STm中的每一个可包括源极选择晶体管SST、串联联接的多个存储器单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST可联接到源极选择线SSL1。多个存储器单元C0至Cn中的每一个可联接到字线WLs。漏极选择晶体管DST可联接到漏极选择线DSL1。公共源极线CSL可联接到源极选择晶体管SST的源极侧。位线BL1至BLm中的每一条可联接到对应漏极选择晶体管DST的漏极侧。
存储器块BLK2可具有与存储器块BLK1相似的结构。换言之，存储器块BLK2可包括多个单元串ST1至STm，并且单元串ST1至STm中的每一个可联接在多条位线BL1至BLm中的每一条与公共源极线CSL之间。多个单元串ST1至STm中的每一个可包括源极选择晶体管SST、串联联接的多个存储器单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST可联接到源极选择线SSL2。多个存储器单元C0至Cn中的每一个可联接到字线WLs。漏极选择晶体管DST可联接到漏极选择线DSL2。公共源极线CSL可联接到源极选择晶体管SST的源极侧。位线BL1至BLm中的每一条可联接到对应漏极选择晶体管DST的漏极侧。
如上所述，存储器块BLK1和存储器块BLK2可具有相似的结构，并且分别与其联接的漏极选择线DSL1和DSL2以及源极选择线SSL1和SSL2可彼此电分离。
图4是示出图1所示的控制逻辑140的实施方式的框图。
参照图4，控制逻辑140可包括编程计数器电路141、只读存储器(ROM)142、电压生成控制电路143、地址解码器控制电路144和页缓冲器控制电路145。
编程计数器电路141可生成并输出在半导体存储器装置100的一般操作期间按照预定循环计数的计数信号COUNT。
ROM 142可存储用于半导体存储器装置100的各种操作(例如，编程操作、读操作和擦除操作)的算法。ROM 142可响应于从联接到半导体存储器装置100的主机输入的计数信号COUNT和命令CMD输出多个内部控制信号int_CS1至int_CS3。
电压生成控制电路143可响应于内部控制信号int_CS1输出多个控制信号VG_signals1、VG_signals2和VG_signals3。电压生成控制电路143可包括选定字线电压控制电路143A、相邻字线电压控制电路143B和未选字线电压控制电路143C。
选定字线电压控制电路143A可响应于内部控制信号int_CS1生成并输出控制信号VG_signals1。在编程操作期间可施加控制信号VG_signals1以控制图1的电压生成器150以使得诸如第一编程电压和第二编程电压的操作电压可被施加到选定字线。
相邻字线电压控制电路143B可响应于内部控制信号int_CS1输出控制信号VG_signals2。在编程操作期间可施加控制信号VG_signals2以控制图1的电压生成器150以使得诸如第一通过电压的操作电压可被施加到与选定字线相邻的字线。
未选字线电压控制电路143C可响应于内部控制信号int_CS1输出控制信号VG_signals3。在编程操作期间可施加控制信号VG_signals3以控制图1的电压生成器150以使得诸如第二通过电压的操作电压可被施加到除了与选定字线相邻的字线之外的剩余未选字线。可施加控制信号VG_signals3以控制图1的电压生成器150以使得施加到相邻字线的第一通过电压的上升周期与施加到未选字线的第二通过电压的上升周期可彼此不同，或者以使得第二通过电压可按照阶跃电压从第一电平逐渐增加到第二电平。
地址解码器控制电路144可响应于内部控制信号int_CS2和地址信号ADDR生成并输出控制信号AD_signals1、AD_signals2和AD_signals3以控制图1的地址解码器120。
地址解码器控制电路144可包括选定字线开关控制电路144A、相邻字线开关控制电路144B和未选字线开关控制电路144C。选定字线开关控制电路144A可响应于内部控制信号int_CS2和地址信号ADDR生成并输出控制信号AD_signals1以使得图1的地址解码器120可将第一编程电压和第二编程电压施加到选定字线。相邻字线开关控制电路144B可响应于内部控制信号int_CS2和地址信号ADDR生成并输出控制信号AD_signals2以使得图1的地址解码器120可将第一通过电压施加到与选定字线相邻的字线。未选字线开关控制电路144C可响应于内部控制信号int_CS2和地址信号ADDR生成并输出控制信号AD_signals3以使得图1的地址解码器120可将第二通过电压施加到剩余的未选字线。
页缓冲器控制电路145可响应于内部控制信号int_CS3和地址信号ADDR生成并输出控制信号PB_signals以控制图1的读写电路130。
图5是示出根据本公开的实施方式的半导体存储器装置的操作的流程图。
图6是示出根据本公开的实施方式的半导体存储器装置的操作的操作电压的波形图。
在描述根据本公开的实施方式的半导体存储器装置100的操作时，将参照图1至图6。
当在步骤S510从外部输入关于编程命令的命令CMD时，读写电路130可暂时地存储外部输入的数据DATA并响应于从控制逻辑140输出的控制信号PB_signals控制位线BL1至BLm的电位电平分别与暂时存储的数据DATA对应。
电压生成器150可响应于从控制逻辑140输出的控制信号VG_signals1、VG_signals2和VG_signals3生成第一编程电压Vpgm1、第一通过电压Vpass1和第二通过电压Vpass2。第一编程电压Vpgm1可具有与第一通过电压Vpass1和第二通过电压Vpass2中的每一个的第一电平相同的电位电平。
在步骤S520，响应于从控制逻辑140输出的控制信号AD_signals1、AD_signals2和AD_signals3以及地址ADD，地址解码器120可将电压生成器150所生成的第一编程电压Vpgm1施加到选定存储器块(例如，BLK1)的选定字线(例如，WLk)，将第一通过电压Vpass1施加到相邻字线(例如，WLk-1和WLk+1)，并将第二通过电压Vpass2施加到剩余的未选字线(WL0至WLk-2和WLk+2至WLn)。
在步骤S530，响应于从控制逻辑140输出的控制信号VG_signals1，电压生成器150可增加第一编程电压Vpgm1的电位电平以输出第二通过电压Vpgm2。地址解码器120可将第二编程电压Vpgm2施加到选定字线WLk。
另外，在步骤S540，响应于从控制逻辑140输出的控制信号VG_signals2，电压生成器150可通过将施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1的电位电平从第一电平增加到第二电平来输出具有第二电平的第一通过电压Vpass1。地址解码器120可将具有第二电平的第一通过电压Vpass1施加到相邻字线WLk-1和WLk+1。根据实施方式，与选定字线相邻的字线被描述为分别布置在选定字线的两个方向上的两条字线。然而，本发明不限于此。即，布置在选定字线的两个方向上的至少一条字线可被定义为相邻字线。
在步骤S550，在施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1从第一电平增加到第二电平的预定时间量之后，响应于从控制逻辑140输出的控制信号VG_signals3，电压生成器150可通过增加施加到除了相邻字线WLk-1和WLk+1之外的剩余未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2的电位电平来输出具有第二电平的第二通过电压Vpass2。地址解码器120可将具有第二电平的第二通过电压Vpass2施加到未选字线WL0至WLk-2和WLk+2至WLn。换言之，施加到剩余未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2可比施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1晚从第一电平增加到第二电平。根据实施方式，第一通过电压Vpass1的上升周期可比第二通过电压Vpass2的上升周期早。然而，本公开不限于此。即，根据实施方式，第二通过电压Vpass2的上升周期可比第一通过电压Vpass1的上升周期早。
此后，可通过使选定字线WLk、相邻字线WLk-1和WLk+1以及未选字线WL0至WLk-2和WLk+2至WLn的电位电平放电来终止编程操作。
根据上述实施方式，施加到与选定字线相邻的字线的第一通过电压和施加到剩余未选字线的第二通过电压可从第一电平增加到第二电平。结果，联接到选定字线的选定存储器单元的沟道升压电平可增加，从而可方便选定存储器单元的编程。
另外，通过将第一通过电压和第二通过电压设定为具有不同的上升周期，在不执行编程操作的编程禁止模式下单元串的沟道升压电平可增加。因此，这可防止沟道升压电平由于编程禁止模式的单元串中的泄漏电流而降低，从而改进编程扰动现象。
图7是示出根据本发明的另一实施方式的半导体存储器装置的操作的流程图。
图8是示出根据本公开的另一实施方式的半导体存储器装置的操作的操作电压的波形图。
在描述根据本公开的另一实施方式的半导体存储器装置100的操作时，将参照图1至图4、图7和图8。
在步骤S710，当从外部输入关于编程命令的命令CMD时，读写电路130可暂时地存储外部输入的数据并响应于从控制逻辑140输出的控制信号PB_signals控制位线BL1至BLm的电位电平分别与暂时存储的数据DATA对应。
电压生成器150可响应于从控制逻辑140输出的控制信号VG_signals1、VG_signals2和VG_signals3生成第一编程电压Vpgm1、第一通过电压Vpass1和第二通过电压Vpass2。第一编程电压Vpgm1可具有与第一通过电压Vpass1和第二通过电压Vpass2中的每一个的第一电平相同的电位电平。
在步骤S720，响应于ADDR以及从控制逻辑140输出的控制信号AD_signals1、AD_signals2和AD_signals3，地址解码器120可将电压生成器150所生成的第一编程电压Vpgm1施加到选定存储器块(例如，BLK1)的选定字线(例如，WLk)，将第一通过电压Vpass1施加到相邻字线(例如，WLk-1和WLk+1)，并将第二通过电压Vpass2施加到剩余未选字线(WL0至WLk2和WLk+2至WLn)。
在步骤S730，响应于从控制逻辑140输出的控制信号VG_signals1，电压生成器150可增加第一编程电压Vpgm1的电位电平以输出第二通过电压Vpgm2。地址解码器120可将第二编程电压Vpgm2施加到选定字线WLk。
随后，在步骤S740，响应于从控制逻辑140输出的控制信号VG_signals2，电压生成器150可通过使施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1的电位电平从第一电平增加到第二电平来输出具有第二电平的第一通过电压Vpass1。地址解码器120可将具有第二电平的第一通过电压Vpass1施加到相邻字线WLk-1和WLk+1。根据实施方式，与选定字线相邻的字线被描述为分别布置在选定字线的两个方向上的两条字线。然而，本公开不限于此。即，根据实施方式，布置在选定字线的两个方向上的至少一条字线可被定义为相邻字线。
在步骤S750，当施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1从第一电平增加到第二电平时，响应于从控制逻辑140输出的控制信号VG_signals3，通过增加施加到除了相邻字线WLk-1和WLk+1之外的剩余未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2的电位电平，电压生成器150可输出具有从第一电平按照阶跃电压逐渐增加到(如图8中的区域“A”中的台阶所示)的第二电平的第二通过电压Vpass2。地址解码器120可将具有第二电平的第二通过电压Vpass2施加到未选字线WL0至WLk-2和WLk+2至WLn。施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1的上升斜率可大于施加到未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2的上升斜率。结果，相邻字线WLk-1和WLk+1的电位电平可比未选字线WL0至WLk-2和WLk+2至WLn的电位电平快增加到第二电平。换言之，施加到剩余未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2可比施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1晚达到第二电平。
此后，可通过使选定字线WLk、相邻字线WLk-1和WLk+1和未选字线WL0至WLk-2和WLk+2至WLn的电位电平放电来终止编程操作。
根据上述实施方式，在具有第一电平的第一通过电压被施加到与选定字线相邻的字线之后，第一通过电压的电位电平可从第一电平增加到第二电平，以使得联接到选定字线的选定存储器单元的沟道升压电平可增加。结果，可方便选定存储器单元的编程。
另外，在控制上升斜率以使得未选字线的电位电平可比相邻字线的电位电平晚达到第二电平的同时，当施加到相邻字线的第一通过电压从第一电平增加到第二电平时，施加到剩余未选字线的第二通过电压可从第一电平增加到第二电平。因此，在不执行编程操作的编程禁止模式下单元串的沟道升压电平可在选定存储器单元的沟道升压电平增加之后的预定时间增加。因此，这可防止沟道升压电平由于编程禁止模式的单元串中的泄漏电流而降低，从而改进编程扰动现象。
图9是示出操作电压的波形图，其示出这样的实施方式：施加到剩余未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2的电位电平从第一电平线性地增加到第二电平。
参照图9，施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1的上升斜率可大于施加到未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2的上升斜率。结果，相邻字线WLk-1和WLk+1的电位电平可比未选字线WL0至WLk-2和WLk+2至WLn的电位电平快增加到第二电平。换言之，施加到剩余未选字线WL0至WLk-2和WLk+2至WLn的第二通过电压Vpass2可比施加到相邻字线WLk-1和WLk+1的第一通过电压Vpass1晚达到第二电平。另外，沟道的电位电平可在第二通过电压Vpass2增加的周期期间继续恢复。
图10是示出包括图1所示的半导体存储器装置100的存储器系统的框图。
参照图10，存储器系统1000可包括半导体存储器装置100和控制器1100。
半导体存储器装置100可基本上按照如上面参照图1所描述的相同方式配置和操作。下文中，将省略重复的说明。
控制器1100可联接到主机和半导体存储器装置100。控制器1100可被配置为响应于来自主机的请求访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、写操作、编程操作、擦除操作和/或后台操作。控制器1100可被配置为提供半导体存储器装置100与主机之间的接口。控制器1100可被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的一般操作。另外，在写操作期间，控制器1100可暂时地存储从主机提供的编程数据。
主机接口1130可包括用于在主机与控制器1100之间执行数据交换的协议。在实施方式的示例中，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议以及集成驱动电子器件(IDE)协议、私有协议等的各种接口协议中的至少一种来与主机通信。
存储器接口1140可与半导体存储器装置100进行接口。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可根据纠错块1150的错误检测结果来控制读电压，并且控制半导体存储器装置100执行重读。根据示例性实施方式，纠错块1150可作为控制器1100的组件之一来提供。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中。在实施方式的示例中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等的存储卡。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。固态驱动器SSD可包括被配置为在半导体存储器中存储数据的存储装置。当存储器系统1000用作SSD时，联接到存储器系统1000的主机的操作速度可显著改进。
在另一示例中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片播放器、数字照片记录仪、数字视频记录仪、能够在无线环境中发送/接收信息的装置、形成家庭网络的各种装置之一、形成计算机网络的各种电子装置之一、形成车联网的各种电子装置之一、RFID装置、形成计算系统的各种元件之一等的电子装置的各种元件之一来提供。
在示例性实施方式中，半导体存储器装置100或存储器系统1000可被嵌入在各种形式的封装中。例如，半导体存储器装置100或存储器系统1000可被嵌入在诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等的封装中。
图11是示出图10的存储器系统1000的应用示例的框图。
参照图11，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。多个半导体存储器芯片可被划分成组。
图11将多个组中的每一个示出为通过第一通道CH1至第k通道CHk来与控制器2200通信。各个半导体存储器芯片可基本上按照与上面参照图1所描述的半导体存储器装置100相同的方式来配置和操作。
各个组可被配置为通过单个公共通道来与控制器2200通信。控制器2200可基本上按照与上面参照图9所描述的控制器1100相同的方式来配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图12是示出包括参照图11所描述的存储器系统2100的计算系统3000的框图。
参照图12，计算系统3000可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由中央处理单元3100处理的数据可被存储在存储器系统2000中。
参照图12，半导体存储器装置2100被示出为通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由中央处理单元3100和RAM 3200执行。
参照图12，可提供参照图11所描述的存储器系统2000。然而，存储器系统2000可被参照图10所描述的存储器系统1000代替。根据实施方式，计算系统3000可包括上面分别参照图10和图11所描述的存储器系统1000和2000二者。
根据实施方式，通过在半导体存储器装置的编程操作期间控制施加到未选字线以及与选定字线相邻的字线的通过电压，可改进编程扰动现象。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖所有这些修改，只要其落入所附权利要求及其等同物的范围内即可。
相关申请的交叉引用
本申请要求2017年8月30日提交的韩国专利申请号10-2017-0110270的优先权，其完整公开通过引用整体并入本文。

Claims (17)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列联接到多条字线；
电压生成器，该电压生成器响应于电压生成控制信号而生成编程电压以及第一通过电压和第二通过电压；
地址解码器，该地址解码器响应于地址解码器控制信号而将所述编程电压以及所述第一通过电压和所述第二通过电压选择性地施加到所述多条字线；以及
控制逻辑，该控制逻辑控制所述电压生成器和所述地址解码器执行编程操作，
其中，所述控制逻辑包括：
电压生成控制电路，该电压生成控制电路生成所述电压生成控制信号以用于控制外围电路生成具有彼此不同的上升周期的所述第一通过电压和所述第二通过电压；以及
地址解码器控制电路，该地址解码器控制电路生成所述地址解码器控制信号以用于控制所述外围电路将所述编程电压施加到所述多条字线当中的选定字线，将所述第一通过电压施加到与所述选定字线相邻的第一字线，并且将所述第二通过电压施加到除了所述第一字线和所述选定字线之外的第二字线，
其中，所述第一通过电压和所述第二通过电压中的每一个的电位电平在各个所述上升周期期间从第一电平增加到第二电平，并且
其中，所述控制逻辑控制所述电压生成器以使得施加到所述第二字线的所述第二通过电压比施加到所述第一字线的所述第一通过电压晚达到所述第二电平的平坦部分。
2.根据权利要求1所述的半导体存储器装置，其中，所述编程电压包括第一编程电压以及具有比所述第一编程电压高的电位电平的第二编程电压，并且
所述外围电路将所述第一编程电压和所述第二编程电压连续地施加到所述选定字线。
3.根据权利要求2所述的半导体存储器装置，其中，所述第一编程电压的电位电平与所述第一通过电压和所述第二通过电压中的每一个的所述第一电平相同。
4.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑包括用于一般操作的算法，并且还包括响应于外部输入的命令而输出多个内部控制信号的只读存储器ROM。
5.根据权利要求4所述的半导体存储器装置，其中，所述电压生成控制电路包括：
选定字线电压控制电路，该选定字线电压控制电路响应于所述多个内部控制信号而生成用于控制所述电压生成器的第一控制信号以控制施加到所述选定字线的所述编程电压的电位电平；
相邻字线电压控制电路，该相邻字线电压控制电路响应于所述多个内部控制信号而生成用于控制所述电压生成器的第二控制信号以控制施加到所述第一字线的所述第一通过电压的所述电位电平；以及
未选字线电压控制电路，该未选字线电压控制电路响应于所述多个内部控制信号而生成用于控制所述电压生成器的第三控制信号以控制施加到所述第二字线的所述第二通过电压的所述电位电平。
6.根据权利要求5所述的半导体存储器装置，其中，所述未选字线电压控制电路控制所述电压生成器在具有所述第二电平的所述第一通过电压被施加到所述第一字线经过预定时间之后，将具有所述第二电平的所述第二通过电压施加到所述第二字线。
7.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括分别联接到多条字线的多个存储器单元；
电压生成器，该电压生成器在编程操作期间输出编程电压、第一通过电压和第二通过电压；
地址解码器，该地址解码器响应于所述多条字线而选择性地施加从所述电压生成器输出的所述编程电压以及所述第一通过电压和所述第二通过电压；以及
控制逻辑，该控制逻辑在所述编程操作期间控制所述电压生成器和所述地址解码器将所述编程电压施加到所述多条字线当中的选定字线，将所述第一通过电压施加到与所述选定字线相邻的第一字线，并且将所述第二通过电压施加到所述多条字线当中的除了所述选定字线和所述第一字线之外的第二字线，
其中，所述控制逻辑控制所述电压生成器以使得所述第一通过电压和所述第二通过电压从第一电平增加到第二电平并具有彼此不同的上升斜率，并且
其中，所述控制逻辑控制所述电压生成器以使得施加到所述第二字线的所述第二通过电压比施加到所述第一字线的所述第一通过电压晚达到所述第二电平的平坦部分。
8.根据权利要求7所述的半导体存储器装置，其中，所述控制逻辑控制所述电压生成器输出具有所述第二电平的所述第二通过电压，所述第二通过电压从所述第一电平按照阶跃电压逐渐增加到所述第二电平。
9.根据权利要求7所述的半导体存储器装置，其中，所述控制逻辑控制所述电压生成器输出具有所述第二电平的所述第二通过电压，所述第二通过电压从所述第一电平线性地增加到所述第二电平。
10.根据权利要求7所述的半导体存储器装置，其中，所述编程电压包括第一编程电压以及具有比所述第一编程电压高的电位电平的第二编程电压，并且
所述地址解码器将所述第一编程电压和所述第二编程电压连续地施加到所述选定字线。
11.根据权利要求8所述的半导体存储器装置，其中，第一编程电压具有与具有所述第一电平的所述第二通过电压相同的电位电平。
12.根据权利要求7所述的半导体存储器装置，其中，所述控制逻辑控制所述电压生成器通过根据第一斜率增加施加到所述第一字线的具有所述第一电平的所述第一通过电压来生成具有所述第二电平的第一通过电压，并且通过根据第二斜率增加施加到所述第二字线的具有所述第一电平的所述第二通过电压来生成具有所述第二电平的所述第二通过电压，其中，所述第一斜率大于所述第二斜率。
13.一种操作半导体存储器装置的方法，该方法包括以下步骤：
将包括第一编程电压和第二编程电压的编程电压施加到选定存储器单元；以及
将第一通过电压施加到与所述选定存储器单元相邻的存储器单元并将第二通过电压施加到剩余的未选存储器单元，
其中，所述第一通过电压和所述第二通过电压具有从第一电平增加到第二电平并且彼此不同的上升周期，并且
其中，所述第一通过电压比所述第二通过电压早达到所述第二电平的平坦部分。
14.根据权利要求13所述的方法，其中，所述第一通过电压的上升周期比所述第二通过电压的上升周期早。
15.根据权利要求13所述的方法，其中，所述第一通过电压在上升周期中具有第一斜率，并且所述第二通过电压在上升周期中具有第二斜率。
16.根据权利要求15所述的方法，其中，所述第一斜率比所述第二斜率高。
17.根据权利要求15所述的方法，其中，所述第二通过电压从所述第一电平按照阶跃电压逐渐增加到所述第二电平，或者从所述第一电平线性地增加到所述第二电平。
CN201810520811.2A 2017-08-30 2018-05-28 半导体存储器装置及其操作方法 Active CN109427380B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170110270A KR20190023893A (ko) 2017-08-30 2017-08-30 반도체 메모리 장치 및 이의 동작 방법
KR10-2017-0110270 2017-08-30

Publications (2)

Publication Number Publication Date
CN109427380A CN109427380A (zh) 2019-03-05
CN109427380B true CN109427380B (zh) 2023-05-12

Family

ID=65435452

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810520811.2A Active CN109427380B (zh) 2017-08-30 2018-05-28 半导体存储器装置及其操作方法

Country Status (3)

Country Link
US (1) US10388381B2 (zh)
KR (1) KR20190023893A (zh)
CN (1) CN109427380B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200141304A (ko) * 2019-06-10 2020-12-18 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR20210001134A (ko) * 2019-06-27 2021-01-06 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210034274A (ko) 2019-09-20 2021-03-30 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 수행하는 비휘발성 메모리 장치
KR20210099936A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20230009508A (ko) * 2020-12-07 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비-휘발성 메모리 및 그 동작 방법
JP2022144316A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体記憶装置
WO2022205268A1 (en) * 2021-04-01 2022-10-06 Yangtze Memory Technologies Co., Ltd. Programming for three-dimensional nand memory
US11894059B2 (en) * 2021-07-28 2024-02-06 SK Hynix Inc. Apparatus and method for programming data in a non-volatile memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057237A (zh) * 2015-04-09 2016-10-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106169306A (zh) * 2015-05-20 2016-11-30 爱思开海力士有限公司 半导体存储器件及其操作方法
US9607711B1 (en) * 2015-12-31 2017-03-28 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN106653084A (zh) * 2015-11-03 2017-05-10 爱思开海力士有限公司 半导体存储器件及其操作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100645055B1 (ko) * 2004-10-28 2006-11-10 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100877103B1 (ko) * 2007-06-01 2009-01-07 주식회사 하이닉스반도체 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
KR101407361B1 (ko) * 2008-04-14 2014-06-13 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101642909B1 (ko) * 2010-05-19 2016-08-11 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8274831B2 (en) 2010-05-24 2012-09-25 Sandisk Technologies Inc. Programming non-volatile storage with synchronized coupling
KR20140079913A (ko) 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 방법
KR20160012738A (ko) * 2014-07-25 2016-02-03 에스케이하이닉스 주식회사 삼차원 메모리 셀 어레이 구조를 갖는 반도체 메모리 장치 및 그것의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057237A (zh) * 2015-04-09 2016-10-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106169306A (zh) * 2015-05-20 2016-11-30 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106653084A (zh) * 2015-11-03 2017-05-10 爱思开海力士有限公司 半导体存储器件及其操作方法
US9607711B1 (en) * 2015-12-31 2017-03-28 SK Hynix Inc. Semiconductor memory device and operating method thereof

Also Published As

Publication number Publication date
US20190066793A1 (en) 2019-02-28
US10388381B2 (en) 2019-08-20
KR20190023893A (ko) 2019-03-08
CN109427380A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
CN109427380B (zh) 半导体存储器装置及其操作方法
CN106057237B (zh) 半导体存储器件及其操作方法
CN107393592B (zh) 半导体存储器件及其操作方法
US10296226B2 (en) Control logic, semiconductor memory device, and operating method
CN108122584B (zh) 半导体存储装置及其操作方法
CN107808682B (zh) 控制电路、外围电路、半导体存储器件及其操作方法
CN108511023B (zh) 半导体存储器装置及其操作方法
CN109754827B (zh) 半导体存储器装置及其操作方法
US10311956B2 (en) Semiconductor memory device and operating method thereof
US9607711B1 (en) Semiconductor memory device and operating method thereof
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
US9836216B2 (en) Semiconductor memory device and operating method thereof
KR20170111081A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170111653A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170037078A (ko) 반도체 메모리 장치
US9570178B2 (en) Semiconductor memory device and operating method thereof
US20200194081A1 (en) Semiconductor memory device and method of operating the same
US10153044B2 (en) Semiconductor memory device and operating method thereof
US9530467B1 (en) Semiconductor memory device and operating method thereof
US10672481B2 (en) Semiconductor memory device and operating method thereof
US10839912B2 (en) Semiconductor memory device, memory system including the semiconductor memory device, and operating method thereof
CN117393020A (zh) 半导体存储器设备和操作该半导体存储器设备的方法
CN113223581A (zh) 半导体存储器装置和操作该半导体存储器装置的方法
CN115223632A (zh) 半导体存储器设备和操作该半导体存储器设备的方法
CN112599173A (zh) 半导体存储器及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant