KR100877103B1 - 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법 - Google Patents

리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법 Download PDF

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Abstract

본 발명의 낸드 플래시 메모리소자의 리드 방법은, 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 리드 방법에 관한 것으로, 이 리드 방법은, 드레인 선택 트랜지스터의 게이트에 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압을 인가하는 단계와, 복수개의 셀 트랜지스터들 중 선택된 셀 트랜지스터의 게이트에 리드전압을 인가하는 단계와, 그리고 복수개의 셀 트랜지스터들 중 선택되지 않은 셀 트랜지스터들의 게이트에 패스전압을 인가하되, 패스전압의 인가는, 제1 패스전압을 인가시키고, 제1 패스전압이 인가된 후 일정 시간이 경과된 뒤에 제1 패스전압과 크기가 다른 제2 패스전압을 인가시키는 두 단계로 이루어진다.
낸드 플래시, 리드 디스터브(read disturb), 채널 부스팅, 핫 캐리어

Description

리드 디스터브가 억제되도록 하는 플래시 메모리소자의 리드 방법{Method of reading flash memory device for depressing read disturb}
도 1은 일반적인 낸드 플래시 메모리소자의 스트링 구조를 나타내 보인 도면이다.
도 2는 도 1의 스트링 구조의 단면구조 및 리드 디스터브 현상을 설명하기 위하여 나타내 보인 단면도이다.
도 3은 낸드 플래시 메모리소자의 리드 방법을 설명하기 위하여 나타내 보인 도면이다.
도 4는 본 발명에 따른 플래시 메모리소자의 리드 방법을 설명하기 위하여 나타내 보인 도 3의 낸드 플래시 메모리소자의 타이밍도이다.
본 발명은 플래시 메모리소자의 리드 방법에 관한 것으로서, 특히 리드 디스터브(read disturb)가 억제되도록 하는 플래시 메모리소자의 리드 방법에 관한 것이다.
플래시 메모리소자는 불휘발성 메모리소자가 채용되는 여러 전자 응용분야에 서 폭넓게 사용되고 있다. 플래시 메모리소자는 하나의 트랜지스터 셀을 사용하며, 이는 높은 메모리 밀도, 높은 신뢰성 및 저 전력 소모를 제공한다. 플래시 메모리소자는, 휴대용 컴퓨터, 개인 디지털 어시스턴트(PDA), 디지털 카메라 및 휴대용 전화 등에 이용되고 있다. 이 외에도 프로그램 코드, 기본 입/출력 시스템(BIOS)와 같은 시스템 데이터, 그리고 그 밖의 펌웨어도 플래시 메모리소자 내에 저장될 수 있다. 플래시 메모리소자 중에서 특히 낸드(NAND) 플래시 메모리소자는 비교적 낮은 비용으로도 높은 메모리 밀도를 얻을 수 있다는 점에서 최근 그 사용범위가 점점 더 넓어지고 있는 추세이다.
도 1에 나타낸 바와 같이, 낸드 플래시 메모리소자의 메모리셀은 복수개의 셀 스트링들(cell strings)을 포함한다. 셀 스트링(string)(100)은 드레인 선택 트랜지스터(110), 복수개의 셀 트랜지스터들(131, 132, 133, 134) 및 소스 선택 트랜지스터(120)가 직렬로 연결되는 구조를 갖는다. 드레인 선택 트랜지스터(110)의 드레인은 비트라인(BL)에 연결되고 소스는 셀 트랜지스터(131)의 드레인에 연결된다. 드레인 선택 트랜지스터(110)의 게이트, 즉 워드라인은 드레인 선택 라인(DSL)에 연결된다. 각각의 셀 트랜지스터(131, 132, 133, 134)의 게이트는 각각의 워드라인(WL1, WL2, WL3, WL4))에 연결된다. 소스 선택 트랜지스터(120)의 드레인은 셀 트랜지스터(134)의 소스에 연결되고 드레인은 공통 소스 라인(CSL)에 연결된다. 소스 선택 트랜지스터(120)의 게이트, 즉 워드라인은 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(110) 및 소스 선택 트랜지스터(120)는 통상의 MOS 트랜지스터이고, 셀 트랜지스터들(131, 132, 133)은 플로팅 게이트 트랜지스터들이 다.
셀 트랜지스터들(131, 132, 133)은 각각의 셀 트랜지스터의 문턱전압에 따라서 이레이즈(erase)된 상태를 갖거나 또는 프로그램(program)된 상태를 갖는다. 소거된 상태에 있는 셀 트랜지스터들은 상대적으로 낮은 문턱전압, 예컨대 0V보다 낮은 문턱전압을 갖는다. 반면에 프로그램된 상태에 있는 셀 트랜지스터들은 상대적으로 높은 문턱전압, 예컨대 0V보다 높은 문턱전압을 갖는다. 셀 트랜지스터가 어떤 상태인지를 판별하는 리드(read) 동작은 선택된 셀 트랜지스터의 워드라인에 리드전압, 예컨대 0V를 인가하여, 선택된 셀 트랜지스터가 턴 온 되는지 턴 오프 상태를 유지하는지에 판별함으로써 이루어진다. 즉 선택된 셀 트랜지스터가 턴 온 되는 경우, 문턱전압이 리드 전압보다 낮으므로 선택된 셀 트랜지스터는 이레이즈된 상태다. 반면에 선택된 셀 트랜지스터가 턴 오프를 유지하는 경우, 문턱전압이 리드 전압보다 높으므로 선택된 셀 트랜지스터는 프로그램 상태다.
그런데 이와 같은 리드 동작이 반복적으로 이루어짐에 따라 리드 디스터브(read disturb) 현상이 발생할 수 있다. 리드 디스터브 현상은, 이레이즈된 셀 트랜지스터의 문턱전압이 비정상적으로 높아져서 이레이즈 상태가 아닌 프로그램된 상태로 리드되는 현상이다. 이와 같은 리드 디스터브 현상을 유발되는 메커니즘으로서 여러 가지 현상들이 제시되고 있는데, 그 중 하나는 핫 캐리어(hot carrier)에 의한 리드 디스터브이다.
구체적으로, 도 2에 나타낸 바와 같이, 셀 트랜지스터(132)를 리드하는 경우, 선택된 셀 트랜지스터(132)의 워드라인(WL2)에는 대략 0V의 리드전압(Vread)이 인가되고, 나머지 셀 트랜지스터들, 즉 선택되지 않은 셀 트랜지스터들(133, 134)의 워드라인(WL3, WL4)에는 리드전압(Vread)보다 높은, 예컨대 대략 5V의 패스전압(Vpass)을 인가한다. 그런데 선택되지 않은 셀 트랜지스터들(133, 134) 중 선택된 셀 트랜지스터(132)에 인접한 셀 트랜지스터(133)에는 워드라인(WL3)에 인가된 패스전압(Vpass)에 의한 채널 부스팅(channel boosting)이 이루어지고, 이에 따라 도면에서 화살표들(241, 242)로 나타낸 바와 같이, 강한 수평 전계 및 수직 전계가 형성된다. 이 수평 전계 및 수직 전계에 의해, 도면에서 화살표(243)로 나타낸 바와 같이, 선택된 셀 트랜지스터(132)의 채널내에서 오프 누설 전류(off leakage current)를 형성하는 전자들이 고에너지를 갖는 핫 캐리어가 되어 인접한 셀 트랜지스터(133)의 플로팅 게이트(FG)로 주입(injection)된다. 그러면 인접한 셀 트랜지스터(133)의 문턱전압은 증가되어 비정상적으로 이레이즈 상태에서 프로그램 상태가 된다.
이와 같은 핫 캐리어에 의한 리드 디스터브는 드레인 선택 트랜지스터(도 1의 110)의 워드라인, 즉 드레인 선택 라인(DSL)에 패스전압, 예컨대 5V를 인가하는 동시에, 선택되지 않은 셀 트랜지스터(133)의 워드라인(WL3)에 패스전압, 예컨대 5V가 인가되기 때문이다. 이와 같이 드레인 선택 라인(DSL)과 셀 트랜지스터(133)의 워드라인(WL3)에 패스전압이 동시에 인가됨에 따라, 셀 트랜지스터(133)의 채널영역에 부스팅 현상이 발생하고, 이 부스팅 현상에 의해 수평 전계 및 수직 전계가 만들어지기 때문이다.
본 발명이 이루고자 하는 기술적 과제는, 리드 디스터브의 발생이 억제되도록 하는 낸드 플래시 메모리소자의 리드 방법을 제공하는 것이다.
일 실시예에 따른 낸드 플래시 메모리소자의 리드 방법은, 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 리드 방법에 있어서, 상기 드레인 선택 트랜지스터의 게이트에 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압을 인가하는 단계; 상기 복수개의 셀 트랜지스터들 중 선택된 셀 트랜지스터의 게이트에 리드전압을 인가하는 단계; 및 상기 복수개의 셀 트랜지스터들 중 선택되지 않은 셀 트랜지스터들의 게이트에 패스전압을 인가하되, 상기 패스전압의 인가는, 제1 패스전압을 인가시키고, 상기 제1 패스전압이 인가된 후 일정 시간이 경과된 뒤에 상기 제1 패스전압과 크기가 다른 제2 패스전압을 인가시키는 단계를 포함한다.
상기 제1 패스전압은 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압과 동시에 인가되도록 할 수 있다.
상기 제2 패스전압의 크기는 상기 제1 패스전압의 크기보다 크게 설정할 수 있다.
상기 제1 패스전압은 상기 선택되지 않은 셀 트랜지스터들을 턴 온시키면서 상기 선택된 셀 트랜지스터의 채널 내에 핫 캐리어를 발생시키는 않는 범위일 수 있다.
상기 제1 패스전압은 1.5V 내지 4V로 설정할 수 있다.
상기 제1 패스전압의 인가는 10ns 내지 0.1ms 동안 유지되도록 할 수 있다.
상기 소스 선택 트랜지스터의 게이트에 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하는 단계를 더 포함할 수 있다.
상기 제2 패스전압은, 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하기 전에 인가되도록 할 수 있다.
상기 선택된 셀 트랜지스터를 포함하는 셀 스트링에 연결되는 선택된 비트라인에 프리차지 전압을 인가하는 단계; 및 상기 선택된 셀 트랜지스터를 포함하는 셀 스트링 외의 다른 셀 스트링들에 연결되는 선택되지 않은 비트라인들에는 0V를 인가하는 단계를 더 포함할 수 있다.
상기 프리차지 전압은 0.5V 내지 7V로 설정할 수 있다.
다른 실시예에 따른 낸드 플래시 메모리소자의 리드 방법은, 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지고, 상기 드레인 선택 트랜지스터는 각각의 비트라인에 연결되는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 리드 방법에 있어서, 선택된 셀 트랜지스터를 포함하는 셀 스트링에 연결되는 선택된 비트라인에 프리차지 전압을 인가하는 단계; 상기 선택된 비트라인 외의 다른 비트라인들에는 0V를 인가하는 단계; 상기 드레인 선택 트랜지스터의 게이트에 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압을 인가하는 단계; 상기 복수개의 셀 트랜지스터들 중 선택된 셀 트랜지스터의 게이트에 리드전압을 인가하는 단계; 및 상기 복수개의 셀 트랜지스터들 중 선택되지 않은 셀 트랜지스터들의 각 게이트에 선택되지 않은 셀 트랜지스터들을 턴 온시키는 패스전압을 인가하되, 상기 패스전압의 인가는, 제1 패스전압을 인가시키고, 상기 제1 패스전압이 인가된 후 일정 시간이 경과된 뒤에 상기 제1 패스전압과 크기가 다른 제2 패스전압을 인가시키는 두 단계로 수행하는 단계; 상기 소스 선택 트랜지스터의 게이트에 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하는 단계; 및 상기 선택된 비트라인의 전압 변화를 감지하여 상기 선택된 셀 트랜지스터가 프로그램 상태인지 이레이즈 상태인지를 판별하는 단계를 포함한다.
상기 제1 패스전압은 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압과 동시에 인가되도록 할 수 있다.
상기 제2 패스전압의 크기는 상기 제1 패스전압의 크기보다 크게 설정할 수 있다.
상기 제1 패스전압은 상기 선택되지 않은 셀 트랜지스터들을 턴 온시키면서 상기 선택된 셀 트랜지스터의 채널 내에 핫 캐리어를 발생시키는 않는 범위일 수 있다.
상기 제1 패스전압은 1.5V 내지 4V로 설정할 수 있다.
상기 제2 패스전압은 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하기 전에 인가되도록 할 수 있다.
본 발명의 다른 실시예에 따른 낸드 플래시 메모리소자의 리드 방법은, 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지고, 상기 드레인 선택 트랜지스터는 각각의 비트라인에 연결되는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 리드 방법에 있어서, 선택된 셀 트랜지스터를 포함하는 셀 스트링에 연결되는 선택된 비트라인에 프리차지 전압을 인가하는 단계; 상기 선택된 비트라인 외의 다른 비트라인들에는 0V를 인가하는 단계; 상기 드레인 선택 트랜지스터의 게이트에 상기 드레인 선택 트랜지스터를 턴 온 시키는 전압을 인가하는 단계; 상기 복수개의 셀 트랜지스터들 중 리드하고자 선택된 셀 트랜지스터의 게이트에 리드전압을 인가하는 단계; 및 상기 복수개의 셀 트랜지스터들 중 선택된 셀 트랜지스터 외의 나머지 선택되지 않은 셀 트랜지스터들의 각 게이트에 선택되지 않은 셀 트랜지스터들을 턴 온시키는 패스전압을 인가하되, 상기 패스전압의 인가는, 상기 드레인 선택 트랜지스터를 턴 온 시키는 전압과 동시에 제1 패스전압을 인가시키고, 상기 제1 패스전압이 인가된 후 일정 시간이 경과된 뒤에 상기 제1 패스전압과 크기가 다른 제2 패스전압을 인가시키는 두 단계로 수행하는 단계; 상기 소스 선택 트랜지스터의 게이트에 상기 소스 선택 트랜지스터를 턴 온 시키는 전압을 인가하는 단계; 및 상기 선택된 비트라인의 전압 변화를 감지하여 상기 선택된 셀 트랜지스터가 프로그램 상태인지 이레이즈 상태인지를 판별하는 단계를 포함한다.
상기 제2 패스전압의 크기는 상기 제1 패스전압의 크기보다 크게 설정할 수 있다.
상기 제1 패스전압은 상기 선택되지 않은 셀 트랜지스터들을 턴 온시키면서 상기 선택된 셀 트랜지스터의 채널 내에 핫 캐리어를 발생시키는 않는 범위일 수 있다.
상기 제1 패스전압은 1.5V 내지 4V로 설정할 수 있다.
도 3은 낸드 플래시 메모리소자의 리드 방법을 설명하기 위하여 나타내 보인 도면이다. 그리고 도 4는 본 발명에 따른 플래시 메모리소자의 리드 방법을 설명하기 위하여 나타내 보인 도 3의 낸드 플래시 메모리소자의 타이밍도이다.
먼저 도 3을 참조하면, 제1 셀 스트링(310)은 제1 비트라인(BL1)에 연결된다. 제1 셀 스트링(310)은 제1 드레인 선택 트랜지스터(311), 복수개의 셀 트랜지스터들(312, 313, 314, 315) 및 제1 소스 선택 트랜지스터(316)가 직렬로 연결되는 구조로 이루어진다. 제1 비트라인(BL1)은 제1 드레인 선택 트랜지스터(311)의 드레인에 연결된다. 제1 소스 선택 트랜지스터(316)의 소스는 공통 소스 라인(CSL)에 연결된다. 제2 셀 스트링(320)은 제2 비트라인(BL2)에 연결된다. 제2 셀 스트링(320)은 제2 드레인 선택 트랜지스터(321), 복수개의 셀 트랜지스터들(322, 323, 324, 325) 및 제2 소스 선택 트랜지스터(326)가 직렬로 연결되는 구조로 이루어진다. 제2 비트라인(BL2)은 제2 드레인 선택 트랜지스터(312)의 드레인에 연결된다. 제2 소스 선택 트랜지스터(326)의 소스는 공통 소스 라인(CSL)에 연결된다.
제1 드레인 선택 트랜지스터(311) 및 제2 드레인 선택 트랜지스터(321)의 게이트는 드레인 선택 라인(DSL)에 공통으로 연결된다. 제1 소스 선택 트랜지스터(316) 및 제2 소스 선택 트랜지스터(326)의 게이트는 소스 선택 라인(SSL)에 공통으로 연결된다. 워드라인(WL2)은 셀 트랜지스터(312)와 셀 트랜지스터(322)의 컨트롤게이트들에 연결된다. 워드라인(WL3)은 셀 트랜지스터(313)와 셀 트랜지스 터(323)의 컨트롤게이트들에 연결된다. 워드라인(WL4)은 셀 트랜지스터(314)와 셀 트랜지스터(324)의 컨트롤게이트들에 연결된다. 워드라인(WL5)은 셀 트랜지스터(315)와 셀 트랜지스터(325)의 컨트롤게이트들에 연결된다. 도면에 나타낸 바와 같이, 각각의 비트라인(BL1, BL2)과 각각의 셀 스트링(310, 320)은 메모리셀 어레이의 열(columns)을 구성한다. 워드라인들(WL2, WL3, WL4, WL5)은 메모리셀 어레이의 행(rows)을 구성한다.
이와 같은 구조의 메모리셀 어레이에서, 도면에서 "A"로 나타낸 바와 같이, 셀 트랜지스터(323)의 상태, 즉 프로그램 상태인지 이레이즈 상태인지를 리드하는 방법을 도 4의 타이밍도를 함께 참조하면서 설명하면 다음과 같다.
먼저 도 4에는 나타내지 않았지만, 비트라인을 프리차지(precharge)시킨다. 구체적으로 선택된 셀 트랜지스터(323)를 포함하는 제2 셀 스트링(320)에 연결되는 선택된 제2 비트라인(BL2)은 대략 0.5V 내지 7V 사이의 전압, 예컨대 대략 1V가 되도록 프리차지시킨다. 그리고 선택된 제2 비트라인(BL2) 외의 나머지 선택되지 않은 제1 비트라인(BL1)은 0V가 되도록 한다. 다음에 제1 시점(T1)에서 드레인 선택 라인(DSL)에 일정 크기, 예컨대 대략 5V의 드레인 선택 트랜지스터 턴 온 전압을 인가한다. 이 턴 온 전압에 의해 제2 드레인 선택 트랜지스터(321)는 턴 온 된다. 또한 제1 시점(T1)에서 선택된 셀 트랜지스터(323)의 워드라인(WL3)에는 0V를 인가하고, 선택되지 않은 셀 트랜지스터들(322, 324, 325)의 워드라인들(WL2, WL4, WL5)에는 패스전압을 인가한다. 패스전압 펄스의 상승 에지(rising edge)는 드레인 선택 라인(DSL)에 인가되는 턴 온 전압 펄스의 상승 에지(rising edge) 발생과 동 시에 발생되도록 한다. 이 패스전압은 선택되지 않은 셀 트랜지스터들(322, 324, 325)을 프로그램 여부에 관계없이 턴 온 시킬 수 있을 정도의 크기를 갖는다.
상기 패스전압의 인가는 제1 패스전압(Vpass1)을 인가하는 제1 단계와 제2 패스전압(Vpass2)을 인가하는 제2 단계로 이루어진다. 즉 먼저 제1 패스전압(Vpass1)을 인가하는데, 제 패스전압(Vpass1) 펄스의 상승 에지는 드레인 선택 라인(DSL)에 인가되는 턴 온 전압 펄스의 상승 에지 발생과 동시에 발생된다. 제1 패스전압(Vpass1)은 선택되지 않은 셀 트랜지스터들(322, 324, 325)을 프로그램 여부에 관계없이 턴 온 시키되, 선택되지 않은 셀 트랜지스터들(322, 324, 325)의 채널은 부스팅시키지만, 강한 수직 전계는 형성되지 않을 정도의 크기를 갖는다. 일 예로서 제1 패스전압(Vpass1)으로서 대략 3V를 인가시키는 경우, 선택되지 않은 셀 트랜지스터들(322, 324, 325)의 채널은 대략 2.4V 이하로 부스팅되고, 이 경우 수평전계는 유지되지만, 인접한 선택된 셀 트랜지스터(323)의 채널내의 전자가 핫 캐리어가 되는 것은 억제된다. 따라서 제1 패스전압(Vpass1)이 인가되는 동안(t1)에는 핫 캐리어에 의한 리드 디스터브가 억제된다. 제1 패스전압(Vpass1)의 크기는 대략 1.5V 내지 4 V가 되도록 한다. 그리고 제1 패스전압(Vpass1)이 인가되는 시간(t1)은 대략 10ns 내지 0.1ms가 되도록 한다.
일정 시간(t1)동안 선택되지 않은 셀 트랜지스터들(322, 324, 325)의 워드라인들(WL2, WL4, WL5)에 제1 패스전압(Vpass1)을 인가한 후에는, 제2 패스전압(Vpass2)을 선택되지 않은 셀 트랜지스터들(322, 324, 325)의 워드라인들(WL2, WL4, WL5)에 인가한다. 제2 패스전압(Vpass2)의 크기는 통상적인 패스전압, 예컨대 대략 5V 정도로서 제1 패스전압(Vpass1)보다 크다. 제2 패스전압(Vpass2) 펄스의 상승 에지는 드레인 선택 라인(DSL)에 인가되는 전압의 상승 에지(또는 제1 패스전압(Vpass1) 펄스의 상승 에지)가 발생되는 시점(T1)과 소스 선택 라인(SSL)에 인가되는 전압 펄스의 상승 에지가 발생되는 시점(T2) 사이에 발생되도록 한다.
다음에 선택되지 않은 셀 트랜지스터들(322, 324, 325)의 워드라인들(WL2, WL4, WL5)에 제2 패스전압(Vpass2)이 인가되고, 선택된 셀 트랜지스터(323)의 워드라인(WL3)에는 0V가 인가되어 있는 제2 시점(T2)에서, 소스 선택 라인(SSL)에 소스 선택 트랜지스터(326)를 턴 온 시키는 전압을 인가한다. 그러면, 선택되지 않은 셀 트랜지스터들(322, 324, 325)의 채널 부스팅은 완만하게 유지되면서 핫 캐리어의 발생은 여전히 완화된다. 이 경우, 선택된 셀 트랜지스터(323)가 턴 온 되는 경우 제2 셀 스트링(320)을 따라 전하가 이동할 수 있는 경로가 형성되지만, 선택된 셀 트랜지스터(323)가 턴 오프 되는 경우 제2 셀 스트링(320)을 따라 전하가 이동할 수 있는 경로는 형성되지 않는다.
제2 시점(T2)으로부터 일정 시간이 경과한 제3 시점(T3)이 되면, 선택된 셀 트랜지스터(323)의 상태에 따라서 제2 비트라인(BL2)에 프리차지되어 있던 전하가 방전되거나, 또는 그대로 유지되게 된다. 즉 제2 셀 스트링(320)을 따라 전하가 이동할 수 있는 경로가 형성되면, 제2 비트라인(BL2)에 프리차지되어 있던 전하들은 셀 소스 라인(CSL)으로 방전된다(도면에서 "410" 참조). 반면에 제2 셀 스트링(320)을 따라 전하가 이동할 수 있는 경로가 형성되지 않으면, 제2 비트라인(BL2)에 프리차지되어 있던 전하들은 방전하지 못하고 그래도 유지된다(도면에서 "420" 참조). 따라서 제2 비트라인(BL2)이 방전되었는지를 감지하고, 방전된 경우에는 선택된 셀 트랜지스터(323)가 턴 온 된 경우이므로 이레이즈 상태인 것으로 판정한다. 반면에 방전되지 않은 경우에는 선택된 셀 트랜지스터(323)가 턴 오프 된 경우이므로 프로그램 상태인 것으로 판정한다. 이와 같이 제2 비트라인(BL2)의 방전 여부는 충분한 시간(evaluation time)이 경과한 후에 판단할수록 보다 더 정확하게 판별할 수 있다.
본 발명에 따른 낸드 플래시 메모리소자의 리드 방법에 따르면, 선택되지 않는 셀 트랜지스터의 워드라인에 인가되는 패스전압을 두 단계로 나누어 인가함으로써, 채널 부스팅을 유지한 상태에서 선택된 셀 트랜지스터의 채널 내에 핫 캐리어가 발생되지 않도록 하고, 이에 따라 핫 캐리어에 의해 인접한 셀 트랜지스터의 리드 디스터브 현상의 발생을 억제할 수 있다. 이 외에도, 핫 캐리어가 발생하지 않아 소자의 신뢰성과 리텐션 특성을 향상시킬 수 있다.

Claims (16)

  1. 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 리드 방법에 있어서,
    상기 드레인 선택 트랜지스터의 게이트에 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압을 인가하는 단계;
    상기 복수개의 셀 트랜지스터들 중 선택된 셀 트랜지스터의 게이트에 리드전압을 인가하는 단계; 및
    상기 복수개의 셀 트랜지스터들 중 선택되지 않은 셀 트랜지스터들의 게이트에 패스전압을 인가하되, 상기 패스전압의 인가는, 제1 패스전압을 인가시키고, 상기 제1 패스전압이 인가된 후 일정 시간이 경과된 뒤에 상기 제1 패스전압보다 크기가 큰 제2 패스전압을 인가시키는 두 단계로 이루어지는 낸드 플래시 메모리소자의 리드 방법.
  2. 제1항에 있어서,
    상기 제1 패스전압은 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압과 동시에 인가되도록 하는 낸드 플래시 메모리소자의 리드 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 패스전압은 상기 선택되지 않은 셀 트랜지스터들을 턴 온시키면서 상기 선택된 셀 트랜지스터의 채널 내에 핫 캐리어를 발생시키지 않는 범위인 낸드 플래시 메모리소자의 리드 방법.
  5. 제4항에 있어서,
    상기 제1 패스전압은 1.5V 내지 4V로 설정하는 낸드 플래시 메모리소자의 리드 방법.
  6. 제1항에 있어서,
    상기 제1 패스전압의 인가는 10ns 내지 0.1ms 동안 유지되도록 하는 낸드 플래시 메모리소자의 리드 방법.
  7. 제1항에 있어서,
    상기 제2 패스전압을 인가한 후 상기 소스 선택 트랜지스터의 게이트에 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하는 단계를 더 포함하는 낸드 플래시 메모리소자의 리드 방법.
  8. 제6항에 있어서,
    상기 제2 패스전압은, 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하기 전에 인가되도록 하는 낸드 플래시 메모리소자의 리드 방법.
  9. 제1항에 있어서,
    상기 제1 전압을 인가하기 전에 상기 선택된 셀 트랜지스터를 포함하는 셀 스트링에 연결되는 선택된 비트라인에 프리차지 전압을 인가하고, 상기 선택된 셀 트랜지스터를 포함하는 셀 스트링 외의 다른 셀 스트링들에 연결되는 선택되지 않은 비트라인들에는 0V를 인가하는 단계를 더 포함하는 낸드 플래시 메모리소자의 리드 방법.
  10. 제9항에 있어서,
    상기 프리차지 전압은 0.5V 내지 7V로 설정하는 낸드 플래시 메모리소자의 리드 방법.
  11. 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지고, 상기 드레인 선택 트랜지스터는 각각의 비트라인에 연결되는 셀 스트링을 포함하는 낸드 플래시 메모리소자의 리드 방법에 있어서,
    선택된 셀 트랜지스터를 포함하는 셀 스트링에 연결되는 선택된 비트라인에 프리차지 전압을 인가하는 단계;
    상기 선택된 비트라인 외의 다른 비트라인들에는 0V를 인가하는 단계;
    상기 드레인 선택 트랜지스터의 게이트에 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압을 인가하는 단계;
    상기 복수개의 셀 트랜지스터들 중 선택된 셀 트랜지스터의 게이트에 리드전압을 인가하는 단계; 및
    상기 복수개의 셀 트랜지스터들 중 선택되지 않은 셀 트랜지스터들의 각 게이트에 선택되지 않은 셀 트랜지스터들을 턴 온시키는 패스전압을 인가하되, 상기 패스전압의 인가는, 제1 패스전압을 인가시키고, 상기 제1 패스전압이 인가된 후 일정 시간이 경과된 뒤에 상기 제1 패스전압보다 크기가 큰 제2 패스전압을 인가시키는 두 단계로 수행하는 단계;
    상기 소스 선택 트랜지스터의 게이트에 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하는 단계; 및
    상기 선택된 비트라인의 전압 변화를 감지하여 상기 선택된 셀 트랜지스터가 프로그램 상태인지 이레이즈 상태인지를 판별하는 단계를 포함하는 낸드 플래시 메모리소자의 리드 방법.
  12. 제11항에 있어서,
    상기 제1 패스전압은 상기 드레인 선택 트랜지스터를 턴 온 시키는 제1 전압과 동시에 인가되도록 하는 낸드 플래시소자의 리드 방법.
  13. 삭제
  14. 제11항에 있어서,
    상기 제1 패스전압은 상기 선택되지 않은 셀 트랜지스터들을 턴 온시키면서 상기 선택된 셀 트랜지스터의 채널 내에 핫 캐리어를 발생시키지 않는 범위인 낸드 플래시 메모리소자의 리드 방법.
  15. 제14항에 있어서,
    상기 제1 패스전압은 1.5V 내지 4V로 설정하는 낸드 플래시 메모리소자의 리드 방법.
  16. 제11항에 있어서,
    상기 제2 패스전압은 상기 소스 선택 트랜지스터를 턴 온 시키는 제2 전압을 인가하기 전에 인가되도록 하는 낸드 플래시 메모리소자의 리드 방법.
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