TWI490865B - 資料讀取方法、記憶體控制器與記憶體儲存裝置 - Google Patents

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資料讀取方法、記憶體控制器與記憶體儲存裝置
本發明是有關於一種資料讀取方法以及使用此方法的記憶體控制器與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
在反及(NAND)型快閃記憶體中，記憶胞會由位元線(Bit Line)與字元線(Word Line)來串起而形成一記憶胞陣列(memory cell array)。目前NAND型快閃記憶體可根據每一記憶胞可儲存的資料位元數而區分為多階記憶胞(Multi-Level Cell，MLC)快閃記憶體及單階記憶胞(Single-Level Cell，SLC)快閃記憶體。SLC快閃記憶體的每個記憶胞僅能儲存1個位元資料，而MLC快閃記憶體的每個記憶胞可儲存至少2個以上的位元資料。例如，以4層記憶胞快閃記憶體為例，每一記憶胞可儲存2個位元資料(即，"11"、"10"、"00"與"01")。
圖1是根據習知技術所繪示之快閃記憶體元件的示意 圖。
請參照圖1，快閃記憶體元件1包含用於儲存電子的電荷捕捉層(charge traping layer)2、用於施加偏壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4與多晶矽間介電層(Interpoly Dielectric)5。當欲寫入資料至快閃記憶體元件1時，可藉由將電子注入電荷補捉層2以改變快閃記憶體元件1的臨界電壓，由此定義快閃記憶體元件1的數位高低態，而實現儲存資料的功能。在此，注入電子至電荷補捉層2的過程稱為程式化。反之，當欲將所儲存之資料移除時，藉由將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
當控制位元線與字元線的控制電路施予讀取偏壓至所選定之記憶胞以讀取資料時，同時施予至其他非選定之記憶胞的導通電壓可能會對所選定之記憶胞產生寄生電容效應，使得所選定之記憶胞的閘極控制能力降低，進而造成錯誤位元(即，控制電路從記憶胞中所讀取之資料(亦稱為讀取資料)與原先所寫入之資料(亦稱為寫入資料不同))。因此，如何避免讀取錯誤，成為此領域技術人員所關注的議題。
本發明提供一種資料讀取方法、記憶體控制器與記憶體儲存裝置，其能夠有效地防止讀取錯誤。
本發明範例實施例提供一種用於可複寫式非揮發性 記憶體模組的資料讀取方法。此可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中之一以及此些位元線的其中之一電性連接。本資料讀取方法包括施予一讀取偏壓至目標字元線，以及施予選擇偏壓至目標位元線，其中此目標字元線為該些字元線之中與該些記憶胞之中的一目標記憶胞電性連接的字元線並且此目標位元線是該些位元線之中與目標記憶胞電性連接的位元線。本資料讀取方法也包括施予第一導通偏壓至至少一第一字元線，並且施予第二導通偏壓至此些字元線之中的其他字元線，其中此至少一第一字元線是相鄰於上述目標字元線的字元線並且第一導通偏壓小於第二導通偏壓。本資料讀取方法更包括根據目標記憶胞的通道的導通狀態輸出對應值。
在本發明之一實施例中，上述之資料讀取方法更包括：施予第三導通偏壓至至少一第二字元線，其中此至少一第二字元線是字元線之中相鄰於第一字元線的字元線，並且第三導通偏壓大於第二導通偏壓。
在本發明之一實施例中，上述之資料讀取方法更包括施予第四導通偏壓至連接至可複寫式非揮發性記憶體模組的多個選擇閘源極選擇電晶體的字元線，其中第四導通偏壓小於第二導通偏壓。
在本發明之一實施例中，上述可複寫式非揮發性記憶體模組為多階記憶胞(Multi Level Cell，MLC)反及(NAND)型快閃記憶體模組，讀取偏壓被設定為第一門檻偏壓、第 二門檻偏壓或第三門檻偏壓，第一門檻偏壓小於第二門檻偏壓並且第二門檻偏壓小於第三門檻偏壓。並且，上述根據目標記憶胞的通道的導通狀態輸出對應值的步驟包括：當目標記憶胞的通道因讀取偏壓被設定為第二門檻偏壓而不會被導通時，識別目標記憶胞的最低有效位元處於第一狀態；當目標記憶胞的通道因讀取偏壓被設定為第二門檻偏壓而會被導通時，識別目標記憶胞的最低有效位元處於第二狀態；當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而不會被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而不會被導通時，識別目標記憶胞的最高有效位元處於第二狀態；當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而不會被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而被導通時，識別目標記憶胞的最高有效位元處於第一狀態；以及當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而被導通時，識別目標記憶胞的最高有效位元處於第二狀態。
在本發明之一實施例中，上述可複寫式非揮發性記憶體模組為複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組。並且，讀取偏壓會被設定為第一門檻偏壓、第三門檻偏壓、第五門檻偏壓與第七門檻偏壓以驗證目標記憶胞的最高有效位元的儲存狀態；讀取偏壓會被設定為第二門檻偏壓與第六門檻偏壓以驗證目標記憶胞的 中間有效位元的儲存狀態；並且讀取偏壓會被設定為第四門檻偏壓以驗證該目標記憶胞的最低有效位元的儲存狀態，其中第一門檻偏壓小於第二門檻偏壓，第二門檻偏壓小於第三門檻偏壓，第三門檻偏壓小於第四門檻偏壓，第四門檻偏壓小於第五門檻偏壓，第五門檻偏壓小於第六門檻偏壓並且第六門檻偏壓小於第七門檻偏壓。
在本發明之一實施例中，上述第二導通偏壓為6伏特，上述第一導通偏壓為3.5伏特並且上述第三導通偏壓為7.5伏特。
在本發明之一實施例中，上述第二導通偏壓為6伏特，第一導通偏壓為4.5伏特並且第三導通偏壓為8.5伏特。
本發明一範例實施例提出一種記憶體控制器，用於控制可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與該些字元線的其中一之一以及此些位元線的其中之一電性連接。本記憶體控制器包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。記憶體管理電路用以指示施予讀取偏壓至目標字元線並且指示施予選擇偏壓至目標位元線，其中目標字元線為此些字元線之中與此些記憶胞之中的目標記憶胞電性連接的字元線，並且目標位元線是此些位元線之中與目標記憶胞電性 連接的位元線。此外，上述記憶體管理電路更用以指示施予第一導通偏壓至至少一第一字元線，且指示施予第二導通偏壓至此些字元線之中的其他字元線，其中該至少一第一字元線是此些字元線之中相鄰於上述目標字元線的字元線並且第一導通偏壓小於第二導通偏壓。再者，上述記憶體管理電路更用以根據目標記憶胞的通道的導通狀態輸出對應值。
在本發明之一實施例中，上述之記憶體管理電路更用以施予第三導通偏壓至至少一第二字元線，其中該至少一第二字元線是此些字元線之中相鄰於第一字元線的字元線，其中第三導通偏壓大於第二導通偏壓。
在本發明之一實施例中，上述之記憶體管理電路更用以施予第四導通偏壓至連接至可複寫式非揮發性記憶體模組的多個選擇閘源極選擇電晶體的字元線，其中第四導通偏壓小於第二導通偏壓。
在本發明之一實施例中，上述之可複寫式非揮發性記憶體模組為多階記憶胞(Multi Level Cell，MLC)反及(NAND)型快閃記憶體模組，其中記憶體管理電路將讀取偏壓設定為第一門檻偏壓、第二門檻偏壓或第三門檻偏壓，第一門檻偏壓小於第二門檻偏壓並且第二門檻偏壓小於該第三門檻偏壓。此外，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第二門檻偏壓而不會被導通時，上述記憶體管理電路識別目標記憶胞的最低有效位元處於第一狀 態。另外，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第二門檻偏壓而會被導通時，上述記憶體管理電路識別目標記憶胞的最低有效位元處於第二狀態。再者，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而不會被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而不會被導通時，上述記憶體管理電路識別目標記憶胞的最高有效位元處於第二狀態。此外，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而不會被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而被導通時，上述記憶體管理電路識別目標記憶胞的最高有效位元處於第一狀態。再者，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而被導通時，上述記憶體管理電路識別目標記憶胞的最高有效位元處於第二狀態。
在本發明之一實施例中，上述之可複寫式非揮發性記憶體模組為複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組。在此，記憶體管理電路將讀取偏壓設定為第一門檻偏壓、第三門檻偏壓、第五門檻偏壓與第七門檻偏壓以驗證目標記憶胞的最高有效位元的儲存狀態。 此外，記憶體管理電路將讀取偏壓會被設定為第二門檻偏壓與第六門檻偏壓以驗證目標記憶胞的中間有效位元的儲存狀態。再者，記憶體管理電路將讀取偏壓會被設定為第四門檻偏壓以驗證目標記憶胞的最低有效位元的儲存狀態。其中，第一門檻偏壓小於第二門檻偏壓，第二門檻偏壓小於第三門檻偏壓，第三門檻偏壓小於第四門檻偏壓，第四門檻偏壓小於第五門檻偏壓，第五門檻偏壓小於第六門檻偏壓並且第六門檻偏壓小於第七門檻偏壓。
本發明一範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中之一和此些位元線的其中之一電性連接。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組。在此，記憶體控制器用以指示施予讀取偏壓至目標字元線並且指示施予選擇偏壓至目標位元線，其中目標字元線為此些字元線之中與此些記憶胞之中的目標記憶胞電性連接的字元線，並且目標位元線是此些位元線之中與目標記憶胞電性連接的位元線。此外，上述記憶體控制器更用以指示施予第一導通偏壓至至少一第一字元線，且指示施予第二導通偏壓至此些字元線之中的其他字元線，其中該至少一第一字元線是此些字元線之中相鄰於上述目標字元線的字元線並且第一導通偏壓小於第二導通偏壓。再者，上述記憶體控制器更用以根據目標記憶胞的 通道的導通狀態輸出對應值。
在本發明之一實施例中，上述之記憶體控制器更用以施予第四導通偏壓至連接至可複寫式非揮發性記憶體模組的多個選擇閘源極選擇電晶體的字元線，其中第四導通偏壓小於第二導通偏壓。
在本發明之一實施例中，上述之記憶體控制器更用以指示施予第三導通偏壓至至少一第二字元線，其中該至少一第二字元線是此些字元線之中相鄰於第一字元線的字元線，其中第三導通偏壓大於第二導通偏壓。
在本發明之一實施例中，上述之可複寫式非揮發性記憶體模組為多階記憶胞(Multi Level Cell，MLC)反及(NAND)型快閃記憶體模組，其中記憶體控制器將讀取偏壓設定為第一門檻偏壓、第二門檻偏壓或第三門檻偏壓，第一門檻偏壓小於第二門檻偏壓並且第二門檻偏壓小於該第三門檻偏壓。此外，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第二門檻偏壓而不會被導通時，上述記憶體控制器識別目標記憶胞的最低有效位元處於第一狀態。另外，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第二門檻偏壓而會被導通時，上述記憶體控制器識別目標記憶胞的最低有效位元處於第二狀態。再者，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而不會被導 通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而不會被導通時，上述記憶體控制器識別目標記憶胞的最高有效位元處於第二狀態。此外，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而不會被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而被導通時，上述記憶體控制器識別目標記憶胞的最高有效位元處於第一狀態。再者，在上述根據目標記憶胞的通道的導通狀態輸出對應值的運作中，當目標記憶胞的通道因讀取偏壓被設定為第一門檻偏壓而被導通並且目標記憶胞的通道因讀取偏壓被設定為第三門檻偏壓而被導通時，上述記憶體控制器識別目標記憶胞的最高有效位元處於第二狀態。
在本發明之一實施例中，上述之可複寫式非揮發性記憶體模組為複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組。在此，記憶體控制器將讀取偏壓設定為第一門檻偏壓、第三門檻偏壓、第五門檻偏壓與第七門檻偏壓以驗證目標記憶胞的最高有效位元的儲存狀態。此外，記憶體控制器將讀取偏壓會被設定為第二門檻偏壓與第六門檻偏壓以驗證目標記憶胞的中間有效位元的儲存狀態。再者，記憶體控制器將讀取偏壓會被設定為第四門檻偏壓以驗證目標記憶胞的最低有效位元的儲存狀態。其中，第一門檻偏壓小於第二門檻偏壓，第二門檻偏壓小於第三門檻偏壓，第三門檻偏壓小於第四門檻偏壓，第四門 檻偏壓小於第五門檻偏壓，第五門檻偏壓小於第六門檻偏壓並且第六門檻偏壓小於第七門檻偏壓。
基於上述，本發明範例實施例的資料讀取方法、記憶體控制器與記憶體儲存裝置能夠有效地減低所讀取之記憶胞的寄生電容效應並提升閘極控制能力，以防止資料讀取錯誤。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖2，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖3的滑鼠1202、鍵盤1204、顯示器1206與印表機1252。必須瞭解的是，圖3所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖3所示的隨身碟1256、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖4所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖5是繪示根據一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
請參照圖5，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於通用序列匯 流排(Universal Serial Bus,USB)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、安全數位(Secure Digital,SD)介面標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性記憶體模組106為多 階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖7所示)。記憶胞702是以陣列方式配置在位元線704與字元線706的交叉點上。當從記憶體控制器130接收到寫入指令或讀取資料時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶體陣 列202或從記憶體陣列202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的偏壓，位元線控制電路2206用以控制施予至位元線704的偏壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
在本範例實施例中，可複寫式非揮發性記憶體模組106為MLC NAND型快閃記憶體模組，其使用多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個儲存狀態，並且此些儲存狀態是以多個門檻偏壓來區分。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖8，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一門檻偏壓VA、第二門檻偏壓VB與第三門檻偏壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是 隨著閘極電壓越大而以"11"、"10"、"01"與"00"排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在本範例實施例中，每一記憶胞可儲存2個位元資料，因此同一條字元線上的記憶胞會構成2個實體頁面(即，下實體頁面與上實體頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體頁面，並且每一記憶胞的MSB是對應上實體頁面。此外，在記憶胞陣列2202中數個實體頁面會構成一個實體區塊，並且實體區塊為執行抹除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面資料為1時，控制電路2212會控制字元線控制電路2204不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞 中的閘極電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"01"。
圖9是根據一範例實施例所繪示的驗證記憶胞之儲存狀態的示意圖。
請參照圖9，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取偏壓於控制閘(control gate)，藉由記憶胞之通道(記憶胞用以電連接位元線與源極線之路徑，例如是記憶胞源極至汲極間之路徑)的導通狀態，來識別記憶胞儲存之資料。在讀取下頁資料的運作中，字元線控制電路2204會使用第二門檻偏壓VB作為讀取偏壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VB)Lower_pre1 (1)
其中(VB)Lower_pre1表示透過施予第二門檻偏壓VB而獲得的第1下頁驗證值。
例如，當第二門檻偏壓VB小於記憶胞的閘極電壓時，記憶胞的通道不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別處於第一狀態為0。例如，當第二門檻偏壓VB大於記憶胞的閘極電壓時，記憶胞之通道會導通並輸出值'1'的第1下頁驗證值，由此此LSB會被識別處於第二狀態。在此，第一狀態被識別為’0’並且第二狀態被識別為’1’。也就是說，用以呈現LSB為1的閘極電壓與 用以呈現LSB為0的閘極電壓可透過第二門檻偏壓VB而被區分。
在讀取上頁資料的運作中，字元線控制電路2204會分別地使用第三門檻偏壓VC與第一門檻偏壓VA作為讀取偏壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VA)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三門檻偏壓VC而獲得的第1上頁驗證值，並且(VA)Upper_pre2表示透過施予第一門檻偏壓VA而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三門檻偏壓VC小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第一門檻偏壓VA小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值((VA)Upper_pre2)。
因此，在本範例實施例中，依照運算式(2)，當第三門檻偏壓VC與第一門檻偏壓VA皆小於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值並且在施予第一門檻偏壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
例如，當第三門檻偏壓VC大於記憶胞的閘極電壓且第一門檻偏壓VA小於記憶胞的閘極電壓小於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下記憶胞之通道會導 通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻偏壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第一狀態，即，’0’。
例如，當第三門檻偏壓VC與第一門檻偏壓VA皆大於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下，記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻偏壓VA下記憶胞之通道會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以TLC NAND型快閃記憶體為例(如圖10所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的閘極電壓可依據第一門檻偏壓VA、第二門檻偏壓VB、第三門檻偏壓VC、第四門檻偏壓VD、第五門檻偏壓VE、第六門檻偏壓VF與第七門檻偏壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。再例如，以SLC NAND型快閃記憶體為例(未繪 示)，每一個儲存狀態僅能儲存一個位元資料，因此，每一記憶胞中的閘極電壓可依據一個門檻偏壓來識別記憶胞的儲存狀態(即，"1"、"0")。
圖11是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖11所示之記憶體控制器的結構僅為一範例，本發明不以此為限。
請參照圖11，記憶體控制器104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記 憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是 說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於USB標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、SD標準、SATA標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體252、電源管理電路254以及錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。在本範例實施例中，當記憶體管理電路202從主機系 統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路256會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。具體來說，錯誤檢查與校正電路256會被設計能夠校正一數目的錯誤位元(以下稱為最大可校正錯誤位元數)。例如，最大可校正錯誤位元數為24。倘若發生在所讀取之資料的錯誤位元的數目非大於24個時，錯誤檢查與校正電路256就能夠依據錯誤校正碼將錯誤位元校正回正確的值。反之，錯誤檢查與校正電路256就會回報錯誤校正失敗且記憶體管理電路202會將指示資料已遺失的訊息傳送給主機系統1000。
如上所述，當欲從記憶胞中讀取資料時，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路對連接至欲讀取的記憶胞(以下稱為目標記憶胞)的字元線(以下稱為目標字元線)施予讀取偏壓，以驗證記憶胞的通道儲存狀態。此外，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路對連接至目標記憶胞的位元線 (以下稱為目標位元線)施予選擇偏壓且對非連接至目標記憶胞的字元線施予導通偏壓，以使連接至目標位元線的其他記憶胞的通道會被導通。特別是，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路對不同位置的字元線施予不同的導通偏壓，以降低目標記憶胞的寄生電容效應，進而增加對目標記憶胞的閘極控制能力。
圖12是根據本發明一範例實施例所繪示的施予偏壓至字元線與位元線以從記憶胞中讀取資料的範例示意圖。
請參照圖12，當欲讀取目標記憶胞702(D)中的資料時，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路施予讀取偏壓至連接至目標記憶胞702(D)的目標字元線706(D)，並且施予選擇偏壓至連接至目標記憶胞702(D)的目標位元線704(D)。同時，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路施予具較低電壓的導通偏壓(以下稱為第一導通偏壓)至鄰近目標字元線706(D)的字元線706(D+1)與706(D-1)，施予具較高電壓的導通偏壓(以下稱為第三導通偏壓)至相鄰於字元線706(D+1)與706(D-1)的字元線706(D+2)與706(D-2)並且施予正常的導通偏壓(以下稱為第二導通偏壓)至其他字元線。在本範例實施例中，第一導通偏壓是小於第二導通偏壓並且第三導通偏壓是大於第二導通偏壓。
具體來說，當對連接至目標記憶胞的目標字元線施予 讀取偏壓並且對非連接至目標記憶胞的字元線施予導通偏壓時，施予至相鄰於目標記憶胞的目標字元線上的導通偏壓會增加目標記憶胞的閘極中之一電荷補捉層的電子量，導致目標記憶胞的閘極控制能力下降並且造成資料讀取錯誤。在本範例實施例中，相鄰於目標字元線的字元線與被施予具較低電壓的第一導通偏壓以防止鄰近字元線上的記憶胞與目標記憶標產生電荷耦合，而造成資料讀取錯誤。此外，相鄰於被施予較低電壓的字元線的字元線(例如，圖12所示的字元線706(D+2)與706(D-2))會被施予具較高電壓的偏壓，以使連接於目標位元線和被施予較低電壓的字元線的記憶胞的通道被導通，以完成資料的讀取。例如，以10奈米技術製造的可複寫式非揮發性記憶體模組為例，第一導通偏壓可被設定為3.5伏特，第二導通偏壓可被設定為6伏特，並且第三導通偏壓可被設定為7.5伏特。再例如，以13奈米技術製造的可複寫式非揮發性記憶體模組為例，第一導通偏壓可被設定為4.5伏特，第二導通偏壓可被設定為6伏特，並且第三導通偏壓可被設定為8.5伏特。
值得一提的是，在本範例實施例中，在進行讀取時，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路施予第二導通偏壓至連接選擇閘源極地晶體的字元線。然而，本發明另一範例實施例中，在進行讀取時，記憶體控制器104(或記憶體管理電路202)亦可指示可複寫式非揮發性記憶體模組106的 控制電路施予第四導通偏壓至連接選擇閘源極地晶體的字元線，其中第四導通偏壓小於第二導通偏壓。
圖13是根據本發明範例實施例所繪示的資料讀取方法的流程圖。
請參照圖13，當欲從目標記憶胞中讀取資料時，在步驟S1301中，記憶體控制器104(或記憶體管理電路202)會指示施予選擇偏壓至連接至目標記憶胞的目標位元線。也就是說，電壓大於0的選擇偏壓為被施予至連接至目標記憶胞的目標位元線並且其他非連接至目標記憶胞的位元線不會被施予偏壓。
在步驟S1303中，記憶體控制器104(或記憶體管理電路202)會指示施予讀取偏壓至連接至目標記憶胞的目標字元線，施予具較低電壓的第一導通偏壓至相鄰於目標字元線的字元線(亦稱為第一字元線)，施予具較高電壓的第三導通偏壓至相鄰於被施予較低電壓之字元線的字元線(亦稱為第二字元線)並且施予第二導通偏壓至其他字元線。例如，在可複寫式非揮發性記憶體模組106為MLC NAND型快閃記憶體模組時，記憶體控制器104(或記憶體管理電路202)會依據欲讀取的資料位元位置，將讀取偏壓設定為上述第一門檻偏壓、第二門檻偏壓或第三門檻偏壓。
在步驟S1305中，記憶體控制器104(或記憶體管理電路202)會根據目標記憶胞的通道的導通狀態輸出對應值。根據記憶胞的通道的導通狀態來識別記憶胞之閘極電壓的狀態以輸出對應值的方式已配合圖9詳細描述如上，在此 不再重複說明。
綜上所述，本發明範例實施例的資料讀取方法記憶體控制器與記憶體儲存裝置能夠有效地減低鄰近字元線對欲讀取之記憶胞的通道的寄生電容效應，由此提升對欲讀取之記憶胞的閘極控制能力，以避免資料讀取錯誤。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧快閃記憶體元件
2‧‧‧電荷補捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1252‧‧‧印表機
1256‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
702(D)‧‧‧目標記憶胞
704‧‧‧位元線
704(D)‧‧‧目標位元線
706、706(D+1)、706(D+2)、706(D-1)、706(D-2)‧‧‧字元線
706(D)‧‧‧目標字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA‧‧‧第一門檻電壓
VB‧‧‧第二門檻電壓
VC‧‧‧第三門檻電壓
VD‧‧‧第四門檻電壓
VE‧‧‧第五門檻電壓
VF‧‧‧第六門檻電壓
VG‧‧‧第七門檻電壓
202‧‧‧記憶體管理電路
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
S1301、S1303、S1305‧‧‧資料讀取方法的步驟
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖3是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖5是繪示根據一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖7是根據一範例實施例所繪示的記憶胞陣列的示意 圖。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖9是根據一範例實施例所繪示的驗證記憶胞之儲存狀態的示意圖。
圖10是根據另一範例實施例所繪示的驗證記憶胞之儲存狀態的示意圖。
圖11是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖12是根據本發明一範例實施例所繪示的施予偏壓至字元線與位元線以從記憶胞中讀取資料的範例示意圖。
圖13是根據本發明範例實施例所繪示的資料讀取方法的流程圖。
S1301、S1303、S1305‧‧‧資料讀取方法的步驟

Claims (18)

  1. 一種資料讀取方法，用於一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，該資料讀取方法包括：施予一讀取偏壓至一目標字元線，其中該目標字元線為該些字元線之中與該些記憶胞之中的一目標記憶胞電性連接的字元線；施予一選擇偏壓至一目標位元線，其中該目標位元線是該些位元線之中與該目標記憶胞電性連接的位元線；施予一第一導通偏壓至至少一第一字元線，其中該至少一第一字元線是該些字元線之中相鄰於該目標字元線的字元線；施予一第二導通偏壓至該些字元線之中的其他字元線，其中該第一導通偏壓小於該第二導通偏壓；施予一第三導通偏壓至至少一第二字元線，其中該至少一第二字元線是該些字元線之中相鄰於該第一字元線的字元線，其中該第三導通偏壓大於該第二導通偏壓；以及根據該目標記憶胞的一通道的一導通狀態輸出一對應值。
  2. 如申請專利範圍第1項所述之資料讀取方法，更包括：施予一第四導通偏壓至連接至該可複寫式非揮發性 記憶體模組的多個選擇閘源極選擇電晶體的源極/接地選擇線，其中該第四導通偏壓小於該第二導通偏壓。
  3. 如申請專利範圍第1項所述之資料讀取方法，其中該可複寫式非揮發性記憶體模組為多階記憶胞(Multi Level Cell，MLC)反及(NAND)型快閃記憶體模組，該讀取偏壓被設定為一第一門檻偏壓、一第二門檻偏壓或一第三門檻偏壓，該第一門檻偏壓小於該第二門檻偏壓並且該第二門檻偏壓小於該第三門檻偏壓，其中根據該目標記憶胞的通道的導通狀態輸出該對應值的步驟包括：當該目標記憶胞的通道因該讀取偏壓被設定為該第二門檻偏壓而不會被導通時，識別該目標記憶胞的一最低有效位元處於一第一狀態；當該目標記憶胞的通道因該讀取偏壓被設定為該第二門檻偏壓而會被導通時，識別該目標記憶胞的該最低有效位元處於一第二狀態；當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而不會被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而不會被導通時，識別該目標記憶胞的該最高有效位元處於該第二狀態；當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而不會被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而被導通時，識別該目標記憶胞的一最高有效位元處於該第一狀態；以及 當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而被導通時，識別該目標記憶胞的該最高有效位元處於該第二狀態。
  4. 如申請專利範圍第1項所述之資料讀取方法，其中該可複寫式非揮發性記憶體模組為複數階記憶胞(Trinary Level Cell，TLC)反及(NAND)型快閃記憶體模組，其中該讀取偏壓會被設定為一第一門檻偏壓、一第三門檻偏壓、一第五門檻偏壓與一第七門檻偏壓以驗證該目標記憶胞的一最高有效位元的一儲存狀態，其中該讀取偏壓會被設定為一第二門檻偏壓與一第六門檻偏壓以驗證該目標記憶胞的一中間有效位元的一儲存狀態，其中該讀取偏壓會被設定為一第四門檻偏壓以驗證該目標記憶胞的一最低有效位元的一儲存狀態，其中該第一門檻偏壓小於該第二門檻偏壓，該第二門檻偏壓小於該第三門檻偏壓，該第三門檻偏壓小於該第四門檻偏壓，該第四門檻偏壓小於該第五門檻偏壓，該第五門檻偏壓小於該第六門檻偏壓並且該第六門檻偏壓小於該第七門檻偏壓。
  5. 如申請專利範圍第1項所述之資料讀取方法，其中該第二導通偏壓為6伏特，該第一導通偏壓為3.5伏特並且該第三導通偏壓為7.5伏特。
  6. 如申請專利範圍第1項所述之資料讀取方法，其中 該第二導通偏壓為6伏特，該第一導通偏壓為4.5伏特並且該第三導通偏壓為8.5伏特。
  7. 一種記憶體控制器，用於控制一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，該記憶體控制器包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至所述主機介面與所述記憶體介面，其中所述記憶體管理電路用以施予一讀取偏壓至一目標字元線，其中該目標字元線為該些字元線之中與該些記憶胞之中的一目標記憶胞電性連接的字元線，其中所述記憶體管理電路更用以施予一選擇偏壓至一目標位元線，其中該目標位元線是該些位元線之中與該目標記憶胞電性連接的位元線，其中所述記憶體管理電路更用以指示施予一第一導通偏壓至至少一第一字元線，其中該至少一第一字元線是該些字元線之中相鄰於該目標字元線的字元線，其中所述記憶體管理電路更用以指示施予一第二導通偏壓至該些字元線之中的其他字元線，其中該第一導通偏壓小於該第二導通偏壓，中所述記憶體管理電路更用以指示施予一第三導通 偏壓至至少一第二字元線，其中該至少一第二字元線是該些字元線之中相鄰於該第一字元線的字元線，其中該第三導通偏壓大於該第二導通偏壓，其中所述記憶體管理電路更用以根據該目標記憶胞的一通道的一導通狀態輸出一對應值。
  8. 如申請專利範圍第7項所述之記憶體控制器，其中所述記憶體管理電路更用以指示施予一第四導通偏壓至連接至該可複寫式非揮發性記憶體模組的多個選擇閘源極選擇電晶體的源極/接地選擇線，其中該第四導通偏壓小於該第二導通偏壓。
  9. 如申請專利範圍第7項所述之記憶體控制器，其中該可複寫式非揮發性記憶體模組為多階記憶胞(Multi Level Cell，MLC)反及(NAND)型快閃記憶體模組，其中該記憶體管理電路將該讀取偏壓設定為一第一門檻偏壓、一第二門檻偏壓或一第三門檻偏壓，該第一門檻偏壓小於該第二門檻偏壓並且該第二門檻偏壓小於該第三門檻偏壓，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第二門檻偏壓而不會被導通時，所述記憶體管理電路識別該目標記憶胞的一最低有效位元處於一第一狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被 設定為該第二門檻偏壓而會被導通時，所述記憶體管理電路識別該目標記憶胞的該最低有效位元處於一第二狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而不會被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而不會被導通時，所述記憶體管理電路識別該目標記憶胞的該最高有效位元處於該第二狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而不會被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而被導通時，所述記憶體管理電路識別該目標記憶胞的一最高有效位元處於該第一狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而被導通時，所述記憶體管理電路識別該目標記憶胞的該最高有效位元處於該第二狀態。
  10. 如申請專利範圍第7項所述之記憶體控制器，其中該可複寫式非揮發性記憶體模組為複數階記憶胞(Trinary Level Cell，TLC)反及(NAND)型快閃記憶體模組， 其中該記憶體管理電路將該讀取偏壓設定為一第一門檻偏壓、一第三門檻偏壓、一第五門檻偏壓與一第七門檻偏壓以驗證該目標記憶胞的一最高有效位元的一儲存狀態，其中該記憶體管理電路將該讀取偏壓會被設定為一第二門檻偏壓與一第六門檻偏壓以驗證該目標記憶胞的一中間有效位元的一儲存狀態，其中該記憶體管理電路將該讀取偏壓會被設定為一第四門檻偏壓以驗證該目標記憶胞的一最低有效位元的一儲存狀態，其中該第一門檻偏壓小於該第二門檻偏壓，該第二門檻偏壓小於該第三門檻偏壓，該第三門檻偏壓小於該第四門檻偏壓，該第四門檻偏壓小於該第五門檻偏壓，該第五門檻偏壓小於該第六門檻偏壓並且該第六門檻偏壓小於該第七門檻偏壓。
  11. 如申請專利範圍第7項所述之記憶體控制器，其中該第二導通偏壓為6伏特，該第一導通偏壓為3.5伏特並且該第三導通偏壓為7.5伏特。
  12. 如申請專利範圍第7項所述之記憶體控制器，其中該第二導通偏壓為6伏特，該第一導通偏壓為4.5伏特並且該第三導通偏壓為8.5伏特。
  13. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非 揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接；以及一記憶體控制器，耦接至所述連接器與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制器用以指示施予一讀取偏壓至一目標字元線，其中該目標字元線為該些字元線之中與該些記憶胞之中的一目標記憶胞電性連接的字元線，其中所述記憶體控制器更用以指示施予一選擇偏壓至一目標位元線，其中該目標位元線是該些位元線之中與該目標記憶胞電性連接的位元線，其中所述記憶體控制器更用以指示施予一第一導通偏壓至至少一第一字元線，其中該至少一第一字元線是該些字元線之中相鄰於該目標字元線的字元線，其中所述記憶體控制器更用以指示施予一第二導通偏壓至該些字元線之中的其他字元線，其中該第一導通偏壓小於該第二導通偏壓，其中所述記憶體控制器更用以指示施予一第三導通偏壓至至少一第二字元線，其中該至少一第二字元線是該些字元線之中相鄰於該第一字元線的字元線，其中該第三導通偏壓大於該第二導通偏壓，其中所述記憶體控制器更用以根據該目標記憶胞的一通道的一導通狀態輸出一對應值。
  14. 如申請專利範圍第13項所述之記憶體儲存裝 置，其中所述記憶體控制器更用以指示施予一第四導通偏壓至連接至該可複寫式非揮發性記憶體模組的多個選擇閘源極選擇電晶體的源極/接地選擇線，其中該第四導通偏壓小於該第二導通偏壓。
  15. 如申請專利範圍第13項所述之記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組為多階記憶胞(Multi Level Cell，MLC)反及(NAND)型快閃記憶體模組，該讀取偏壓被設定為一第一門檻偏壓、一第二門檻偏壓或一第三門檻偏壓，該第一門檻偏壓小於該第二門檻偏壓並且該第二門檻偏壓小於該第三門檻偏壓，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第二門檻偏壓而不會被導通時，所述記憶體管理電路識別該目標記憶胞的一最低有效位元處於一第一狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第二門檻偏壓而會被導通時，所述記憶體控制器識別該目標記憶胞的該最低有效位元處於一第二狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而不會被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而不會被導通時，所述記憶體控制器識別該目標記憶胞的該最高有效位 元處於該第二狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而不會被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而被導通時，所述記憶體控制器識別該目標記憶胞的一最高有效位元處於該第一狀態，其中在根據該目標記憶胞的通道的導通狀態輸出該對應值的運作中，當該目標記憶胞的通道因該讀取偏壓被設定為該第一門檻偏壓而被導通並且該目標記憶胞的通道因該讀取偏壓被設定為該第三門檻偏壓而被導通時，所述記憶體控制器識別該目標記憶胞的該最高有效位元處於該第二狀態。
  16. 如申請專利範圍第13項所述之記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組為複數階記憶胞(Trinary Level Cell，TLC)反及(NAND)型快閃記憶體模組，其中該記憶體控制器將該讀取偏壓設定為一第一門檻偏壓、一第三門檻偏壓、一第五門檻偏壓與一第七門檻偏壓以驗證該目標記憶胞的一最高有效位元的一儲存狀態，其中該記憶體控制器將該讀取偏壓會被設定為一第二門檻偏壓與一第六門檻偏壓以驗證該目標記憶胞的一中間有效位元的一儲存狀態， 其中該記憶體控制器將該讀取偏壓會被設定為一第四門檻偏壓以驗證該目標記憶胞的一最低有效位元的一儲存狀態，其中該第一門檻偏壓小於該第二門檻偏壓，該第二門檻偏壓小於該第三門檻偏壓，該第三門檻偏壓小於該第四門檻偏壓，該第四門檻偏壓小於該第五門檻偏壓，該第五門檻偏壓小於該第六門檻偏壓並且該第六門檻偏壓小於該第七門檻偏壓。
  17. 如申請專利範圍第13項所述之記憶體儲存裝置，其中該第二導通偏壓為6伏特，該第一導通偏壓為3.5伏特並且該第三導通偏壓為7.5伏特。
  18. 如申請專利範圍第13項所述之記憶體儲存裝置，其中該第二導通偏壓為6伏特，該第一導通偏壓為4.5伏特並且該第三導通偏壓為8.5伏特。
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