TWI515734B - 資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Description

資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料儲存方法，且特別是有關於一種用於可複寫式非揮發性記憶體的資料儲存方法及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
依據每個記憶胞可儲存的位元數，反及(NAND)型快閃記憶體可區分為單階儲存單元(Single Level Cell,SLC)NAND型快閃記憶體、多階儲存單元(Multi Level Cell,MLC)NAND型快 閃記憶體與複數階儲存單元(Trinary Level Cell,TLC)NAND型快閃記憶體。
然而，無論是那種記憶胞快閃記憶體模組，在對同一個實體抹除單元所儲存的資料進行多次讀取時，例如十萬至百萬次間的讀取次數，很有可能會發生所讀取的資料是錯誤的狀況，甚至此被多次讀取實體抹除單元內所儲存的資料會發生異常或遺失。而此類現象以本發明領域具有通常知識者慣稱為「讀取干擾」(read-disturb)。特別是，快閃記憶體模組中會儲存快閃記憶體儲存系統的系統資料(例如韌體碼(Firmware Code)、檔案配置表(File Allocation Table,FAT)，且此系統資料會在快閃記憶體儲存系統運作期間高頻率地的讀取。
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
請參照圖1，快閃記憶體元件1包含用於儲存電子的電荷捕捉層(charge trapping layer)2、用於施加電壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4與多晶矽間介電層(Interpoly Dielectric)5。當欲寫入資料至快閃記憶體元件1時，可藉由將電子注入電荷補捉層2以改變快閃記憶體元件1的臨界電壓，由此定義快閃記憶體元件1的數位高低態，而實現儲存資料的功能。在此，注入電子至電荷補捉層2的過程稱為程式化。反之，當欲將所儲存之資料移除時，藉由將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
然而，在生產過程中，可能會因為製程的變異，使快閃 記憶體元件的臨界電壓分佈偏移，以致於快閃記憶體元件1的儲存狀態可能無法被正確地識別，就會造成上述的「讀取干擾」的現象發生。也因為現有的快閃記憶體在跨過穿遂氧化層的電場隨著快閃記憶體的製程的微型化，進而造成快閃記憶體在20奈米後製程的快閃記憶體，其發生讀取干擾的現象越來越嚴重，也亦因有著這樣的現象存在著，無不驅使著各家廠商必須發展出能確保正確儲存資料的機制。
而現有的讀取干擾保護機制，一般是在進行讀取操作的時候設定一個錯誤位元數目門檻值，並且將超過此錯誤位元數目門檻值的資料進行重新寫入到其他的實體抹除單元，已確保資料的正確性。然而，造成錯誤位元的原因有很多，如果單就錯誤位元來做判斷，會導致快閃記憶體的重新寫入的次數太頻繁，進而增進快閃記憶體的損耗，導致減少可複寫式非揮發性記憶體儲存裝置的使用壽命。
本發明提供一種資料儲存方法，以及使用上述資料儲存方法的記憶體控制電路單元與記憶體儲存裝置，可以有效地避免因讀取干擾而造成的資料遺失，並延長記憶體儲存裝置的使用壽命。
本發明的一範例實施例提出一種資料儲存方法，用於可複寫式非揮發性記憶體模組，而上述可複寫式非揮發性記憶體模 組具有多個記憶胞、多條字元線與多條位元線。每個記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接。每個記憶胞可儲存多個位元資料，且每個位元資料可根據電壓被識別為第一狀態或第二狀態。上述的資料儲存方法包括：將資料程式化至此些字元線之中的第一字元線所連接的多個記憶胞中，其中第一預設讀取電壓初始地被設定用於第一字元線，並調整第一預設讀取電壓以獲取用於第一字元線的第一可用讀取電壓並且施予第一可用讀取電壓至第一字元線來讀取第一頁資料。上述第一頁資料是可被錯誤檢查與校正電路正確地校正。上述的資料儲存方法更包括：倘若第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值時，將第一頁資料程式化至此些字元線之中的第二字元線所連接的多個記憶胞中。
在本發明的一範例實施例中，更包括：將第一頁資料所屬的第一邏輯子單元重新映射至第一實體程式化單元，其中第二字元線所連接的此些記憶胞形成多個實體程式化單元，並且第一實體程式化單元為此些實體程式化單元的其中之一。
在本發明的一範例實施例中，其中調整第一預設讀取電壓以獲取用於第一字元線的第一可用讀取電壓並且施予第一可用讀取電壓至第一字元線來讀取第一頁資料的步驟包括根據重讀表執行重讀運作。
在本發明的一範例實施例中，其中根據重讀表執行重讀運作的步驟包括：在執行至少一次的重讀運作後根據重讀表獲取 第一讀取電壓調整值，以及根據第一讀取電壓調整值來調整第一預設讀取電壓以獲得第一可用讀取電壓。
在本發明的一範例實施例中，上述的資料儲存方法包括更包括：判斷執行重讀運作的次數是否大於第一預設數目且小於等於第二預設數目，以及倘若執行重讀運作的次數大於第一預設數目且小於等於第二預設數目時，則識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
在本發明的一範例實施例中，上述的資料儲存方法更包括：施予多個掃瞄電壓至第一字元線，以從連接至第一字元線的此些記憶胞中讀取對應每個掃瞄電壓的多個掃瞄位元資料，並且分別地計算對應此些掃瞄電壓的掃瞄位元資料之中被識別為第一狀態的位元資料的多個第一狀態位元資料增加量。此外，還根據分別地對應此些掃瞄電壓的此些第一狀態位元資料增加量獲取第一字元線的此些記憶胞的臨界電壓分佈。接著，搜尋臨界電壓分佈中的峰值和與峰值相鄰的谷值，並判斷將谷值除以峰值所獲得比率是否大於第一預定比率。以及，倘若將谷值除以峰值所獲得比率大於第一預定比率時，則識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
在本發明的一範例實施例中，上述的資料儲存方法更包括：施予多個掃瞄電壓至第一字元線，以從第一字元線讀取出分別對應此些掃描電壓的多個資料，並記錄分別對應此些資料的多個錯誤位元數目。接著判斷將此些錯誤位元數目中的最小錯誤位 元數目除以最大錯誤位元數目所獲得錯誤位元數目比率是否大於第二預定比率。以及，倘若錯誤位元數目比率大於第二預定比率時，則識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
本發明的一範例實施例提出一種記憶體控制電路單元，用於存取可複寫式非揮發性記憶體模組，而上述的記憶體控制電路單元包括：主機介面、記憶體介面與記憶體管理電路。主機介面耦接至主機系統。記憶體介面耦接至可複寫式非揮發性記憶體模組，並且上述的可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線。每個記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接。此外，每個記憶胞可儲存多個位元資料，且每個位元資料可根據至少一個電壓被識別為第一狀態或第二狀態。記憶體管理電路耦接至主機介面與記憶體介面，並且用以下達第一指令序列給可複寫式非揮發性記憶體模組以將資料程式化至此些字元線之中的第一字元線所連接的多個記憶胞中。而上述第一預設讀取電壓初始地被設定用於第一字元線。記憶體管理電路更用以調整第一預設讀取電壓以獲取用於第一字元線的第一可用讀取電壓並且下達第二指令序列給可複寫式非揮發性記憶體模組以施予第一可用讀取電壓至第一字元線來讀取第一頁資料，其中第一頁資料是可被錯誤檢查與校正電路正確地校正。倘若第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值時，記憶體管理電路更 用以下達第三指令序列給可複寫式非揮發性記憶體模組以將第一頁資料程式化至此些字元線之中的第二字元線所連接的多個記憶胞中。
在本發明的一範例實施例中，記憶體管理電路更用以將第一頁資料所屬的第一邏輯子單元重新映射至第一實體程式化單元。第二字元線所連接的此些記憶胞形成多個實體程式化單元，並且第一實體程式化單元為此些實體程式化單元的其中之一。
在本發明的一範例實施例中，在從第一字元線的記憶胞中讀取到可被錯誤檢查與校正電路正確地校正的第一頁資料之前，記憶體管理電路更用以根據重讀表對可複寫式非揮發性記憶體模組下達第四指令序列以執行重讀運作，以從第一字元線所連接的記憶胞中讀取資料。
在本發明的一範例實施例中，記憶體管理電路在執行至少一次的重讀運作後根據重讀表獲取第一讀取電壓調整值，以及根據第一讀取電壓調整值來調整第一預設讀取電壓以獲得第一可用讀取電壓。
在本發明的一範例實施例中，記憶體管理電路判斷執行重讀運作的次數是否大於第一預設數目且小於等於第二預設數目。倘若執行重讀運作的次數大於第一預設數目且小於等於第二預設數目時，則記憶體管理電路識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
在本發明的一範例實施例中，記憶體管理電路施予多個 掃瞄電壓至第一字元線，以從連接至第一字元線的此些記憶胞中讀取對應每個掃瞄電壓的多個掃瞄位元資料。而記憶體管理電路分別地計算對應此些掃瞄電壓的掃瞄位元資料之中被識別為第一狀態的位元資料的多個第一狀態位元資料增加量，以及根據分別地對應此些掃瞄電壓的此些第一狀態位元資料增加量獲取第一字元線的此些記憶胞的臨界電壓分佈。接著，記憶體管理電路搜尋臨界電壓分佈中的峰值和與峰值相鄰的谷值，並且判斷將谷值除以峰值所獲得比率是否大於第一預定比率。倘若將谷值除以峰值所獲得比率大於第一預定比率時，則記憶體管理電路識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
在本發明的一範例實施例中，記憶體管理電路施予多個掃瞄電壓至第一字元線，以從第一字元線讀取出分別對應此些掃描電壓的多個資料，並記錄分別對應此些資料的多個錯誤位元數目。接著記憶體管理電路判斷將此些錯誤位元數目中的最小錯誤位元數目除以最大錯誤位元數目所獲得錯誤位元數目比率是否大於第二預定比率。以及，倘若錯誤位元數目比率大於第二預定比率時，則記憶體管理電路識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
本發明的一範例實施例提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元耦接至主機系統。可複寫式非揮發性記 憶體模組具有多個記憶胞、多條字元線與多條位元線，並且每個記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接。此外，每個記憶胞可儲存多個位元資料，且每個位元資料可根據至少一個電壓被識別為第一狀態或第二狀態。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且用以將資料程式化至此些字元線之中的第一字元線所連接的多個記憶胞中。第一預設讀取電壓初始地被設定用於第一字元線。記憶體控制電路單元更用以調整第一預設讀取電壓以獲取用於第一字元線的第一可用讀取電壓並且施予第一可用讀取電壓至第一字元線來讀取第一頁資料。而第一頁資料是可被錯誤檢查與校正電路正確地校正。倘若第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值時，記憶體控制電路單元更用以將第一頁資料程式化至此些字元線之中的第二字元線所連接的多個記憶胞中。
在本發明的一範例實施例中，記憶體控制電路單元更用以將第一頁資料所屬的第一邏輯子單元重新映射至第一實體程式化單元。第二字元線所連接的此些記憶胞形成多個實體程式化單元，並且第一實體程式化單元為此些實體程式化單元的其中之一。
在本發明的一範例實施例中，在從第一字元線的記憶胞中讀取到可被錯誤檢查與校正電路正確地校正的第一頁資料之前，記憶體控制電路單元更用以根據重讀表執行重讀運作，以從第一字元線所連接的記憶胞中讀取資料。
在本發明的一範例實施例中，記憶體控制電路單元在執行至少一次的重讀運作後根據重讀表獲取第一讀取電壓調整值，並且根據第一讀取電壓調整值來調整第一預設讀取電壓以獲得第一可用讀取電壓。
在本發明的一範例實施例中記憶體控制電路單元判斷執行重讀運作的次數是否大於第一預設數目且小於等於第二預設數目。倘若執行重讀運作的次數大於第一預設數目且小於等於第二預設數目時，則記憶體控制電路單元識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
在本發明的一範例實施例中，記憶體控制電路單元施予多個掃瞄電壓至第一字元線，以從連接至第一字元線的此些記憶胞中讀取對應每個掃瞄電壓的多個掃瞄位元資料。此外，記憶體控制電路單元分別地計算對應此些掃瞄電壓的掃瞄位元資料之中被識別為第一狀態的位元資料的多個第一狀態位元資料增加量，以及根據分別地對應此些掃瞄電壓的此些第一狀態位元資料增加量獲取第一字元線的此些記憶胞的臨界電壓分佈。接著，記憶體控制電路單元搜尋臨界電壓分佈中的峰值和與峰值相鄰的谷值，以及判斷將谷值除以峰值所獲得比率是否大於第一預定比率。倘若將谷值除以峰值所獲得比率大於第一預定比率時，則記憶體控制電路單元識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
在本發明的一範例實施例中，記憶體控制電路單元施予 多個掃瞄電壓至第一字元線，以從第一字元線讀取出分別對應此些掃描電壓的多個資料，並記錄分別對應此些資料的多個錯誤位元數目。接著記憶體控制電路單元判斷將此些錯誤位元數目中的最小錯誤位元數目除以最大錯誤位元數目所獲得錯誤位元數目比率是否大於第二預定比率。以及，倘若錯誤位元數目比率大於第二預定比率時，則記憶體控制電路單元識別第一可用讀取電壓與第一預設讀取電壓之間的第一差值大於第一預設門檻值。
基於上述，本發明可以減少進行讀取保護操作的次數，達成減少可複寫式非揮發性記憶體模組損耗，進而提昇可複寫式非揮發性記憶體模組使用壽命的功效。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1‧‧‧快閃記憶體元件
2‧‧‧電荷補捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA‧‧‧第一預設讀取電壓
VB‧‧‧第二預設讀取電壓
VC‧‧‧第三預設讀取電壓
202‧‧‧記憶體管理電路
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧系統區
504‧‧‧資料區
506‧‧‧閒置區
508‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧錯誤檢查與校正電路
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
1501‧‧‧重讀表
1503‧‧‧重讀操作次數欄位：
1505‧‧‧調整電壓欄位
P‧‧‧峰值
Q‧‧‧谷值
S1701、S1703、S1705、S1707、S1709‧‧‧讀取資料的步驟
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖3是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖5是繪示根據一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖7是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖11是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖12A、圖12B與圖12C是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
圖13是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖14是根據一範例實施例所繪示當記憶胞多次程式化與抹除後儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖15為根據本範例實施例所繪示之重讀表的示意圖。
圖16為根據另一範例實施例所繪示的臨界電壓分佈的示意圖。
圖17是根據本範例實施例所繪示的資料儲存方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖2，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖3的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖3所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖3所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫 式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖4所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖5是繪示根據一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
請參照圖5，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於通用序列匯流排(Universal Serial Bus,USB)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、安全數位(Secure Digital,SD)介面標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、複數階記憶胞 (Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
圖7是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請參照圖6與圖7，記憶胞陣列2202包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖7所示)。記憶胞702是以陣列方式配置在位元線704與字元線706的交叉點上。當從記憶體控制電路單元104接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的電壓，位元線控制電路2206用以控制施予至位元線704的電壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並 且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組106中的記憶胞是以多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個狀態，並且此些狀態是以多個讀取電壓來區分。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖8，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一預設讀取電壓VA、第二預設讀取電壓VB與第三預設讀取電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是隨著閘極電壓越大而以"11"、"10"、"01"與"00"排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在每一記憶胞可儲存2個位元資料的例子中，同一條字元線上的記憶胞會構成2個實體程式化單元(即，下實體程式化單元與上實體程式化單元)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體程式化單元，並且每一記憶胞的MSB是對應上實體程式化單元。此外，在記憶胞陣列2202中數個實體程式化單元會構成一個實體抹除單元，並且實體抹除單元為執行抹除運作的最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，當下實體程式化單元的資料為1且上實體程式化單元的資料為1時，控制電路2212會控制字元線控制電路2204不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為"11"。當下實體程式化單元的資料為1且上實體程式化單元的資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"10"。當下實體程式化單元的資料為0且上實體程式化單元的資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下實體程式化單元的資料為0且上實體程式化單元的資料為1時，字元線控制電路2204會在控制電路2212的控制下改變 記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"01"。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖9，在本範例實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界電壓方法來完成。具體來說，欲將資料寫入至記憶胞時，記憶體控制電路單元104會設定初始寫入電壓以及寫入電壓脈衝時間，並且指示可複寫式非揮發性記憶體模組106的控制電路2212使用所設定的初始寫入電壓以及寫入電壓脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制電路單元104會使用驗證電壓來對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制電路單元104指示控制電路2212以目前施予的寫入電壓加上一增量階躍脈衝程式(Incremental-step-pulse programming,ISPP)調整值作為新的寫入電壓(亦稱為重複寫入電壓)並且依據新的寫入電壓與寫入電壓脈衝時間再次來程式化記憶胞。反之，倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。例如，初始寫入電壓會被設定為16伏特(Voltage,V)，寫入電壓脈衝時間會被設定為18微秒(microseconds,μs)並且增量階躍脈衝程式調整值被設定為0.6V，但本發明不限於此。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖10，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓於控制閘(control gate)，藉由記憶胞之通道(記憶胞用以電連接位元線與源極線之路徑，例如是記憶胞源極至汲極間之路徑)的導通狀態，來識別記憶胞儲存之資料。在讀取下實體程式化單元的資料的運作中，字元線控制電路2204會使用第一預設讀取電壓VA作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(1)來判斷下實體程式化單元的資料的值：LSB=(VA)Lower_pre1 (1)
其中(VA)Lower_pre1表示透過施予第一預設讀取電壓VA而獲得的第1下實體程式化單元驗證值。
例如，當第一預設讀取電壓VA小於記憶胞的閘極電壓時，記憶胞的通道不會導通並輸出值“0”的第1下實體程式化單元驗證值，由此LSB會被識別處於第一狀態為0。例如，當第一預設讀取電壓VA大於記憶胞的閘極電壓時，記憶胞之通道會導通並輸出值“1”的第1下實體程式化單元驗證值，由此，此LSB會被識別處於第二狀態為1。在此，第一狀態被識別為“0”並且第二狀態被識別為“1”。也就是說，用以呈現LSB為1的閘極電壓與用以呈現LSB為0的閘極電壓可透過第一預設讀取電壓VA而被區分。
在讀取上實體程式化單元資料的運作中，字元線控制電路2204會分別地使用第二預設讀取電壓VB與第三預設讀取電壓 VC作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(2)來判斷上實體程式化單元資料的值：MSB=((VB)Upper_pre2)XOR(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三預設讀取電壓VC而獲得的第1上實體程式化單元驗證值，並且(VB)Upper_pre2表示透過施予第二預設讀取電壓VB而獲得的第2上實體程式化單元驗證值，其中符號“~”代表反相。此外，在本範例實施例中，當第三預設讀取電壓VC小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第1上實體程式化單元驗證值((VC)Upper_pre1)，當第二預設讀取電壓VB小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值“0”的第2上實體程式化單元驗證值((VB)Upper_pre2)。
因此，依照運算式(2)，當第三預設讀取電壓VC與第二預設讀取電壓VB皆小於記憶胞的閘極電壓時，在施予第三預設讀取電壓VC下記憶胞之通道不會導通並輸出值“0”的第1上實體程式化單元驗證值並且在施予第二預設讀取電壓VB下記憶胞之通道不會導通並輸出值“0”的第2上實體程式化單元驗證值。此時，MSB會被識別為處於第二狀態，即，“1”。
例如，當第三預設讀取電壓VC大於記憶胞的閘極電壓且第二預設讀取電壓VB小於記憶胞的閘極電壓時，在施予第三預設讀取電壓VC下記憶胞之通道會導通並輸出值'1'的第1上實體程式化單元驗證值，並且在施予第二預設讀取電壓VB下記憶胞之通道 不會導通並輸出值“0”的第2上實體程式化單元驗證值。此時，MSB會被識別為處於第一狀態，即，“0”。
例如，當第三預設讀取電壓VC與第二預設讀取電壓VB皆大於記憶胞的閘極電壓時，在施予第三預設讀取電壓VC下，記憶胞之通道會導通並輸出值“1”的第1上實體程式化單元驗證值，並且在施予第二預設讀取電壓VB下記憶胞之通道會導通並輸出值'1'的第2上實體程式化單元驗證值。此時，MSB會被識別為處於第二狀態，即，“1”。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以TLC NAND型快閃記憶體為例(如圖11所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下實體程式化單元，CSB對應中實體程式化單元，MSB對應上實體程式化單元。在此範例中，每一記憶胞中的閘極電壓可依據第一預設讀取電壓VA、第二預設讀取電壓VB、第三預設讀取電壓VC、第四預設讀取電壓VD、第五預設讀取電壓VE、第六預設讀取電壓VF與第七預設讀取電壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。
圖12A、圖12B與圖12C是根據一範例實施例所繪示之 管理實體抹除單元的範例示意圖。
請參照圖12A，記憶體控制電路單元104(或記憶體管理電路202)會以實體程式化單元為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行寫入運作並且以實體抹除單元為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行抹除運作。具體來說，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元400(0)~400(N)。實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，一個實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。例如，以TLC NAND快閃記憶體為例，位於同一條字元線上之記憶胞的LSB會構成一個下實體程式化單元；位於同一條字元線上之記憶胞的CSB會構成一個中實體程式化單元；並且位於同一條字元線上之記憶胞的MSB會構成一個上實體程式化單元。
請參照圖12B，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會將實體抹除單元410(0)~410(N)邏輯地分組為資料區502、閒置區504、系統區506與取代區508。邏輯上屬於資料區502與閒置區504的實體抹除單元是用以儲存 來自於主機系統1000的資料。具體來說，資料區502的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區504的實體抹除單元是用以替換資料區502的實體抹除單元。也就是說，當從主機系統1000接收到寫入指令與欲寫入之資料時，記憶體控制電路單元104(或記憶體管理電路202)會從閒置區504中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區502的實體抹除單元。
邏輯上屬於系統區506的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區508中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區508中仍存有正常之實體抹除單元並且資料區502的實體抹除單元損壞時，記憶體管理電路202會從取代區508中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區502、閒置區504、系統區506與取代區508之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置100的運作中，實體抹除單元關聯至資料區502、閒置區504、系統區506與取代區508的分組關係會動態地變動。例如，當閒置區504中的實體抹除單元損壞而被取代區508的實體抹除單元取代時，則原本取代區 508的實體抹除單元會被關聯至閒置區504。
請參照圖12C，記憶體控制電路單元104(或記憶體管理電路202)會配置邏輯單元LBA(0)~LBA(H)以映射資料區502的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統100欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體控制電路單元104(或記憶體管理電路202)會從閒置區504中提取一個實體抹除單元來寫入資料，以輪替資料區502的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別每個邏輯單元的資料被儲存在那個實體抹除單元，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統1000欲在邏輯子單元中存取資料時，記憶體控制電路單元104(或記憶體管理電路202)會確認此邏輯子單元所屬的邏輯單元，並且對可複寫式非揮發性記憶體模組106下達對應的指令序列以在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會在可複寫式非揮發性記憶體模組106中儲存邏輯轉實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體控制電路單元104(或記憶體管理電路202)會將邏輯轉實體位址映射表載入至緩衝記憶體208來維護。
圖13是根據一範例實施例所繪示之記憶體控制電路單元 的概要方塊圖。必須瞭解的是，圖13所示之記憶體控制電路單元的結構僅為一範例，本發明不以此為限。
請參照圖13，記憶體控制電路單元104包括記憶體管理電路202、主機介面204、記憶體介面206與錯誤檢查與校正電路208。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機 存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於USB標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可 以是相容於PATA標準、IEEE 1394標準、PCI Express標準、SD標準、SATA標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
錯誤檢查與校正電路208是耦接至記憶體管理電路202並且用以執行一錯誤校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時，錯誤檢查與校正電路208會對所讀取的資料執行錯誤校正程序。例如，在本範例實施例中，錯誤檢查與校正電路208為低密度奇偶校正(Low Density Parity Check，LDPC)電路，並且會儲存記錄對數可能性比(Log Likelihood Ratio，LLR)值查詢表。當記憶體管理電路202從可複寫式非揮發性記憶體模組106讀取資料時，錯誤檢查與校正電路208會依據所讀取的資料以及查詢表中對應的LLR值來執行錯誤校正程序。其中，值得說明的是在另一範例實施例中，錯誤檢查與校正電路208亦可為渦輪碼(Turbo Code)電路。
在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體210與電源管理電路212。
緩衝記憶體210是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
圖14是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。值得一提的是，此記憶胞所對應的閘極電壓的統計分配圖也可稱為此記憶胞的臨界電壓分佈。為了便於說明本發明概念，以下是以MLC NAND快閃記憶體之記憶胞內的LSB所構成的下實體程式化單元為例來做範例。
請參照圖14，每一記憶胞中的閘極電壓可依據第一預設讀取電壓VA而區分為2種儲存狀態(如圖14的實線曲線所示)，並且此些儲存狀態分別地代表“1”與“0”。
一般來說，當欲從記憶胞中讀取資料時，記憶體控制電路單元104(或記憶體管理電路202)會對可複寫式非揮發性記憶體模組106下達讀取指令，並且可複寫式非揮發性記憶體模組106的控制電路2212會對連接至欲讀取的記憶胞的字元線施予預設讀取電壓，以驗證記憶胞的通道儲存狀態。除此之外，也可以施予多個掃描電壓到字元線，從此字元線所連接的多個記憶胞中讀取對應每個掃描電壓的驗證位元值。接著，分別計算對應多個掃描電壓的驗證位元中，被識別為第一狀態的位元資料的多個第一狀 態位元資料增加量。最後可以根據此些第一狀態位元資料增加量以獲取此字元線辨識為第一狀態的記憶胞的臨界電壓分佈，同理，也可以獲取此字元線辨識為第二狀態的記憶胞的臨界電壓分佈。然而，導致臨界電壓分佈偏移有幾種可能，例如，資料久置、記憶胞磨耗及讀取干擾。在此舉資料久置造成的偏移為例，由於資料長時間放置，使得可複寫式非揮發性記憶體模組106的記憶胞702的臨界電壓分佈偏移(如圖14的虛線所示)，造成第一預設讀取電壓VA無法正確地識別記憶胞的儲存狀態。也就是說，若是圖14中的記憶胞(以下稱第一記憶胞)的閘極電壓在被程式化的時候，是被程式化為“0”的驗證位元狀態，使得第一記憶胞的閘極電壓會大於第一預設讀取電壓VA。故，當使用第一預設讀取電壓VA以獲取第一記憶胞的驗證位元時，原本應該要取得“0”的驗證位元狀態，但是卻因為臨界電壓的分佈偏移，導致取得錯誤的“1”的驗證位元狀態。
當記憶體控制電路單元104(或記憶體管理電路202)對包含第一記憶胞的第一字元線使用第一預設讀取電壓VA以進行讀取操作時，由於臨界電壓的分佈偏移，會導致了所取得的第一字元線的多個記憶胞的驗證位元是錯誤的。也就是說，當一個記憶胞的驗證位元錯誤，就代表此記憶胞所儲存的1個位元的資料是錯誤的，也就會發生1個錯誤位元。當從一個字元線的多個記憶胞所讀取出的驗證位元發生錯誤，就代表從此字元線所讀取出的資料有多個錯誤位元。而當所讀取的資料的錯誤位元數目超過錯 誤檢查與校正電路208的保護能力時，會導致資料無法正確被解碼，產生錯誤資料。
在本範例實施例中，在臨界電壓的分佈已偏移下，記憶體控制電路單元104(或記憶體管理電路202)會根據第一預設讀取電壓VA來進行調整以獲取能夠成功地校正所讀取之資料的電壓(以下稱為第一可用讀取電壓VVA)。也就是說，施予第一可用讀取電壓至第一字元線上所讀取的資料能夠成功地被錯誤檢查與校正電路208來校正。特別是，成功校正透過第一可用讀取電壓VVA所讀取的資料(以下稱為第一頁資料)後，記憶體控制電路單元104(或記憶體管理電路202)會判斷所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV是否大於第一預設門檻值。當第一差值DV大於第一預設門檻值時，記憶體控制電路單元104(或記憶體管理電路202)會發送一指令序列，指示可複寫式非揮發性記憶體模組，將第一頁資料程式化到另一字元線所連接的多個記憶胞所形成的一個實體程式化單元中(例如，第二字元線所連接的多個記憶胞所形成的第一實體程式化單元中)。而在完成對於第一頁資料的程式化操作之後，第一頁資料所屬的邏輯子單元(以下稱為第一邏輯子單元)會被重新映射到上述第二字元線的第一實體程式化單元。而上述根據判斷所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV是否大於第一預設門檻值的結果，以將第一頁資料程式化到另一字元線所連接的多個記憶胞所形成的一個實體程式化單元中的操作，亦可稱 為讀取干擾保護操作(Read disturb protection)。
值得一提的是，在本範例實施例中，是藉由比對第一可用讀取電壓VVA與第一預設讀取電壓VA之間的第一差值DV是否大於第一預設門檻值來判斷是否執行讀取干擾保護操作，然而，本發明不限於此。例如，在本發明一範例實施例中，在讀取資料時，記憶體控制電路單元104(或記憶體管理電路202)會透過重讀表來獲取第一可用讀取電壓。因此，在本發明另一範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)亦可根據執行重讀的次數來判斷是否執行讀取干擾保護操作。
圖15為根據本範例實施例所繪示之重讀表的示意圖。
請參考圖15，為了便於說明，圖15為一個簡化過的重讀表1501(Retry table)，其記錄對一條字元線之記憶胞內的LSB進行重讀時每次調整的電壓，並且僅定義十次的重讀操作。必須了解的是，在其他範例實施例中，重讀表可以儲存用於更多次數之重讀操作所需的調整電壓，並且記錄用於記憶胞內其他位元(例如，MSB、CSB)之重讀的調整電壓。
在圖15的重讀表1501中，重讀操作次數欄位1503是記錄重讀次數，並且調整電壓欄位1505是記錄對應之重讀次數所調整的電壓值(以下稱第一讀取電壓調整值)，其單位為伏特(Voltage)。例如，# 1為進行第一次重讀，而所對應的調整電壓為-0.3V，以此類推，# 2為第二次重讀，且所對應的調整電壓為-0.5V。舉例來說，記憶體控制電路單元104(或記憶體管理電路202) 使用第一預設讀取電壓VA從第一字元線中讀出的頁資料(以下稱為第一頁資料)無法被錯誤校正時，記憶體控制電路單元104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106依據重讀表1501進行重讀操作，即，在進行第一次的重讀操作時，使用重讀表1501中的第一讀取電壓調整值來調整第一預設讀取電壓VA。若是使用第一預設讀取電壓VA加上第一讀取電壓調整值後的電壓值(例如：VA+(-0.3))進行讀取操作，所讀取出的第一頁資料，可以被錯誤檢查與校正電路208正確地校正，則此電壓值就為第一可用讀取電壓。但是，記憶體控制電路單元104(或記憶體管理電路202)並不一定會在進行第一次重讀操作的時候，所使用的第一讀取調整電壓就會讓第一頁資料正確地被校正，此時記憶體控制電路單元104(或記憶體管理電路202)就會根據重讀表1501，進行第二次重讀操作# 2、第三次重讀操作# 3或是第四次重讀操作# 4，以此類推，直到第一頁資料可以被正確地校正。當所使用的電壓可以讓第一頁資料被正確地校正，則此時所使用的電壓即為第一可用讀取電壓VVA，也就是說，記憶體控制電路單元104(或記憶體管理電路202)會根據重讀表1501來進行重讀操作，以獲取第一可用讀取電壓VVA。值得一提的是，當使用第一預設讀取電壓可以正確地讀出第一頁資料時，則不用進行重讀操作，此時的第一預設讀取電壓即為第一可用讀取電壓VVA。
在此範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)可根據已經進行重讀操作的次數來判斷所使用的第 一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV是否大於第一預設門檻值。舉例來說，請參照圖15，在圖15中，第四次重讀操作# 4的第四讀取調整電壓為-1V，第五次重讀操作# 5的第五讀取調整電壓為-1.3V，也就是說，在第五次重讀操作# 5內所進行的重讀操作的電壓調整是根據第一預設讀取電壓做相減，隨著重讀次數增多，相減的電壓值會越大，此時所調整後的電壓值與第一預設讀取電壓的差值便會越大。另一方面，在第六次重讀操作# 6至第十次重讀操作# 10所進行的重讀操作的電壓調整是根據第一預設讀取電壓做相加，並隨著重讀次數增多，相加的電壓值會越大，此時所調整後的電壓值與第一預設讀取電壓的差值便會越大。而記憶體控制電路單元104(或記憶體管理電路202)，如上述例子，可預先定義，當進行重讀操作以獲取第一可用讀取電壓的次數大於三並小於等於五時，或是大於八並小於等於十時，此時記憶體控制電路單元104(或記憶體管理電路202)便會辨識所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV大於第一預設門檻值。反之，若是記憶體控制電路單元104(或記憶體管理電路202)進行重讀操作以獲取第一可用讀取電壓的次數為小於等於三，或是此次數大於五並小於等於八時，記憶體控制電路單元104(或記憶體管理電路202)便會識別所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV非大於第一預設門檻值。
也就是說，在本範例實施例中，記憶體控制電路單元 104(或記憶體管理電路202)會識別執行重讀的次數是否介於某兩個預設次數(以下稱為第一預設次數與第二預設次數)之間，並且若是，則識別所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV非大於第一預設門檻值。
除了根據重讀次數來識別第一可用讀取電壓VVA與第一預設讀取電壓VA之間的偏移範圍之外，在另一範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)亦可以根據臨界電壓分佈來判斷所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV是否大於第一預設門檻值。
圖16為根據另一範例實施例所繪示的臨界電壓分佈的示意圖。
具體來說，請參照圖16，在此另一範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會搜尋所建立的臨界電壓分佈中的其中一個峰值P與和此峰值P所相鄰的一個谷值Q，並計算谷值Q除以峰值P所獲得的比率。當所計算出的比率大於一預定比率時，則記憶體控制電路單元104(或記憶體管理電路202)會識別判斷所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV大於第一預設門檻值。
舉例來說，當記憶體控制電路單元104(或記憶體管理電路202)建立對於第一字元線的臨界電壓分佈時，會接著比較峰值P和相鄰的谷值Q的比率。例如，倘若谷值Q除以峰值P所得到的比率超過預定比率時，則記憶體控制電路單元104(或記憶體管 理電路202)會辨識所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV大於第一預設門檻值。接著，記憶體控制電路單元104(或記憶體管理電路202)會執行讀取干擾保護，即將第一頁面重新寫入至另一個實體程式化單元的步驟。例如，在此預定比率可以設定為5%，但本發明不限於此。
再者，在另一範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)也可記錄在不同的掃描電壓中所讀取的資料的錯誤位元數目，並且計算最少錯誤位元數目與最大錯誤位元數目的比值(即將最少錯誤位元數目除以最大錯誤位元數目所計算出的一個比率)。並且，當此比率大於預定比率時，記憶體控制電路單元104(或記憶體管理電路202)便辨識所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV大於第一預設門檻值。
圖17是根據本範例實施例所繪示的資料儲存方法的流程圖，其中是以記憶胞中的LSB為例進行說明。
請參照圖17，在步驟S1701中，記憶體控制電路單元104(或記憶體管理電路202)會從主機系統接收讀取指令(以下稱第一讀取指令)。
之後，在步驟S1703中，記憶體控制電路單元104(或記憶體管理電路202)會根據第一讀取指令識別對應的字元線(以下稱為第一字元線)並且根據用於第一字元線的第一預設讀取電壓VA來獲取第一可用讀取電壓VVA。
接著，在步驟S1705中，記憶體控制電路單元104(或記憶體管理電路202)使用第一可用讀取電壓VVA對第一字元線進行讀取操作，以獲取第一頁資料。在此，記憶體控制電路單元104(或記憶體管理電路202)可順利地校正以第一可用讀取電壓VVA所讀取的第一頁資料並且根據第一讀取指令將校正後的資料回傳給主機系統。
接著，在步驟S1707中，記憶體控制電路單元104(或記憶體管理電路202)會判斷所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA之間的第一差值DV是否大於第一預設門檻值。
倘若所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV大於第一預設門檻值時，在步驟S1709中，記憶體控制電路單元104(或記憶體管理電路202)會將第一頁資料程式化至第二字元線的第一實體程式化單元中，並將第一頁資料所屬的第一邏輯子單元重新映射到第二字元線的第一實體程式化單元。即，進行上述的讀取干擾保護操作。
倘若所使用的第一可用讀取電壓VVA與第一預設讀取電壓VA的第一差值DV非大於第一預設門檻值，則記憶體控制電路單元104(或記憶體管理電路202)不會對第一頁資料做讀取干擾保護操作。
必須了解的是，儘管圖17是繪示讀取以MLC NAND快閃記憶體之記憶胞內的LSB所構成的下實體程式化單元為例進行說明，然而此方法亦可應用於讀取MLC NAND快閃記憶體之記 憶胞內的MSB所構成的上實體程式化單元或是TLC NAND快閃記憶體之記憶胞內之CSB所構成的中實體程式化單元。例如，在讀取儲存於MLC NAND快閃記憶體的上實體程式化單元的第二頁資料的例子中，倘若藉由施予第二讀取電壓VB與第三讀取電壓VC所獲取的位元資料無法被解碼而獲取對應的第二頁資料時，記憶體控制電路單元104(或記憶體管理電路202)會使用對應第二讀取電壓VB的讀取電壓調整值與對應第三讀取電壓VC的讀取電壓調整值來分別調整第二預設讀取電壓VB與第三預設讀取電壓VC，並且以調整後的讀取電壓(即，第二可用讀取電壓與第三可用讀取電壓)來從上實體程式化單元中獲取可錯誤校正的第二頁資料。接著從判斷第二可用讀取電壓與第三可用讀取電壓是否偏離第二預設讀取電壓以及第三預設讀取電壓至一定範圍之外，來辨識是否要對儲存於上實體程式化單元的第二頁資料進行讀取干擾保護操作。
綜上所述，上述的範例實施例的資料儲存方法、記憶體控制電路單元與記憶體儲存裝置是在判斷記憶胞的臨界電壓分佈已經偏移超過一範圍時，對儲存於此記憶胞的資料進行有效率的保護操作，由此可有效地避免資料遺失。此外，上述的範例實施例的資料儲存方法、記憶體控制電路單元與記憶體儲存裝置是在臨界電壓分佈確實已偏移過多下才執行讀取保護操作，由此減少進行讀取保護操作的次數並減少可複寫式非揮發性記憶體模組損耗。基此。可複寫式非揮發性記憶體模組的使用壽命可有效地被 延長。
S1701、S1703、S1705、S1707、S1709‧‧‧讀取資料的步驟

Claims (21)

  1. 一種資料儲存方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一該些記憶胞可儲存多個位元資料，且每一該些位元資料可根據至少一電壓被識別為一第一狀態或一第二狀態，該資料儲存方法包括：將一資料程式化至該些字元線之中的一第一字元線所連接的多個記憶胞中，其中一第一預設讀取電壓初始地被設定用於該第一字元線；調整該第一預設讀取電壓以獲取用於該第一字元線的一第一可用讀取電壓並且施予該第一可用讀取電壓至該第一字元線來讀取一第一頁資料，其中該第一頁資料是可被一錯誤檢查與校正電路正確地校正；以及倘若該第一可用讀取電壓與該第一預設讀取電壓之間的一第一差值大於一第一預設門檻值時，將該第一頁資料程式化至該些字元線之中的一第二字元線所連接的多個記憶胞中，其中該第二字元線不同於該第一字元線。
  2. 如申請專利範圍第1項所述的資料儲存方法，更包括：將該第一頁資料所屬的一第一邏輯子單元重新映射至一第一實體程式化單元，其中該第二字元線所連接的該些記憶胞形成多個實體程式化 單元，並且該第一實體程式化單元為該些實體程式化單元的其中之一。
  3. 如申請專利範圍第1項所述的資料儲存方法，其中調整該第一預設讀取電壓以獲取用於該第一字元線的該第一可用讀取電壓並且施予該第一可用讀取電壓至該第一字元線來讀取一第一頁資料的步驟包括根據一重讀表執行一重讀運作。
  4. 如申請專利範圍第3項所述的資料儲存方法，其中根據該重讀表執行該重讀運作的步驟包括：在執行該重讀運作至少一次後根據該重讀表獲取一第一讀取電壓調整值；以及根據該第一讀取電壓調整值來調整該第一預設讀取電壓以獲得該第一可用讀取電壓。
  5. 如申請專利範圍第4項所述的資料儲存方法，更包括：判斷執行該重讀運作的次數是否大於一第一預設數目且小於等於一第二預設數目；以及倘若執行該重讀運作的次數大於該第一預設數目且小於等於該第二預設數目時，則識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  6. 如申請專利範圍第1項所述的資料儲存方法，更包括：施予多個掃瞄電壓至該第一字元線，以從連接至該第一字元線的該些記憶胞中讀取對應每一該些掃瞄電壓的多個掃瞄位元資料； 分別地計算對應該些掃瞄電壓的掃瞄位元資料之中被識別為該第一狀態的位元資料的多個第一狀態位元資料增加量；根據對應該些掃瞄電壓的該些第一狀態位元資料增加量獲取該第一字元線的該些記憶胞的一臨界電壓分佈；搜尋該臨界電壓分佈中的一峰值和與該峰值相鄰的一谷值；判斷將該谷值除以該峰值所獲得一比率是否大於一第一預定比率；以及倘若該比率大於該第一預定比率時，則識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  7. 如申請專利範圍第1項所述的資料儲存方法，更包括：施予多個掃瞄電壓至該第一字元線，以從該第一字元線讀取出分別對應該些掃描電壓的多個資料；記錄分別對應該些資料的多個錯誤位元數目；判斷將該些錯誤位元數目中的一最小錯誤位元數目除以一最大錯誤位元數目所獲得一錯誤位元數目比率是否大於一第二預定比率；以及倘若該錯誤位元數目比率大於該第二預定比率時，則識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  8. 一種記憶體控制電路單元，用於存取一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一該些記憶胞可儲存多個位元資料，且每一該些位元資料可根據至少一電壓被識別為一第一狀態或一第二狀態；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，並且用以下達一第一指令序列給該可複寫式非揮發性記憶體模組以將一資料程式化至該些字元線之中的一第一字元線所連接的多個記憶胞中，其中一第一預設讀取電壓初始地被設定用於該第一字元線，其中該記憶體管理電路更用以調整該第一預設讀取電壓以獲取用於該第一字元線的一第一可用讀取電壓並且下達一第二指令序列給該可複寫式非揮發性記憶體模組以施予該第一可用讀取電壓至該第一字元線來讀取一第一頁資料，其中該第一頁資料是可被一錯誤檢查與校正電路正確地校正，其中倘若該第一可用讀取電壓與該第一預設讀取電壓之間的一第一差值大於一第一預設門檻值時，該記憶體管理電路更用以下達一第三指令序列給該可複寫式非揮發性記憶體模組以將該第一頁資料程式化至該些字元線之中的一第二字元線所連接的多個記憶胞中，其中該第二字元線不同於該第一字元線。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將該第一頁資料所屬的一第一邏輯子單元重新映射至一第一實體程式化單元，其中該第二字元線所連接的該些記憶胞形成多個實體程式化單元，並且該第一實體程式化單元為該些實體程式化單元的其中之一。
  10. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據一重讀表對該可複寫式非揮發性記憶體模組下達一第四指令序列以執行一重讀運作，以從該第一字元線所連接的記憶胞中讀取資料。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該記憶體管理電路在執行至少一次該重讀運作後根據該重讀表獲取一第一讀取電壓調整值，其中該記憶體管理電路根據該第一讀取電壓調整值來調整該第一預設讀取電壓以獲得該第一可用讀取電壓。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路判斷執行該重讀運作的次數是否大於一第一預設數目且小於等於一第二預設數目，其中倘若執行該重讀運作的次數大於該第一預設數目且小於等於該第二預設數目時，則該記憶體管理電路識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  13. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路施予多個掃瞄電壓至該第一字元線，以從連接至該第一字元線的該些記憶胞中讀取對應每一該些掃瞄電壓的多個掃瞄位元資料，其中該記憶體管理電路分別地計算對應該些掃瞄電壓的掃瞄位元資料之中被識別為該第一狀態的位元資料的多個第一狀態位元資料增加量，其中該記憶體管理電路根據對應該些掃瞄電壓的該些第一狀態位元資料增加量獲取該第一字元線的該些記憶胞的一臨界電壓分佈，其中該記憶體管理電路搜尋該臨界電壓分佈中的一峰值和與該峰值相鄰的一谷值，其中該記憶體管理電路判斷將該谷值除以該峰值所獲得一比率是否大於一第一預定比率，其中倘若該比率大於該第一預定比率時，則該記憶體管理電路識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路施予多個掃瞄電壓至該第一字元線，以從該第一字元線讀取出分別對應該些掃描電壓的多個資料，其中該記憶體管理電路記錄分別對應該些資料的多個錯誤位元數目， 其中該記憶體管理電路判斷將該些錯誤位元數目中的一最小錯誤位元數目除以一最大錯誤位元數目所獲得一錯誤位元數目比率是否大於一第二預定比率，其中倘若該錯誤位元數目比率大於該第二預定比率時，則該記憶體管理電路識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  15. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一該些記憶胞可儲存多個位元資料，且每一該些位元資料可根據至少一電壓被識別為一第一狀態或一第二狀態；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，並且用以將一資料程式化至該些字元線之中的一第一字元線所連接的多個記憶胞中，其中一第一預設讀取電壓初始地被設定用於該第一字元線，其中該記憶體控制電路單元更用以調整該第一預設讀取電壓以獲取用於該第一字元線的一第一可用讀取電壓並且施予該第一可用讀取電壓至該第一字元線來讀取一第一頁資料，其中該第一頁資料是可被一錯誤檢查與校正電路正確地校正， 其中倘若該第一可用讀取電壓與該第一預設讀取電壓之間的一第一差值大於一第一預設門檻值時，該記憶體控制電路單元更用以將該第一頁資料程式化至該些字元線之中的一第二字元線所連接的多個記憶胞中，其中該第二字元線不同於該第一字元線。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該第一頁資料所屬的一第一邏輯子單元重新映射至一第一實體程式化單元，其中該第二字元線所連接的該些記憶胞形成多個實體程式化單元，並且該第一實體程式化單元為該些實體程式化單元的其中之一。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據一重讀表執行一重讀運作，以從該第一字元線所連接的記憶胞中讀取資料。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元在執行至少一次該重讀運作後根據該重讀表獲取一第一讀取電壓調整值，其中該記憶體控制電路單元根據該第一讀取電壓調整值來調整該第一預設讀取電壓以獲得該第一可用讀取電壓。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中該記憶體控制電路單元判斷執行該重讀運作的次數是否大於一第一預設數目且小於等於一第二預設數目，其中倘若執行該重讀運作的次數大於該第一預設數目且小於 等於該第二預設數目時，則該記憶體控制電路單元識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  20. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元施予多個掃瞄電壓至該第一字元線，以從連接至該第一字元線的該些記憶胞中讀取對應每一該些掃瞄電壓的多個掃瞄位元資料，其中該記憶體控制電路單元分別地計算對應該些掃瞄電壓的掃瞄位元資料之中被識別為該第一狀態的位元資料的多個第一狀態位元資料增加量，其中該記憶體控制電路單元根據對應該些掃瞄電壓的該些第一狀態位元資料增加量獲取該第一字元線的該些記憶胞的一臨界電壓分佈，其中該記憶體控制電路單元搜尋該臨界電壓分佈中的一峰值和與該峰值相鄰的一谷值，其中該記憶體控制電路單元判斷將該谷值除以該峰值所獲得一比率是否大於一第一預定比率，其中倘若該比率大於該第一預定比率時，則該記憶體控制電路單元識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元施予多個掃瞄電壓至該第一字元 線，以從該第一字元線讀取出分別對應該些掃描電壓的多個資料，其中該記憶體控制電路單元記錄分別對應該些資料的多個錯誤位元數目，其中該記憶體控制電路單元判斷將該些錯誤位元數目中的一最小錯誤位元數目除以一最大錯誤位元數目所獲得一錯誤位元數目比率是否大於一第二預定比率，其中倘若該錯誤位元數目比率大於該第二預定比率時，則該記憶體控制電路單元識別該第一可用讀取電壓與該第一預設讀取電壓之間的該第一差值大於該第一預設門檻值。
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