TWI755764B

TWI755764B - 記憶體裝置及其寫入方法

Info

Publication number: TWI755764B
Application number: TW109121080A
Authority: TW
Inventors: 李亞叡; 陳冠復
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-06-22
Filing date: 2020-06-22
Publication date: 2022-02-21
Also published as: TW202201221A

Abstract

一種記憶體裝置及其寫入方法。控制電路對非揮發性記憶體的多個記憶胞執行第一寫入操作及第一寫入驗證操作，於上述多個記憶胞通過第一寫入驗證操作後，對上述多個記憶胞中對應至少一目標臨限電壓的多個目標記憶胞執行第二寫入驗證操作，於上述多個目標記憶胞的失效位元數未小於預設位元數時，對上述多個記憶胞執行第二寫入操作及第三寫入驗證操作。

Description

記憶體裝置及其寫入方法

本發明是有關於一種電子裝置，且特別是有關於一種記憶體裝置及其寫入方法。

近年來，非揮發性記憶體廣泛的使用於各種電子設備，例如個人電腦、筆記型電腦、智慧型手機、平板電腦等。為了因應大量資料的儲存，記憶體朝向容量更大的趨勢發展。已被廣泛使用的三維堆疊的快閃記憶體可有效提高儲存容量，然三維堆疊元件的隨機電報雜訊(random telegraph noise, RTN)特性容易使記憶胞的臨限電壓產生波動，進而造成讀取錯誤。此外，三維堆疊的快閃記憶體還具有橫向電荷遷移問題，由於三維堆疊的快閃記憶體電荷捕捉層在字元線之間共享，因此橫向電荷遷移容易在寫入之後立刻產生臨限電壓的負向偏移。臨限電壓的變動將導致讀取窗口的縮減，而容易出現讀取錯誤的情形，因此如何確保記憶胞的臨限電壓分佈曲線符合預期為一十分重要的課題。

本發明提供一種記憶體裝置及其寫入方法，可有效避免讀取窗口的縮減，降低讀取錯誤情形。

本發明的記憶體裝置包括非揮發性記憶體以及控制電路。控制電路對非揮發性記憶體的多個記憶胞執行第一寫入操作及第一寫入驗證操作。於上述多個記憶胞通過第一寫入驗證操作後，對上述多個記憶胞中對應至少一目標臨限電壓的多個目標記憶胞執行第二寫入驗證操作。於上述多個目標記憶胞的失效位元數未小於預設位元數時，對上述多個記憶胞執行第二寫入操作及第三寫入驗證操作。

本發明還提供一種記憶體裝置的寫入方法，記憶體裝置包括多個記憶胞，記憶體裝置的寫入方法包括下列步驟。對上述多個記憶胞執行第一寫入操作及第一寫入驗證操作。於上述多個記憶胞通過第一寫入驗證操作後，對上述多個記憶胞中對應至少一目標臨限電壓的多個目標記憶胞執行第二寫入驗證操作。判斷目標記憶胞的失效位元數是否小於預設位元數。若上述多個目標記憶胞的失效位元數未小於預設位元數，對上述多個記憶胞執行第二寫入操作及第三寫入驗證操作。

基於上述，本發明實施例的控制電路可在記憶胞通過第一寫入驗證操作後，再對記憶胞中對應至少一目標臨限電壓的目標記憶胞執行第二寫入驗證操作。在目標記憶胞的失效位元數未小於預設位元數時，對記憶胞執行第二寫入操作及第三寫入驗證操作。如此可有效改善讀取窗口縮減以及出現讀取錯誤的可能性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一實施例的記憶體裝置的示意圖，請參照圖1。記憶體裝置包括控制電路102以及非揮發性記憶體104，非揮發性記憶體104可包括多個記憶體區塊，各個記憶體區塊可包括多個記憶體頁面，控制電路102可以一個記憶體頁面為單位對非揮發性記憶體104進行存取操作。其中各個記憶體頁面包括多個記憶胞，記憶胞可例如為單階記憶胞、多階記憶胞、三階記憶胞或四階記憶胞。

在本實施例中，以三階記憶胞為例，各個記憶胞可儲存3位元的資料，如圖2的(A)所示，各個記憶胞可具有8個邏輯狀態，臨限電壓VT1~VT7可用以區別記憶胞儲存的資料的狀態。控制電路102可對記憶體頁面中的記憶胞進行第一寫入操作與第一寫入驗證操作。進一步來說，控制電路102可對記憶胞施加初始寫入電壓以進行資料寫入，例如可對各個記憶胞施加寫入脈衝，以使各個記憶胞的臨限電壓移動至預期的對應的電壓值(例如移動至或移動至超過臨限電壓VT1~VT7的其中之一)，並對記憶胞施加用於寫入驗證的寫入驗證電壓PV，以判斷各記憶胞是否達到預期的對應的臨限電壓值（例如VT1、VT3或臨限電壓VT1~VT7中的其它臨限電壓），從而確定資料是否正確地寫入記憶胞。在本實施例中，三階記憶胞具有8個邏輯狀態，並且每個邏輯狀態具有對應的臨限電壓VT1至VT7。若某些記憶胞未通過其對應的臨限電壓的寫入驗證，可利用增量步進脈衝程式化（Incremental Step Pulse Programming，ISPP）電壓再次進行資料寫入。亦即，每次寫入驗證失敗後，使寫入電壓增加一固定電壓後再對記憶胞進行資料寫入，直到所有記憶胞通過對應的臨限電壓的寫入驗證。在所有通過第一寫入驗證操作後，記憶體頁面中的記憶胞的實際的臨限電壓分佈曲線(虛線所示的分佈曲線)與預期的臨限電壓分佈曲線(實線所示的分佈曲線)間出現偏移。由於隨機電報雜訊以及橫向電荷遷移的影響，將可能出現臨限電壓偏移。其中由圖2的(A)可看出，在分佈曲線上VT1~VT7的臨限電壓偏移中有一個最大的臨限電壓偏移(如虛線所示)。此最大的臨限電壓偏移相關於如圈選框100所圈選的最高臨限電壓VT7。與圈選框100圈選出的與分佈曲線相關的記憶胞可作為目標記憶胞。值得注意的是，在其他實施例中，也可以將與不同臨限電壓相關的記憶胞做為目標記憶胞。例如，可將分佈於臨限電壓VT3與VT4之間的記憶胞做為目標記憶胞。目標記憶胞的選擇不以圖2的(A)實施例為限。

如前所述，可對目標記憶胞執行第二寫入驗證操作。如圖2的(B)所示，控制電路102可只對目標記憶胞施加第二寫入驗證電壓PV’，以判斷失效位元數(Failure Bit Count，FBC)是否小於預設位元數(例如5位元)。第二寫入驗證電壓PV’可小於等於第一寫入驗證操作的第一寫入驗證電壓PV。例如可使第二寫入驗證電壓PV’小於等於500mV，然不以此為限。第二寫入驗證電壓PV’的設定可視實際需求調整。例如依據可容許的失效位元數來決定第二寫入驗證電壓PV’的電壓值。當失效位元數(例如3位元)小於預設位元數(例如5位元)時，即完成記憶體頁面的寫入方法。

而當失效位元數(例如10位元)未小於預設位元數(例如5位元)時，控制電路102可對記憶體頁面的所有記憶胞再進行第二寫入操作以及第三寫入驗證操作，以避免讀取窗口縮減。如圖2的(C)所示，使記憶胞的臨限電壓分佈曲線由虛線所示的分佈曲線變化為實線所示的分佈曲線)，進而降低出現讀取錯誤的可能性。第二寫入操作以及第三寫入驗證操作可確保記憶胞的臨限電壓分佈曲線符合預期。

如前所述，目標記憶胞可為如圖2的(A)的圈選框100所圈選的具有最大的臨限電壓偏移的記憶胞。因此，僅對目標記憶胞進行第二寫入驗證即可確定是否有進行第二寫入操作的必要，如此僅對目標記憶胞進行第二寫入驗證可有效提高記憶體頁面的資料寫入效率。

值得注意的是，控制電路102在執行第二寫入操作以及第三寫入驗證操作時，可依據實際需求調整第二寫入操作以及第三寫入驗證操作的操作參數。例如可依據目標記憶胞的失效位元數以及記憶胞的資料寫入效率需求至少之其一調整第二寫入操作以及第三寫入驗證操作的操作參數。操作參數可包括增量步進脈衝程式化電壓、初始寫入電壓或寫入驗證電壓，然不以此為限。例如當目標記憶胞的失效位元數較多或需在短時間內完成資料寫入時，可提高增量步進脈衝程式化電壓以及初始寫入電壓的電壓值。此外也可降低寫入驗證電壓的電壓值。

圖3是依照本發明實施例的記憶體裝置的寫入方法的流程圖。由上述實施例可知，記憶體裝置的寫入方法可包括下列步驟。在步驟S302中，對多個記憶胞執行第一寫入操作及第一寫入驗證操作，記憶胞可例如為單階記憶胞、多階記憶胞、三階記憶胞或四階記憶胞。在步驟S304中，於上述多個記憶胞通過第一寫入驗證操作後，對上述多個記憶胞中對應至少一目標臨限電壓的多個目標記憶胞執行第二寫入驗證操作。此至少一目標臨限電壓可為多個記憶胞的所有臨限電壓中最大的臨限電壓。此外，第二寫入驗證操作的寫入驗證電壓可小於等於第一寫入驗證操作的寫入驗證電壓，例如，第二寫入驗證操作的寫入驗證電壓與第一寫入驗證操作的寫入驗證電壓間的電壓差可小於等於500mV。在步驟S306中，判斷上述多個目標記憶胞的失效位元數是否小於預設位元數，若失效位元數小於預設位元數，可結束資料寫入方法。在步驟S308中，若失效位元數未小於預設位元數，可對上述多個記憶胞執行第二寫入操作及第三寫入驗證操作。因此，記憶胞的臨限電壓分佈曲線符合預期。在執行第二寫入操作及第三寫入驗證操作時，可調整第二寫入操作及第三寫入驗證操作的操作參數。操作參數可依據目標記憶胞的失效位元數以及上述多個記憶胞的資料寫入效率需求至少之其一調整。例如，可調整增量步進脈衝程式化電壓、寫入電壓以及寫入驗證電壓等參數。

上述實施例揭露，本發明的控制電路可在多個記憶胞通過第一寫入驗證操作後，再對多個記憶胞中對應至少一目標臨限電壓的目標記憶胞執行第二寫入驗證操作。在目標記憶胞的失效位元數未小於預設位元數時，對多個記憶胞執行第二寫入操作及第三寫入驗證操作。如此，多個記憶胞的實際的臨限電壓分佈曲線可符合預期的臨限電壓分佈曲線。讀取窗口縮減以及出現讀取錯誤的可能性可被改善。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100：圈選框 102：控制電路 104：非揮發性記憶體 VT1~VT7：臨限電壓 PV、PV’：寫入驗證電壓 S302~S308：記憶體裝置的寫入方法步驟

圖1是依照本發明實施例的記憶體裝置的示意圖。圖2是依照本發明實施例的記憶胞的臨限電壓分佈的示意圖。圖3是依照本發明實施例的記憶體裝置的寫入方法的流程圖。

100：圈選框 VT1~VT7：臨限電壓 PV、PV’：寫入驗證電壓

Claims

一種記憶體裝置，包括：一非揮發性記憶體；以及一控制電路，對該非揮發性記憶體的多個記憶胞執行一第一寫入操作及一第一寫入驗證操作，於該些記憶胞通過該第一寫入驗證操作後，對該些記憶胞中對應至少一目標臨限電壓的多個目標記憶胞執行一第二寫入驗證操作，於該些目標記憶胞的失效位元數未小於預設位元數時，對該些記憶胞執行一第二寫入操作及一第三寫入驗證操作，其中該第一寫入驗證操作、該第二寫入驗證操作以及該第三寫入驗證操作用以寫入對應的驗證電壓，以判斷該些記憶胞是否達到預期的對應的該至少一目標臨限電壓。
如申請專利範圍第1項所述的記憶體裝置，其中該第二寫入驗證操作的寫入驗證電壓小於等於該第一寫入驗證操作的寫入驗證電壓。
如申請專利範圍第2項所述的記憶體裝置，其中該第二寫入驗證操作的寫入驗證電壓與該第一寫入驗證操作的寫入驗證電壓間的電壓差小於等於500mV。
如申請專利範圍第1項所述的記憶體裝置，其中該至少一目標臨限電壓包括該些記憶胞的所有臨限電壓中最大的臨限電壓。
如申請專利範圍第1項所述的記憶體裝置，其中該控制電路依據該目標記憶胞的失效位元數以及該些記憶胞的資料寫入效率需求至少之其一調整該第二寫入操作及該第三寫入驗證操作的操作參數。
如申請專利範圍第5項所述的記憶體裝置，其中該第二寫入操作及該第三寫入驗證操作的操作參數包括增量步進脈衝程式化電壓、寫入電壓或寫入驗證電壓。
一種記憶體裝置的寫入方法，該記憶體裝置包括多個記憶胞，該記憶體裝置的寫入方法包括：對該些記憶胞執行一第一寫入操作及一第一寫入驗證操作；於該些記憶胞通過該第一寫入驗證操作後，對該些記憶胞中對應至少一目標臨限電壓的多個目標記憶胞執行一第二寫入驗證操作；判斷該些目標記憶胞的失效位元數是否小於預設位元數；若該些目標記憶胞的失效位元數未小於該預設位元數，對該些記憶胞執行一第二寫入操作及一第三寫入驗證操作，其中該第一寫入驗證操作、該第二寫入驗證操作以及該第三寫入驗證操作用以寫入對應的驗證電壓，以判斷該些記憶胞是否達到預期的對應的該至少一目標臨限電壓。
如申請專利範圍第7項所述的記憶體裝置的寫入方法，其中該第二寫入驗證操作的寫入驗證電壓小於等於該第一寫入驗證操作的寫入驗證電壓。
如申請專利範圍第8項所述的記憶體裝置的寫入方法，其中該第二寫入驗證操作的寫入驗證電壓與該第一寫入驗證操作的寫入驗證電壓間的電壓差小於等於500mV。
如申請專利範圍第7項所述的記憶體裝置的寫入方法，其中該至少一目標臨限電壓包括該些記憶胞的所有臨限電壓中最大的臨限電壓。