TWI498911B - 記憶體管理方法、記憶體控制器與記憶體儲存裝置 - Google Patents

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Description

記憶體管理方法、記憶體控制器與記憶體儲存裝置
本發明是有關於一種用於管理可複寫式非揮發性記憶體模組的記憶體管理方法及使用此方法的記憶體控制器與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
在反及(NAND)型快閃記憶體中，記憶胞會由位元線(Bit Line)與字元線(Word Line)來串起而形成一記憶胞陣列(memory cell array)。目前NAND型快閃記憶體可根據每一記憶胞可儲存的資料位元數而區分為多階記憶胞(Multi-Level Cell，MLC)快閃記憶體及單階記憶胞(Single-Level Cell，SLC)快閃記憶體。SLC快閃記憶體的每個記憶胞僅能儲存1個位元資料，而MLC快閃記憶體的每個記憶胞可儲存至少2個以上的位元資料。例如，以4層記憶胞快閃記憶體為例，每一記憶胞可儲存2個位元資料(即，"11"、"10"、"00"與"01")。
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
請參照圖1，快閃記憶體元件1包含用於儲存電子的電荷捕捉層(charge traping layer)2、用於施加偏壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4與多晶矽間介電層(Interpoly Dielectric)5。當欲寫入資料至快閃記憶體元件1時，可藉由將電子注入電荷補捉層2以改變快閃記憶體元件1的臨界電壓，由此定義快閃記憶體元件1的數位高低態，而實現儲存資料的功能。在此，注入電子至電荷補捉層2的過程稱為程式化。反之，當欲將所儲存之資料移除時，藉由將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
在寫入與抹除過程中，快閃記憶體元件1會隨著電子的多次的注入與移除而造成老化，導致電子寫入速度增加並造成臨界電壓分佈變寬。因此，在快閃記憶體元件1被程式化後無法被正確地識別其儲存狀態，而產生錯誤位元。如何有效地識別快閃記憶體元件的老化程度，並且對應的調整操作快閃記憶體元件的機制是此領域技術人員所致力的目標。
本發明提供一種記憶體管理方法，其能夠有效地識別可複寫式非揮發性記憶體模組的磨損程度並且對應地調整操作可複寫式非揮發性記憶體模組的機制。
本發明提供一種記憶體控制器，其能夠有效地識別可複寫式非揮發性記憶體模組的磨損程度並且對應地調整操作可複寫式非揮發性記憶體模組的機制。
本發明提供一種記憶體儲存裝置，其能夠有效地識別可複寫式非揮發性記憶體模組的磨損程度並且對應地調整操作可複寫式非揮發性記憶體模組的機制。
本發明範例實施例提出一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，此可複寫式非揮發性記憶體模組具有多個記憶胞，此些記憶胞組成多個實體頁面，此些實體頁面構成多個實體區塊，每一記憶胞包括多個儲存狀態，此些儲存狀態包括第一儲存狀態與第二儲存狀態。本記憶體管理方法包括：記錄每一實體頁面的磨損程度值；以及根據此些實體頁面的磨損程度值來操作此可複寫式非揮發性記憶體模組。在此，記錄每一實體頁面的磨損程度值的步驟包括：程式化此些實體頁面之中的第一實體頁面，以寫入資料至此第一實體頁面；施予第一偵測偏壓至此第一實體頁面以從該第一實體頁面中讀取該資料並且計算在使用該第一偵測偏壓所讀取的資料中的一第一錯誤位元數；施予第二偵測偏壓至此第一實體頁面以從此第一實體頁面中讀取資料並且計算在使用第二偵測偏壓所讀取的資料中的第二錯誤位元數；以及依據第一錯誤位元數與第二錯誤位元數產生對應第一實體頁面的磨損程度值，其中第一偵測偏壓大於第二偵測偏壓，第一偵測偏壓小於對應第二儲存狀態的驗證偏壓，並且第二偵測偏壓大於第 一儲存狀態的驗證偏壓。
在本發明之一實施例中，上述之記憶體管理方法更包括：根據此些實體頁面的磨損程度值計算每一實體區塊的磨損程度值。
在本發明之一實施例中，上述之根據此些實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組的步驟包括：加總此些實體頁面的磨損程度值，以獲得對應此可複寫式非揮發性記憶體模組的目前磨損程度值；判斷此可複寫式非揮發性記憶體模組的目前磨損程度值與此可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值是否大於一磨損門檻值；以及倘若此可複寫式非揮發性記憶體模組的目前磨損程度值與此可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值大於此磨損門檻值時，從此些實體區塊之中選擇一第一實體區塊，從此些實體區塊之中選擇一第二實體區塊，將儲存在第一實體區塊中的資料搬移至第二實體區塊，並且將原先映射至第一實體區塊的實體頁面的邏輯位址重新映射至第二實體區塊的實體頁面，其中第一實體區塊為此些實體區塊之中已儲存資料的實體區塊之中具有最小磨損程度值的實體區塊並且第二實體區塊為此些實體區塊之中未儲存資料的實體區塊之中具有最大磨損程度值的實體區塊。
在本發明之一實施例中，上述之根據此些實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組的步驟包括：根據第一實體頁面的磨損程度值，調整對應第一實體 頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一；以及使用對應此第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間程式化屬於第一實體頁面的記憶胞，以將資料寫入至第一實體頁面。
在本發明之一實施例中，上述之根據此第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的步驟包括：隨著第一實體頁面的磨損程度值增加，降低對應此第一實體頁面的初始寫入偏壓。
在本發明之一實施例中，上述之根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的步驟包括：隨著第一實體頁面的磨損程度值增加，減少對應第一實體頁面的寫入偏壓脈衝時間。
在本發明之一實施例中，上述之根據此些實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組的步驟包括：隨著第一實體頁面的磨損程度值增加，增加對應屬於第一實體頁面的記憶胞的儲存狀態的驗證偏壓。
本發明一範例實施例提出一種記憶體控制器，用於控制可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組具有多個記憶胞，此些記憶胞組成多個實體頁面，此些實體頁面構成多個實體區塊，每一記憶胞包括多個儲存狀態，此些儲存狀態包括第一儲存狀態與第二儲存狀態。本記憶體控制器包括主機介面、記憶體介面與記憶體 管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。記憶體管理電路用以記錄每一實體頁面的磨損程度值，並且根據此些實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組。其中，在記錄每一實體頁面的磨損程度值的運作中，記憶體管理電路程式化此些實體頁面之中的第一實體頁面以寫入資料至第一實體頁面，施予第一偵測偏壓至第一實體頁面以從第一實體頁面中讀取資料並且計算在使用第一偵測偏壓所讀取的資料中的第一錯誤位元數，施予第二偵測偏壓至第一實體頁面以從第一實體頁面中讀取資料並且計算在使用第二偵測偏壓所讀取的資料中的第二錯誤位元數，並且依據第一錯誤位元數與第二錯誤位元數產生對應第一實體頁面的磨損程度值。在此，第一偵測偏壓大於第二偵測偏壓，第一偵測偏壓小於對應第二儲存狀態的驗證偏壓，並且第二偵測偏壓大於第一儲存狀態的驗證偏壓。
在本發明之一實施例中，上述之記憶體管理電路更用以根據此些實體頁面的磨損程度值計算每一實體區塊的磨損程度值。
在本發明之一實施例中，在根據此些實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組的運作中，記憶體管理電路會加總此些實體頁面的磨損程度值，以獲得對應此可複寫式非揮發性記憶體模組的目前磨損程度值。此外，記憶體管理電路會判斷此可複寫式非揮發性記憶體 模組的目前磨損程度值與可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值是否大於磨損門檻值。倘若此可複寫式非揮發性記憶體模組的目前磨損程度值與此可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值大於磨損門檻值時，記憶體管理電路會從此些實體區塊之中選擇第一實體區塊，從此些實體區塊之中選擇第二實體區塊，將儲存在第一實體區塊中的資料搬移至第二實體區塊，並且將原先映射至第一實體區塊的實體頁面的邏輯位址重新映射至第二實體區塊的實體頁面，其中第一實體區塊為此實體區塊之中已儲存資料的實體區塊之中具有最小磨損程度值的實體區塊並且第二實體區塊為此些實體區塊之中未儲存資料的實體區塊之中具有最大磨損程度值的實體區塊。
在本發明之一實施例中，在根據此些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，記憶體管理電路會根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一，並且使用對應此第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間來程式化屬於第一實體頁面的記憶胞，以將資料寫入至第一實體頁面。
在本發明之一實施例中，在上述根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的運作中，記憶體管理電路會隨著第一實體頁面的磨損程度值增加，降低對應第一實 體頁面的初始寫入偏壓。
在本發明之一實施例中，在上述根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的運作中，記憶體管理電路會隨著第一實體頁面的磨損程度值增加，減少對應第一實體頁面的寫入偏壓脈衝時間。
在本發明之一實施例中，在上述根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的運作中，記憶體管理電路會隨著第一實體頁面的磨損程度值增加，增加對應屬於第一實體頁面的記憶胞的儲存狀態的驗證偏壓。
本發明一範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個記憶胞，此些記憶胞組成多個實體頁面，此些實體頁面構成多個實體區塊，每一記憶胞包括多個儲存狀態，此些儲存狀態包括第一儲存狀態與第二儲存狀態。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組。記憶體控制器用以記錄每一實體頁面的磨損程度值，並且根據此些實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組。其中，在記錄每一實體頁面的磨損程度值的運作中，記憶體控制器程式化此些實體頁面之中的第一實體頁面以寫入資料至第一實體頁面，施予第一偵測偏壓至第一實體頁面以從第一實體頁面中讀取資料並且 計算在使用第一偵測偏壓所讀取的資料中的第一錯誤位元數，施予第二偵測偏壓至第一實體頁面以從第一實體頁面中讀取資料並且計算在使用第二偵測偏壓所讀取的資料中的第二錯誤位元數，並且依據第一錯誤位元數與第二錯誤位元數產生對應第一實體頁面的磨損程度值。在此，第一偵測偏壓大於第二偵測偏壓，第一偵測偏壓小於對應第二儲存狀態的驗證偏壓，並且第二偵測偏壓大於第一儲存狀態的驗證偏壓。
在本發明之一實施例中，上述之記憶體控制器更用以根據此些實體頁面的磨損程度值計算每一實體區塊的磨損程度值。
在本發明之一實施例中，在根據此些實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組的運作中，記憶體控制器會加總此些實體頁面的磨損程度值，以獲得對應此可複寫式非揮發性記憶體模組的目前磨損程度值。此外，記憶體控制器會判斷此可複寫式非揮發性記憶體模組的目前磨損程度值與可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值是否大於磨損門檻值。倘若此可複寫式非揮發性記憶體模組的目前磨損程度值與此可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值大於磨損門檻值時，記憶體控制器會從此些實體區塊之中選擇第一實體區塊，從此些實體區塊之中選擇第二實體區塊，將儲存在第一實體區塊中的資料搬移至第二實體區塊，並且將原先映射至第一實體區塊的實體頁面的邏輯位址重新映 射至第二實體區塊的實體頁面，其中第一實體區塊為此實體區塊之中已儲存資料的實體區塊之中具有最小磨損程度值的實體區塊並且第二實體區塊為此些實體區塊之中未儲存資料的實體區塊之中具有最大磨損程度值的實體區塊。
在本發明之一實施例中，在根據此些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，記憶體控制器會根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一，並且使用對應此第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間來程式化屬於第一實體頁面的記憶胞，以將資料寫入至第一實體頁面。
在本發明之一實施例中，在上述根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的運作中，記憶體控制器會隨著第一實體頁面的磨損程度值增加，降低對應第一實體頁面的初始寫入偏壓。
在本發明之一實施例中，在上述根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的運作中，記憶體控制器會隨著第一實體頁面的磨損程度值增加，減少對應第一實體頁面的寫入偏壓脈衝時間。
在本發明之一實施例中，在上述根據第一實體頁面的磨損程度值調整對應第一實體頁面的初始寫入偏壓與寫入偏壓脈衝時間的至少其中之一的運作中，記憶體控制器會 隨著第一實體頁面的磨損程度值增加，增加對應屬於第一實體頁面的記憶胞的儲存狀態的驗證偏壓。
基於上述，本發明範例實施例的記憶體管理方法、記憶體控制器與記憶體儲存裝置能夠有效地識別記憶胞的磨損程度並且對應的調整操作可複寫式非揮發性記憶體模組的方式，由此正確地將資料寫入至記憶胞中，避免資料遺失。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在寫入與抹除過程中，快閃記憶體元件會隨著電子多次的注入與移除而造成部份結構磨損，例如穿遂氧化層，導致電子寫入速度增加並造成臨界電壓分佈變寬。為了能夠使資料被正確地儲存，如圖2所示，本發明範例實施例所提出的記憶體管理方法包括施予不同的偵測偏壓來讀取實體頁面中的資料(S1001)；根據所讀取的資料來計算對應的錯誤位元數(S1003)；根據以不同偵測偏壓所讀取之資料的錯誤位元數來估計磨損程度值(S1005)；以及根據此些磨損程度值來操作可複寫式非揮發性記憶體模組(S1007)。為了能夠使本發明能夠更清楚地被理解，以下將以數個範例實施例來作詳細說明。
[第一範例實施例]
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統) 包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖3是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖3，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖4的滑鼠1202、鍵盤1204、顯示器1206與印表機1252。必須瞭解的是，圖4所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖4所示的隨身碟1256、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發 明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖5所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖6是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
請參照圖6，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於通用序列匯流排(Universal Serial Bus,USB)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、安全數位(Secure Digital,SD)介面標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖7是根據第一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖7，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖8所示)。記憶胞702是以陣列方式配置在位元線704與字元線706的交叉點上。當從記憶體控制器104接收到寫入指令或讀取資料時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的偏壓，位元線控制電路2206用以控制施予至位元線704的偏壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
在本範例實施例中，可複寫式非揮發性記憶體模組106為MLC NAND型快閃記憶體模組，其使用多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個狀態，並且此些狀態是以多個門檻偏壓來區分。
圖9是根據一範例實施例所繪示儲存於記憶胞陣列中 的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖9，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一門檻偏壓VA、第二門檻偏壓VB與第三門檻偏壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是隨著閘極電壓越大而以"11"、"10"、"01"與"00"排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在本範例實施例中，每一記憶胞可儲存2個位元資料，因此同一條字元線上的記憶胞會構成2個實體頁面(即，下實體頁面與上實體頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體頁面，並且每一記憶胞的MSB是對應上實體頁面。此外，在記憶胞陣列2202中數個實體頁面會構成一個實體區塊，並且實體區塊為執行抹 除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面資料為1時，控制電路2212會控制字元線控制電路2204不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"01"。
圖10是根據一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖10，在本範例實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界偏壓方法來完成。具體來說，欲將資料寫入至記憶胞時，記憶體控制器104會設定初始寫入偏壓以及寫入偏壓脈衝時間，並且指示可複寫式非揮發性記憶體模組106的控制電路2212使用所設定的初始寫入偏 壓以及寫入偏壓脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制器104會使用驗證偏壓來對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制器104指示控制電路2212以目前施予的寫入偏壓加上一增量階躍脈衝程式(Incremental-step-pulse programming,ISPP)調整值作為新的寫入偏壓(亦稱為重複寫入偏壓)並且依據新的寫入偏壓與寫入偏壓脈衝時間再次來程式化記憶胞。反之，倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。例如，初始寫入偏壓會被設定為16伏特(Voltage,V)，寫入偏壓脈衝時間會被設定為18微秒(microseconds,μs)並且增量階躍脈衝程式調整值被設定為0.6V，但本發明不限於此。
圖11是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖11，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取偏壓於控制閘(control gate)，藉由記憶胞之通道(記憶胞用以電連接位元線與源極線之路徑，例如是記憶胞源極至汲極間之路徑)的導通狀態，來識別記憶胞儲存之資料。在讀取下頁資料的運作中，字元線控制電路2204會使用第二門檻偏壓VB作為讀取偏壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VB)Lower_pre1 (1)
其中(VB)Lower_pre1表示透過施予第二門檻偏壓VB而獲得的第1下頁驗證值。
例如，當第二門檻偏壓VB小於記憶胞的閘極電壓時，記憶胞的通道不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別處於第一狀態為0。例如，當第二門檻偏壓VB大於記憶胞的閘極電壓時，記憶胞之通道會導通並輸出值'1'的第1下頁驗證值，由此，此LSB會被識別處於第二狀態。在此，第一狀態被識別為’0’並且第二狀態被識別為’1’。也就是說，用以呈現LSB為1的閘極電壓與用以呈現LSB為0的閘極電壓可透過第二門檻偏壓VB而被區分。
在讀取上頁資料的運作中，字元線控制電路2204會分別地使用第三門檻偏壓VC與第一門檻偏壓VA作為讀取偏壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VA)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三門檻偏壓VC而獲得的第1上頁驗證值，並且(VA)Upper_pre2表示透過施予第一門檻偏壓VA而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三門檻偏壓VC小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第一門檻偏壓VA小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值((VA)Upper_pre2)。
因此，在本範例實施例中，依照運算式(2)，當第三門檻偏壓VC與第一門檻偏壓VA皆小於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值並且在施予第一門檻偏壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
例如，當第三門檻偏壓VC大於記憶胞的閘極電壓且第一門檻偏壓VA小於記憶胞的閘極電壓小於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻偏壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第一狀態，即，’0’。
例如，當第三門檻偏壓VC與第一門檻偏壓VA皆大於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下，記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻偏壓VA下記憶胞之通道會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以TLC NAND型快閃記憶體為例(如圖12所示)，每一個儲存狀態包括左側算起之第1個位元的最低有 效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的閘極電壓可依據第一門檻偏壓VA、第二門檻偏壓VB、第三門檻偏壓VC、第四門檻偏壓VD、第五門檻偏壓VE、第六門檻偏壓VF與第七門檻偏壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。再例如，以SLC NAND型快閃記憶體為例(未繪示)，每一個儲存狀態僅能儲存一個位元資料，因此，每一記憶胞中的閘極電壓可依據一個門檻偏壓來識別記憶胞的儲存狀態(即，"1"、"0")。
圖13是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖13，記憶體控制器104(或記憶體管理電路202)會以實體頁面為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行寫入運作並且以實體區塊為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行抹除運作。具體來說，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體頁面，並且此些實體頁面會構成多個實體區塊400(0)~400(N)。實體區塊為抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，一個實體頁面為寫入資料的最小單元。每一實體頁面通常包括資料位 元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，位於同一條字元線上之記憶胞的LSB會構成一個下實體頁面；位於同一條字元線上之記憶胞的CSB會構成一個中實體頁面；並且位於同一條字元線上之記憶胞的MSB會構成一個上實體頁面。
圖14是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖14所示之記憶體控制器的結構僅為一範例，本發明不以此為限。
請參照圖14，記憶體控制器104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶 體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模 組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於USB標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、SD標準、SATA標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體252、電源管理電路254以及錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且 用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。在本範例實施例中，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路256會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。具體來說，錯誤檢查與校正電路256會被設計能夠校正一數目的錯誤位元(以下稱為最大可校正錯誤位元數)。例如，最大可校正錯誤位元數為24。倘若發生在所讀取之資料的錯誤位元的數目非大於24個時，錯誤檢查與校正電路256就能夠依據錯誤校正碼將錯誤位元校正回正確的值。反之，錯誤檢查與校正電路256就會回報錯誤校正失敗且記憶體管理電路202會將指示資料已遺失的訊息傳送給主機系統1000。
在本範例實施例中，在對可複寫式非揮發性記憶體模組106執行寫入運作(即，如圖10所示的程式化)時，記憶體控制器104(或記憶體管理電路202)更會施予偵測偏壓至 所寫入的實體頁面，由此計算此實體頁面的磨損程度值。具體來說，在以驗證偏壓確認完成程式化後，記憶體控制器104(或記憶體管理電路202)會施予第一偵測偏壓至此實體頁面來讀取資料以計算以此第一偵測偏壓所讀取之資料中的錯誤位元數(以下稱為第一錯誤位元數)，施予第二偵測偏壓至此實體頁面來讀取資料以計算以此第二偵測偏壓所讀取之資料中的錯誤位元數(以下稱為第二錯誤位元數)，並且計算第一錯誤位元數與第二錯誤位元數的差作為對應此實體頁面的磨損程度值。在此，第一偵測偏壓為小於對應記憶胞之其中一個儲存狀態(以下稱為第二儲存狀態)的驗證偏壓，第二偵測偏壓大於第二儲存狀態的前一個儲存狀態(以下稱為第一儲存狀態)的驗證電壓，並且第一偵測偏壓大於第二偵測偏壓。特別是，在一範例實施例中，第二偵測偏壓會被設定為大於第二儲存狀態的前一個儲存狀態(以下稱為第一儲存狀態)的驗證電壓和增量階躍脈衝程式調整值的總和，由此可更利於計算錯誤位元數。
圖15是根據本發明一範例實施例繪示施予偵測偏壓的示意圖。
請參照圖15，以MLC NAND型快閃記憶體為例，記憶胞儲存狀態區分為儲存狀態”11”、儲存狀態”10”、儲存狀態”00”與儲存狀態”01”。例如，在將資料寫入至實體頁面後，記憶體控制器104(或記憶體管理電路202)會施予第一偵測偏壓DB1至此實體頁面來讀取資料並且計算應為儲存狀態”10”但被識別為儲存狀態”00”之記憶胞的錯誤位 元數(即，第一錯誤位元數)。之後，記憶體控制器104(或記憶體管理電路202)會施予第二偵測偏壓DB2至此實體頁面來讀取資料並且計算應為儲存狀態”10”但被識別為儲存狀態”00”之記憶胞的錯誤位元數(即，第二錯誤位元數)。然後，記憶體控制器104(或記憶體管理電路202)會計算在此實體頁面中第一錯誤位元數和第二錯誤位元數之間的差作為此實體頁面的磨損程度值。特別是，當此實體頁面被多次使用而磨損(如圖15的虛線所示)時，其記憶胞的錯誤位元數會增加，因此，第一錯誤位元數和第二錯誤位元數之間的差會隨之增加，由此可識別實體頁面的磨損程度值。也就是說，在本範例實施中，在程式化後，記憶體控制器104(或記憶體管理電路202)會比對原始寫入資料與讀出資料來取得錯誤位元數。必須了解的是，上述計算方式僅為計算磨損程度值的一個範例，本發明不限於此。在另一範例實施例中，亦可使用一公式來計算，例如，以第二錯誤位元數除以第一錯誤位元數作為上述磨損程度值；或者以第二錯誤位元數除以第一錯誤位元數後再取對數(log)作為上述磨損程度值；或者以第二錯誤位元數除以第一錯誤位元數後再取自然對數(ln)作為上述磨損程度值。此外，必須瞭解的是，在此，是以儲存狀態”10”與儲存狀態”00”分別地作為用以偵測實體頁面之磨損程度值的第一儲存狀態與第二儲存狀態。然而，本發明不限於此，例如，在本發明另一範例實施例中，第一儲存狀態與第二儲存狀態亦可分別為儲存狀態”11”與儲存狀態”10”。或 者，第一儲存狀態與第二儲存狀態亦可分別為儲存狀態”00”與儲存狀態”01”。
值得一提的是，在本範例實施例中，如上所述，在程式化可複寫式非揮發性記憶體模組106的實體頁面後，記憶體控制器104(或記憶體管理電路202)會施予偵測偏壓至所寫入的實體頁面，由此計算此實體頁面的磨損程度值。然而，在另一範例實施例中，記憶體控制器104(或記憶體管理電路202)亦可在程式化一個ECC訊框(frame)後就根據上述方式來計算記憶胞的磨損程度值。
在本範例實施例，記憶體控制器104(或記憶體管理電路202)會記錄實體頁面之磨損程度值。例如，記憶體控制器104(或記憶體管理電路202)會將每個實體頁面的磨損程度值儲存至可複寫式非揮發性記憶體模組106的實體區塊(例如，屬於用以儲存系統資料的系統實體區塊)中。特別是，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會根據實體頁面之磨損程度值來執行平均磨損(wear-leveling)運作。
圖16是根據本發明第一範例實施例所繪示之記憶體管理方法的流程圖。
請參照圖16，在步驟S1601中，記憶體控制器104(或記憶體管理電路202)會讀取對應可複寫式非揮發性記憶體模組106的先前磨損程度值。例如，當記憶體儲存裝置100被執行開卡程序時，記憶體控制器104(或記憶體管理電路202)會將此先前磨損程度值設定為0。
在步驟S1603中，記憶體控制器104(或記憶體管理電路202)會加總實體頁面的磨損程度值，以作為對應可複寫式非揮發性記憶體模組106的目前磨損程度值。
在步驟S1605中，記憶體控制器104(或記憶體管理電路202)會依據每一實體頁面的磨損程度值來計算每一實體區塊的磨損程度值。例如，記憶體控制器104(或記憶體管理電路202)會計算一個實體區塊內所有實體頁面的平均磨損程度值來作為此實體區塊的磨損程度值。
在步驟S1607中，記憶體控制器104(或記憶體管理電路202)會判斷對應可複寫式非揮發性記憶體模組106的目前磨損程度值與對應可複寫式非揮發性記憶體模組106的先前磨損程度值之間的差值是否大於磨損門檻值。例如，此磨損門檻值被設定為1000，但本發明不以此為限。
倘若對應可複寫式非揮發性記憶體模組106的目前磨損程度值與對應可複寫式非揮發性記憶體模組106的先前磨損程度值之間的差值大於此磨損門檻值時，在步驟S1609中，記憶體控制器104(或記憶體管理電路202)會從可複寫式非揮發性記憶體模組106中已寫入資料的實體區塊之中選擇具有最小磨損程度值的實體區塊(以下稱為第一實體區塊)，從可複寫式非揮發性記憶體模組106中未寫入資料的實體區塊之中選擇具有最大磨損程度值的實體區塊(以下稱為第二實體區塊)，將儲存在第一實體區塊中的資料搬移至第二實體區塊，並且將原先映射至第一實體區塊的實體頁面的邏輯位址重新映射至第二實體區塊的實體 頁面。
然後，在步驟S1611中，記憶體控制器104(或記憶體管理電路202)會以對應可複寫式非揮發性記憶體模組106的目前磨損程度值來修改對應可複寫式非揮發性記憶體模組106的先前磨損程度值(即，將先前磨損程度值設定成目前磨損程度值)。
倘若對應可複寫式非揮發性記憶體模組106的目前磨損程度值與對應可複寫式非揮發性記憶體模組106的先前磨損程度值之間的差值非大於該磨損門檻值時，則圖16所示的流程會被中止。
[第二範例實施例]
第二範例實施例的記憶體儲存裝置的結構與第一範例實施例的記憶體儲存裝置是類似，其不同之處在於第二範例實施例的記憶體控制器(或記憶體管理電路)會根據實體頁面的磨損程度值來調整程式化時所使用之初始寫入偏壓。以下將使用第一範例實施例的元件標號來說明第二範例實施例的差異之處。
在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會根據每個實體頁面的磨損程度來調整程式化時所使用的初始寫入偏壓，用以調整電荷補捉層所含的電子量，以避免過度寫入而產生錯誤位元。具體來說，記憶體控制器104(或記憶體管理電路202)會隨著實體頁面的磨損程度值增加，而降低對應此實體頁面的初始寫入偏壓。
例如，當欲對一個實體頁面進行程式化時，記憶體控制器104(或記憶體管理電路202)會判斷此實體頁面的磨損 程度值是否小於第一門檻值。倘若此實體頁面的磨損程度值是否小於此第一門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第一寫入偏壓作為初始寫入偏壓。倘若此實體頁面的磨損程度值非小於第一門檻值時，記憶體控制器104(或記憶體管理電路202)會判斷此實體頁面的磨損程度值是否小於第二門檻值。並且，倘若此實體頁面的磨損程度值小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第二寫入偏壓作為初始寫入偏壓。倘若此實體頁面的磨損程度值非小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第三寫入偏壓作為初始寫入偏壓。在此，第二門檻值是大於第一門檻值，第一寫入偏壓大於第二寫入偏壓且第二寫入偏壓大於第三寫入偏壓。例如，第一門檻值為500；第二門檻值為1000；第一寫入偏壓為16V；第二寫入偏壓為14V，並且第三寫入偏壓為12V。也就是說，如表1所示，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)使用脈衝寫入/驗證臨界電壓方法來程式化實體頁面時，所使用的寫入偏壓(即，初始寫入偏壓(Vpro_0)、第一重複寫入偏壓(Vpro_1)、第二重複寫入偏壓(Vpro_2)...)會根據實體頁面的磨損程度值(WD)而有所不同。
必須瞭解的是，儘管在上述範例中，是以兩個門檻值 (第一門檻值與第二門檻值)來區分實體頁面的磨損程度並且以第一寫入偏壓、第二寫入偏壓與第三寫入偏壓來設定對應不同磨損程度之實體頁面的初始寫入偏壓，但本發明不限於此。在本發明範例另一範例實施例中，實體頁面的磨損程度可被分為更多個等級，並且每個實體頁面的寫入偏壓可根據下述公式來計算：Vpgm(i,n)=IVpgm-i×A+(n)×C
其中i表示實體頁面的磨損程度，n為重複寫入次數，IVpgm預設初始寫入偏壓，A預設補償值且C為增量階躍脈衝程式調整值。在此，Vpgm(0,0)表示在實體頁面的磨損為最小程度(例如，WD<500)時的初始寫入偏壓，Vpgm(0,1)表示在實體頁面的磨損為最小程度(例如，WD<500)時的第一重複寫入偏壓，以此類推。在另一範例實施例中，預設補償值可因磨損程度的不同而進行相對應的改變，其中，此改變可是線性或非線性的增加或減少。
圖17是根據本發明第二範例實施例所繪示之記憶體管理方法的流程圖。
請參照圖17，在步驟S1701中，實體頁面的磨損程度值會被記錄。
在步驟S1703中，對應實體頁面的初始寫入偏壓會根據實體頁面的磨損程度值被調整。
在步驟S1705中，對應實體頁面的初始寫入偏壓與寫入偏壓脈衝時間會被用來開始程式化記憶胞，以將資料寫入至實體頁面中。
[第三範例實施例]
第三範例實施例的記憶體儲存裝置的結構與第一範例實施例的記憶體儲存裝置是類似，其不同之處在於第三範例實施例的記憶體控制器(或記憶體管理電路)會根據實體頁面的磨損程度值來調整程式化時所使用之寫入偏壓脈衝時間。以下將使用第一範例實施例的元件標號來說明第三範例實施例的差異之處。
一般來說，記憶體控制器104(或記憶體管理電路202)會將一預設時間(例如，16微秒)作為可複寫式非揮發性記憶體模組106之實體頁面的寫入偏壓脈衝時間。並且，在進行實體頁面的程式化時，記憶體控制器104(或記憶體管理電路202)會使用此寫入偏壓脈衝時間來配合初始寫入偏壓將電子注入至記憶胞中。在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會隨著實體頁面的磨損程度值增加，而減少對應此實體頁面的寫入偏壓脈衝時間。
圖18-20是根據第三範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖18-19，例如，當欲對一個記憶胞進行程式化時，記憶體控制器104(或記憶體管理電路202)會判斷此記憶胞所屬實體頁面的磨損程度值是否小於第一門檻值。倘若此記憶胞所屬實體頁面的磨損程度值是否小於此第一門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第一時間作為寫入偏壓脈衝時間(如圖18所示)。倘若此記憶胞所屬實體頁面的磨損程度值非小於第一門檻值時， 記憶體控制器104(或記憶體管理電路202)會判斷此記憶胞所屬實體頁面的磨損程度值小於第二門檻值。並且，倘若此記憶胞所屬實體頁面的磨損程度值小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第二時間作為寫入偏壓脈衝時間(如圖19所示)。倘若此記憶胞所屬實體頁面的磨損程度值非小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第三時間作為寫入偏壓脈衝時間(如圖20所示)。例如，第一時間為18微秒，第二時間為14.4微秒且第三時間為11.7微秒。也就是說，如表1所示，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)使用脈衝寫入/驗證臨界電壓方法來程式化記憶胞時，所使用的寫入偏壓脈衝時間會根據實體頁面的磨損程度值(WD)而有所不同。
圖21是根據本發明第三範例實施例所繪示之記憶體管理方法的流程圖。
請參照圖21，在步驟S2101中，實體頁面的磨損程度值會被記錄。
在步驟S2103中，對應實體頁面的寫入偏壓脈衝時間 會根據實體頁面的磨損程度值被調整。
在步驟S2105中，對應實體頁面的初始寫入偏壓與寫入偏壓脈衝時間會被用來開始程式化記憶胞，以將資料寫入至實體頁面中。
[第四範例實施例]
第四範例實施例的記憶體儲存裝置的結構與第一範例實施例的記憶體儲存裝置是類似，其不同之處在於第四範例實施例的記憶體控制器(或記憶體管理電路)會根據實體頁面的磨損程度值來調整程式化時所使用之初始寫入偏壓與寫入偏壓脈衝時間。以下將使用第一範例實施例的元件標號來說明第四範例實施例的差異之處。
在本範例實施例中，記憶體控制器(或記憶體管理電路)亦可根據每個實體頁面的磨損程度來同時調整程式化時所使用的初始寫入偏壓與寫入偏壓脈衝時間，以減少注入記憶胞的電子量，由此避免過度寫入而產生錯誤位元。
例如，當實體頁面的磨損程度值非小於第一門檻值且小於第二門檻值時，初始寫入偏壓調整為原始初始寫入偏壓的90%並且寫入偏壓脈衝時間會被調整為原寫入偏壓脈衝時間的90%；當實體頁面的磨損程度值非小於第二門檻值且小於第三門檻值時，初始寫入偏壓調整為原始初始寫入偏壓的85%並且寫入偏壓脈衝時間會被調整為原寫入偏壓脈衝時間的80%；以及當記憶胞的磨損程度值非小於第三門檻值時，初始寫入偏壓調整為原始初始寫入偏壓的80%並且寫入偏壓脈衝時間會被調整為原寫入偏壓脈衝時 間的70%。
圖22是根據本發明第四範例實施例所繪示之記憶體管理方法的流程圖。
請參照圖22，在步驟S2201中，實體頁面的磨損程度值會被記錄。
在步驟S2203中，對應實體頁面的初始寫入偏壓與寫入偏壓脈衝時間會根據實體頁面的磨損程度值被調整。
在步驟S2205中，對應實體頁面的初始寫入偏壓與寫入偏壓脈衝時間會被用來開始程式化記憶胞，以將資料寫入至實體頁面中。
[第五範例實施例]
第五範例實施例的記憶體儲存裝置的結構與第一範例實施例的記憶體儲存裝置是類似，其不同之處在於第二範例實施例的記憶體控制器(或記憶體管理電路)會根據實體頁面的磨損程度值來調整程式化時所使用之驗證偏壓。
在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會根據每個實體頁面的磨損程度來調整程式化時所使用的驗證偏壓。具體來說，記憶體控制器104(或記憶體管理電路202)會隨著實體頁面的磨損程度值增加，而增加對應此實體頁面的驗證偏壓。
例如，當欲對一個實體頁面進行程式化時，記憶體控制器104(或記憶體管理電路202)會判斷此實體頁面的磨損程度值是否小於一門檻值。倘若此實體頁面的磨損程度值是否小於此門檻值時，記憶體控制器104(或記憶體管理電 路202)會使用預設的驗證偏壓來驗證所程式化的記憶胞。並且，倘若此實體頁面的磨損程度值非小於此門檻值時，記憶體控制器104(或記憶體管理電路202)會將預設的驗證偏壓加上驗證偏壓調整值來作為新的驗證偏壓。
圖23是根據本發明第五範例實施例所繪示之記憶體管理方法的流程圖。
請參照圖23，在步驟S2301中，實體頁面的磨損程度值會被記錄。
在步驟S2303中，對應實體頁面的驗證偏壓會根據實體頁面的磨損程度值被調整。
在步驟S2305中，對應實體頁面的驗證偏壓會被用於在程式化記憶胞過程中驗證記憶胞的儲存狀態，由此正確地將資料寫入至實體頁面中。
綜上所述，本發明範例實施例的記憶體管理方法、記憶體控制器與記憶體儲存裝置是以兩個偵測偏壓來偵測實體頁面的錯誤位元增量，由此決定實體頁面的磨損程度值。此外，本發明範例實施例的記憶體管理方法、記憶體控制器與記憶體儲存裝置會根據實體頁面的磨損程度值來操作可複寫式非揮發性記憶體模組，由此可有效地防止資料遺失的發生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧快閃記憶體元件
2‧‧‧電荷補捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
S1001、S1003、S1005、S1007‧‧‧記憶體管理方法的步驟
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1252‧‧‧印表機
1256‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA‧‧‧第一門檻偏壓
VB‧‧‧第二門檻偏壓
VC‧‧‧第三門檻偏壓
VD‧‧‧第四門檻偏壓
VE‧‧‧第五門檻偏壓
VF‧‧‧第六門檻偏壓
VG‧‧‧第七門檻偏壓
400(0)~400(N)‧‧‧實體區塊
202‧‧‧記憶體管理電路
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
DB1‧‧‧第一偵測偏壓
DB2‧‧‧第二偵測偏壓
S1601、S1603、S1605、S1607、S1609、S1611‧‧‧記憶體管理方法的步驟
S1701、S1703、S1705‧‧‧記憶體管理方法的步驟
S2101、S2103、S2105‧‧‧記憶體管理方法的步驟
S2201、S2203、S2205‧‧‧記憶體管理方法的步驟
S2301、S2303、S2305‧‧‧記憶體管理方法的步驟
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
圖2是根據本發明範例實施例所繪示之記憶體管理方法的流程圖。
圖3是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖4是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖5是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖6是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖7是根據第一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖8是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖9是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖10是根據一範例實施例所繪示之程式化記憶胞的示意圖。
圖11是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖12是根據另一範例實施例所繪示的從記憶胞中讀 取資料的示意圖。
圖13是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖14是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖15是根據本發明一範例實施例繪示施予偵測偏壓的示意圖。
圖16是根據本發明第一範例實施例所繪示之記憶體管理方法的流程圖。
圖17是根據本發明第二範例實施例所繪示之記憶體管理方法的流程圖。
圖18-20是根據第三範例實施例所繪示之程式化記憶胞的示意圖。
圖21是根據本發明第三範例實施例所繪示之記憶體管理方法的流程圖。
圖22是根據本發明第四範例實施例所繪示之記憶體管理方法的流程圖。
圖23是根據本發明第五範例實施例所繪示之記憶體管理方法的流程圖。
S1001、S1003、S1005、S1007‧‧‧記憶體管理方法的步驟

Claims (21)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組具有多個記憶胞，該些記憶胞組成多個實體頁面，該些實體頁面構成多個實體區塊，每一該些記憶胞包括多個儲存狀態，該些儲存狀態至少包括一第一儲存狀態與一第二儲存狀態，該記憶體管理方法包括：記錄每一該些實體頁面的一磨損程度值；以及根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組，其中記錄每一該些實體頁面的磨損程度值的步驟包括：程式化該些實體頁面之中的一第一實體頁面，以寫入一資料至該第一實體頁面；施予一第一偵測偏壓至該第一實體頁面以從該第一實體頁面中讀取該資料並且計算在使用該第一偵測偏壓所讀取的資料中的一第一錯誤位元數；施予一第二偵測偏壓至該第一實體頁面以從該第一實體頁面中讀取該資料並且計算在使用該第二偵測偏壓所讀取的資料中的一第二錯誤位元數；以及依據該第一錯誤位元數與該第二錯誤位元數產生對應該第一實體頁面的磨損程度值，其中該第一偵測偏壓大於該第二偵測偏壓，該第一偵測偏壓小於對應該第二儲存狀態的一驗證偏壓，並且該第 二偵測偏壓大於該第一儲存狀態的一驗證偏壓。
  2. 如申請專利範圍第1項所述之記憶體管理方法，更包括：根據該些實體頁面的磨損程度值計算每一該些實體區塊的磨損程度值。
  3. 如申請專利範圍第2項所述之記憶體管理方法，其中上述根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的步驟包括：加總該些實體頁面的磨損程度值，以獲得對應該可複寫式非揮發性記憶體模組的一目前磨損程度值；判斷該可複寫式非揮發性記憶體模組的目前磨損程度值與該可複寫式非揮發性記憶體模組的一先前磨損程度值之間的差值是否大於一磨損門檻值；以及倘若該可複寫式非揮發性記憶體模組的目前磨損程度值與該可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值大於該磨損門檻值時，從該些實體區塊之中選擇一第一實體區塊，從該些實體區塊之中選擇一第二實體區塊，將儲存在該第一實體區塊中的資料搬移至該第二實體區塊，並且將原先映射至該第一實體區塊的該些實體頁面的邏輯位址重新映射至該第二實體區塊的該些實體頁面，其中該第一實體區塊為該些實體區塊之中已儲存資料的實體區塊之中具有最小磨損程度值的實體區塊並且該第二實體區塊為該些實體區塊之中未儲存資料的實體區塊 之中具有最大磨損程度值的實體區塊。
  4. 如申請專利範圍第1項所述之記憶體管理方法，其中上述根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的步驟包括：根據該第一實體頁面的磨損程度值，調整對應該第一實體頁面的一初始寫入偏壓與一寫入偏壓脈衝時間的至少其中之一；以及使用對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間程式化屬於該第一實體頁面的記憶胞，以將資料寫入至該第一實體頁面。
  5. 如申請專利範圍第4項所述之記憶體管理方法，其中上述根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間的至少其中之一的步驟包括：隨著該第一實體頁面的磨損程度值增加，降低對應該第一實體頁面的所述初始寫入偏壓。
  6. 如申請專利範圍第4項所述之記憶體管理方法，其中上述根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間的至少其中之一的步驟包括：隨著該第一實體頁面的磨損程度值增加，減少對應該第一實體頁面的所述寫入偏壓脈衝時間。
  7. 如申請專利範圍第1項所述之記憶體管理方法，其中上述根據該些實體頁面的磨損程度值來操作該可複寫式 非揮發性記憶體模組的步驟包括：隨著該第一實體頁面的磨損程度值增加，增加對應屬於該第一實體頁面的記憶胞的該些儲存狀態的驗證偏壓。
  8. 一種記憶體控制器，用於控制一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組具有多個記憶胞，該些記憶胞組成多個實體頁面，該些實體頁面構成多個實體區塊，每一該些記憶胞包括多個儲存狀態，該些儲存狀態至少包括一第一儲存狀態與一第二儲存狀態，該記憶體控制器包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至所述主機介面與所述記憶體介面，其中所述記憶體管理電路用以記錄每一該些實體頁面的一磨損程度值，並且根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組，其中在記錄每一該些實體頁面的磨損程度值的運作中，所述記憶體管理電路程式化該些實體頁面之中的一第一實體頁面以寫入一資料至該第一實體頁面，施予一第一偵測偏壓至該第一實體頁面以從該第一實體頁面中讀取該資料並且計算在使用該第一偵測偏壓所讀取的資料中的一第一錯誤位元數，施予一第二偵測偏壓至該第一實體頁面以從該第一實體頁面中讀取該資料並且計算在使用該第二偵測偏壓所讀取的資料中的一第二錯誤位元數，並且依據 該第一錯誤位元數與該第二錯誤位元數產生對應該第一實體頁面的磨損程度值，其中該第一偵測偏壓大於該第二偵測偏壓，該第一偵測偏壓小於對應該第二儲存狀態的一驗證偏壓，並且該第二偵測偏壓大於該第一儲存狀態的一驗證偏壓。
  9. 如申請專利範圍第8項所述之記憶體控制器，其中所述記憶體管理電路更用以根據該些實體頁面的磨損程度值計算每一該些實體區塊的磨損程度值。
  10. 如申請專利範圍第9項所述之記憶體控制器，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體管理電路會加總該些實體頁面的磨損程度值，以獲得對應該可複寫式非揮發性記憶體模組的一目前磨損程度值，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體管理電路會判斷該可複寫式非揮發性記憶體模組的目前磨損程度值與該可複寫式非揮發性記憶體模組的一先前磨損程度值之間的差值是否大於一磨損門檻值，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，倘若該可複寫式非揮發性記憶體模組的目前磨損程度值與該可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值大於該磨損門檻值時，所述記憶體管理電路會從該些實體區塊之中選擇一第一實體區塊，從該些實體區塊之中選擇一第二實體區 塊，將儲存在該第一實體區塊中的資料搬移至該第二實體區塊，並且將原先映射至該第一實體區塊的該些實體頁面的邏輯位址重新映射至該第二實體區塊的該些實體頁面，其中該第一實體區塊為該些實體區塊之中已儲存資料的實體區塊之中具有最小磨損程度值的實體區塊並且該第二實體區塊為該些實體區塊之中未儲存資料的實體區塊之中具有最大磨損程度值的實體區塊。
  11. 如申請專利範圍第8項所述之記憶體控制器，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體管理電路會根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的一初始寫入偏壓與一寫入偏壓脈衝時間的至少其中之一，並且使用對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間程式化屬於該第一實體頁面的記憶胞，以將資料寫入至該第一實體頁面。
  12. 如申請專利範圍第11項所述之記憶體控制器，其中在上述根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間的至少其中之一的運作中，所述記憶體管理電路會隨著該第一實體頁面的磨損程度值增加，降低對應該第一實體頁面的所述初始寫入偏壓。
  13. 如申請專利範圍第11項所述之記憶體控制器，其中在上述根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間 的至少其中之一的運作中，所述記憶體管理電路會隨著該第一實體頁面的磨損程度值增加，減少對應該第一實體頁面的所述寫入偏壓脈衝時間。
  14. 如申請專利範圍第8項所述之記憶體控制器，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體管理電路會隨著該第一實體頁面的磨損程度值增加，增加對應屬於該第一實體頁面的記憶胞的該些儲存狀態的驗證偏壓。
  15. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞，該些記憶胞組成多個實體頁面，該些實體頁面構成多個實體區塊，每一該些記憶胞包括多個儲存狀態，該些儲存狀態至少包括一第一儲存狀態與一第二儲存狀態；以及一記憶體控制器，耦接至所述連接器與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制器用以記錄每一該些實體頁面的一磨損程度值，並且根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組，其中在記錄每一該些實體頁面的磨損程度值的運作中，所述記憶體控制器程式化該些實體頁面之中的一第一實體頁面以寫入一資料至該第一實體頁面，施予一第一偵測偏壓至該第一實體頁面以從該第一實體頁面中讀取該資 料並且計算在使用該第一偵測偏壓所讀取的資料中的一第一錯誤位元數，施予一第二偵測偏壓至該第一實體頁面以從該第一實體頁面中讀取該資料並且計算在使用該第二偵測偏壓所讀取的資料中的一第二錯誤位元數，並且依據該第一錯誤位元數與該第二錯誤位元數產生對應該第一實體頁面的磨損程度值，其中該第一偵測偏壓大於該第二偵測偏壓，該第一偵測偏壓小於對應該第二儲存狀態的一驗證偏壓，並且該第二偵測偏壓大於該第一儲存狀態的一驗證偏壓。
  16. 如申請專利範圍第15項所述之記憶體儲存裝置，其中所述記憶體控制器更用以根據該些實體頁面的磨損程度值計算每一該些實體區塊的磨損程度值。
  17. 如申請專利範圍第16項所述之記憶體儲存裝置，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體控制器會加總該些實體頁面的磨損程度值，以獲得對應該可複寫式非揮發性記憶體模組的一目前磨損程度值，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體控制器會判斷該可複寫式非揮發性記憶體模組的目前磨損程度值與該可複寫式非揮發性記憶體模組的一先前磨損程度值之間的差值是否大於一磨損門檻值，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，倘若該可複寫式非 揮發性記憶體模組的目前磨損程度值與該可複寫式非揮發性記憶體模組的先前磨損程度值之間的差值大於該磨損門檻值時，所述記憶體控制器會從該些實體區塊之中選擇一第一實體區塊，從該些實體區塊之中選擇一第二實體區塊，將儲存在該第一實體區塊中的資料搬移至該第二實體區塊，並且將原先映射至該第一實體區塊的該些實體頁面的邏輯位址重新映射至該第二實體區塊的該些實體頁面，其中該第一實體區塊為該些實體區塊之中已儲存資料的實體區塊之中具有最小磨損程度值的實體區塊並且該第二實體區塊為該些實體區塊之中未儲存資料的實體區塊之中具有最大磨損程度值的實體區塊。
  18. 如申請專利範圍第15項所述之記憶體儲存裝置，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體控制器會根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的一初始寫入偏壓與一寫入偏壓脈衝時間的至少其中之一，並且使用對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間程式化屬於該第一實體頁面的記憶胞，以將資料寫入至該第一實體頁面。
  19. 如申請專利範圍第18項所述之記憶體儲存裝置，其中在上述根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間的至少其中之一的運作中，所述記憶體控制器會隨著該第一實體頁面的磨損程度值增加，降低對應該第一實 體頁面的所述初始寫入偏壓。
  20. 如申請專利範圍第18項所述之記憶體儲存裝置，其中在上述根據該第一實體頁面的磨損程度值調整對應該第一實體頁面的所述初始寫入偏壓與所述寫入偏壓脈衝時間的至少其中之一的運作中，所述記憶體控制器會隨著該第一實體頁面的磨損程度值增加，減少對應該第一實體頁面的所述寫入偏壓脈衝時間。
  21. 如申請專利範圍第15項所述之記憶體儲存裝置，其中在根據該些實體頁面的磨損程度值來操作該可複寫式非揮發性記憶體模組的運作中，所述記憶體控制器會隨著該第一實體頁面的磨損程度值增加，增加對應屬於該第一實體頁面的記憶胞的該些儲存狀態的驗證偏壓。
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