JP2002358792A - 半導体記憶装置 - Google Patents
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
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-
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- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 非選択メモリセルのデータ状態や選択メモリ
セルの位置による読み出し電流のばらつきを低減した不
揮発性半導体記憶装置を提供する。 【解決手段】 ＮＡＮＤセルユニット２０内のメモリセ
ルＭ０のデータ読み出しを行う際に、選択ワード線ＷＬ
０に読み出し電圧Ｖｒ、非選択ワード線ＷＬ１−ＷＬ１
５にパス電圧Ｖｒｅａｄ、ビット線ＢＬ側の選択トラン
ジスタＳ１を駆動する制御ゲート線ＳＳＬにパス電圧Ｖ
ｒｅａｄをそれぞれ与え、共通ソース線ＳＬ側の選択ト
ランジスタＳ２を駆動する選択ゲート線ＧＳＬには、パ
ス電圧Ｖｒｅａｄより低い電圧ＶＧＳＬを与える。
セルの位置による読み出し電流のばらつきを低減した不
揮発性半導体記憶装置を提供する。 【解決手段】 ＮＡＮＤセルユニット２０内のメモリセ
ルＭ０のデータ読み出しを行う際に、選択ワード線ＷＬ
０に読み出し電圧Ｖｒ、非選択ワード線ＷＬ１−ＷＬ１
５にパス電圧Ｖｒｅａｄ、ビット線ＢＬ側の選択トラン
ジスタＳ１を駆動する制御ゲート線ＳＳＬにパス電圧Ｖ
ｒｅａｄをそれぞれ与え、共通ソース線ＳＬ側の選択ト
ランジスタＳ２を駆動する選択ゲート線ＧＳＬには、パ
ス電圧Ｖｒｅａｄより低い電圧ＶＧＳＬを与える。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能なメモリセルを用いた半導体記憶装置に係り、特に
複数のメモリセルを直列接続してメモリセルユニットを
構成する半導体記憶装置に関する。
可能なメモリセルを用いた半導体記憶装置に係り、特に
複数のメモリセルを直列接続してメモリセルユニットを
構成する半導体記憶装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルは通常、半導
体基板に電荷蓄積層と制御ゲートを積層したＭＩＳＦＥ
Ｔ構造を有する。このメモリセルは、電荷蓄積層に電荷
を注入した状態と、その電荷を放出した状態とのしきい
値の差によりデータを不揮発に記憶する。電荷の注入、
放出は、電荷蓄積層と基板チャネルとの間のトンネル絶
縁膜を介してトンネル電流によって行われる。ＥＥＰＲ
ＯＭのなかで、複数のメモリセルを直列接続してＮＡＮ
Ｄセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰ
ＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジ
スタ数が少なくて済むことから、高密度化が可能であ
る。
体基板に電荷蓄積層と制御ゲートを積層したＭＩＳＦＥ
Ｔ構造を有する。このメモリセルは、電荷蓄積層に電荷
を注入した状態と、その電荷を放出した状態とのしきい
値の差によりデータを不揮発に記憶する。電荷の注入、
放出は、電荷蓄積層と基板チャネルとの間のトンネル絶
縁膜を介してトンネル電流によって行われる。ＥＥＰＲ
ＯＭのなかで、複数のメモリセルを直列接続してＮＡＮ
Ｄセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰ
ＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジ
スタ数が少なくて済むことから、高密度化が可能であ
る。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭのデータ読み出し
は、ＮＡＮＤセル内の選択されたメモリセルの制御ゲー
トにしきい値判定を行うための読み出し電圧を印加し、
残りの非選択メモリセルの制御ゲートには、データによ
らずメモリセルをオンさせる、読み出し電圧より高いパ
ス電圧を印加して、ＮＡＮＤセルを貫通する電流を検出
することにより行われる。従って、非選択メモリセルの
データ状態、及び選択メモリセルのＮＡＮＤセル内の位
置によって、同じデータが書き込まれている場合でも読
み出し電流に差が生じる。また、メモリセルの電流端子
を通過した電荷量の多寡によってデータ読み出しを行う
ために、メモリセルの見かけ上のしきい値が変化してし
まうという問題がある。
は、ＮＡＮＤセル内の選択されたメモリセルの制御ゲー
トにしきい値判定を行うための読み出し電圧を印加し、
残りの非選択メモリセルの制御ゲートには、データによ
らずメモリセルをオンさせる、読み出し電圧より高いパ
ス電圧を印加して、ＮＡＮＤセルを貫通する電流を検出
することにより行われる。従って、非選択メモリセルの
データ状態、及び選択メモリセルのＮＡＮＤセル内の位
置によって、同じデータが書き込まれている場合でも読
み出し電流に差が生じる。また、メモリセルの電流端子
を通過した電荷量の多寡によってデータ読み出しを行う
ために、メモリセルの見かけ上のしきい値が変化してし
まうという問題がある。
【０００４】まず、選択メモリセルのデータ状態と選択
メモリセルの位置に応じて読み出し電流に差が生じるこ
とを、図４１〜図４３を用いて具体的に説明する。図４
１と図４２は、１６個のメモリセルＭ０〜Ｍ１５を直列
接続して構成されるＮＡＮＤセルユニットについて、そ
れぞれ異なる読み出し条件を示している。ＮＡＮＤセル
の一端は、選択トランジスタＳ１を介してデータ転送線
（ビット線）ＢＬに接続され、他端は選択トランジスタ
Ｓ２を介して基準電位となる共通ソース線ＳＬに接続さ
れている。各メモリセルＭ０〜Ｍ１５の制御ゲートはそ
れぞれ別のデータ制御線（ワード線）ＷＬ０〜ＷＬ１５
に接続され、選択トランジスタＳ１，Ｓ２のゲートはブ
ロック選択を行うための選択ゲート線ＳＳＬ，ＧＳＬに
それぞれ接続されている。
メモリセルの位置に応じて読み出し電流に差が生じるこ
とを、図４１〜図４３を用いて具体的に説明する。図４
１と図４２は、１６個のメモリセルＭ０〜Ｍ１５を直列
接続して構成されるＮＡＮＤセルユニットについて、そ
れぞれ異なる読み出し条件を示している。ＮＡＮＤセル
の一端は、選択トランジスタＳ１を介してデータ転送線
（ビット線）ＢＬに接続され、他端は選択トランジスタ
Ｓ２を介して基準電位となる共通ソース線ＳＬに接続さ
れている。各メモリセルＭ０〜Ｍ１５の制御ゲートはそ
れぞれ別のデータ制御線（ワード線）ＷＬ０〜ＷＬ１５
に接続され、選択トランジスタＳ１，Ｓ２のゲートはブ
ロック選択を行うための選択ゲート線ＳＳＬ，ＧＳＬに
それぞれ接続されている。
【０００５】図４１，図４２では、一つのＮＡＮＤセル
ユニットのみ示しているが、通常この様なＮＡＮＤセル
ユニットがビット線方向、およびワード線方向に複数個
配列されてメモリセルアレイが構成される。また、ビッ
ト線ＢＬには、センスアンプ／データラッチが接続され
る。フラッシュメモリの場合では、ワード線方向に並ん
だ複数のＮＡＮＤセルユニットの範囲がデータを一括消
去する単位となるブロックとなる。以下では、電荷蓄積
層の電子を放出したしきい値の低い状態を“１”データ
（消去状態）とし、電荷蓄積層に電子を注入したしきい
値の高い状態を“０”データ状態として、説明する。
ユニットのみ示しているが、通常この様なＮＡＮＤセル
ユニットがビット線方向、およびワード線方向に複数個
配列されてメモリセルアレイが構成される。また、ビッ
ト線ＢＬには、センスアンプ／データラッチが接続され
る。フラッシュメモリの場合では、ワード線方向に並ん
だ複数のＮＡＮＤセルユニットの範囲がデータを一括消
去する単位となるブロックとなる。以下では、電荷蓄積
層の電子を放出したしきい値の低い状態を“１”データ
（消去状態）とし、電荷蓄積層に電子を注入したしきい
値の高い状態を“０”データ状態として、説明する。
【０００６】図４１（ａ）（ｂ）では、メモリセルＭ０
〜Ｍ１５のうちビット線ＢＬに最も近いメモリセルＭ０
を選択したときの読み出し電圧関係を示している。この
場合、共通ソース線ＳＬは接地電位ＧＮＤとし、ビット
線ＢＬには例えば、１Ｖ程度の正電圧ＶＢＬを与え、選
択されたワード線ＷＬ０には、しきい値判定を行うため
の読み出し電圧Ｖｒを、残りの非選択ワード線ＷＬ１〜
ＷＬ１５にはデータによらずセルをオンさせるに必要な
パス電圧Ｖｒｅａｄを与える。選択ゲート線ＳＳＬ，Ｇ
ＳＬにもパス電圧Ｖｒｅａｄを与える。
〜Ｍ１５のうちビット線ＢＬに最も近いメモリセルＭ０
を選択したときの読み出し電圧関係を示している。この
場合、共通ソース線ＳＬは接地電位ＧＮＤとし、ビット
線ＢＬには例えば、１Ｖ程度の正電圧ＶＢＬを与え、選
択されたワード線ＷＬ０には、しきい値判定を行うため
の読み出し電圧Ｖｒを、残りの非選択ワード線ＷＬ１〜
ＷＬ１５にはデータによらずセルをオンさせるに必要な
パス電圧Ｖｒｅａｄを与える。選択ゲート線ＳＳＬ，Ｇ
ＳＬにもパス電圧Ｖｒｅａｄを与える。
【０００７】図４３は、２値データを記憶する場合のメ
モリセルのしきい値分布例である。“０”データのしき
い値の上限Ｖｔｈｗとしては、例えば２Ｖ、“１”デー
タ（消去状態）のしきい値の上限Ｖｔｈｅとしては−１
Ｖ、またパス電圧Ｖｒｅａｄとしては、４Ｖから５Ｖの
間の電圧が用いられる。読み出し電圧Ｖｒとしては例え
ば０Ｖが用いられる。図４３には選択トランジスタＳ
１，Ｓ２のしきい値を示したが、これらはメモリセルの
書き込みしきい値上限Ｖｔｈｗよりも低い。従って、パ
ス電圧Ｖｒｅａｄを与えることにより、選択トランジス
タＳ１，Ｓ２はコンダクタンスがメモリセルよりも大き
くなり、十分導通状態を保つ。
モリセルのしきい値分布例である。“０”データのしき
い値の上限Ｖｔｈｗとしては、例えば２Ｖ、“１”デー
タ（消去状態）のしきい値の上限Ｖｔｈｅとしては−１
Ｖ、またパス電圧Ｖｒｅａｄとしては、４Ｖから５Ｖの
間の電圧が用いられる。読み出し電圧Ｖｒとしては例え
ば０Ｖが用いられる。図４３には選択トランジスタＳ
１，Ｓ２のしきい値を示したが、これらはメモリセルの
書き込みしきい値上限Ｖｔｈｗよりも低い。従って、パ
ス電圧Ｖｒｅａｄを与えることにより、選択トランジス
タＳ１，Ｓ２はコンダクタンスがメモリセルよりも大き
くなり、十分導通状態を保つ。
【０００８】図４１（ａ）は、選択メモリセルＭ０が
“１”データであり、残りの非選択メモリセルＭ１〜Ｍ
１５も全て“１”データである場合を示しており、一方
図４１（ｂ）では、選択メモリセルＭ０が“１”データ
であるが、残りの非選択メモリセルＭ１〜Ｍ１５が全て
“０”データである場合を示している。この二つのケー
スで、ＮＡＮＤセルユニットに流れる読み出し電流ＩＤ
１，ＩＤ２の関係は、ＩＤ１＞ＩＤ２となる。図４１
（ｂ）の場合の方が図４１（ａ）の場合よりも非選択メ
モリセルＭ１〜Ｍ１５でのソース・ドレイン間の抵抗が
高いためである。
“１”データであり、残りの非選択メモリセルＭ１〜Ｍ
１５も全て“１”データである場合を示しており、一方
図４１（ｂ）では、選択メモリセルＭ０が“１”データ
であるが、残りの非選択メモリセルＭ１〜Ｍ１５が全て
“０”データである場合を示している。この二つのケー
スで、ＮＡＮＤセルユニットに流れる読み出し電流ＩＤ
１，ＩＤ２の関係は、ＩＤ１＞ＩＤ２となる。図４１
（ｂ）の場合の方が図４１（ａ）の場合よりも非選択メ
モリセルＭ１〜Ｍ１５でのソース・ドレイン間の抵抗が
高いためである。
【０００９】図４２（ａ）（ｂ）は、ＮＡＮＤセルの共
通ソース線ＳＬに最も近いメモリセルＭ１５が選択され
た場合について、同様の読み出し電圧関係を示してい
る。図４２（ａ）では、全てのメモリセルＭ０〜Ｍ１５
が“１”データの場合であり、図４２（ｂ）は、選択メ
モリセルＭ１５が“１”データで、残りの非選択メモリ
セルＭ０〜Ｍ１４が“０”データの場合である。この場
合、メモリセルＭ０〜Ｍ１４は、ＶＢＬがＶｒｅａｄ−
Ｖｔｈｗより小さいと活性領域（線形領域）で動作する
が、図４２（ｂ）の場合の方が図４２（ａ）の場合より
直列抵抗が大きくなる。またメモリセルＭ１５も線形領
域で動作し、ドレイン・ソース間電圧は小さい。従っ
て、図４２（ａ），（ｂ）の読み出し電流ＩＤ３，ＩＤ
４の関係は、ＩＤ３＞ＩＤ４となる。
通ソース線ＳＬに最も近いメモリセルＭ１５が選択され
た場合について、同様の読み出し電圧関係を示してい
る。図４２（ａ）では、全てのメモリセルＭ０〜Ｍ１５
が“１”データの場合であり、図４２（ｂ）は、選択メ
モリセルＭ１５が“１”データで、残りの非選択メモリ
セルＭ０〜Ｍ１４が“０”データの場合である。この場
合、メモリセルＭ０〜Ｍ１４は、ＶＢＬがＶｒｅａｄ−
Ｖｔｈｗより小さいと活性領域（線形領域）で動作する
が、図４２（ｂ）の場合の方が図４２（ａ）の場合より
直列抵抗が大きくなる。またメモリセルＭ１５も線形領
域で動作し、ドレイン・ソース間電圧は小さい。従っ
て、図４２（ａ），（ｂ）の読み出し電流ＩＤ３，ＩＤ
４の関係は、ＩＤ３＞ＩＤ４となる。
【００１０】また、各メモリセルの基板バイアス効果を
考慮すると、データ転送線ＢＬに近いメモリセルＭ０に
は、共通ソース線ＳＬに近いメモリセルＭ１５より高い
基板バイアスがかかり、しきい値が高くなる。従ってＩ
Ｄ２はＩＤ４より小さく、ＩＤ１はＩＤ３よりも小さく
なる。
考慮すると、データ転送線ＢＬに近いメモリセルＭ０に
は、共通ソース線ＳＬに近いメモリセルＭ１５より高い
基板バイアスがかかり、しきい値が高くなる。従ってＩ
Ｄ２はＩＤ４より小さく、ＩＤ１はＩＤ３よりも小さく
なる。
【００１１】次に、同じデータを書き込んだ場合でも、
例えば、図４４（ａ），（ｂ）に示す消去、書き込みお
よび読み出しシーケンスを経ることにより、消去状態の
しきい値が上昇して観測される問題が生ずることを説明
する。
例えば、図４４（ａ），（ｂ）に示す消去、書き込みお
よび読み出しシーケンスを経ることにより、消去状態の
しきい値が上昇して観測される問題が生ずることを説明
する。
【００１２】図４４（ａ）では、まず、ＮＡＮＤセルユ
ニットの全メモリセルＭ０〜Ｍ１５が一括消去され、”
１”データ状態に設定される（ＳＥ１）。その後、ステ
ップＳＥ２では、図４１（ａ）の電圧関係でメモリセル
Ｍ０のデータを読み出して、一定の電流レベルＩｔｈで
データが”０”か”１”かを判断する。一定電流値Ｉｔ
ｈでの判定ではなく、例えばデータ転送線をＶＢＬにプ
リチャージして、浮遊状態にした後、読み出しを行っ
て、データ転送線の電位変動をセンスアンプで検出する
方法でもよい。更に、メモリセルＭ１からＭ１５までに
“０”データを書き込み、それらのしきい値を上昇させ
る（ＳＥ３）。次いで、ステップＳＥ４で、図４１
（ｂ）の電圧関係でメモリセルＭ０のデータを読み出
し、一定の電流レベルＩｔｈでデータが”０”か”１”
かを判断する。
ニットの全メモリセルＭ０〜Ｍ１５が一括消去され、”
１”データ状態に設定される（ＳＥ１）。その後、ステ
ップＳＥ２では、図４１（ａ）の電圧関係でメモリセル
Ｍ０のデータを読み出して、一定の電流レベルＩｔｈで
データが”０”か”１”かを判断する。一定電流値Ｉｔ
ｈでの判定ではなく、例えばデータ転送線をＶＢＬにプ
リチャージして、浮遊状態にした後、読み出しを行っ
て、データ転送線の電位変動をセンスアンプで検出する
方法でもよい。更に、メモリセルＭ１からＭ１５までに
“０”データを書き込み、それらのしきい値を上昇させ
る（ＳＥ３）。次いで、ステップＳＥ４で、図４１
（ｂ）の電圧関係でメモリセルＭ０のデータを読み出
し、一定の電流レベルＩｔｈでデータが”０”か”１”
かを判断する。
【００１３】このようにすると、同じ消去状態のメモリ
セルＭ０でも、ステップＳＥ２とＳＥ４では、図４１
（ａ），（ｂ）で説明した読み出し電流ＩＤ１，ＩＤ２
の差があるから、ステップＳＥ４では読み出し電流ＩＤ
２が判定電流Ｉｔｈ以下となり、ステップＳＥ２では読
み出し電流ＩＤ１が判定電流Ｉｔｈより大きいという事
態が生じ得る。これは言い換えれば、ステップＳＥ４の
方がＳＥ２よりも同じ電流しきい値で見た場合のしきい
値分布がよりしきい値が正の方に上昇することを示して
おり、図４３の点線と実線の状況が生じる。
セルＭ０でも、ステップＳＥ２とＳＥ４では、図４１
（ａ），（ｂ）で説明した読み出し電流ＩＤ１，ＩＤ２
の差があるから、ステップＳＥ４では読み出し電流ＩＤ
２が判定電流Ｉｔｈ以下となり、ステップＳＥ２では読
み出し電流ＩＤ１が判定電流Ｉｔｈより大きいという事
態が生じ得る。これは言い換えれば、ステップＳＥ４の
方がＳＥ２よりも同じ電流しきい値で見た場合のしきい
値分布がよりしきい値が正の方に上昇することを示して
おり、図４３の点線と実線の状況が生じる。
【００１４】図４４（ｂ）では、まず、ＮＡＮＤセルユ
ニットの全メモリセルＭ０〜Ｍ１５が一括消去され、”
１”データ状態に設定される（ＳＥ１）。その後、ステ
ップＳＥ２’では、図４２（ａ）の電圧関係でメモリセ
ルＭ１５のデータを読み出して、一定の電流レベルＩｔ
ｈでデータが“０”か“１”かを判断する。更に、メモ
リセルＭ０からＭ１４までに“０”データを書き込み、
それらのしきい値を上昇させる（ＳＥ３’）。次いで、
ステップＳＥ４’で、図４２（ｂ）の電圧関係でメモリ
セルＭ１５のデータを読み出し、一定の電流レベルＩｔ
ｈでデータが“０”か“１”かを判断する。
ニットの全メモリセルＭ０〜Ｍ１５が一括消去され、”
１”データ状態に設定される（ＳＥ１）。その後、ステ
ップＳＥ２’では、図４２（ａ）の電圧関係でメモリセ
ルＭ１５のデータを読み出して、一定の電流レベルＩｔ
ｈでデータが“０”か“１”かを判断する。更に、メモ
リセルＭ０からＭ１４までに“０”データを書き込み、
それらのしきい値を上昇させる（ＳＥ３’）。次いで、
ステップＳＥ４’で、図４２（ｂ）の電圧関係でメモリ
セルＭ１５のデータを読み出し、一定の電流レベルＩｔ
ｈでデータが“０”か“１”かを判断する。
【００１５】このようにすると、同じ消去状態のメモリ
セルＭ１５でも、ステップＳＥ２’とＳＥ４’では、図
４２（ａ），（ｂ）で説明した読み出し電流ＩＤ３，Ｉ
Ｄ４の差があるから、ステップＳＥ４’では読み出し電
流ＩＤ４が判定電流Ｉｔｈ以下となり、ステップＳＥ
２’では読み出し電流ＩＤ３が判定電流Ｉｔｈより大き
いという場合が生じる。従ってこの場合も、ステップＳ
Ｅ４’の方がＳＥ２’よりも同じ電流しきい値で見た場
合のしきい値分布がよりしきい値が正の方に上昇し、や
はり図４３の点線と実線の状況が生じることになる。
セルＭ１５でも、ステップＳＥ２’とＳＥ４’では、図
４２（ａ），（ｂ）で説明した読み出し電流ＩＤ３，Ｉ
Ｄ４の差があるから、ステップＳＥ４’では読み出し電
流ＩＤ４が判定電流Ｉｔｈ以下となり、ステップＳＥ
２’では読み出し電流ＩＤ３が判定電流Ｉｔｈより大き
いという場合が生じる。従ってこの場合も、ステップＳ
Ｅ４’の方がＳＥ２’よりも同じ電流しきい値で見た場
合のしきい値分布がよりしきい値が正の方に上昇し、や
はり図４３の点線と実線の状況が生じることになる。
【００１６】一方、同じ論理値データを読む場合に、メ
モリセルの読み出し電流がメモリセルの位置と、非選択
メモリセルのデータによって大きく変化すると、読み出
し時間の最大値を短くし、かつ、セル電流によって生ず
る電磁ノイズの最大値を削減することが困難になる。こ
れは、読み出し時間の最大値が、選択セルの読み出し電
流が最も小さくなる条件で決定され、電磁ノイズの最大
値は、選択セルの読み出し電流が最も大きくなる条件で
決定されるからである。
モリセルの読み出し電流がメモリセルの位置と、非選択
メモリセルのデータによって大きく変化すると、読み出
し時間の最大値を短くし、かつ、セル電流によって生ず
る電磁ノイズの最大値を削減することが困難になる。こ
れは、読み出し時間の最大値が、選択セルの読み出し電
流が最も小さくなる条件で決定され、電磁ノイズの最大
値は、選択セルの読み出し電流が最も大きくなる条件で
決定されるからである。
【００１７】さらに、読み出しセルの電流が大きくなる
と、共通ソース線ＳＬの電位の浮き上がりが大きくな
り、書き込みとベリファイ読み出しを繰り返したとき、
“０”データ書き込みが十分に行われなくなるという不
良が生ずる（例えば、特開平１１−２６００７６号公報
参照）。また、データ転送線に流れる最大電流も増大す
るため、電流ストレスによるエレクトロマイグレーショ
ンによる配線抵抗上昇や信頼性劣化、および、発熱増大
によるトランジスタのしきい値変化やリーク電流の増大
も問題となる。
と、共通ソース線ＳＬの電位の浮き上がりが大きくな
り、書き込みとベリファイ読み出しを繰り返したとき、
“０”データ書き込みが十分に行われなくなるという不
良が生ずる（例えば、特開平１１−２６００７６号公報
参照）。また、データ転送線に流れる最大電流も増大す
るため、電流ストレスによるエレクトロマイグレーショ
ンによる配線抵抗上昇や信頼性劣化、および、発熱増大
によるトランジスタのしきい値変化やリーク電流の増大
も問題となる。
【００１８】さらに、“１”データの判定しきい値が高
くなると、“０”データのしきい値分布の下限と“１”
データのしきい値分布の上限の差が小さくなる。この結
果例えば“１”データを誤って“０”データとして読み
出す誤読み出しの確率が増加する。この様な誤読み出し
をなくすためには、例えば“０”データのしきい値分布
をより高い方まで広げる必要が生ずる。しかしこれは、
別の問題を招来する。即ち蓄積電荷の自己電界によっ
て、高いしきい値のデータの保持特性は、低いしきい値
のデータの保持特性に比べて悪いので、“０”データの
しきい値分布をあまり高くすることは、十分なデータ保
持特性を得ることを困難にする。またＮＡＮＤセルユニ
ットでは、非選択メモリセルにはしきい値分布の最大値
よりも高い電圧を印加する必要があるため、読み出し動
作を繰り返すことによって、電荷蓄積層に負の電荷が注
入されてしきい値が上昇し、消去状態のしきい値の上限
がより増大する。これは、データ破壊や誤読み出しの原
因となる。
くなると、“０”データのしきい値分布の下限と“１”
データのしきい値分布の上限の差が小さくなる。この結
果例えば“１”データを誤って“０”データとして読み
出す誤読み出しの確率が増加する。この様な誤読み出し
をなくすためには、例えば“０”データのしきい値分布
をより高い方まで広げる必要が生ずる。しかしこれは、
別の問題を招来する。即ち蓄積電荷の自己電界によっ
て、高いしきい値のデータの保持特性は、低いしきい値
のデータの保持特性に比べて悪いので、“０”データの
しきい値分布をあまり高くすることは、十分なデータ保
持特性を得ることを困難にする。またＮＡＮＤセルユニ
ットでは、非選択メモリセルにはしきい値分布の最大値
よりも高い電圧を印加する必要があるため、読み出し動
作を繰り返すことによって、電荷蓄積層に負の電荷が注
入されてしきい値が上昇し、消去状態のしきい値の上限
がより増大する。これは、データ破壊や誤読み出しの原
因となる。
【００１９】
【発明が解決しようとする課題】以上述べたように、従
来のＮＡＮＤ型ＥＥＰＲＯＭでは、データ読み出し時
に、非選択メモリセルのデータ状態、および選択メモリ
セルのＮＡＮＤセルユニット内の位置によって、読み出
し電流に差があり、これが誤読み出しやデータ破壊等、
ＥＥＰＲＯＭの高性能化にとって種々の問題をもたら
す。
来のＮＡＮＤ型ＥＥＰＲＯＭでは、データ読み出し時
に、非選択メモリセルのデータ状態、および選択メモリ
セルのＮＡＮＤセルユニット内の位置によって、読み出
し電流に差があり、これが誤読み出しやデータ破壊等、
ＥＥＰＲＯＭの高性能化にとって種々の問題をもたら
す。
【００２０】この発明は、上記問題を解決すべくなされ
たもので、その目的とするところは、非選択メモリセル
のデータ状態や選択メモリセルの位置による読み出し電
流のばらつきを低減した半導体記憶装置を提供すること
にある。
たもので、その目的とするところは、非選択メモリセル
のデータ状態や選択メモリセルの位置による読み出し電
流のばらつきを低減した半導体記憶装置を提供すること
にある。
【００２１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、保持するデータによって電流端子間のコンダ
クタンスが変化し、第１の端子と第２の端子の間に複数
個電流端子が直列接続された、データを電気的に再書き
込み可能な複数のメモリセルと、前記第１の端子を電気
的にデータ転送線に接続する第１の選択スイッチングエ
レメントと、前記第２の端子を基準電位線に接続する第
２の選択スイッチングエレメントであるＭＩＳＦＥＴと
を備えてメモリセルユニットが構成され、前記メモリセ
ルユニットの第１及び第２の選択スイッチングエレメン
トを導通状態にし、選択されたメモリセルにそのデータ
に応じてその電流端子間を導通又は遮断状態にさせる読
み出し電圧をその制御電極に印加し、前記選択されたメ
モリセル以外のメモリセルにそのデータによらず電流端
子間を導通状態とするパス電圧をその制御電極に印加し
て、前記データ転送線と基準電位線との間の電流の有無
又は電流の大小を検出するデータ読み出しモードを有
し、前記データ読み出しモードにおいて、前記ＭＩＳＦ
ＥＴの電流端子間のコンダクタンスが、前記選択された
メモリセル以外の少なくとも一つのメモリセルについ
て、電流端子間のコンダクタンスを最も小さくなる状態
に設定した場合のコンダクタンスより小さい状態に設定
されるようにしたことを特徴とする。
憶装置は、保持するデータによって電流端子間のコンダ
クタンスが変化し、第１の端子と第２の端子の間に複数
個電流端子が直列接続された、データを電気的に再書き
込み可能な複数のメモリセルと、前記第１の端子を電気
的にデータ転送線に接続する第１の選択スイッチングエ
レメントと、前記第２の端子を基準電位線に接続する第
２の選択スイッチングエレメントであるＭＩＳＦＥＴと
を備えてメモリセルユニットが構成され、前記メモリセ
ルユニットの第１及び第２の選択スイッチングエレメン
トを導通状態にし、選択されたメモリセルにそのデータ
に応じてその電流端子間を導通又は遮断状態にさせる読
み出し電圧をその制御電極に印加し、前記選択されたメ
モリセル以外のメモリセルにそのデータによらず電流端
子間を導通状態とするパス電圧をその制御電極に印加し
て、前記データ転送線と基準電位線との間の電流の有無
又は電流の大小を検出するデータ読み出しモードを有
し、前記データ読み出しモードにおいて、前記ＭＩＳＦ
ＥＴの電流端子間のコンダクタンスが、前記選択された
メモリセル以外の少なくとも一つのメモリセルについ
て、電流端子間のコンダクタンスを最も小さくなる状態
に設定した場合のコンダクタンスより小さい状態に設定
されるようにしたことを特徴とする。
【００２２】この発明に係る半導体記憶装置はまた、保
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子をデータ転送線に接
続する第１の選択スイッチングエレメントであるＭＩＳ
ＦＥＴと、前記第２の端子を電気的に基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記ＭＩＳＦＥＴの電流端子
間のコンダクタンスが、前記選択されたメモリセル以外
の少なくとも一つのメモリセルについて、電流端子間の
コンダクタンスを最も小さくなる状態に設定した場合の
コンダクタンスより小さい状態に設定されるようにした
ことを特徴とする。
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子をデータ転送線に接
続する第１の選択スイッチングエレメントであるＭＩＳ
ＦＥＴと、前記第２の端子を電気的に基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記ＭＩＳＦＥＴの電流端子
間のコンダクタンスが、前記選択されたメモリセル以外
の少なくとも一つのメモリセルについて、電流端子間の
コンダクタンスを最も小さくなる状態に設定した場合の
コンダクタンスより小さい状態に設定されるようにした
ことを特徴とする。
【００２３】この発明によれば、データ読み出し時に一
方の選択スイッチングエレメントのコンダクタンスを、
非選択メモリセルのコンダクタンスの最小値より小さい
状態に設定することによって、メモリセルユニットの非
選択メモリセルのデータ状態や、選択メモリセルのメモ
リセルユニット内の位置によって生ずる読み出し電流の
ばらつき小さくすることができる。同時に、直列接続さ
れるメモリセルの状態によるしきい値上昇量を、ほぼ０
にすることができる。以上の結果、電磁ノイズ起因の誤
読み出しの確率が低減され、高速読み出しが可能にな
る。
方の選択スイッチングエレメントのコンダクタンスを、
非選択メモリセルのコンダクタンスの最小値より小さい
状態に設定することによって、メモリセルユニットの非
選択メモリセルのデータ状態や、選択メモリセルのメモ
リセルユニット内の位置によって生ずる読み出し電流の
ばらつき小さくすることができる。同時に、直列接続さ
れるメモリセルの状態によるしきい値上昇量を、ほぼ０
にすることができる。以上の結果、電磁ノイズ起因の誤
読み出しの確率が低減され、高速読み出しが可能にな
る。
【００２４】この発明におけるデータ読み出しモードに
は具体的に、次のような態様がある。 （１）データ転送線からメモリセルユニットを介して基
準電位線に読み出し電流を流すものとして、第２の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第１の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。 （２）基準電位線からメモリセルユニットを介してデー
タ転送線に読み出し電流を流すものとして、第１の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第２の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。 （３）データ転送線からメモリセルユニットを介して基
準電位線に読み出し電流を流すものとして、第１の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第２の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。 （４）基準電位線からメモリセルユニットを介してデー
タ転送線に読み出し電流を流すものとして、第２の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第１の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。
は具体的に、次のような態様がある。 （１）データ転送線からメモリセルユニットを介して基
準電位線に読み出し電流を流すものとして、第２の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第１の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。 （２）基準電位線からメモリセルユニットを介してデー
タ転送線に読み出し電流を流すものとして、第１の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第２の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。 （３）データ転送線からメモリセルユニットを介して基
準電位線に読み出し電流を流すものとして、第１の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第２の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。 （４）基準電位線からメモリセルユニットを介してデー
タ転送線に読み出し電流を流すものとして、第２の選択
スイッチングエレメントの制御電極の電圧を、パス電圧
より低く且つ、第１の選択スイッチングエレメントの制
御電極の電圧より低い第１の設定値に設定する態様。
【００２５】この発明において、メモリセルは例えば、
半導体基板に少なくとも一つの電荷蓄積層と制御電極と
を有するトランジスタ構造を有するものとする。この場
合、上述したデータ読み出しモードにおけるコンダクタ
ンスの関係は、選択スイッチングエレメント及びメモリ
セルを５極管動作領域で動作させる場合には、次の様に
表される。即ちメモリセルのドレイン電流係数を
βcell、選択スイッチングエレメントのＭＩＳＦＥＴの
ドレイン電流係数をβSL、メモリセルの書き込みしきい
値をＶthw、選択スイッチングエレメントのＭＩＳＦＥ
Ｔのしきい値をＶth、パス電圧をＶread、選択スイッチ
ングエレメントのＭＩＳＦＥＴの制御電極の電圧をＶＧ
ＳＬとして、（βSL）0.5×（ＶＧＳＬ−Ｖth）が（β
cell）0.5×（Ｖread−Ｖthw）より小さくなるようにす
る。また、選択スイッチングエレメント及びメモリセル
を３極管動作領域で動作させる場合には、（βSL）×
（ＶＧＳＬ−Ｖth）が（βcell）×（Ｖread−Ｖthw）
より小さくなるようにする。
半導体基板に少なくとも一つの電荷蓄積層と制御電極と
を有するトランジスタ構造を有するものとする。この場
合、上述したデータ読み出しモードにおけるコンダクタ
ンスの関係は、選択スイッチングエレメント及びメモリ
セルを５極管動作領域で動作させる場合には、次の様に
表される。即ちメモリセルのドレイン電流係数を
βcell、選択スイッチングエレメントのＭＩＳＦＥＴの
ドレイン電流係数をβSL、メモリセルの書き込みしきい
値をＶthw、選択スイッチングエレメントのＭＩＳＦＥ
Ｔのしきい値をＶth、パス電圧をＶread、選択スイッチ
ングエレメントのＭＩＳＦＥＴの制御電極の電圧をＶＧ
ＳＬとして、（βSL）0.5×（ＶＧＳＬ−Ｖth）が（β
cell）0.5×（Ｖread−Ｖthw）より小さくなるようにす
る。また、選択スイッチングエレメント及びメモリセル
を３極管動作領域で動作させる場合には、（βSL）×
（ＶＧＳＬ−Ｖth）が（βcell）×（Ｖread−Ｖthw）
より小さくなるようにする。
【００２６】この発明に係る半導体記憶装置はまた、保
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントであるＭＩＳＦＥＴとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記第２の選択スイッチング
エレメントの制御電極の電圧は、前記パス電圧より低く
且つ、前記第１の選択スイッチングエレメントの制御電
極の電圧より低い第１の設定値に設定されていることを
特徴とする。
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントであるＭＩＳＦＥＴとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記第２の選択スイッチング
エレメントの制御電極の電圧は、前記パス電圧より低く
且つ、前記第１の選択スイッチングエレメントの制御電
極の電圧より低い第１の設定値に設定されていることを
特徴とする。
【００２７】この発明に係る半導体記憶装置は更に、保
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子をデータ転送線に接
続する第１の選択スイッチングエレメントであるＭＩＳ
ＦＥＴと、前記第２の端子を電気的に基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記第１の選択スイッチング
エレメントの制御電極の電圧は、前記パス電圧より低く
且つ、前記第２の選択スイッチングエレメントの制御電
極の電圧より低い第１の設定値に設定されていることを
特徴とする。
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子をデータ転送線に接
続する第１の選択スイッチングエレメントであるＭＩＳ
ＦＥＴと、前記第２の端子を電気的に基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記第１の選択スイッチング
エレメントの制御電極の電圧は、前記パス電圧より低く
且つ、前記第２の選択スイッチングエレメントの制御電
極の電圧より低い第１の設定値に設定されていることを
特徴とする。
【００２８】具体的にメモリセルは、例えば半導体基板
に少なくとも一つの電荷蓄積層と制御電極とを有するＭ
ＩＳＦＥＴ構造を有するものとする。この場合、データ
読み出しモードにおいて、メモリセルのドレイン電流係
数をβcell、選択スイッチングエレメントのＭＩＳＦＥ
Ｔのドレイン電流係数をβSL、メモリセルの書き込みし
きい値をＶthw、選択スイッチングエレメントのＭＩＳ
ＦＥＴのしきい値をＶth、パス電圧をＶread、選択スイ
ッチングエレメントのＭＩＳＦＥＴの制御電極の電圧を
ＶＧＳＬとして、（βSL）×（ＶＧＳＬ−Ｖth）が（β
cell）×（Ｖread−Ｖthw）より小さくなるようにす
る。この様な電圧関係に設定すれば、選択スイッチング
エレメントのドレイン電流係数がメモリセルのそれより
大きい場合でも、選択スイッチングエレメントの一方を
メモリセルよりコンダクタクスの小さい状態で動作させ
ることが可能になる。これにより、非選択メモリセルの
データ状態や選択メモリセルの位置による読み出し電流
のばらつきを小さくすることができる。
に少なくとも一つの電荷蓄積層と制御電極とを有するＭ
ＩＳＦＥＴ構造を有するものとする。この場合、データ
読み出しモードにおいて、メモリセルのドレイン電流係
数をβcell、選択スイッチングエレメントのＭＩＳＦＥ
Ｔのドレイン電流係数をβSL、メモリセルの書き込みし
きい値をＶthw、選択スイッチングエレメントのＭＩＳ
ＦＥＴのしきい値をＶth、パス電圧をＶread、選択スイ
ッチングエレメントのＭＩＳＦＥＴの制御電極の電圧を
ＶＧＳＬとして、（βSL）×（ＶＧＳＬ−Ｖth）が（β
cell）×（Ｖread−Ｖthw）より小さくなるようにす
る。この様な電圧関係に設定すれば、選択スイッチング
エレメントのドレイン電流係数がメモリセルのそれより
大きい場合でも、選択スイッチングエレメントの一方を
メモリセルよりコンダクタクスの小さい状態で動作させ
ることが可能になる。これにより、非選択メモリセルの
データ状態や選択メモリセルの位置による読み出し電流
のばらつきを小さくすることができる。
【００２９】この発明に係る半導体記憶装置は更に、保
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントであるＭＩＳＦＥＴとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記メモリセルユニット内で
前記基準電位線から数えて所定個数の範囲内のメモリセ
ルが選択された場合に、前記第２の選択スイッチングエ
レメントの制御電極の電圧は、前記パス電圧より低く且
つ、前記第１の選択スイッチングエレメントの制御電極
の電圧より低い第１の設定値に設定され、前記基準電位
線から数えて所定個数の範囲外のメモリセルが選択され
た場合に、前記第２の選択スイッチングエレメントの制
御電極の電圧は、前記第１の設定値よりも高い第２の設
定値に設定されるようにしたことを特徴とする。
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントであるＭＩＳＦＥＴとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記メモリセルユニット内で
前記基準電位線から数えて所定個数の範囲内のメモリセ
ルが選択された場合に、前記第２の選択スイッチングエ
レメントの制御電極の電圧は、前記パス電圧より低く且
つ、前記第１の選択スイッチングエレメントの制御電極
の電圧より低い第１の設定値に設定され、前記基準電位
線から数えて所定個数の範囲外のメモリセルが選択され
た場合に、前記第２の選択スイッチングエレメントの制
御電極の電圧は、前記第１の設定値よりも高い第２の設
定値に設定されるようにしたことを特徴とする。
【００３０】この発明に係る半導体記憶装置は更に、保
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子をデータ転送線に接
続する第１の選択スイッチングエレメントであるＭＩＳ
ＦＥＴと、前記第２の端子を電気的に基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記メモリセルユニット内で
前記データ転送線から数えて所定個数の範囲内のメモリ
セルが選択された場合に、前記第１の選択スイッチング
エレメントの制御電極の電圧は、前記パス電圧より低く
且つ、前記第２の選択スイッチングエレメントの制御電
極の電圧より低い第１の設定値に設定され、前記データ
転送線から数えて所定個数の範囲外のメモリセルが選択
された場合に、前記第１の選択スイッチングエレメント
の制御電極の電圧は、前記第１の設定値よりも高い第２
の設定値に設定されるようにしたことを特徴とする。
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子をデータ転送線に接
続する第１の選択スイッチングエレメントであるＭＩＳ
ＦＥＴと、前記第２の端子を電気的に基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、前記メモリセルユニットの
第１及び第２の選択スイッチングエレメントを導通状態
にし、選択されたメモリセルにそのデータに応じてその
電流端子間を導通又は遮断状態にさせる読み出し電圧を
その制御電極に印加し、前記選択されたメモリセル以外
のメモリセルにそのデータによらず電流端子間を導通状
態とするパス電圧をその制御電極に印加して、前記デー
タ転送線と基準電位線との間の電流の有無又は電流の大
小を検出するデータ読み出しモードを有し、前記データ
読み出しモードにおいて、前記メモリセルユニット内で
前記データ転送線から数えて所定個数の範囲内のメモリ
セルが選択された場合に、前記第１の選択スイッチング
エレメントの制御電極の電圧は、前記パス電圧より低く
且つ、前記第２の選択スイッチングエレメントの制御電
極の電圧より低い第１の設定値に設定され、前記データ
転送線から数えて所定個数の範囲外のメモリセルが選択
された場合に、前記第１の選択スイッチングエレメント
の制御電極の電圧は、前記第１の設定値よりも高い第２
の設定値に設定されるようにしたことを特徴とする。
【００３１】この様に選択メモリセルの位置に応じて、
一方の選択スイッチングエレメントの制御電極の電圧を
切り換えることによって、選択メモリセルの位置に依存
して生じる読み出し電流の最大値と最小値の差を小さい
ものとすることができる。
一方の選択スイッチングエレメントの制御電極の電圧を
切り換えることによって、選択メモリセルの位置に依存
して生じる読み出し電流の最大値と最小値の差を小さい
ものとすることができる。
【００３２】この発明に係る半導体記憶装置は更に、保
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントとを備えてメモリセルユニットが構
成され、前記メモリセルユニットの第１及び第２の選択
スイッチングエレメントを導通状態にし、選択されたメ
モリセルにそのデータに応じてその電流端子間を導通又
は遮断状態にさせる読み出し電圧をその制御電極に印加
し、前記選択されたメモリセル以外のメモリセルにその
データによらず電流端子間を導通状態とするパス電圧を
その制御電極に印加して、前記データ転送線と基準電位
線との間の電流の有無又は電流の大小を検出するデータ
読み出しモードを有し、前記データ読み出しモードは、
（１）前記データ転送線から前記メモリセルユニットを
介して前記基準電位線に電流を流すものであって、前記
基準電位線と前記選択されたメモリセルの間にある非選
択メモリセルの制御電極に与える第１のパス電圧が、前
記データ転送線と前記選択されたメモリセルの間にある
非選択メモリセルの制御電極に与える第２のパス電圧よ
りも低く設定されるか、或いは（２）前記基準電位線か
ら前記メモリセルユニットを介して前記データ転送線に
電流を流すものであって、前記データ転送線と前記選択
されたメモリセルの間にある非選択メモリセルの制御電
極に与える第１のパス電圧が、前記基準電位線と前記選
択されたメモリセルの間にある非選択メモリセルの制御
電極に与える第２のパス電圧よりも低く設定されること
を特徴とする。
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントとを備えてメモリセルユニットが構
成され、前記メモリセルユニットの第１及び第２の選択
スイッチングエレメントを導通状態にし、選択されたメ
モリセルにそのデータに応じてその電流端子間を導通又
は遮断状態にさせる読み出し電圧をその制御電極に印加
し、前記選択されたメモリセル以外のメモリセルにその
データによらず電流端子間を導通状態とするパス電圧を
その制御電極に印加して、前記データ転送線と基準電位
線との間の電流の有無又は電流の大小を検出するデータ
読み出しモードを有し、前記データ読み出しモードは、
（１）前記データ転送線から前記メモリセルユニットを
介して前記基準電位線に電流を流すものであって、前記
基準電位線と前記選択されたメモリセルの間にある非選
択メモリセルの制御電極に与える第１のパス電圧が、前
記データ転送線と前記選択されたメモリセルの間にある
非選択メモリセルの制御電極に与える第２のパス電圧よ
りも低く設定されるか、或いは（２）前記基準電位線か
ら前記メモリセルユニットを介して前記データ転送線に
電流を流すものであって、前記データ転送線と前記選択
されたメモリセルの間にある非選択メモリセルの制御電
極に与える第１のパス電圧が、前記基準電位線と前記選
択されたメモリセルの間にある非選択メモリセルの制御
電極に与える第２のパス電圧よりも低く設定されること
を特徴とする。
【００３３】この様に、選択メモリセルよりデータ転送
線側にある非選択メモリセルと基準電位線側にある非選
択メモリセルに与えるパス電圧を異ならせ、読み出し電
流の方向に応じてそのパス電圧の大小関係を設定するこ
とによって、非選択メモリセルでのパス電圧によるスト
レスを緩和することができる。また、選択メモリセルが
線形動作する程度にそのしきい値が判定しきい値より大
きい場合には、選択メモリセルの下流にある非選択メモ
リセルのコンダクタンスが低下するため、読み出し電流
の最大値を抑えることができる。
線側にある非選択メモリセルと基準電位線側にある非選
択メモリセルに与えるパス電圧を異ならせ、読み出し電
流の方向に応じてそのパス電圧の大小関係を設定するこ
とによって、非選択メモリセルでのパス電圧によるスト
レスを緩和することができる。また、選択メモリセルが
線形動作する程度にそのしきい値が判定しきい値より大
きい場合には、選択メモリセルの下流にある非選択メモ
リセルのコンダクタンスが低下するため、読み出し電流
の最大値を抑えることができる。
【００３４】この発明に係る半導体記憶装置は更に、保
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントとを備えてメモリセルユニットが構
成され、前記メモリセルユニットの第１及び第２の選択
スイッチングエレメントを導通状態にし、選択されたメ
モリセルにそのデータに応じてその電流端子間を導通又
は遮断状態にさせる読み出し電圧をその制御電極に印加
し、前記選択されたメモリセル以外の非選択メモリセル
にそのデータによらず電流端子間を導通状態とするパス
電圧をその制御電極に印加して、前記データ転送線と基
準電位線との間の電流の有無又は電流の大小を検出する
データ読み出しモードを有し、前記データ読み出しモー
ドにおいて、前記選択されたメモリセルの前記メモリユ
ニット内の位置に応じて、前記非選択メモリセルの制御
電極に与えるパス電圧が切り換えられるようにしたこと
を特徴とする。
持するデータによって電流端子間のコンダクタンスが変
化し、第１の端子と第２の端子の間に複数個電流端子が
直列接続された、データを電気的に再書き込み可能な複
数のメモリセルと、前記第１の端子を電気的にデータ転
送線に接続する第１の選択スイッチングエレメントと、
前記第２の端子を基準電位線に接続する第２の選択スイ
ッチングエレメントとを備えてメモリセルユニットが構
成され、前記メモリセルユニットの第１及び第２の選択
スイッチングエレメントを導通状態にし、選択されたメ
モリセルにそのデータに応じてその電流端子間を導通又
は遮断状態にさせる読み出し電圧をその制御電極に印加
し、前記選択されたメモリセル以外の非選択メモリセル
にそのデータによらず電流端子間を導通状態とするパス
電圧をその制御電極に印加して、前記データ転送線と基
準電位線との間の電流の有無又は電流の大小を検出する
データ読み出しモードを有し、前記データ読み出しモー
ドにおいて、前記選択されたメモリセルの前記メモリユ
ニット内の位置に応じて、前記非選択メモリセルの制御
電極に与えるパス電圧が切り換えられるようにしたこと
を特徴とする。
【００３５】具体的に、データ読み出しモードは、
（１）データ転送線からメモリセルユニットを介して基
準電位線に電流を流すものである場合には、選択された
メモリセルよりデータ転送線側にある非選択メモリセル
の数が多くなるにつれて、パス電圧が高くなるように
し、（２）基準電位線からメモリセルユニットを介して
データ転送線に電流を流すものである場合には、選択さ
れたメモリセルより基準電位線側にある非選択メモリセ
ルの数が多くなるにつれて、パス電圧が高くなるように
する。
（１）データ転送線からメモリセルユニットを介して基
準電位線に電流を流すものである場合には、選択された
メモリセルよりデータ転送線側にある非選択メモリセル
の数が多くなるにつれて、パス電圧が高くなるように
し、（２）基準電位線からメモリセルユニットを介して
データ転送線に電流を流すものである場合には、選択さ
れたメモリセルより基準電位線側にある非選択メモリセ
ルの数が多くなるにつれて、パス電圧が高くなるように
する。
【００３６】この様に、選択メモリセルの位置に応じ
て、非選択メモリセルに与えるパス電圧を切り換えるこ
とによって、選択メモリセルのしきい値が論理判定しき
い値より大きい場合に、非選択メモリセルでのパス電圧
によるストレスを低減することができる。
て、非選択メモリセルに与えるパス電圧を切り換えるこ
とによって、選択メモリセルのしきい値が論理判定しき
い値より大きい場合に、非選択メモリセルでのパス電圧
によるストレスを低減することができる。
【００３７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。なお、以下で、トランジスタ
のｏｎ状態とは、トランジスタのしきい値よりも大きな
電圧をゲート電極に加えて、ＭＩＳＦＥＴのソース電極
とドレイン電極の間が導通状態になることを示し、トラ
ンジスタのｏｆｆ状態とは、トランジスタのしきい値よ
りも小さな電圧をゲート電極に加えて、ＭＩＳＦＥＴの
ソース電極とドレイン電極の間が遮断状態となっている
ことを示す。なお、しきい値としては、ソース電極とド
レイン電極とに流れる電流が、例えば、４０ｎＡ×（チ
ャネル幅Ｗ）／（ゲート長さＬ）となる値になったとき
のゲート電圧とする。また実施の形態では、通常のＣＭ
ＯＳロジック回路の構成が簡単なため、しきい値が正で
あるトランジスタを例として説明し、特に言及しない場
合には、例えば０．５Ｖから６Ｖの範囲のＶｃｃとなる
正の電圧を制御電圧として与えた場合には、論理は
“Ｈ”とし、回路がｏｎ状態となり、例えば０Ｖとなる
電圧ＧＮＤを与えた場合には、論理は“Ｌ”とし、回路
がｏｆｆ状態になるとする。また、論理回路の“Ｈ”に
相当する値をＶｃｃと記し、“Ｌ”に相当する値をＧＮ
Ｄと便宜的に例として記しているが、これらはそれぞ
れ、電源電圧Ｖｃｃに対してＶｃｃ／２以上、及びＶｃ
ｃ／２以下の０Ｖ以上の電圧であれば、ＣＭＯＳ回路が
動作するのでかまわない。もちろん、しきい値が負のト
ランジスタを用いても、ゲート電圧の可変範囲にしきい
値が含まれるようにすればよいことは自明であろう。
の実施の形態を説明する。なお、以下で、トランジスタ
のｏｎ状態とは、トランジスタのしきい値よりも大きな
電圧をゲート電極に加えて、ＭＩＳＦＥＴのソース電極
とドレイン電極の間が導通状態になることを示し、トラ
ンジスタのｏｆｆ状態とは、トランジスタのしきい値よ
りも小さな電圧をゲート電極に加えて、ＭＩＳＦＥＴの
ソース電極とドレイン電極の間が遮断状態となっている
ことを示す。なお、しきい値としては、ソース電極とド
レイン電極とに流れる電流が、例えば、４０ｎＡ×（チ
ャネル幅Ｗ）／（ゲート長さＬ）となる値になったとき
のゲート電圧とする。また実施の形態では、通常のＣＭ
ＯＳロジック回路の構成が簡単なため、しきい値が正で
あるトランジスタを例として説明し、特に言及しない場
合には、例えば０．５Ｖから６Ｖの範囲のＶｃｃとなる
正の電圧を制御電圧として与えた場合には、論理は
“Ｈ”とし、回路がｏｎ状態となり、例えば０Ｖとなる
電圧ＧＮＤを与えた場合には、論理は“Ｌ”とし、回路
がｏｆｆ状態になるとする。また、論理回路の“Ｈ”に
相当する値をＶｃｃと記し、“Ｌ”に相当する値をＧＮ
Ｄと便宜的に例として記しているが、これらはそれぞ
れ、電源電圧Ｖｃｃに対してＶｃｃ／２以上、及びＶｃ
ｃ／２以下の０Ｖ以上の電圧であれば、ＣＭＯＳ回路が
動作するのでかまわない。もちろん、しきい値が負のト
ランジスタを用いても、ゲート電圧の可変範囲にしきい
値が含まれるようにすればよいことは自明であろう。
【００３８】［実施の形態１］図１は、実施の形態１に
よるＮＡＮＤ型ＥＥＰＲＯＭの構成を示し、図２はその
メモリセルアレイ１の構成を示している。セルアレイ１
は、図２に示すように、直列接続された複数のメモリセ
ルを含むメモリセルユニット（即ちＮＡＮＤセルユニッ
ト）２０をロウ方向及びカラム方向にそれぞれ複数個ず
つ配列して構成される。ＮＡＮＤセルユニット２０は、
カラム方向に連続するデータ転送線（以下、ビット線と
いう）ＢＬとロウ方向に連続する基準電位線（以下、共
通ソース線という）ＳＬの間に接続される。メモリセル
アレイ１のビット線のデータをセンスし、あるいは書き
込みデータを保持するためにセンスアンプ回路４が設け
られている。センスアンプ回路４はデータレジスタを兼
ねており、例えばフリップフロップ回路を主体として構
成される。
よるＮＡＮＤ型ＥＥＰＲＯＭの構成を示し、図２はその
メモリセルアレイ１の構成を示している。セルアレイ１
は、図２に示すように、直列接続された複数のメモリセ
ルを含むメモリセルユニット（即ちＮＡＮＤセルユニッ
ト）２０をロウ方向及びカラム方向にそれぞれ複数個ず
つ配列して構成される。ＮＡＮＤセルユニット２０は、
カラム方向に連続するデータ転送線（以下、ビット線と
いう）ＢＬとロウ方向に連続する基準電位線（以下、共
通ソース線という）ＳＬの間に接続される。メモリセル
アレイ１のビット線のデータをセンスし、あるいは書き
込みデータを保持するためにセンスアンプ回路４が設け
られている。センスアンプ回路４はデータレジスタを兼
ねており、例えばフリップフロップ回路を主体として構
成される。
【００３９】センスアンプ回路４は、データ入出力バッ
ファ７に接続されている。これらの接続は、アドレスバ
ッファ６からのアドレス信号をデコードするカラムデコ
ーダ５の出力によって制御され、データ入出力Ｉ／Ｏに
与えられたデータをメモリセルアレイ１に書き込み、ま
たメモリセルアレイ１のデータをＩ／Ｏへ読み出し可能
となっている。
ファ７に接続されている。これらの接続は、アドレスバ
ッファ６からのアドレス信号をデコードするカラムデコ
ーダ５の出力によって制御され、データ入出力Ｉ／Ｏに
与えられたデータをメモリセルアレイ１に書き込み、ま
たメモリセルアレイ１のデータをＩ／Ｏへ読み出し可能
となっている。
【００４０】メモリセルアレイ１のメモリセル選択を行
うため、具体的にはデータ制御線（以下、ワード線とい
う）ＷＬ及び選択ゲート線ＳＳＬ，ＧＳＬの制御をする
ために、ロウデコーダ３とデータ制御線ドライバ２が設
けられている。データ制御線ドライバ２は、ロウデコー
ダ３のデコード出力により、選択されたデータ制御線及
び選択ゲート線に必要な制御電圧を与える。
うため、具体的にはデータ制御線（以下、ワード線とい
う）ＷＬ及び選択ゲート線ＳＳＬ，ＧＳＬの制御をする
ために、ロウデコーダ３とデータ制御線ドライバ２が設
けられている。データ制御線ドライバ２は、ロウデコー
ダ３のデコード出力により、選択されたデータ制御線及
び選択ゲート線に必要な制御電圧を与える。
【００４１】基板電位制御回路９は、セルアレイ１が形
成される基板領域（通常ｐ型ウェル）の電位を制御する
ために設けられている。具体的に基板電位制御回路９
は、制御回路８により制御されて、データ書き込み時及
びデータ読み出し時は、接地電位ＧＮＤを発生し、デー
タ消去時に１０Ｖ以上の消去電圧を発生するように構成
される。
成される基板領域（通常ｐ型ウェル）の電位を制御する
ために設けられている。具体的に基板電位制御回路９
は、制御回路８により制御されて、データ書き込み時及
びデータ読み出し時は、接地電位ＧＮＤを発生し、デー
タ消去時に１０Ｖ以上の消去電圧を発生するように構成
される。
【００４２】内部電圧発生回路１１は、制御回路８によ
り制御されて、データ書き込み或いは読み出し時に、メ
モリセルアレイ１の選択されたメモリセルに必要な電圧
を与えるための種々の内部電圧を発生するように設けら
れている。具体的に内部電圧発生回路１１は、書き込み
電圧（Ｖｐｇｍ）を発生するＶｐｇｍ発生回路１１ａ、
書き込み時のパス電圧（Ｖｐａｓｓ）を発生するＶｐａ
ｓｓ発生回路１１ｂ、読み出し時のパス電圧（Ｖｒｅａ
ｄ）を発生するＶｒｅａｄ発生回路１１ｃ、読み出し時
選択メモリセルに与えられる読み出し電圧（Ｖｒ）を発
生するＶｒ発生回路１１ｄ、選択トランジスタに与える
制御電圧（ＶＧＳＬ）を発生するＶＧＳＬ発生回路１１
ｅを有する。
り制御されて、データ書き込み或いは読み出し時に、メ
モリセルアレイ１の選択されたメモリセルに必要な電圧
を与えるための種々の内部電圧を発生するように設けら
れている。具体的に内部電圧発生回路１１は、書き込み
電圧（Ｖｐｇｍ）を発生するＶｐｇｍ発生回路１１ａ、
書き込み時のパス電圧（Ｖｐａｓｓ）を発生するＶｐａ
ｓｓ発生回路１１ｂ、読み出し時のパス電圧（Ｖｒｅａ
ｄ）を発生するＶｒｅａｄ発生回路１１ｃ、読み出し時
選択メモリセルに与えられる読み出し電圧（Ｖｒ）を発
生するＶｒ発生回路１１ｄ、選択トランジスタに与える
制御電圧（ＶＧＳＬ）を発生するＶＧＳＬ発生回路１１
ｅを有する。
【００４３】Ｖｐｇｍ発生回路１１ａは、データ書き込
み時に選択メモリセルの制御ゲートに与えるための、電
源電圧よりも昇圧された書き込み電圧Ｖｐｇｍを発生す
る。Ｖｐａｓｓ発生回路１１ｂは、データ書き込み時に
非選択メモリセルの制御ゲートに与えるための、書き込
み電圧Ｖｐｇｍより低く、電源電圧より高いパス電圧Ｖ
ｐａｓｓを発生する。Ｖｒｅａｄ発生回路１１ｃは、デ
ータ読み出し時に非選択メモリセルの制御ゲートに与え
るための、電源電圧より高いパス電圧Ｖｒｅａｄを発生
する。Ｖｒ発生回路１１ｄは、データ読み出し時に選択
メモリセルの制御ゲートに与えるしきい値判定のための
読み出し電圧Ｖｒを発生する。
み時に選択メモリセルの制御ゲートに与えるための、電
源電圧よりも昇圧された書き込み電圧Ｖｐｇｍを発生す
る。Ｖｐａｓｓ発生回路１１ｂは、データ書き込み時に
非選択メモリセルの制御ゲートに与えるための、書き込
み電圧Ｖｐｇｍより低く、電源電圧より高いパス電圧Ｖ
ｐａｓｓを発生する。Ｖｒｅａｄ発生回路１１ｃは、デ
ータ読み出し時に非選択メモリセルの制御ゲートに与え
るための、電源電圧より高いパス電圧Ｖｒｅａｄを発生
する。Ｖｒ発生回路１１ｄは、データ読み出し時に選択
メモリセルの制御ゲートに与えるしきい値判定のための
読み出し電圧Ｖｒを発生する。
【００４４】ＶＧＳＬ発生回路１１ｅは、この発明にお
いて特徴的なものであり、データ読み出し時に選択トラ
ンジスタのゲートに与えるための、選択電圧ＶＧＳＬを
発生する。この電圧ＶＧＳＬは、非選択メモリセルに与
えられるパスＶｒｅａｄよりも低く設定される。特に、
電圧ＶＧＳＬを電源電圧Ｖｃｃ以下にすれば、ＶＧＳＬ
発生回路１１ｅとして昇圧回路を必要とせず、回路面積
を削減することができ、また選択トランジスタの電界ス
トレスを低減し、信頼性を向上することができる。
いて特徴的なものであり、データ読み出し時に選択トラ
ンジスタのゲートに与えるための、選択電圧ＶＧＳＬを
発生する。この電圧ＶＧＳＬは、非選択メモリセルに与
えられるパスＶｒｅａｄよりも低く設定される。特に、
電圧ＶＧＳＬを電源電圧Ｖｃｃ以下にすれば、ＶＧＳＬ
発生回路１１ｅとして昇圧回路を必要とせず、回路面積
を削減することができ、また選択トランジスタの電界ス
トレスを低減し、信頼性を向上することができる。
【００４５】このＶＧＳＬ発生回路１１ｅは、チップ形
成後プログラム可能な電源回路として構成することが好
ましい。これは、チップ間のしきい値ばらつきが存在し
ても、電圧ＶＧＳＬをチップ毎に補正することができる
ためである。例えば、ＶＧＳＬ発生回路１１ｅに、幾つ
かの電圧値に対応するヒューズ回路や不揮発性メモリ素
子を内蔵し、出荷時にチップ毎のしきい値上昇量を測定
し、そのデータを用いてヒューズ切断または不揮発性メ
モリ素子にプログラムする。これにより、ウェハダイシ
ングを行った後でも、電圧ＶＧＳＬを補正をすることが
できる。或いはまた、電圧ＶＧＳＬを内部電源回路では
なく、外部から供給するように構成することも、チップ
のばらつきに対応するためには有効である。
成後プログラム可能な電源回路として構成することが好
ましい。これは、チップ間のしきい値ばらつきが存在し
ても、電圧ＶＧＳＬをチップ毎に補正することができる
ためである。例えば、ＶＧＳＬ発生回路１１ｅに、幾つ
かの電圧値に対応するヒューズ回路や不揮発性メモリ素
子を内蔵し、出荷時にチップ毎のしきい値上昇量を測定
し、そのデータを用いてヒューズ切断または不揮発性メ
モリ素子にプログラムする。これにより、ウェハダイシ
ングを行った後でも、電圧ＶＧＳＬを補正をすることが
できる。或いはまた、電圧ＶＧＳＬを内部電源回路では
なく、外部から供給するように構成することも、チップ
のばらつきに対応するためには有効である。
【００４６】具体的に、書き込み電圧Ｖｐｇｍは、６Ｖ
以上３０Ｖ以下の電圧である。書き込み時のパス電圧Ｖ
ｐａｓｓは、３Ｖ以上１５Ｖ以下の電圧である。読み出
し時のパス電圧Ｖｒｅａｄは、１Ｖ以上９Ｖ以下の電圧
である。このパス電圧Ｖｒｅａｄは、書き込みしきい値
の上限よりも１Ｖから３Ｖ程度高い値に設定すること
が、読み出し電流を十分確保し且つ、データ破壊等を防
止する上で望ましい。読み出しＶｒは、“０”，“１”
データのしきい値分布の分離幅の中間に設定する。
以上３０Ｖ以下の電圧である。書き込み時のパス電圧Ｖ
ｐａｓｓは、３Ｖ以上１５Ｖ以下の電圧である。読み出
し時のパス電圧Ｖｒｅａｄは、１Ｖ以上９Ｖ以下の電圧
である。このパス電圧Ｖｒｅａｄは、書き込みしきい値
の上限よりも１Ｖから３Ｖ程度高い値に設定すること
が、読み出し電流を十分確保し且つ、データ破壊等を防
止する上で望ましい。読み出しＶｒは、“０”，“１”
データのしきい値分布の分離幅の中間に設定する。
【００４７】ソース電圧制御回路１０は、制御回路８の
制御によって、メモリセルアレイ１の基準電位線である
共通ソース線の電圧を書き込み、消去および読み出しに
応じて制御する。図１では省略しているが、制御回路８
により、センスアンプ４の活性化を制御する制御信号や
ビット線選択信号ｓｅｌ１、ｓｅｌ２等が出力される。
制御によって、メモリセルアレイ１の基準電位線である
共通ソース線の電圧を書き込み、消去および読み出しに
応じて制御する。図１では省略しているが、制御回路８
により、センスアンプ４の活性化を制御する制御信号や
ビット線選択信号ｓｅｌ１、ｓｅｌ２等が出力される。
【００４８】図２に示すメモリセルアレイ１では、ワー
ド線ＷＬ０〜ＷＬ１５、及び選択ゲート線（ブロック選
択線）ＳＳＬ、ＧＳＬは省略しているが、破線で示すロ
ウ方向に並ぶ全ＮＡＮＤセルユニット２０（この範囲が
データの一括消去の範囲となるブロックとなる）で共有
されている。また図２では、カラム方向（ビット線方
向）、およびロウ方向（ワード線方向）にそれぞれ３
つ、２×５１２ずつのＮＡＮＤセルユニット２０が配置
された構造を示したが、これは一般に複数個であればよ
く、アドレスデコードの関係で好ましくは、２i個（ｉ
は正の整数）とする。
ド線ＷＬ０〜ＷＬ１５、及び選択ゲート線（ブロック選
択線）ＳＳＬ、ＧＳＬは省略しているが、破線で示すロ
ウ方向に並ぶ全ＮＡＮＤセルユニット２０（この範囲が
データの一括消去の範囲となるブロックとなる）で共有
されている。また図２では、カラム方向（ビット線方
向）、およびロウ方向（ワード線方向）にそれぞれ３
つ、２×５１２ずつのＮＡＮＤセルユニット２０が配置
された構造を示したが、これは一般に複数個であればよ
く、アドレスデコードの関係で好ましくは、２i個（ｉ
は正の整数）とする。
【００４９】カラム方向に複数のＮＡＮＤセルユニット
２０で共有されるビット線ＢＬｘａ、ＢＬｘｂ（ｘ＝
１，２，…，５１２）は、図３に示すようにトランジス
タＱｘａおよびＱｘｂを介して、センスアンプ回路４の
１つのセンスアンプＳＡｘに接続されている。センスア
ンプ回路４においては、メモリセル１つよりも大きなト
ランジスタを必要とするため、１つのセンスアンプＳＡ
ｘを複数のビット線で共有し、センスアンプの占める面
積を縮小している。図３では、一つのセンスアンプに接
続されるビット線ＢＬはそれぞれ２本の場合を示した
が、例えば１本や４本でもよく、２n本（ｎは自然数）
であることがアドレスデコード回路が簡略化でき望まし
い。
２０で共有されるビット線ＢＬｘａ、ＢＬｘｂ（ｘ＝
１，２，…，５１２）は、図３に示すようにトランジス
タＱｘａおよびＱｘｂを介して、センスアンプ回路４の
１つのセンスアンプＳＡｘに接続されている。センスア
ンプ回路４においては、メモリセル１つよりも大きなト
ランジスタを必要とするため、１つのセンスアンプＳＡ
ｘを複数のビット線で共有し、センスアンプの占める面
積を縮小している。図３では、一つのセンスアンプに接
続されるビット線ＢＬはそれぞれ２本の場合を示した
が、例えば１本や４本でもよく、２n本（ｎは自然数）
であることがアドレスデコード回路が簡略化でき望まし
い。
【００５０】センスアンプ回路４は、前述のようにメモ
リセルのデータを読み出す働きと共に、メモリセルへの
書き込みデータを一時保持するデータレジスタを兼ねて
いる。さらに、センスアンプ回路４は、トランジスタＱ
ａｘａ，Ｑａｘｂを介して、データ入出力バッファ７に
接続されるデータ線Ｉ／ＯおよびＩ／ＯＢと接続されて
いる。データ線Ｉ／ＯおよびＩ／ＯＢは、その電圧変動
によるビット線ＢＬへの容量結合ノイズを減らすために
は、セルの列方向に形成されることが望ましい。トラン
ジスタＱａｘａおよびＱａｘｂのゲートは、カラムデコ
ーダ５の出力により制御され、これにより、データ線Ｉ
／ＯまたはＩ／ＯＢに与えられたデータをセンスアンプ
回路４に読み込み、またセンスアンプ回路４からデータ
線Ｉ／ＯまたはＩ／ＯＢにデータを出力できるようにな
っている。
リセルのデータを読み出す働きと共に、メモリセルへの
書き込みデータを一時保持するデータレジスタを兼ねて
いる。さらに、センスアンプ回路４は、トランジスタＱ
ａｘａ，Ｑａｘｂを介して、データ入出力バッファ７に
接続されるデータ線Ｉ／ＯおよびＩ／ＯＢと接続されて
いる。データ線Ｉ／ＯおよびＩ／ＯＢは、その電圧変動
によるビット線ＢＬへの容量結合ノイズを減らすために
は、セルの列方向に形成されることが望ましい。トラン
ジスタＱａｘａおよびＱａｘｂのゲートは、カラムデコ
ーダ５の出力により制御され、これにより、データ線Ｉ
／ＯまたはＩ／ＯＢに与えられたデータをセンスアンプ
回路４に読み込み、またセンスアンプ回路４からデータ
線Ｉ／ＯまたはＩ／ＯＢにデータを出力できるようにな
っている。
【００５１】図２において、共通ソース線ＳＬは、セル
アレイ１のロウ方向に、複数のＮＡＮＤセルユニット２
０に共通に配設されている。更にこの共通ソース線ＳＬ
をカラム方向に短絡する配線ＳＬｙが設けられて、共通
ソース線ＳＬと共に網目構造をなしている。これによ
り、共通ソース線ＳＬの読み出し電流による電位上昇を
抑えている。配線ＳＬｙは、メモリセルアレイ１の半導
体基板上の拡散領域やデータ転送線と同層の配線層で形
成されているため、その領域にはメモリセルを配置する
ことはできない。よって、ビット線ＢＬの線密度を配線
ＳＬｙの線密度よりも大きくすることにより、セルの占
有面積を確保するようにしている。
アレイ１のロウ方向に、複数のＮＡＮＤセルユニット２
０に共通に配設されている。更にこの共通ソース線ＳＬ
をカラム方向に短絡する配線ＳＬｙが設けられて、共通
ソース線ＳＬと共に網目構造をなしている。これによ
り、共通ソース線ＳＬの読み出し電流による電位上昇を
抑えている。配線ＳＬｙは、メモリセルアレイ１の半導
体基板上の拡散領域やデータ転送線と同層の配線層で形
成されているため、その領域にはメモリセルを配置する
ことはできない。よって、ビット線ＢＬの線密度を配線
ＳＬｙの線密度よりも大きくすることにより、セルの占
有面積を確保するようにしている。
【００５２】図２の例では、５１２本のビット線ＢＬ毎
に１つの短絡用配線ＳＬｙがされているが、配線ＳＬｙ
の１本あたりのビット線の本数は複数であれば構わな
い。この共通ソース線ＳＬは、ソース線電圧制御回路１
０に電気的に接続されている。このソース線電圧制御回
路１０は、データ読み出し時には接地電位ＧＮＤを出力
する回路である。
に１つの短絡用配線ＳＬｙがされているが、配線ＳＬｙ
の１本あたりのビット線の本数は複数であれば構わな
い。この共通ソース線ＳＬは、ソース線電圧制御回路１
０に電気的に接続されている。このソース線電圧制御回
路１０は、データ読み出し時には接地電位ＧＮＤを出力
する回路である。
【００５３】センスアンプ回路４は、制御回路４０から
与えられる活性化信号により同時に活性化され、複数の
ビット線のデータを同時に読み出すことが可能となって
いる。トランジスタＱｘａのゲートは、ロウ方向に共通
に制御線ｓｅｌ１に接続され、トランジスタＱｘｂのゲ
ートも同様にロウ向に共通に制御線ｓｅｌ２に接続され
ている。これにより、稠密に配置されたメモリセルアレ
イ１の選択を選択信号ｓｅｌ１およびｓｅｌ２を用いて
小さな配線面積で行うことができる。
与えられる活性化信号により同時に活性化され、複数の
ビット線のデータを同時に読み出すことが可能となって
いる。トランジスタＱｘａのゲートは、ロウ方向に共通
に制御線ｓｅｌ１に接続され、トランジスタＱｘｂのゲ
ートも同様にロウ向に共通に制御線ｓｅｌ２に接続され
ている。これにより、稠密に配置されたメモリセルアレ
イ１の選択を選択信号ｓｅｌ１およびｓｅｌ２を用いて
小さな配線面積で行うことができる。
【００５４】図４（ａ），（ｂ）は、それぞれ、一つの
ＮＡＮＤセルユニット２０の等価回路と３つのＮＡＮＤ
セルユニット分の平面図を示している。ＮＡＮＤセルユ
ニット２０は、電荷蓄積層である浮遊ゲート２６を有す
るＭＩＳＦＥＴ構造の不揮発性メモリセルＭ０〜Ｍ１５
が直列に接続され、その一端がＭＩＳＦＥＴからなる選
択トランジスタＳ１を介してビット線にＢＬに接続さ
れ、他端がＭＩＳＦＥＴからなる選択トランジスタＳ２
を介して共通ソース線ＳＬに接続されている。メモリセ
ルＭ０〜Ｍ１５の制御ゲートは、ワード線２８（ＷＬ０
〜ＷＬ１５）に接続されている。ビット線ＢＬに沿った
複数のＮＡＮＤセルユニットから１つのＮＡＮＤセルユ
ニットを選択してビット線ＢＬに接続するため、選択ト
ランジスタＳ１，Ｓ２のゲート電極はそれぞれ選択ゲー
ト線２８（ＳＳＬ），２８（ＧＳＬ）（ブロック選択
線）ＳＳＬ，ＧＳＬに接続されている。
ＮＡＮＤセルユニット２０の等価回路と３つのＮＡＮＤ
セルユニット分の平面図を示している。ＮＡＮＤセルユ
ニット２０は、電荷蓄積層である浮遊ゲート２６を有す
るＭＩＳＦＥＴ構造の不揮発性メモリセルＭ０〜Ｍ１５
が直列に接続され、その一端がＭＩＳＦＥＴからなる選
択トランジスタＳ１を介してビット線にＢＬに接続さ
れ、他端がＭＩＳＦＥＴからなる選択トランジスタＳ２
を介して共通ソース線ＳＬに接続されている。メモリセ
ルＭ０〜Ｍ１５の制御ゲートは、ワード線２８（ＷＬ０
〜ＷＬ１５）に接続されている。ビット線ＢＬに沿った
複数のＮＡＮＤセルユニットから１つのＮＡＮＤセルユ
ニットを選択してビット線ＢＬに接続するため、選択ト
ランジスタＳ１，Ｓ２のゲート電極はそれぞれ選択ゲー
ト線２８（ＳＳＬ），２８（ＧＳＬ）（ブロック選択
線）ＳＳＬ，ＧＳＬに接続されている。
【００５５】選択トランジスタＳ１，Ｓ２のゲートが接
続される選択ゲート線ＳＳＬおよびＧＳＬは、メモリセ
ルの制御ゲートが接続されるワード線ＷＬ０〜ＷＬ１５
の浮遊ゲート２６と同じ層の導電体によって、メモリセ
ルアレイのロウ方向に連続的に形成される。なお、ＮＡ
ＮＤセルユニット２０には、選択ゲート線ＳＳＬおよび
ＧＳＬは少なくとも１本以上あればよい。この実施の形
態では、ＮＡＮＤセルユニット２０として１６＝２4個
のメモリセルが接続されている例を示したが、ビット線
およびワード線に接続されるメモリセルの数は複数であ
ればよく、２n個（ｎは正の整数）であることがアドレ
スデコードをする上で望ましい。
続される選択ゲート線ＳＳＬおよびＧＳＬは、メモリセ
ルの制御ゲートが接続されるワード線ＷＬ０〜ＷＬ１５
の浮遊ゲート２６と同じ層の導電体によって、メモリセ
ルアレイのロウ方向に連続的に形成される。なお、ＮＡ
ＮＤセルユニット２０には、選択ゲート線ＳＳＬおよび
ＧＳＬは少なくとも１本以上あればよい。この実施の形
態では、ＮＡＮＤセルユニット２０として１６＝２4個
のメモリセルが接続されている例を示したが、ビット線
およびワード線に接続されるメモリセルの数は複数であ
ればよく、２n個（ｎは正の整数）であることがアドレ
スデコードをする上で望ましい。
【００５６】図５及び図６は、図４（ｂ）のＡ−Ａ’，
Ｂ−Ｂ’，Ｃ−Ｃ’断面を示している。セルアレイは、
ｐ型シリコン基板２１のｎ型ウェル２２に形成されたｐ
型ウェル２３内に形成されている。ｐ型ウェル２３は例
えば、ボロン濃度が１０14ｃｍ-3から１０19ｃｍ-3の間
に設定されている。ｐ型ウェル２３は、ｎ型ウェル２２
によってｐ型シリコン基板２１とは分離されて、独立に
電圧印加できるようになっており、これが消去時の昇圧
回路負荷を減らし消費電力を抑える。
Ｂ−Ｂ’，Ｃ−Ｃ’断面を示している。セルアレイは、
ｐ型シリコン基板２１のｎ型ウェル２２に形成されたｐ
型ウェル２３内に形成されている。ｐ型ウェル２３は例
えば、ボロン濃度が１０14ｃｍ-3から１０19ｃｍ-3の間
に設定されている。ｐ型ウェル２３は、ｎ型ウェル２２
によってｐ型シリコン基板２１とは分離されて、独立に
電圧印加できるようになっており、これが消去時の昇圧
回路負荷を減らし消費電力を抑える。
【００５７】ｐ型ウェル２３の表面に、３ｎｍから１５
ｎｍの厚さのシリコン酸化膜またはオキシナイトライド
膜からなるゲート絶縁膜２５を介して、例えばリンまた
は砒素を濃度１０18ｃｍ-3から１０21ｃｍ-3の範囲で添
加したポリシリコンにより、各メモリセルの浮遊ゲート
２６及びこれと同時に形成された選択トランジスタＳ
１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）
が１０ｎｍから５００ｎｍの厚さで形成されている。ゲ
ート絶縁膜２５は、メモリセルＭ０〜Ｍ１５と選択トラ
ンジスタＳ１，Ｓ２とが同じ膜厚のものを用いている。
ｎｍの厚さのシリコン酸化膜またはオキシナイトライド
膜からなるゲート絶縁膜２５を介して、例えばリンまた
は砒素を濃度１０18ｃｍ-3から１０21ｃｍ-3の範囲で添
加したポリシリコンにより、各メモリセルの浮遊ゲート
２６及びこれと同時に形成された選択トランジスタＳ
１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）
が１０ｎｍから５００ｎｍの厚さで形成されている。ゲ
ート絶縁膜２５は、メモリセルＭ０〜Ｍ１５と選択トラ
ンジスタＳ１，Ｓ２とが同じ膜厚のものを用いている。
【００５８】浮遊ゲート２６は、シリコン酸化膜からな
る素子分離絶縁膜２４により区画された素子形成領域に
形成されている。これは例えば、ｐ型ウェル２３上に全
面的にゲート絶縁膜２５を介して浮遊ゲート２６の材料
膜を堆積した後、これをパターニングし、更にｐ型ウェ
ル２３を例えば０．０５〜０．５ｕｍの深さエッチング
し、素子分離絶縁膜２４を埋め込むことで形成すること
ができる。これにより浮遊ゲート２６を段差のない平面
に全面形成できる。但し浮遊ゲート２６と同じ材料を用
いて形成されるゲート電極２６（ＳＳＬ），２６（ＧＳ
Ｌ）は、セルアレイ１のロウ方向に連続的に形成され
て、これらが選択ゲート線ＳＳＬ，ＧＳＬとなる。
る素子分離絶縁膜２４により区画された素子形成領域に
形成されている。これは例えば、ｐ型ウェル２３上に全
面的にゲート絶縁膜２５を介して浮遊ゲート２６の材料
膜を堆積した後、これをパターニングし、更にｐ型ウェ
ル２３を例えば０．０５〜０．５ｕｍの深さエッチング
し、素子分離絶縁膜２４を埋め込むことで形成すること
ができる。これにより浮遊ゲート２６を段差のない平面
に全面形成できる。但し浮遊ゲート２６と同じ材料を用
いて形成されるゲート電極２６（ＳＳＬ），２６（ＧＳ
Ｌ）は、セルアレイ１のロウ方向に連続的に形成され
て、これらが選択ゲート線ＳＳＬ，ＧＳＬとなる。
【００５９】浮遊ゲート２６上には厚さ５ｎｍから３０
ｎｍの間のシリコン酸化膜またはオキシナイトライド
膜、またはシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜からなるブロック絶縁膜２７を介して、例えばリ
ン、砒素、またはボロンを１０ 17〜１０21ｃｍ-3の濃度
で添加したポリシリコン、または、ＷＳｉ（タングステ
ンシリサイド）とポリシリコンとのスタック構造、また
は、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシ
リコンのスタック構造からなる制御ゲート２８，２８
（ＳＳＬ），２８（ＧＳＬ）が１０ｎｍから５００ｎｍ
の厚さで形成されている。この制御ゲート２８は、セル
アレイのロウ方向に連続的に形成されて、ワード線ＷＬ
０〜ＷＬ１５となる。また制御ゲート２８（ＳＳＬ），
２８（ＧＳＬ）は同様にロウ方向に連続的に形成され
て、ゲート電極２６（ＳＳＬ），２６（ＧＳＬ）と短絡
されて、選択ゲート線ＳＳＬ，ＧＳＬを構成する。
ｎｍの間のシリコン酸化膜またはオキシナイトライド
膜、またはシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜からなるブロック絶縁膜２７を介して、例えばリ
ン、砒素、またはボロンを１０ 17〜１０21ｃｍ-3の濃度
で添加したポリシリコン、または、ＷＳｉ（タングステ
ンシリサイド）とポリシリコンとのスタック構造、また
は、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシ
リコンのスタック構造からなる制御ゲート２８，２８
（ＳＳＬ），２８（ＧＳＬ）が１０ｎｍから５００ｎｍ
の厚さで形成されている。この制御ゲート２８は、セル
アレイのロウ方向に連続的に形成されて、ワード線ＷＬ
０〜ＷＬ１５となる。また制御ゲート２８（ＳＳＬ），
２８（ＧＳＬ）は同様にロウ方向に連続的に形成され
て、ゲート電極２６（ＳＳＬ），２６（ＧＳＬ）と短絡
されて、選択ゲート線ＳＳＬ，ＧＳＬを構成する。
【００６０】この実施の形態のゲート形状では、ｐ型ウ
ェル２３の素子形成領域の側壁が絶縁膜２４で覆われて
いるので、浮遊ゲート２６を形成する前のエッチングで
ｐ型ウェル２３が露出することがなく、浮遊ゲート２６
がｐ型ウェル２３よりも下に来ることを防ぐことができ
る。よって、ｐ型ウェル２３と絶縁膜２４との境界で
の、ゲート電界集中やしきい値低下した寄生トランジス
タが生じにくい。さらに、電界集中に起因する書込みし
きい値の低下現象が生じにくくなるため、より信頼性の
高いトランジスタを形成することができる。
ェル２３の素子形成領域の側壁が絶縁膜２４で覆われて
いるので、浮遊ゲート２６を形成する前のエッチングで
ｐ型ウェル２３が露出することがなく、浮遊ゲート２６
がｐ型ウェル２３よりも下に来ることを防ぐことができ
る。よって、ｐ型ウェル２３と絶縁膜２４との境界で
の、ゲート電界集中やしきい値低下した寄生トランジス
タが生じにくい。さらに、電界集中に起因する書込みし
きい値の低下現象が生じにくくなるため、より信頼性の
高いトランジスタを形成することができる。
【００６１】図５に示すように、ゲート構造の上面はシ
リコン窒化膜２９ａで覆われ、両側面も例えば５ｎｍか
ら２００ｎｍの厚さのシリコン窒化膜（またはシリコン
酸化膜）からなる側壁絶縁膜２９ｂが形成される。そし
てゲート電極に自己整合的にソース，ドレインとなるｎ
型拡散層３０が形成されている。これら拡散層３０、浮
遊ゲート２６、および制御ゲート２８により、浮遊ゲー
ト２６に蓄積された電荷量を情報量とする浮遊ゲート型
ＥＥＰＲＯＭセルが形成されており、そのゲート長とし
ては、０．５ｕｍ以下０．０１ｕｍ以上とする。ソー
ス，ドレインのｎ型拡散層３０としては、例えばリンや
砒素、アンチモンを表面濃度が１０17ｃｍ -3から１０21
ｃｍ-3となるように深さ１０ｎｍから５００ｎｍの間で
形成されている。さらに、これらｎ型拡散層３０は隣接
するメモリセル同士共有され、ＮＡＮＤセルユニットが
実現されている。
リコン窒化膜２９ａで覆われ、両側面も例えば５ｎｍか
ら２００ｎｍの厚さのシリコン窒化膜（またはシリコン
酸化膜）からなる側壁絶縁膜２９ｂが形成される。そし
てゲート電極に自己整合的にソース，ドレインとなるｎ
型拡散層３０が形成されている。これら拡散層３０、浮
遊ゲート２６、および制御ゲート２８により、浮遊ゲー
ト２６に蓄積された電荷量を情報量とする浮遊ゲート型
ＥＥＰＲＯＭセルが形成されており、そのゲート長とし
ては、０．５ｕｍ以下０．０１ｕｍ以上とする。ソー
ス，ドレインのｎ型拡散層３０としては、例えばリンや
砒素、アンチモンを表面濃度が１０17ｃｍ -3から１０21
ｃｍ-3となるように深さ１０ｎｍから５００ｎｍの間で
形成されている。さらに、これらｎ型拡散層３０は隣接
するメモリセル同士共有され、ＮＡＮＤセルユニットが
実現されている。
【００６２】この実施の形態において、選択トランジス
タＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳ
Ｌ）のゲート長（チャネル長）は、メモリセルのゲート
長よりも長く、例えば、１ｕｍ以下０．０２ｕｍ以上と
して形成している。これによりブロック選択時と非選択
時のオンオフ比を大きく確保でき、誤書き込みや誤読み
出しを防止できる。また、これら選択トランジスタＳ
１，Ｓ２は、メモリセルと同じゲート絶縁膜２５を有す
ることが工程を削減しコストを低下させるのに望まし
い。
タＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳ
Ｌ）のゲート長（チャネル長）は、メモリセルのゲート
長よりも長く、例えば、１ｕｍ以下０．０２ｕｍ以上と
して形成している。これによりブロック選択時と非選択
時のオンオフ比を大きく確保でき、誤書き込みや誤読み
出しを防止できる。また、これら選択トランジスタＳ
１，Ｓ２は、メモリセルと同じゲート絶縁膜２５を有す
ることが工程を削減しコストを低下させるのに望まし
い。
【００６３】ＮＡＮＤセルユニットの両端部のｎ型拡散
層３０ｄ，３０ｓのうち、ｎ型拡散層３０ｄは、層間絶
縁膜３１ａに埋め込まれたコンタクトプラグ３２を介し
て中継電極３３ａに接続され、これが更に層間絶縁膜３
１ｂを介してビット線３４に接続される。ビット線３４
は、タングステンやタングステンシリサイド、チタン、
チタンナイトライド、アルミニウム等により形成され、
セルアレイのカラム方向に連続的に配設される。もう一
方のｎ型拡散層３０ｓはコンタクトプラグ３２を介し
て、中継電極３３ａと同時に形成された、セルアレイの
ロウ方向に連続する共通ソース線３３ｂに接続されてい
る。共通ソース線３３ｂには、ビット線３４と同じ材料
を用いることができる。コンタクトプラグ３２には、不
純物がドープされた多結晶シリコン、タングステン、タ
ングステンシリサイド、アルミニウム、アルミニウム、
チタン、チタンナイトライド等が用いられる。
層３０ｄ，３０ｓのうち、ｎ型拡散層３０ｄは、層間絶
縁膜３１ａに埋め込まれたコンタクトプラグ３２を介し
て中継電極３３ａに接続され、これが更に層間絶縁膜３
１ｂを介してビット線３４に接続される。ビット線３４
は、タングステンやタングステンシリサイド、チタン、
チタンナイトライド、アルミニウム等により形成され、
セルアレイのカラム方向に連続的に配設される。もう一
方のｎ型拡散層３０ｓはコンタクトプラグ３２を介し
て、中継電極３３ａと同時に形成された、セルアレイの
ロウ方向に連続する共通ソース線３３ｂに接続されてい
る。共通ソース線３３ｂには、ビット線３４と同じ材料
を用いることができる。コンタクトプラグ３２には、不
純物がドープされた多結晶シリコン、タングステン、タ
ングステンシリサイド、アルミニウム、アルミニウム、
チタン、チタンナイトライド等が用いられる。
【００６４】但し、ｎ型拡散層３０ｓをセルアレイ１の
ロウ方向に連続的に形成して、これを共通ソース線ＳＬ
とすることもできる。ビット線ＢＬの上はＳｉＯ2、Ｓ
ｉＮ、ポリイミド等の絶縁膜保護層３５で覆われる。ま
た、図には示していないが、ビット線ＢＬ上に、Ｗ，Ａ
ｌやＣｕからなる上部配線が形成されている。
ロウ方向に連続的に形成して、これを共通ソース線ＳＬ
とすることもできる。ビット線ＢＬの上はＳｉＯ2、Ｓ
ｉＮ、ポリイミド等の絶縁膜保護層３５で覆われる。ま
た、図には示していないが、ビット線ＢＬ上に、Ｗ，Ａ
ｌやＣｕからなる上部配線が形成されている。
【００６５】この様に構成されたＮＡＮＤ型ＥＥＰＲＯ
Ｍにおいて、この発明はデータ読み出し法に特徴を有
し、これについては後に詳細に説明する。データ消去及
び書き込みについては従来と同様に、例えば特開２００
０−７６８８２に開示されている方法で行われる。簡単
に説明すれば、データ消去は、図２に破線で示す、ワー
ド線を共有するＮＡＮＤセルブロック単位で一括消去が
行われる。このとき、基板電位制御回路９から発生され
る昇圧された消去電圧Ｖｅｒａがメモリセルアレイのｐ
型ウェルに与えられ、選択されたＮＡＮＤセルブックの
全ワード線を０Ｖとする。これにより、そのＮＡＮＤセ
ルブロック内で全メモリセルの浮遊ゲートの電子がトン
ネル電流により基板に放出され、しきい値の低いオール
“１”状態（消去状態）になる。
Ｍにおいて、この発明はデータ読み出し法に特徴を有
し、これについては後に詳細に説明する。データ消去及
び書き込みについては従来と同様に、例えば特開２００
０−７６８８２に開示されている方法で行われる。簡単
に説明すれば、データ消去は、図２に破線で示す、ワー
ド線を共有するＮＡＮＤセルブロック単位で一括消去が
行われる。このとき、基板電位制御回路９から発生され
る昇圧された消去電圧Ｖｅｒａがメモリセルアレイのｐ
型ウェルに与えられ、選択されたＮＡＮＤセルブックの
全ワード線を０Ｖとする。これにより、そのＮＡＮＤセ
ルブロック内で全メモリセルの浮遊ゲートの電子がトン
ネル電流により基板に放出され、しきい値の低いオール
“１”状態（消去状態）になる。
【００６６】データ書き込みは、ビット線ＢＬに書き込
むべきデータに応じて例えば、Ｖｃｃ（“１”データの
場合、即ち書き込み禁止の場合）、Ｖｓｓ（“０”デー
タの場合）を与え、これによりＮＡＮＤセルチャネルを
プリチャージする。高レベルにプリチャージされたＮＡ
ＮＤセルチャネルは、ビット線側選択トランジスタＳ１
がオフになることで、フローティングになる。その後、
選択されたワード線に昇圧された書き込み電圧Ｖｐｇｍ
を与え、非選択ワード線にはパス電圧Ｖｐａｓｓを与え
る。
むべきデータに応じて例えば、Ｖｃｃ（“１”データの
場合、即ち書き込み禁止の場合）、Ｖｓｓ（“０”デー
タの場合）を与え、これによりＮＡＮＤセルチャネルを
プリチャージする。高レベルにプリチャージされたＮＡ
ＮＤセルチャネルは、ビット線側選択トランジスタＳ１
がオフになることで、フローティングになる。その後、
選択されたワード線に昇圧された書き込み電圧Ｖｐｇｍ
を与え、非選択ワード線にはパス電圧Ｖｐａｓｓを与え
る。
【００６７】これにより、選択ワード線と低レベルに設
定されたチャネルとの間には高電界がかかって浮遊ゲー
トに電子が注入されて、しきい値の高い“０”データが
書かれる。フローティングの高レベルにプリチャージさ
れたチャネルは、容量カップリングにより電位上昇して
電子注入が生ぜず、“１”データ状態（消去状態）を維
持する。パス電圧が与えられた非選択ワード線に沿うメ
モリセルでも、電子注入は生ぜず、“１”データを保持
する。
定されたチャネルとの間には高電界がかかって浮遊ゲー
トに電子が注入されて、しきい値の高い“０”データが
書かれる。フローティングの高レベルにプリチャージさ
れたチャネルは、容量カップリングにより電位上昇して
電子注入が生ぜず、“１”データ状態（消去状態）を維
持する。パス電圧が与えられた非選択ワード線に沿うメ
モリセルでも、電子注入は生ぜず、“１”データを保持
する。
【００６８】データ消去及び書き込み時には通常、消去
及び書き込みを確認するためのベリファイ読み出しが行
われる。即ち消去パルス印加と消去ベリファイ読み出し
とを繰り返して、一定の消去しきい値範囲に追い込む。
データ書き込みの場合にも、書き込みパルス印加と書き
込みベリファイ読み出しとを繰り返すことにより、一定
の書き込みしきい値範囲に追い込む。
及び書き込みを確認するためのベリファイ読み出しが行
われる。即ち消去パルス印加と消去ベリファイ読み出し
とを繰り返して、一定の消去しきい値範囲に追い込む。
データ書き込みの場合にも、書き込みパルス印加と書き
込みベリファイ読み出しとを繰り返すことにより、一定
の書き込みしきい値範囲に追い込む。
【００６９】この実施の形態でのデータ読み出し動作を
次に具体的に説明する。図７は、ワード線ＷＬ０を選択
して、読み出し電流がビット線ＢＬから共通ソース線Ｓ
Ｌ側に流れるようにした場合のデータ読み出しタイミン
グ図を示す。図８は、図７におけるビット線ディスチャ
ージ期間及び引き続くセンス期間の間、選択された一つ
のＮＡＮＤセル２０に着目して、これに印加される電圧
関係を示している。
次に具体的に説明する。図７は、ワード線ＷＬ０を選択
して、読み出し電流がビット線ＢＬから共通ソース線Ｓ
Ｌ側に流れるようにした場合のデータ読み出しタイミン
グ図を示す。図８は、図７におけるビット線ディスチャ
ージ期間及び引き続くセンス期間の間、選択された一つ
のＮＡＮＤセル２０に着目して、これに印加される電圧
関係を示している。
【００７０】ここでは、ＮＡＮＤセル内のビット線ＢＬ
に最も近いメモリセルＭ０が選択された場合を示してい
るが、図７及び図８では、括弧内にメモリセルＭ０の代
わりに共通ソース線ＳＬ側のメモリセルＭ１５が選択さ
れた場合を示している。
に最も近いメモリセルＭ０が選択された場合を示してい
るが、図７及び図８では、括弧内にメモリセルＭ０の代
わりに共通ソース線ＳＬ側のメモリセルＭ１５が選択さ
れた場合を示している。
【００７１】データ読み出し時、データを読み出すブロ
ックに対応するロウデコーダ３およびデータ制御線ドラ
イバ２が活性化され、選択ゲート線ＳＳＬにパス電圧Ｖ
ｒｅａｄ、ワード線ＷＬ０に読み出しＶｒ、残りの非選
択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａｄ、選
択ゲート線ＧＳＬには接地電位ＧＮＤが印加される（時
刻ｔ０）。なお、非選択のブロックの選択ゲート線ＳＳ
Ｌ，ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５は、読み出し
期間中フローティング又は０Ｖに維持され、データの誤
読み出しや破壊が生じないようにする。
ックに対応するロウデコーダ３およびデータ制御線ドラ
イバ２が活性化され、選択ゲート線ＳＳＬにパス電圧Ｖ
ｒｅａｄ、ワード線ＷＬ０に読み出しＶｒ、残りの非選
択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａｄ、選
択ゲート線ＧＳＬには接地電位ＧＮＤが印加される（時
刻ｔ０）。なお、非選択のブロックの選択ゲート線ＳＳ
Ｌ，ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５は、読み出し
期間中フローティング又は０Ｖに維持され、データの誤
読み出しや破壊が生じないようにする。
【００７２】読み出し電圧Ｖｒは、図９に示す、“０”
データ書き込み後のしきい値分布の下限値をＶｔｈｗ
２、データ消去後の“１”データのしきい値分布の上限
値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内
となる値である。読み出しマージンを考慮すると、Ｖｒ
＝（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最
も望ましく、例えば−０．５Ｖから４Ｖの間に設定され
る。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるよう
に設定すれば、読み出し電圧Ｖｒを接地電位ＧＮＤに設
定でき、この場合にはＶｒ発生回路１１ｄが不要となる
ので望ましい。
データ書き込み後のしきい値分布の下限値をＶｔｈｗ
２、データ消去後の“１”データのしきい値分布の上限
値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内
となる値である。読み出しマージンを考慮すると、Ｖｒ
＝（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最
も望ましく、例えば−０．５Ｖから４Ｖの間に設定され
る。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるよう
に設定すれば、読み出し電圧Ｖｒを接地電位ＧＮＤに設
定でき、この場合にはＶｒ発生回路１１ｄが不要となる
ので望ましい。
【００７３】また読み出し電圧Ｖｒとしては、接地電位
ＧＮＤ以上の電圧となるように設定することが望まし
い。これにより、データ制御線ドライバ２のワード線Ｗ
Ｌ０〜ＷＬ１５に接続されたトランジスタの拡散層に負
電圧を印加されることが無くなり、負電圧発生回路が不
要となる。よって、データ制御線ドライバ２のｎチャネ
ルＭＩＳＦＥＴが形成されたｐ型ウェルを接地電位ＧＮ
Ｄとして、ｐ型基板２１とｎ型領域で分離することなく
形成することができる。これにより、データ制御線ドラ
イバ２の回路面積を減少させることができる。さらに、
負電圧が印加されないので、拡散層が順バイアスされる
ことによる少数キャリア注入がなくなり、ラッチアップ
を防ぐことが可能になる。更にワード線ＷＬ０〜ＷＬ１
５とメモリセルアレイ１内で短絡不良が生じても、メモ
リセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負
電圧が印加されることがないので、少数キャリア注入に
よる読み出しデータ破壊が生じることもない。
ＧＮＤ以上の電圧となるように設定することが望まし
い。これにより、データ制御線ドライバ２のワード線Ｗ
Ｌ０〜ＷＬ１５に接続されたトランジスタの拡散層に負
電圧を印加されることが無くなり、負電圧発生回路が不
要となる。よって、データ制御線ドライバ２のｎチャネ
ルＭＩＳＦＥＴが形成されたｐ型ウェルを接地電位ＧＮ
Ｄとして、ｐ型基板２１とｎ型領域で分離することなく
形成することができる。これにより、データ制御線ドラ
イバ２の回路面積を減少させることができる。さらに、
負電圧が印加されないので、拡散層が順バイアスされる
ことによる少数キャリア注入がなくなり、ラッチアップ
を防ぐことが可能になる。更にワード線ＷＬ０〜ＷＬ１
５とメモリセルアレイ１内で短絡不良が生じても、メモ
リセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負
電圧が印加されることがないので、少数キャリア注入に
よる読み出しデータ破壊が生じることもない。
【００７４】非選択ワード線ＷＬ１〜ＷＬ１５及び選択
ゲート線ＳＳＬに与えられるパス電圧Ｖｒｅａｄは、Ｖ
ｒｅａｄ発生回路１１ｃから出力され、メモリセルの
“０”データのしきい値分布の上限値Ｖｔｈｗよりも高
い電圧に設定される。
ゲート線ＳＳＬに与えられるパス電圧Ｖｒｅａｄは、Ｖ
ｒｅａｄ発生回路１１ｃから出力され、メモリセルの
“０”データのしきい値分布の上限値Ｖｔｈｗよりも高
い電圧に設定される。
【００７５】この実施の形態では、図５に示したよう
に、選択トランジスタＳ１，Ｓ２のゲート長（チャネル
長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート
長よりも大きくなっている。一方、これらのゲート材料
であるＣｏＳｉやＴｉＳｉでは、線幅が小さくなると抵
抗が上昇する細線効果が存在することが知られている。
よって、選択トランジスタＳ１，Ｓ２のゲート電極の方
がメモリセルＭ０〜Ｍ１５の制御ゲートよりも低抵抗と
なり、選択トランジスタＳ１のゲートの方がメモリセル
Ｍ０〜Ｍ１５の制御ゲートより高速にパス電圧Ｖｒｅａ
ｄまで昇圧される。また、ワード線ＷＬ０〜ＷＬ１５よ
りも抵抗の小さい選択ゲート線ＧＳＬをビット線ディス
チャージ期間に駆動することによって、並列に接続され
たメモリセルの読み出しタイミングのばらつきを低減す
ることができる。
に、選択トランジスタＳ１，Ｓ２のゲート長（チャネル
長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート
長よりも大きくなっている。一方、これらのゲート材料
であるＣｏＳｉやＴｉＳｉでは、線幅が小さくなると抵
抗が上昇する細線効果が存在することが知られている。
よって、選択トランジスタＳ１，Ｓ２のゲート電極の方
がメモリセルＭ０〜Ｍ１５の制御ゲートよりも低抵抗と
なり、選択トランジスタＳ１のゲートの方がメモリセル
Ｍ０〜Ｍ１５の制御ゲートより高速にパス電圧Ｖｒｅａ
ｄまで昇圧される。また、ワード線ＷＬ０〜ＷＬ１５よ
りも抵抗の小さい選択ゲート線ＧＳＬをビット線ディス
チャージ期間に駆動することによって、並列に接続され
たメモリセルの読み出しタイミングのばらつきを低減す
ることができる。
【００７６】以上のワード線ＷＬ０〜ＷＬ１５、選択ゲ
ート線ＳＳＬの立ち上げに少し遅れて、ビット線ＢＬを
センスアンプ回路４に内蔵された電源ノードを用いてＶ
ＢＬに充電する（時刻ｔ１）。ここでＶＢＬとしては、
接地電位ＧＮＤ以上電源電位Ｖｃｃ以下となることがセ
ンスアンプ回路４を構成するトランジスタの信頼性をＶ
ｃｃ程度で保証すればよいので望ましい。
ート線ＳＳＬの立ち上げに少し遅れて、ビット線ＢＬを
センスアンプ回路４に内蔵された電源ノードを用いてＶ
ＢＬに充電する（時刻ｔ１）。ここでＶＢＬとしては、
接地電位ＧＮＤ以上電源電位Ｖｃｃ以下となることがセ
ンスアンプ回路４を構成するトランジスタの信頼性をＶ
ｃｃ程度で保証すればよいので望ましい。
【００７７】また、ＶＢＬは、センスアンプトランジス
タとしてｎチャネルＭＩＳＦＥＴを用いた場合には、そ
のしきい値以上とすることがセンスアンプ感度を向上さ
せるのに望ましく、例えば１Ｖ程度とする。このように
することにより、メモリセルＭ０が“１”、すなわち消
去状態の場合には、選択トランジスタＳ１からメモリセ
ルＭ０〜Ｍ１５までのソース、ドレイン及びチャネル領
域をＶＢＬに充電する。即ちここまでは、ビット線ＢＬ
およびＮＡＮＤセルユニットを充電する、ビット線（Ｂ
Ｌ）プリチャージ期間である。
タとしてｎチャネルＭＩＳＦＥＴを用いた場合には、そ
のしきい値以上とすることがセンスアンプ感度を向上さ
せるのに望ましく、例えば１Ｖ程度とする。このように
することにより、メモリセルＭ０が“１”、すなわち消
去状態の場合には、選択トランジスタＳ１からメモリセ
ルＭ０〜Ｍ１５までのソース、ドレイン及びチャネル領
域をＶＢＬに充電する。即ちここまでは、ビット線ＢＬ
およびＮＡＮＤセルユニットを充電する、ビット線（Ｂ
Ｌ）プリチャージ期間である。
【００７８】このＢＬプリチャージ期間は、非選択ワー
ド線が十分にパス電圧Ｖｒｅａｄに昇圧するまでの時間
以上必要であり、例えば１００ｎＳから１０ｕＳの間の
時間とする。ついで、共通ソース線ＳＬ側の選択ゲート
線ＧＳＬを、正の制御電圧ＶＧＳＬにする（時刻ｔ
２）。制御電圧ＶＧＳＬは、図９に示すように、選択ト
ランジスタＳ１，Ｓ２のしきい値電圧上限Ｖｔｈ以上
で、パス電圧Ｖｒｅａｄ以下の電圧とする。これによ
り、メモリセルＭ０のしきい値がＶｒ以下ならば、ＮＡ
ＮＤセルユニットが導通状態となり、ビット線ＢＬの電
位は低下する。
ド線が十分にパス電圧Ｖｒｅａｄに昇圧するまでの時間
以上必要であり、例えば１００ｎＳから１０ｕＳの間の
時間とする。ついで、共通ソース線ＳＬ側の選択ゲート
線ＧＳＬを、正の制御電圧ＶＧＳＬにする（時刻ｔ
２）。制御電圧ＶＧＳＬは、図９に示すように、選択ト
ランジスタＳ１，Ｓ２のしきい値電圧上限Ｖｔｈ以上
で、パス電圧Ｖｒｅａｄ以下の電圧とする。これによ
り、メモリセルＭ０のしきい値がＶｒ以下ならば、ＮＡ
ＮＤセルユニットが導通状態となり、ビット線ＢＬの電
位は低下する。
【００７９】メモリセルＭ０のしきい値が読み出し電圧
Ｖｒより高いならば、即ち“０”データならば、メモリ
セルＭ０はオフとなり、ビット線ＢＬの電位低下はな
い。つまりビット線ＢＬは、メモリセルＭ０のデータ状
態に応じて放電され、これがビット線（ＢＬ）ディスチ
ャージ期間になる。このＢＬディスチャージ期間は、ビ
ット線ＢＬが十分放電するまでの時間以上必要であり、
例えば１００ｎＳから１００ｕＳの間の時間とする。
Ｖｒより高いならば、即ち“０”データならば、メモリ
セルＭ０はオフとなり、ビット線ＢＬの電位低下はな
い。つまりビット線ＢＬは、メモリセルＭ０のデータ状
態に応じて放電され、これがビット線（ＢＬ）ディスチ
ャージ期間になる。このＢＬディスチャージ期間は、ビ
ット線ＢＬが十分放電するまでの時間以上必要であり、
例えば１００ｎＳから１００ｕＳの間の時間とする。
【００８０】ついで、ビット線ＢＬの電位変化を、セン
スアンプ回路４で判定し、データをデータラッチ内に読
み出す（時刻ｔ３）。この際、センスアンプ回路４内に
ビット線に対する電圧クランプ回路を備えれば、ＢＬ電
位を大幅に変化させなくてもデータを高感度で読み出す
ことができる。センスアンプ回路は電流センス型でもよ
い。
スアンプ回路４で判定し、データをデータラッチ内に読
み出す（時刻ｔ３）。この際、センスアンプ回路４内に
ビット線に対する電圧クランプ回路を備えれば、ＢＬ電
位を大幅に変化させなくてもデータを高感度で読み出す
ことができる。センスアンプ回路は電流センス型でもよ
い。
【００８１】センス期間が終了した後、時刻ｔ４で選択
ゲート線ＧＳＬ，ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、
及びビット線ＢＬの電位を初期値に戻すための、リカバ
リ期間に入る。
ゲート線ＧＳＬ，ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、
及びビット線ＢＬの電位を初期値に戻すための、リカバ
リ期間に入る。
【００８２】この実施の形態では、従来例と異なり、共
通ソース線ＳＬ側の選択トランジスタＳ２のゲートを駆
動する制御電圧を、非選択ワード線に与えるパス電圧Ｖ
ｒｅａｄより低い電圧ＶＧＳＬを用いている点がポイン
トである。これにより、選択トランジスタＳ２のコンダ
クタンスは、選択メモリセルＭ０以外の非選択メモリセ
ルＭ１〜Ｍ１５内の最も高いしきい値を有するメモリセ
ルのコンダクタンスより小さくなる。
通ソース線ＳＬ側の選択トランジスタＳ２のゲートを駆
動する制御電圧を、非選択ワード線に与えるパス電圧Ｖ
ｒｅａｄより低い電圧ＶＧＳＬを用いている点がポイン
トである。これにより、選択トランジスタＳ２のコンダ
クタンスは、選択メモリセルＭ０以外の非選択メモリセ
ルＭ１〜Ｍ１５内の最も高いしきい値を有するメモリセ
ルのコンダクタンスより小さくなる。
【００８３】以下にこの点を詳細に説明する。図９は、
この実施の形態でのしきい値関係を示したものである。
この実施の形態では、前述したコンダクタンスの大小関
係を実現するために、選択ゲート線ＧＳＬの電圧ＶＧＳ
Ｌと、選択トランジスタＳ２のしきい値の上限（＝Ｖｔ
ｈ）との差ΔＶ２を、パス電圧Ｖｒｅａｄとメモリセル
の書き込みしきい値分布の上限Ｖｔｈｗとの差ΔＶ１よ
りも小さくする。
この実施の形態でのしきい値関係を示したものである。
この実施の形態では、前述したコンダクタンスの大小関
係を実現するために、選択ゲート線ＧＳＬの電圧ＶＧＳ
Ｌと、選択トランジスタＳ２のしきい値の上限（＝Ｖｔ
ｈ）との差ΔＶ２を、パス電圧Ｖｒｅａｄとメモリセル
の書き込みしきい値分布の上限Ｖｔｈｗとの差ΔＶ１よ
りも小さくする。
【００８４】図１０は、そのゲート電圧条件において、
ソースを接地した場合のメモリセルと選択トランジスタ
Ｓ２とのドレイン電流ＩＤとドレイン電圧ＶＤの特性の
典型特性を示す。太い実線がメモリセルの特性を示す
が、メモリセルにおいては、Ｖｒｅａｄ−Ｖｔｈｗ以上
にドレイン電圧ＶＤが上昇したところでピンチオフ領域
（５極管動作領域、即ちドレイン電流が飽和する飽和領
域）となる。一方、細い実線は選択トランジスタＳ２の
特性を示すが、選択トランジスタＳ２においては、ＶＧ
ＳＬ−Ｖｔｈ以上にドレイン電圧が上昇したところで飽
和領域となり、それ以下のドレイン電圧では、３極管動
作領域即ち線形領域となる。
ソースを接地した場合のメモリセルと選択トランジスタ
Ｓ２とのドレイン電流ＩＤとドレイン電圧ＶＤの特性の
典型特性を示す。太い実線がメモリセルの特性を示す
が、メモリセルにおいては、Ｖｒｅａｄ−Ｖｔｈｗ以上
にドレイン電圧ＶＤが上昇したところでピンチオフ領域
（５極管動作領域、即ちドレイン電流が飽和する飽和領
域）となる。一方、細い実線は選択トランジスタＳ２の
特性を示すが、選択トランジスタＳ２においては、ＶＧ
ＳＬ−Ｖｔｈ以上にドレイン電圧が上昇したところで飽
和領域となり、それ以下のドレイン電圧では、３極管動
作領域即ち線形領域となる。
【００８５】図１０の破線で示しているのは、ゲートに
Ｖｒｅａｄが与えられている従来例の選択トランジスタ
Ｓ２のドレイン電流とドレイン電圧の特性である。従来
例では、０以上の任意の電流値で観測した場合のドレイ
ン電圧は、読み出しメモリセル以外のメモリセルの方が
選択トランジスタよりも大きい。これは、図４３で説明
したように、Ｖｔｈｗ＞Ｖｔｈであること、および、選
択トランジスタＳ２のドレイン電流係数をβSLとし、メ
モリセルのドレイン電流定数βcellとすると、βSL＞β
cellであることによる。
Ｖｒｅａｄが与えられている従来例の選択トランジスタ
Ｓ２のドレイン電流とドレイン電圧の特性である。従来
例では、０以上の任意の電流値で観測した場合のドレイ
ン電圧は、読み出しメモリセル以外のメモリセルの方が
選択トランジスタよりも大きい。これは、図４３で説明
したように、Ｖｔｈｗ＞Ｖｔｈであること、および、選
択トランジスタＳ２のドレイン電流係数をβSLとし、メ
モリセルのドレイン電流定数βcellとすると、βSL＞β
cellであることによる。
【００８６】ここで、ドレイン電流係数βは導電係数と
も呼ばれ、ＭＩＳＦＥＴのゲート長をＬ、チャネル幅を
Ｗ、チャネル中のキャリアの平均移動度をμとし、制御
ゲートから見たチャネルに対する単位面積当たりのゲー
ト容量をＣｇａｔｅとした場合に、周知のように、β＝
（Ｗ×μ）／（Ｃｇａｔｅ×Ｌ）となる。メモリセルに
おいては、制御ゲートと浮遊ゲート間容量の全容量に対
する比、すなわち、カップリング比をγｃｒ，浮遊ゲー
トと制御ゲート間の単位面積あたりの容量をＣｏｘとす
ると、メモリセルにおける制御ゲートから見たチャネル
に対する単位面積当たりのゲート容量Ｃｇａｔｅはほ
ぼ、Ｃｏｘ／γｃｒとなると考えればよい。
も呼ばれ、ＭＩＳＦＥＴのゲート長をＬ、チャネル幅を
Ｗ、チャネル中のキャリアの平均移動度をμとし、制御
ゲートから見たチャネルに対する単位面積当たりのゲー
ト容量をＣｇａｔｅとした場合に、周知のように、β＝
（Ｗ×μ）／（Ｃｇａｔｅ×Ｌ）となる。メモリセルに
おいては、制御ゲートと浮遊ゲート間容量の全容量に対
する比、すなわち、カップリング比をγｃｒ，浮遊ゲー
トと制御ゲート間の単位面積あたりの容量をＣｏｘとす
ると、メモリセルにおける制御ゲートから見たチャネル
に対する単位面積当たりのゲート容量Ｃｇａｔｅはほ
ぼ、Ｃｏｘ／γｃｒとなると考えればよい。
【００８７】一方、この実施の形態の構成では、選択ト
ランジスタＳ２におけるゲート電極は浮遊ゲートと短絡
されており、そのゲート電極から見たチャネルに対する
単位面積当たりのゲート容量はＣｏｘとなる。一般に、
ＮＡＮＤフラッシュメモリでは、図４（ｂ）で示すよう
に、チャネル幅Ｗはメモリセルと選択トランジスタで等
しく、Ｌgateをメモリセルのゲート長、ＬSLを選択トラ
ンジスタＳ２のゲート長として、ＬSL＜Ｌgate／γｃｒ
が成立し、チャネル中のキャリアの平均移動度μは、同
一のゲート絶縁膜電界ではほぼ等しいので、選択トラン
ジスタＳ２とメモリセルのドレイン電流係数の関係は、
下記数１となる。この実施の形態の場合、選択トランジ
スタＳ１とメモリセルの関係も同様である。
ランジスタＳ２におけるゲート電極は浮遊ゲートと短絡
されており、そのゲート電極から見たチャネルに対する
単位面積当たりのゲート容量はＣｏｘとなる。一般に、
ＮＡＮＤフラッシュメモリでは、図４（ｂ）で示すよう
に、チャネル幅Ｗはメモリセルと選択トランジスタで等
しく、Ｌgateをメモリセルのゲート長、ＬSLを選択トラ
ンジスタＳ２のゲート長として、ＬSL＜Ｌgate／γｃｒ
が成立し、チャネル中のキャリアの平均移動度μは、同
一のゲート絶縁膜電界ではほぼ等しいので、選択トラン
ジスタＳ２とメモリセルのドレイン電流係数の関係は、
下記数１となる。この実施の形態の場合、選択トランジ
スタＳ１とメモリセルの関係も同様である。
【００８８】
【数１】βSL＞βcell
【００８９】一方、図１０に細い実線で示す選択トラン
ジスタＳ２について、ある電流値Ｉ０で観測した場合の
ドレイン電圧Ｖａは、太い実線で示すメモリセルの場合
の電圧Ｖｂより高い。言い換えれば、Ｉ０の電流を流し
た場合のコンダクタンスは、選択トランジスタＳ２の方
がＩ０／Ｖａであり、メモリセルのＩ０／Ｖｂよりも小
さくなる。よって、メモリセルＭ１５と選択トランジス
タＳ２との直列接続部分を考えると、従来例では、メモ
リセルＭ１５のドレインと選択トランジスタＳ２のソー
スとの間の電流は、メモリセルＭ１５によって制限され
るのに対して、この実施の形態の条件では、選択トラン
ジスタＳ２によって制限される。つまりこの実施の形態
では、メモリセルＭ１５のしきい値状態によらず、選択
トランジスタＳ２によってＮＡＮＤセルの読み出し電流
が支配的に制限され、均一なセル電流をメモリセルに流
すことができる。
ジスタＳ２について、ある電流値Ｉ０で観測した場合の
ドレイン電圧Ｖａは、太い実線で示すメモリセルの場合
の電圧Ｖｂより高い。言い換えれば、Ｉ０の電流を流し
た場合のコンダクタンスは、選択トランジスタＳ２の方
がＩ０／Ｖａであり、メモリセルのＩ０／Ｖｂよりも小
さくなる。よって、メモリセルＭ１５と選択トランジス
タＳ２との直列接続部分を考えると、従来例では、メモ
リセルＭ１５のドレインと選択トランジスタＳ２のソー
スとの間の電流は、メモリセルＭ１５によって制限され
るのに対して、この実施の形態の条件では、選択トラン
ジスタＳ２によって制限される。つまりこの実施の形態
では、メモリセルＭ１５のしきい値状態によらず、選択
トランジスタＳ２によってＮＡＮＤセルの読み出し電流
が支配的に制限され、均一なセル電流をメモリセルに流
すことができる。
【００９０】ここで、線形領域に関しては、選択トラン
ジスタＳ２のコンダクタンスＩＤ／ＶＤは、βSL×（Ｖ
ＧＳＬ−Ｖｔｈ−ＶＤ／２）に比例し、飽和領域におい
ては、（βSL／２）×（ＶＧＳＬ−Ｖｔｈ）2／ＶＤに
比例する。よって、選択トランジスタＳ２のドレイン電
圧ＶＤが上昇するほど、コンダクタンスが小さくなる。
つまり、読み出し電流が増加すると、より選択トランジ
スタＳ２による電圧低下量が増大し、従来例よりもデー
タを読み出すセルの電流端子間の電圧が減少する負帰還
がかかる。
ジスタＳ２のコンダクタンスＩＤ／ＶＤは、βSL×（Ｖ
ＧＳＬ−Ｖｔｈ−ＶＤ／２）に比例し、飽和領域におい
ては、（βSL／２）×（ＶＧＳＬ−Ｖｔｈ）2／ＶＤに
比例する。よって、選択トランジスタＳ２のドレイン電
圧ＶＤが上昇するほど、コンダクタンスが小さくなる。
つまり、読み出し電流が増加すると、より選択トランジ
スタＳ２による電圧低下量が増大し、従来例よりもデー
タを読み出すセルの電流端子間の電圧が減少する負帰還
がかかる。
【００９１】さらに、この効果は、単にコンダクタンス
が一定である抵抗成分がメモリセルに直列に接続されて
いるよりも大きい。よって、読み出しメモリセル以外の
非選択メモリセルのデータや、読み出しセルの位置によ
って生ずる読み出し電流のばらつきを従来例よりも小さ
く抑えることができ、しきい値の上昇量の最大値を抑え
ることができる。
が一定である抵抗成分がメモリセルに直列に接続されて
いるよりも大きい。よって、読み出しメモリセル以外の
非選択メモリセルのデータや、読み出しセルの位置によ
って生ずる読み出し電流のばらつきを従来例よりも小さ
く抑えることができ、しきい値の上昇量の最大値を抑え
ることができる。
【００９２】飽和領域について選択トランジスタＳ２の
コンダクタンスが、メモリセルのコンダクタンスよりも
小さくなれば、選択トランジスタＳ２を飽和領域で用い
ることによりこの実施の形態の効果を得ることができ
る。その条件は、先の数１に拘わらず、下記数２を満た
せばよいことになる。
コンダクタンスが、メモリセルのコンダクタンスよりも
小さくなれば、選択トランジスタＳ２を飽和領域で用い
ることによりこの実施の形態の効果を得ることができ
る。その条件は、先の数１に拘わらず、下記数２を満た
せばよいことになる。
【００９３】
【数２】（βSL）0.5×（ＶＧＳＬ−Ｖth）＜
（βcell）0.5×（Ｖread−Ｖthw）
（βcell）0.5×（Ｖread−Ｖthw）
【００９４】また、線形領域を用いた場合にも、選択ト
ランジスタＳ２のコンダクタンスがメモリセルのそれよ
り小さくなるためには、下記数３の条件を満たせばよ
い。
ランジスタＳ２のコンダクタンスがメモリセルのそれよ
り小さくなるためには、下記数３の条件を満たせばよ
い。
【００９５】
【数３】（βSL）×（ＶＧＳＬ−Ｖth）＜（βcell）×
（Ｖread−Ｖthw）
（Ｖread−Ｖthw）
【００９６】即ち、数２及び数３の条件を満たせば、読
み出し時にどの様なトランジスタ動作領域で動作させた
場合にも、この実施の形態の効果が得られる。数１に示
したようにこの実施の形態の場合、βSL＞βcell とし
ているが、にも拘わらず数２又は数３を成立させるため
には、下記数４の条件を満たすことがこの実施の形態の
効果を得る上で必要となる。
み出し時にどの様なトランジスタ動作領域で動作させた
場合にも、この実施の形態の効果が得られる。数１に示
したようにこの実施の形態の場合、βSL＞βcell とし
ているが、にも拘わらず数２又は数３を成立させるため
には、下記数４の条件を満たすことがこの実施の形態の
効果を得る上で必要となる。
【００９７】
【数４】（ＶＧＳＬ−Ｖth）＜（Ｖread−Ｖthw）
【００９８】図１１は、ＶＢＬ＝１Ｖ、Ｖｒｅａｄ＝５
Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖｔｈｅ＝−１
Ｖ、ＶＳＳＬ＝５Ｖとし、選択トランジスタＳ１とＳ２
のソース接地時で基板バイアスが０Ｖの場合のしきい値
を０．５Ｖとし、βSL＝２．５βcellとした場合の、電
圧ＶＧＳＬに対する、図４１及び図４２で説明した４つ
の読み出し状態の読み出し電流ＩＤ１〜ＩＤ４を示した
ものである。但し、基板バイアス効果定数を０．５［Ｖ
0.5］、ドレイン電圧に対するしきい値低下量（Ｄｒａ
ｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉ
ｎｇ定数）を０．４９［Ｖ／Ｖ］としている。
Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖｔｈｅ＝−１
Ｖ、ＶＳＳＬ＝５Ｖとし、選択トランジスタＳ１とＳ２
のソース接地時で基板バイアスが０Ｖの場合のしきい値
を０．５Ｖとし、βSL＝２．５βcellとした場合の、電
圧ＶＧＳＬに対する、図４１及び図４２で説明した４つ
の読み出し状態の読み出し電流ＩＤ１〜ＩＤ４を示した
ものである。但し、基板バイアス効果定数を０．５［Ｖ
0.5］、ドレイン電圧に対するしきい値低下量（Ｄｒａ
ｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉ
ｎｇ定数）を０．４９［Ｖ／Ｖ］としている。
【００９９】図１１の右軸は、ＩＤ１〜ＩＤ４の間で
の、最大電流／最小電流の比を示している。従来例は、
図１１のＶＧＳＬ＝５Ｖの場合に相当する。電圧ＶＧＳ
ＬをＶｒｅａｄより低下させることにより、最大電流／
最小電流の比は小さくなり上述の効果があることが判
る。さらに、図中に矢印で、この実施の形態の効果が生
じる電圧ＶＧＳＬに対する（βSL）0.5×（ＶＧＳＬ−
Ｖｔｈ）＜（βcell）0.5×（Ｖｒｅａｄ−Ｖｔｈｗ）
の条件を示している。
の、最大電流／最小電流の比を示している。従来例は、
図１１のＶＧＳＬ＝５Ｖの場合に相当する。電圧ＶＧＳ
ＬをＶｒｅａｄより低下させることにより、最大電流／
最小電流の比は小さくなり上述の効果があることが判
る。さらに、図中に矢印で、この実施の形態の効果が生
じる電圧ＶＧＳＬに対する（βSL）0.5×（ＶＧＳＬ−
Ｖｔｈ）＜（βcell）0.5×（Ｖｒｅａｄ−Ｖｔｈｗ）
の条件を示している。
【０１００】最大電流／最小電流比が減少する効果は、
ほぼ、（βSL）0.5×（ＶＧＳＬ−Ｖｔｈ）＜
（βcell）0.5×（Ｖｒｅａｄ−Ｖｔｈｗ）が成立する
条件、すなわち、ＶＧＳＬ＜２．４［Ｖ］で大きく増加
しており、この条件で臨界的な振る舞いをすることが判
る。また、従来、フラッシュＮＡＮＤメモリの電源電圧
Ｖｃｃは２．５Ｖ以上なので、ＶＧＳＬを電源電圧以下
の設定にすることにより、最大電流／最小電流の比は小
さくなり上述の効果が大きくなることが判る。
ほぼ、（βSL）0.5×（ＶＧＳＬ−Ｖｔｈ）＜
（βcell）0.5×（Ｖｒｅａｄ−Ｖｔｈｗ）が成立する
条件、すなわち、ＶＧＳＬ＜２．４［Ｖ］で大きく増加
しており、この条件で臨界的な振る舞いをすることが判
る。また、従来、フラッシュＮＡＮＤメモリの電源電圧
Ｖｃｃは２．５Ｖ以上なので、ＶＧＳＬを電源電圧以下
の設定にすることにより、最大電流／最小電流の比は小
さくなり上述の効果が大きくなることが判る。
【０１０１】図１２は、図４４（ａ）のシーケンスによ
るメモリセルＭ０の消去しきい値上昇を実線で、図４４
（ｂ）のシーケンスによるメモリセルＭ１５の消去しき
い値上昇を点線で示す。これら電圧関係は、図１１と同
じものを用いている。電圧ＶＧＳＬをパス電圧Ｖｒｅａ
ｄより低下させることにより、メモリセルＭ０およびＭ
１５のしきい値上昇量とも減少していることが明らかで
ある。最大電流／最小電流の比を小さくする効果としき
い値上昇量を小さくできる効果が両立することがわか
る。
るメモリセルＭ０の消去しきい値上昇を実線で、図４４
（ｂ）のシーケンスによるメモリセルＭ１５の消去しき
い値上昇を点線で示す。これら電圧関係は、図１１と同
じものを用いている。電圧ＶＧＳＬをパス電圧Ｖｒｅａ
ｄより低下させることにより、メモリセルＭ０およびＭ
１５のしきい値上昇量とも減少していることが明らかで
ある。最大電流／最小電流の比を小さくする効果としき
い値上昇量を小さくできる効果が両立することがわか
る。
【０１０２】図１１の電流変化は、読み出しメモリセル
以外の非選択メモリセルのデータパターンとして、最も
電流値が大きなパターンと最も電流値が小さなパターン
を選んでおり、他の任意のデータパターンではこの電流
の最大値と最小値の間になることは明らかである。さら
に、最もビット線ＢＬに近いメモリセルＭ０と、最も共
通ソース線ＳＬに近いメモリセルＭ１５の場合のみ示し
たが、その他のメモリセルＭ１〜Ｍ１４についても、図
１１の電流の最大値と最小値の間になることも明らかで
あろう。言い換えれば、図１１は、ランダムな順番でワ
ード線ＷＬ０〜ＷＬ１５に書き込み／読み出しした場合
の最悪の読み出し電流変化量を示している。
以外の非選択メモリセルのデータパターンとして、最も
電流値が大きなパターンと最も電流値が小さなパターン
を選んでおり、他の任意のデータパターンではこの電流
の最大値と最小値の間になることは明らかである。さら
に、最もビット線ＢＬに近いメモリセルＭ０と、最も共
通ソース線ＳＬに近いメモリセルＭ１５の場合のみ示し
たが、その他のメモリセルＭ１〜Ｍ１４についても、図
１１の電流の最大値と最小値の間になることも明らかで
あろう。言い換えれば、図１１は、ランダムな順番でワ
ード線ＷＬ０〜ＷＬ１５に書き込み／読み出しした場合
の最悪の読み出し電流変化量を示している。
【０１０３】比較のために、電圧ＶＧＳＬをパス電圧Ｖ
ｒｅａｄとし、読み出し電圧Ｖｒのみを変化させること
によって最大電流／最小電流の比を調整した従来例を、
図１３及び図１４に示す。これらは図１１および図１２
にそれぞれ対応し、ＶＧＳＬとＶｒ以外の条件は同じで
ある。従来例では、図１３のように、読み出し電圧Ｖｒ
のみを上昇させると、最大電流／最小電流の比は小さく
なるが、Ｖｒに対して単調に変化し、臨界的に変化する
特性は示さない。
ｒｅａｄとし、読み出し電圧Ｖｒのみを変化させること
によって最大電流／最小電流の比を調整した従来例を、
図１３及び図１４に示す。これらは図１１および図１２
にそれぞれ対応し、ＶＧＳＬとＶｒ以外の条件は同じで
ある。従来例では、図１３のように、読み出し電圧Ｖｒ
のみを上昇させると、最大電流／最小電流の比は小さく
なるが、Ｖｒに対して単調に変化し、臨界的に変化する
特性は示さない。
【０１０４】また、図１４のように、Ｖｒのみを上昇さ
せると、メモリセルＭ０のしきい値上昇量は増加量して
しまうため、メモリセルＭ０およびＭ１５のしきい値上
昇量を減少させることと、最大電流／最小電流比を小さ
くすることとは、すべて満たすことはできない。また、
図１３のように、読み出し電圧Ｖｒのみを上昇させる
と、ＩＤ１〜ＩＤ４のなかで最大電流となるＩＤ３が上
昇するため、セル電流によって生ずる電磁ノイズの最大
値を削減することが困難になる。
せると、メモリセルＭ０のしきい値上昇量は増加量して
しまうため、メモリセルＭ０およびＭ１５のしきい値上
昇量を減少させることと、最大電流／最小電流比を小さ
くすることとは、すべて満たすことはできない。また、
図１３のように、読み出し電圧Ｖｒのみを上昇させる
と、ＩＤ１〜ＩＤ４のなかで最大電流となるＩＤ３が上
昇するため、セル電流によって生ずる電磁ノイズの最大
値を削減することが困難になる。
【０１０５】さらに、読み出しセルの電流が大きくなる
と、例えば、特開平１１−２６００７６で指摘されてい
るように、共通ソース線ＳＬの電位の浮き上がりが大き
くなり、ベリファイ書き込み時に”１”データが”０”
データに十分書き込まれない不良が生ずる。勿論、デー
タ転送線に流れる最大電流も増大するため、電流ストレ
スによるエレクトロマイグレーションによる配線抵抗上
昇や信頼性劣化、および、発熱増大によるトランジスタ
のしきい値変化やリーク電流の増大が問題となる。
と、例えば、特開平１１−２６００７６で指摘されてい
るように、共通ソース線ＳＬの電位の浮き上がりが大き
くなり、ベリファイ書き込み時に”１”データが”０”
データに十分書き込まれない不良が生ずる。勿論、デー
タ転送線に流れる最大電流も増大するため、電流ストレ
スによるエレクトロマイグレーションによる配線抵抗上
昇や信頼性劣化、および、発熱増大によるトランジスタ
のしきい値変化やリーク電流の増大が問題となる。
【０１０６】これに対してこの実施の形態では、電圧Ｖ
ＧＳＬを低下させると、図１１のように、ＩＤ１〜ＩＤ
４のなかで最大の電流となるＩＤ３を減少させることが
できる。これにより、読み出し時間の最大値を一定とし
たままで、セル読み出し電流によって生ずる電磁ノイズ
の最大値を削減することができる。よって、より小さな
セル電流を用いても電磁ノイズ、例えば、隣接するデー
タ転送線間の容量結合による電位変化の影響を受けるこ
となく読み出しを行うことができ、高速でデータ判定を
することができ、電磁ノイズ起因の誤読み出しの確率を
減少させ高信頼性を得ることができる。
ＧＳＬを低下させると、図１１のように、ＩＤ１〜ＩＤ
４のなかで最大の電流となるＩＤ３を減少させることが
できる。これにより、読み出し時間の最大値を一定とし
たままで、セル読み出し電流によって生ずる電磁ノイズ
の最大値を削減することができる。よって、より小さな
セル電流を用いても電磁ノイズ、例えば、隣接するデー
タ転送線間の容量結合による電位変化の影響を受けるこ
となく読み出しを行うことができ、高速でデータ判定を
することができ、電磁ノイズ起因の誤読み出しの確率を
減少させ高信頼性を得ることができる。
【０１０７】また、読み出しセルの最大電流を小さく保
つことができるので、共通ソース線ＳＬの電位の浮き上
がりが小さくなり、ベリファイ書き込み時に”１”デー
タが”０”データに十分書き込まれない不良が生じにく
くなる。また、データ転送線に流れる最大電流も増大す
るため、電流ストレスによるエレクトロマイグレーショ
ンによる配線抵抗上昇が生じず、信頼性劣化も抑えられ
る。さらに、発熱増大によるトランジスタのしきい値変
化やリーク電流の増大の問題も小さくすることができ
る。
つことができるので、共通ソース線ＳＬの電位の浮き上
がりが小さくなり、ベリファイ書き込み時に”１”デー
タが”０”データに十分書き込まれない不良が生じにく
くなる。また、データ転送線に流れる最大電流も増大す
るため、電流ストレスによるエレクトロマイグレーショ
ンによる配線抵抗上昇が生じず、信頼性劣化も抑えられ
る。さらに、発熱増大によるトランジスタのしきい値変
化やリーク電流の増大の問題も小さくすることができ
る。
【０１０８】本発明者等は、特に、図１２に黒丸で示す
ように、メモリセルＭ１５を読み出す場合において、例
えば電圧ＶＧＳＬを低下させることにより、読み出し電
圧ＶｒをＧＮＤに保ったままでしきい値の上昇を０とす
ることができることを発見した。従来例ではしきい値の
上昇を０とするには、図１４から明らかなように、０．
３Ｖより遥かに高い読み出し電圧Ｖｒでしか実現でき
ず、ゲート判定しきい値が上昇する弊害があり、“０”
データと判定しきい値との分離が困難となる。この実施
の形態では、メモリセルに対する読み出し電圧ＶｒはＧ
ＮＤのままなので、メモリセルの“０”データとの分離
が困難となる事態は発生せず、しきい値分布を、ＶＧＳ
ＬをＶｒｅａｄとした場合と同じ状態に設定したまま
で、安定してデータ検出することができる。
ように、メモリセルＭ１５を読み出す場合において、例
えば電圧ＶＧＳＬを低下させることにより、読み出し電
圧ＶｒをＧＮＤに保ったままでしきい値の上昇を０とす
ることができることを発見した。従来例ではしきい値の
上昇を０とするには、図１４から明らかなように、０．
３Ｖより遥かに高い読み出し電圧Ｖｒでしか実現でき
ず、ゲート判定しきい値が上昇する弊害があり、“０”
データと判定しきい値との分離が困難となる。この実施
の形態では、メモリセルに対する読み出し電圧ＶｒはＧ
ＮＤのままなので、メモリセルの“０”データとの分離
が困難となる事態は発生せず、しきい値分布を、ＶＧＳ
ＬをＶｒｅａｄとした場合と同じ状態に設定したまま
で、安定してデータ検出することができる。
【０１０９】さらに、本発明者等は、メモリセル例え
ば、Ｍ１５のしきい値上昇の成分を詳細検討の上分析
し、基板バイアス効果によって読み出し電流が減少した
場合、しきい値を低下させる効果があることを発見し
た。例えば従来例では、図４２（ａ）から同図（ｂ）の
状態に遷移して読み出し電流が低下すると、選択トラン
ジスタＳ２のコンダクタンスが、読み出しメモリセル以
外の非選択メモリセルのコンダクタンスより大きいの
で、メモリセルＭ１５のソース電位はほとんど変化しな
い。従って従来例で説明したように、ある一定の電流レ
ベルＩｔｈでのメモリセルＭ１５のしきい値が増大す
る。
ば、Ｍ１５のしきい値上昇の成分を詳細検討の上分析
し、基板バイアス効果によって読み出し電流が減少した
場合、しきい値を低下させる効果があることを発見し
た。例えば従来例では、図４２（ａ）から同図（ｂ）の
状態に遷移して読み出し電流が低下すると、選択トラン
ジスタＳ２のコンダクタンスが、読み出しメモリセル以
外の非選択メモリセルのコンダクタンスより大きいの
で、メモリセルＭ１５のソース電位はほとんど変化しな
い。従って従来例で説明したように、ある一定の電流レ
ベルＩｔｈでのメモリセルＭ１５のしきい値が増大す
る。
【０１１０】一方、本実施の形態では、選択トランジス
タＳ２のコンダクタンスが、読み出しメモリセル以外の
非選択メモリセルのコンダクタンスより小さいので、読
み出し電流が低下すると、読み出しメモリセルＭ１５の
ソース電位は大きく低下する。これにより、読み出し電
流が減少すると、（ソース電位の減少分）＋（基板バイ
アス効果の減少分）だけ、メモリセルＭ１５のゲートか
ら測定したしきい値は低下する。よって、図７，８にお
いて、選択ゲート線ＳＳＬの電圧が（ＶＧＳＬ＋ＶＢ
Ｌ）より高ければ、ビット線側の選択トランジスタＳ１
のコンダクタンスが共通ソース線側の選択トランジスタ
Ｓ２のコンダクタンスより大きくなり、本実施の形態の
効果が得られる。従って選択トランジスタＳ１のゲート
をパス電圧Ｖｒｅａｄまで昇圧する必要は必ずしも生じ
ないことが、この解析結果から判明した。
タＳ２のコンダクタンスが、読み出しメモリセル以外の
非選択メモリセルのコンダクタンスより小さいので、読
み出し電流が低下すると、読み出しメモリセルＭ１５の
ソース電位は大きく低下する。これにより、読み出し電
流が減少すると、（ソース電位の減少分）＋（基板バイ
アス効果の減少分）だけ、メモリセルＭ１５のゲートか
ら測定したしきい値は低下する。よって、図７，８にお
いて、選択ゲート線ＳＳＬの電圧が（ＶＧＳＬ＋ＶＢ
Ｌ）より高ければ、ビット線側の選択トランジスタＳ１
のコンダクタンスが共通ソース線側の選択トランジスタ
Ｓ２のコンダクタンスより大きくなり、本実施の形態の
効果が得られる。従って選択トランジスタＳ１のゲート
をパス電圧Ｖｒｅａｄまで昇圧する必要は必ずしも生じ
ないことが、この解析結果から判明した。
【０１１１】以上に説明した実施の形態の効果を列記す
れば、次のようになる。 （ａ）選択トランジスタのゲート制御電圧を低くするこ
とにより、選択メモリセルに直列接続された非選択メモ
リセルのデータ、および選択メモリセルの位置によって
生ずる読み出し電流の変動を小さくでき、同時に、非選
択メモリセルのデータ状態によるしきい値上昇量を抑え
ることができる。
れば、次のようになる。 （ａ）選択トランジスタのゲート制御電圧を低くするこ
とにより、選択メモリセルに直列接続された非選択メモ
リセルのデータ、および選択メモリセルの位置によって
生ずる読み出し電流の変動を小さくでき、同時に、非選
択メモリセルのデータ状態によるしきい値上昇量を抑え
ることができる。
【０１１２】（ｂ）読み出し電流の変動を小さくできる
ことから、読み出し時間の最大値と最小値との差を小さ
くし、読み出しタイミングを揃えることができる。これ
により、読み出し時間の最大値を一定としたままで、セ
ル読み出し電流によって生ずる電磁ノイズの最大値を削
減することができる。
ことから、読み出し時間の最大値と最小値との差を小さ
くし、読み出しタイミングを揃えることができる。これ
により、読み出し時間の最大値を一定としたままで、セ
ル読み出し電流によって生ずる電磁ノイズの最大値を削
減することができる。
【０１１３】（ｃ）従ってまた、より小さなセル電流を
用いて、隣接するデータ転送線間の容量結合による電位
変化の影響を受けることなく読み出しを行うことがで
き、高速でデータ判定をすることができるから、電磁ノ
イズ起因の誤読み出しの確率を減少させ高信頼性を得る
ことができる。
用いて、隣接するデータ転送線間の容量結合による電位
変化の影響を受けることなく読み出しを行うことがで
き、高速でデータ判定をすることができるから、電磁ノ
イズ起因の誤読み出しの確率を減少させ高信頼性を得る
ことができる。
【０１１４】（ｄ）読み出しセルの最大電流を小さく保
つことができるので、共通ソース線ＳＬの電位の浮き上
がりが小さくなり、“０”データ書き込み時に、十分に
書き込まれない不良が生じにくくなる。
つことができるので、共通ソース線ＳＬの電位の浮き上
がりが小さくなり、“０”データ書き込み時に、十分に
書き込まれない不良が生じにくくなる。
【０１１５】（ｅ）ビット線に流れる最大電流も抑えら
れるため、電流ストレスによるエレクトロマイグレーシ
ョンによる配線抵抗上昇が生じず、信頼性劣化も抑えら
れる。また、発熱増大によるトランジスタのしきい値変
化やリーク電流の増大も抑えられる。
れるため、電流ストレスによるエレクトロマイグレーシ
ョンによる配線抵抗上昇が生じず、信頼性劣化も抑えら
れる。また、発熱増大によるトランジスタのしきい値変
化やリーク電流の増大も抑えられる。
【０１１６】（ｆ）読み出しセルの最大電流を小さく保
つことができるので、ロウ方向に形成した共通ソース線
に対して、これをカラム方向に短絡する配線の面積をセ
ル面積より小さくしても、共通ソース線の浮きを小さく
することができる。また、カラム方向に短絡する配線の
数を少なくして、メモリセルアレイのチップに対する占
有率を向上させることができる。
つことができるので、ロウ方向に形成した共通ソース線
に対して、これをカラム方向に短絡する配線の面積をセ
ル面積より小さくしても、共通ソース線の浮きを小さく
することができる。また、カラム方向に短絡する配線の
数を少なくして、メモリセルアレイのチップに対する占
有率を向上させることができる。
【０１１７】（ｇ）“１”データのしきい値上限の増大
が抑えられるため、“１”，“０”データのしきい値の
分離電圧幅を従来より大きく確保できる。従って、電荷
保持特性の劣化や温度変化によるしきい値シフトが生じ
ても、異なるデータのしきい値分布が重なることを起因
とするデータ破壊を減少させることができる。
が抑えられるため、“１”，“０”データのしきい値の
分離電圧幅を従来より大きく確保できる。従って、電荷
保持特性の劣化や温度変化によるしきい値シフトが生じ
ても、異なるデータのしきい値分布が重なることを起因
とするデータ破壊を減少させることができる。
【０１１８】（ｈ）“１”データのしきい値上限の増大
が抑えられるため、その分“１”，“０”データのしき
い値の分離電圧幅を従来より小さくしても、異なるデー
タのしきい値分布が重なることを起因とするデータ破壊
を減少させることができる。これにより、“０”データ
のしきい値を低下させ、従ってセルのしきい値分布の最
大値を従来よりも低く設定でき、書き込みに要する時間
を短縮することができる。
が抑えられるため、その分“１”，“０”データのしき
い値の分離電圧幅を従来より小さくしても、異なるデー
タのしきい値分布が重なることを起因とするデータ破壊
を減少させることができる。これにより、“０”データ
のしきい値を低下させ、従ってセルのしきい値分布の最
大値を従来よりも低く設定でき、書き込みに要する時間
を短縮することができる。
【０１１９】（ｉ）書き込み電界を低下させても高速で
書き込みが行えるので、書き込みを繰り返すことによる
メモリセルのトンネル絶縁膜やＯＮＯ膜の信頼性の劣化
を小さくすることができる。蓄積電荷の自己電界も小さ
くなり、電荷の保持特性を良好に保つことができる。さ
らに、データを読み出す際、非選択メモリセルに印加す
る電圧を低下させることが可能となる。これにより、読
み出し動作を繰り返すことによって電荷蓄積層に負の電
荷が注入されてしきい値が上昇するという事態が抑制さ
れる。特に、“１”，“０”データのしきい値分離幅を
良好に確保することができる。
書き込みが行えるので、書き込みを繰り返すことによる
メモリセルのトンネル絶縁膜やＯＮＯ膜の信頼性の劣化
を小さくすることができる。蓄積電荷の自己電界も小さ
くなり、電荷の保持特性を良好に保つことができる。さ
らに、データを読み出す際、非選択メモリセルに印加す
る電圧を低下させることが可能となる。これにより、読
み出し動作を繰り返すことによって電荷蓄積層に負の電
荷が注入されてしきい値が上昇するという事態が抑制さ
れる。特に、“１”，“０”データのしきい値分離幅を
良好に確保することができる。
【０１２０】（ｊ）読み出しを行う場合の判定しきい値
と記憶データのしきい値との分離電圧幅を大きく確保で
きるため、誤読み出し頻度を小さくすることができ、デ
ータ読み出し判定を行うゲート駆動電圧を大きく確保で
きる。よって、記憶データのしきい値が判定しきい値よ
り高い場合のデータセルを流れる電流を一定としたまま
で、記憶データのしきい値が判定しきい値より低い場合
のデータセルを流れる電流を増大させ、読み出し速度を
高速化することができる。
と記憶データのしきい値との分離電圧幅を大きく確保で
きるため、誤読み出し頻度を小さくすることができ、デ
ータ読み出し判定を行うゲート駆動電圧を大きく確保で
きる。よって、記憶データのしきい値が判定しきい値よ
り高い場合のデータセルを流れる電流を一定としたまま
で、記憶データのしきい値が判定しきい値より低い場合
のデータセルを流れる電流を増大させ、読み出し速度を
高速化することができる。
【０１２１】（ｋ）選択トランジスタは、チャネル長が
メモリセルよりも大きく、また実質的なゲート絶縁膜厚
がメモリセルよりも小さいＭＩＳＦＥＴとすることで、
選択トランジスタの短チャネル効果を抑えることができ
る。従ってプロセス変動やドレイン電圧変動によるしき
い値変動が小さく、より安定に最大電流と最小電流との
比を小さくすることができる。
メモリセルよりも大きく、また実質的なゲート絶縁膜厚
がメモリセルよりも小さいＭＩＳＦＥＴとすることで、
選択トランジスタの短チャネル効果を抑えることができ
る。従ってプロセス変動やドレイン電圧変動によるしき
い値変動が小さく、より安定に最大電流と最小電流との
比を小さくすることができる。
【０１２２】（ｌ）メモリセル数よりも選択トランジス
タ数が少ないことから、メモリセルの制御ゲート幅より
も、ゲート長が長く、細線効果が小さく低抵抗の選択ゲ
ート線を用いることができ、これが高速での読み出しを
可能にする。
タ数が少ないことから、メモリセルの制御ゲート幅より
も、ゲート長が長く、細線効果が小さく低抵抗の選択ゲ
ート線を用いることができ、これが高速での読み出しを
可能にする。
【０１２３】（ｍ）選択トランジスタのゲート制御電圧
を低下させることができるので、選択トランジスタのゲ
ート絶縁膜の信頼性を向上させ、選択トランジスタのゲ
ート電圧を充放電する電力と、選択トランジスタのゲー
ト駆動回路の面積を削減することができる。
を低下させることができるので、選択トランジスタのゲ
ート絶縁膜の信頼性を向上させ、選択トランジスタのゲ
ート電圧を充放電する電力と、選択トランジスタのゲー
ト駆動回路の面積を削減することができる。
【０１２４】［実施の形態１の変形例］図１５は、共通
ソース線ＳＬからビット線ＢＬ方向に電流を流すように
した変形例のデータ読み出し動作波形であり、図１６は
そのときの一つのＮＡＮＤセルについてビット線チャー
ジとセンス期間の電圧関係を示している。ここでは、ワ
ード線ＷＬ０を選択した場合について示しており、括弧
で示しているのは、メモリセルＭ０の代わりにメモリセ
ルＭ１５を読み出す場合であるが、他のメモリセルＭ１
〜Ｍ１４も同様の動作で読み出せる。
ソース線ＳＬからビット線ＢＬ方向に電流を流すように
した変形例のデータ読み出し動作波形であり、図１６は
そのときの一つのＮＡＮＤセルについてビット線チャー
ジとセンス期間の電圧関係を示している。ここでは、ワ
ード線ＷＬ０を選択した場合について示しており、括弧
で示しているのは、メモリセルＭ０の代わりにメモリセ
ルＭ１５を読み出す場合であるが、他のメモリセルＭ１
〜Ｍ１４も同様の動作で読み出せる。
【０１２５】データ読み出し時、データを読み出すブロ
ックのロウデコーダ３およびデータ制御線ドライバ２が
活性化され、選択ワード線ＷＬ０に読み出し電圧Ｖｒ、
非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａ
ｄ、選択ゲート線ＧＳＬにパス電圧Ｖｒｅａｄがそれぞ
れ印加される（時刻ｔ１）。なお、非選択のブロックの
ＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期
間中フローティングまたは０Ｖに維持され、データの誤
読み出しや破壊が生じないようにする。
ックのロウデコーダ３およびデータ制御線ドライバ２が
活性化され、選択ワード線ＷＬ０に読み出し電圧Ｖｒ、
非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａ
ｄ、選択ゲート線ＧＳＬにパス電圧Ｖｒｅａｄがそれぞ
れ印加される（時刻ｔ１）。なお、非選択のブロックの
ＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期
間中フローティングまたは０Ｖに維持され、データの誤
読み出しや破壊が生じないようにする。
【０１２６】以上の電圧印加と同時に、又はこれに先立
って、ソース電圧制御回路１０を用いて、共通ソース線
ＳＬを例えば、ＧＮＤ以上Ｖｃｃ以下の電圧、ＶＳＬに
昇圧し、ビット線ＢＬはＧＮＤに放電してその後フロー
ティングにする。ここでＶＳＬとしては、ＧＮＤ以上Ｖ
ｃｃ以下となることがセンスアンプ回路を構成するトラ
ンジスタの信頼性をＶｃｃ程度で保証すればよいので望
ましい。また、センスアンプトランジスタとしてｎチャ
ネルＭＩＳＦＥＴを用いた場合には、そのしきい値以上
とすることがセンスアンプ感度を向上させるのに望まし
く、例えば、２Ｖ程度とする。
って、ソース電圧制御回路１０を用いて、共通ソース線
ＳＬを例えば、ＧＮＤ以上Ｖｃｃ以下の電圧、ＶＳＬに
昇圧し、ビット線ＢＬはＧＮＤに放電してその後フロー
ティングにする。ここでＶＳＬとしては、ＧＮＤ以上Ｖ
ｃｃ以下となることがセンスアンプ回路を構成するトラ
ンジスタの信頼性をＶｃｃ程度で保証すればよいので望
ましい。また、センスアンプトランジスタとしてｎチャ
ネルＭＩＳＦＥＴを用いた場合には、そのしきい値以上
とすることがセンスアンプ感度を向上させるのに望まし
く、例えば、２Ｖ程度とする。
【０１２７】読み出し電圧Ｖｒは、例えば、“０”デー
タ書込みのしきい値の下限値をＶｔｈｗ２、消去後のし
きい値の上限値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈ
ｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈ
ｅ）／２程度となることが、最も読み出しマージンを得
るのに望ましく、例えば−０．５Ｖから４Ｖの間に設定
される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となる
ように設定すれば、ＶｒをＧＮＤに設定でき、Ｖｒ発生
回路１１ｄが不要となるので望ましい。
タ書込みのしきい値の下限値をＶｔｈｗ２、消去後のし
きい値の上限値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈ
ｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈ
ｅ）／２程度となることが、最も読み出しマージンを得
るのに望ましく、例えば−０．５Ｖから４Ｖの間に設定
される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となる
ように設定すれば、ＶｒをＧＮＤに設定でき、Ｖｒ発生
回路１１ｄが不要となるので望ましい。
【０１２８】読み出し電圧Ｖｒとしては、ＧＮＤ以上の
電圧となるように設定することが望ましい。これによ
り、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１
５に接続されたトランジスタ拡散層に負電圧を印加され
ることが無くなり、負電圧発生回路が不要となる。よっ
て、データ制御線ドライバ２のｎチャネルＭＩＳＦＥＴ
が形成されたｐ型ウェル電圧をＧＮＤとしｐ型基板２１
とｎ型ウェルで分離することなく形成することができ
る。よって、データ制御線ドライバ２の回路面積を減少
させることができる。さらに、負電圧が印加されないの
で、ｎ型拡散層が順バイアスされることによる少数キャ
リア注入が生じなくなり、ラッチアップを防ぐことがで
きる。また、ワード線ＷＬ０〜ＷＬ１５とメモリセルア
レイ１内で短絡不良が生じても、メモリセルアレイ１の
ｐ型ウェル２３やｎ型拡散層３０に負電圧が印加される
ことがないので、少数キャリア注入による読み出しデー
タ破壊が生じることもない。
電圧となるように設定することが望ましい。これによ
り、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１
５に接続されたトランジスタ拡散層に負電圧を印加され
ることが無くなり、負電圧発生回路が不要となる。よっ
て、データ制御線ドライバ２のｎチャネルＭＩＳＦＥＴ
が形成されたｐ型ウェル電圧をＧＮＤとしｐ型基板２１
とｎ型ウェルで分離することなく形成することができ
る。よって、データ制御線ドライバ２の回路面積を減少
させることができる。さらに、負電圧が印加されないの
で、ｎ型拡散層が順バイアスされることによる少数キャ
リア注入が生じなくなり、ラッチアップを防ぐことがで
きる。また、ワード線ＷＬ０〜ＷＬ１５とメモリセルア
レイ１内で短絡不良が生じても、メモリセルアレイ１の
ｐ型ウェル２３やｎ型拡散層３０に負電圧が印加される
ことがないので、少数キャリア注入による読み出しデー
タ破壊が生じることもない。
【０１２９】非選択メモリセルにつながるワード線ＷＬ
１〜ＷＬ１５は、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、メモリセルのしきい値の最大値よりも高い電圧Ｖ
ｒｅａｄに設定され、共通ソース線ＳＬ側の選択ゲート
線ＧＳＬにもＶＧＳＬ発生回路１１ｅからＶｒｅａｄが
与えられる。
１〜ＷＬ１５は、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、メモリセルのしきい値の最大値よりも高い電圧Ｖ
ｒｅａｄに設定され、共通ソース線ＳＬ側の選択ゲート
線ＧＳＬにもＶＧＳＬ発生回路１１ｅからＶｒｅａｄが
与えられる。
【０１３０】本実施の形態では、選択トランジスタＳ
１，Ｓ２のゲート電極幅は、メモリセルＭ０〜Ｍ１５の
制御ゲート電極線幅よりも大きい。一方これらのゲート
電極材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さく
なると抵抗が上昇する細線効果が存在することが知られ
ている。よって、この場合、選択トランジスタＳ１，Ｓ
２の方がメモリセルＭ０〜Ｍ１５よりもゲートが低抵抗
となり、選択トランジスタＳ２の方がメモリセルＭ０〜
Ｍ１５より高速にＶｒｅａｄまで昇圧することができ
る。
１，Ｓ２のゲート電極幅は、メモリセルＭ０〜Ｍ１５の
制御ゲート電極線幅よりも大きい。一方これらのゲート
電極材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さく
なると抵抗が上昇する細線効果が存在することが知られ
ている。よって、この場合、選択トランジスタＳ１，Ｓ
２の方がメモリセルＭ０〜Ｍ１５よりもゲートが低抵抗
となり、選択トランジスタＳ２の方がメモリセルＭ０〜
Ｍ１５より高速にＶｒｅａｄまで昇圧することができ
る。
【０１３１】また、ワード線ＷＬ０〜ＷＬ１５を駆動す
るよりも抵抗の小さい選択トランジスタＳ１をビット線
チャージ期間に駆動することによって、並列に接続され
たメモリセルの読み出しタイミングのばらつきを低減す
ることができる。このようにすることにより、メモリセ
ルＭ０が“１”、すなわち消去状態の場合には、選択ト
ランジスタＳ２からメモリセルＭ０〜Ｍ１５までのソー
ス、ドレイン及びチャネル領域をＶＳＬに充電する。時
刻ｔ０から時刻ｔ１までは、共通ソース線ＳＬおよびＮ
ＡＮＤセルユニット２０を充電する共通ソース線（Ｓ
Ｌ）プリチャージ期間に当たる。
るよりも抵抗の小さい選択トランジスタＳ１をビット線
チャージ期間に駆動することによって、並列に接続され
たメモリセルの読み出しタイミングのばらつきを低減す
ることができる。このようにすることにより、メモリセ
ルＭ０が“１”、すなわち消去状態の場合には、選択ト
ランジスタＳ２からメモリセルＭ０〜Ｍ１５までのソー
ス、ドレイン及びチャネル領域をＶＳＬに充電する。時
刻ｔ０から時刻ｔ１までは、共通ソース線ＳＬおよびＮ
ＡＮＤセルユニット２０を充電する共通ソース線（Ｓ
Ｌ）プリチャージ期間に当たる。
【０１３２】このＳＬプリチャージ期間は、ワード線Ｗ
Ｌ１〜ＷＬ１５が十分Ｖｒｅａｄに昇圧するまでの時間
以上必要であり、例えば１００ｎＳから１０ｕＳの間の
時間とする。ついで、ビット線ＢＬ側の選択ゲート線Ｓ
ＳＬをＶＧＳＬなる正の制御電圧にする（時刻ｔ２）。
ここで、ＶＧＳＬは、選択トランジスタＳ１のしきい値
電圧上限Ｖｔｈ以上で、Ｖｒｅａｄ以下の電圧とする。
これにより、メモリセルＭ０のしきい値がＶｒ以下なら
ば、共通ソース線ＳＬとビット線ＢＬが導通状態とな
り、ビット線ＢＬの電位はＧＮＤから上昇する。
Ｌ１〜ＷＬ１５が十分Ｖｒｅａｄに昇圧するまでの時間
以上必要であり、例えば１００ｎＳから１０ｕＳの間の
時間とする。ついで、ビット線ＢＬ側の選択ゲート線Ｓ
ＳＬをＶＧＳＬなる正の制御電圧にする（時刻ｔ２）。
ここで、ＶＧＳＬは、選択トランジスタＳ１のしきい値
電圧上限Ｖｔｈ以上で、Ｖｒｅａｄ以下の電圧とする。
これにより、メモリセルＭ０のしきい値がＶｒ以下なら
ば、共通ソース線ＳＬとビット線ＢＬが導通状態とな
り、ビット線ＢＬの電位はＧＮＤから上昇する。
【０１３３】メモリセルＭ０のしきい値がＶｒより高い
ならばメモリセルＭ０は遮断状態となるため、ビット線
ＢＬの電位上昇はない。時刻ｔ２からｔ３までは、ビッ
ト線ＢＬをメモリセルＭ０のデータが“１”の場合に充
電を行う、ビット線（ＢＬ）チャージ期間となる。この
ＢＬチャージ期間は、ビット線ＢＬが十分充電するまで
の時間以上必要であり、例えば１００ｎＳから１００ｕ
Ｓの間の時間とする。
ならばメモリセルＭ０は遮断状態となるため、ビット線
ＢＬの電位上昇はない。時刻ｔ２からｔ３までは、ビッ
ト線ＢＬをメモリセルＭ０のデータが“１”の場合に充
電を行う、ビット線（ＢＬ）チャージ期間となる。この
ＢＬチャージ期間は、ビット線ＢＬが十分充電するまで
の時間以上必要であり、例えば１００ｎＳから１００ｕ
Ｓの間の時間とする。
【０１３４】時刻ｔ３の後、ビット線ＢＬの電位をセン
スアンプ回路４で判定し、データをデータラッチに読み
出す。この際例えば、特開Ｐ２０００−７６８８２に示
しているように、ビット線に対する電圧クランプ回路を
用いれば、ビット線ＢＬの電位を大幅に変化させなくて
もデータを高感度で読み出すことができる。勿論、ここ
には、センスアンプに電流センス型の回路を用いても同
様に読み出すことができるのは明らかである。時刻ｔ３
からｔ４までは、メモリセルＭ０のデータをセンスする
センス期間に当たる。さらに、ＳＳＬ、ＷＬ０〜ＷＬ１
５、ＧＳＬ，ＢＬの電位を初期値の例えばＧＮＤに回復
するリカバリ期間が存在する。
スアンプ回路４で判定し、データをデータラッチに読み
出す。この際例えば、特開Ｐ２０００−７６８８２に示
しているように、ビット線に対する電圧クランプ回路を
用いれば、ビット線ＢＬの電位を大幅に変化させなくて
もデータを高感度で読み出すことができる。勿論、ここ
には、センスアンプに電流センス型の回路を用いても同
様に読み出すことができるのは明らかである。時刻ｔ３
からｔ４までは、メモリセルＭ０のデータをセンスする
センス期間に当たる。さらに、ＳＳＬ、ＷＬ０〜ＷＬ１
５、ＧＳＬ，ＢＬの電位を初期値の例えばＧＮＤに回復
するリカバリ期間が存在する。
【０１３５】この変形例では、先の実施の形態と対照的
に、読み出し電流の流れる方向が逆であるから、ビット
線ＢＬ側の選択トランジスタＳ１について、そのゲート
電圧を他のパス電圧Ｖｒｅａｄより低い値ＶＧＳＬにす
ることにより、先の実施の形態で説明したと同様の効果
が得られる。
に、読み出し電流の流れる方向が逆であるから、ビット
線ＢＬ側の選択トランジスタＳ１について、そのゲート
電圧を他のパス電圧Ｖｒｅａｄより低い値ＶＧＳＬにす
ることにより、先の実施の形態で説明したと同様の効果
が得られる。
【０１３６】［実施の形態２］上記実施の形態１では、
共通ソース線ＳＬ側の選択トランジスタＳ２を駆動する
制御ゲート線ＧＳＬの印加電圧を、非選択メモリセルを
駆動する非選択ワード線に印加するパス電圧Ｖｒｅａｄ
より低くした。これに対して、同じＥＥＰＲＯＭ構成を
用いて、ビット線ＢＬ側の選択トランジスタＳ１のゲー
ト電極を駆動する選択ゲート線ＳＳＬの電圧を、非選択
メモリセルを駆動する非選択ワード線に印加するパス電
圧Ｖｒｅａｄより低くした実施の形態２を次に説明す
る。
共通ソース線ＳＬ側の選択トランジスタＳ２を駆動する
制御ゲート線ＧＳＬの印加電圧を、非選択メモリセルを
駆動する非選択ワード線に印加するパス電圧Ｖｒｅａｄ
より低くした。これに対して、同じＥＥＰＲＯＭ構成を
用いて、ビット線ＢＬ側の選択トランジスタＳ１のゲー
ト電極を駆動する選択ゲート線ＳＳＬの電圧を、非選択
メモリセルを駆動する非選択ワード線に印加するパス電
圧Ｖｒｅａｄより低くした実施の形態２を次に説明す
る。
【０１３７】図１７はこの実施の形態２において、メモ
リセルＭ０が選択された場合の読み出し動作波形を先の
実施の形態の図７に対応させて示し、また図１８は、先
の実施の形態の図８に対応する電圧関係を示している。
これらの電圧関係以外は先の実施の形態と同様とする。
リセルＭ０が選択された場合の読み出し動作波形を先の
実施の形態の図７に対応させて示し、また図１８は、先
の実施の形態の図８に対応する電圧関係を示している。
これらの電圧関係以外は先の実施の形態と同様とする。
【０１３８】データ読み出し時、データを読み出すブロ
ックに対応するロウデコーダ３およびデータ制御線ドラ
イバ２が活性化され、ビット線側の選択ゲート線ＧＳＬ
にパス電圧Ｖｒｅａｄ、選択ワード線ＷＬ０に読み出し
電圧Ｖｒ、残りの非選択ワード線ＷＬ１〜ＷＬ１５にパ
ス電圧Ｖｒｅａｄ、共通ソース線側の選択ゲート線ＳＳ
Ｌには接地電位ＧＮＤが印加される（時刻ｔ０）。非選
択のブロックの選択ゲート線ＳＳＬ，ＧＳＬ及びワード
線ＷＬ０〜ＷＬ１５は、読み出し期間中フローティング
又は０Ｖに維持され、データの誤読み出しや破壊が生じ
ないようにする。
ックに対応するロウデコーダ３およびデータ制御線ドラ
イバ２が活性化され、ビット線側の選択ゲート線ＧＳＬ
にパス電圧Ｖｒｅａｄ、選択ワード線ＷＬ０に読み出し
電圧Ｖｒ、残りの非選択ワード線ＷＬ１〜ＷＬ１５にパ
ス電圧Ｖｒｅａｄ、共通ソース線側の選択ゲート線ＳＳ
Ｌには接地電位ＧＮＤが印加される（時刻ｔ０）。非選
択のブロックの選択ゲート線ＳＳＬ，ＧＳＬ及びワード
線ＷＬ０〜ＷＬ１５は、読み出し期間中フローティング
又は０Ｖに維持され、データの誤読み出しや破壊が生じ
ないようにする。
【０１３９】読み出し電圧Ｖｒは、図９に示す、“０”
データ書き込み後のしきい値分布の最低値をＶｔｈｗ
２、データ消去後の“１”データのしきい値分布の最大
値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内
となる値である。読み出しマージを考慮すると、Ｖｒ＝
（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最も
望ましいく、例えば−０．５Ｖから４Ｖの間に設定され
る。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるよう
に設定すれば、読み出し電圧Ｖｒを接地電位ＧＮＤに設
定でき、この場合にはＶｒ発生回路１１ｄが不要となる
ので望ましい。
データ書き込み後のしきい値分布の最低値をＶｔｈｗ
２、データ消去後の“１”データのしきい値分布の最大
値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲内
となる値である。読み出しマージを考慮すると、Ｖｒ＝
（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最も
望ましいく、例えば−０．５Ｖから４Ｖの間に設定され
る。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるよう
に設定すれば、読み出し電圧Ｖｒを接地電位ＧＮＤに設
定でき、この場合にはＶｒ発生回路１１ｄが不要となる
ので望ましい。
【０１４０】また読み出し電圧Ｖｒとしては、接地電位
ＧＮＤ以上の電圧となるように設定することが望まし
い。これにより、データ制御線ドライバ２のワード線Ｗ
Ｌ０〜ＷＬ１５に接続されたトランジスタの拡散層に負
電圧を印加されることが無くなり、負電圧発生回路が不
要となる。よって、データ制御線ドライバ２のｎチャネ
ルＭＩＳＦＥＴが形成されたｐ型ウェルを接地電位ＧＮ
Ｄとして、ｐ型基板２１とｎ型領域で分離することなく
形成することができる。これにより、データ制御線ドラ
イバ２の回路面積を減少させることができる。さらに、
負電圧が印加されないので、拡散層が順バイアスされる
ことによる少数キャリア注入がなくなり、ラッチアップ
を防ぐことが可能になる。更にワード線ＷＬ０〜ＷＬ１
５とメモリセルアレイ１内で短絡不良が生じても、メモ
リセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負
電圧が印加されることがないので、少数キャリア注入に
よる読み出しデータ破壊が生じることもない。
ＧＮＤ以上の電圧となるように設定することが望まし
い。これにより、データ制御線ドライバ２のワード線Ｗ
Ｌ０〜ＷＬ１５に接続されたトランジスタの拡散層に負
電圧を印加されることが無くなり、負電圧発生回路が不
要となる。よって、データ制御線ドライバ２のｎチャネ
ルＭＩＳＦＥＴが形成されたｐ型ウェルを接地電位ＧＮ
Ｄとして、ｐ型基板２１とｎ型領域で分離することなく
形成することができる。これにより、データ制御線ドラ
イバ２の回路面積を減少させることができる。さらに、
負電圧が印加されないので、拡散層が順バイアスされる
ことによる少数キャリア注入がなくなり、ラッチアップ
を防ぐことが可能になる。更にワード線ＷＬ０〜ＷＬ１
５とメモリセルアレイ１内で短絡不良が生じても、メモ
リセルアレイ１のｐ型ウェル２３やｎ型拡散層３０に負
電圧が印加されることがないので、少数キャリア注入に
よる読み出しデータ破壊が生じることもない。
【０１４１】非選択ワード線ＷＬ１〜ＷＬ１５及び選択
ゲート線ＧＳＬに与えられるパス電圧Ｖｒｅａｄは、Ｖ
ｒｅａｄ発生回路１１ｃから出力され、メモリセルの
“１”データのしきい値分布の最大値よりも高い電圧に
設定される。
ゲート線ＧＳＬに与えられるパス電圧Ｖｒｅａｄは、Ｖ
ｒｅａｄ発生回路１１ｃから出力され、メモリセルの
“１”データのしきい値分布の最大値よりも高い電圧に
設定される。
【０１４２】この実施の形態では、図５に示したよう
に、選択トランジスタＳ１，Ｓ２のゲート長（チャネル
長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート
長（チャネル長）よりも大きくなっている。一方、これ
らのゲート材料であるＣｏＳｉやＴｉＳｉでは、線幅が
小さくなると抵抗が上昇する細線効果が存在することが
知られている。よって、選択トランジスタＳ１，Ｓ２の
ゲート電極の方がメモリセルＭ０〜Ｍ１５の制御ゲート
よりも低抵抗となり、選択トランジスタＳ２のゲートの
方がメモリセルＭ０〜Ｍ１５の制御ゲートより高速にパ
ス電圧Ｖｒｅａｄまで昇圧される。また、ワード線ＷＬ
０〜ＷＬ１５よりも抵抗の小さい選択ゲート線ＳＳＬを
ビット線ディスチャージ期間に駆動することによって、
並列に接続されたメモリセルの読み出しタイミングのば
らつきを低減することができる。
に、選択トランジスタＳ１，Ｓ２のゲート長（チャネル
長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート
長（チャネル長）よりも大きくなっている。一方、これ
らのゲート材料であるＣｏＳｉやＴｉＳｉでは、線幅が
小さくなると抵抗が上昇する細線効果が存在することが
知られている。よって、選択トランジスタＳ１，Ｓ２の
ゲート電極の方がメモリセルＭ０〜Ｍ１５の制御ゲート
よりも低抵抗となり、選択トランジスタＳ２のゲートの
方がメモリセルＭ０〜Ｍ１５の制御ゲートより高速にパ
ス電圧Ｖｒｅａｄまで昇圧される。また、ワード線ＷＬ
０〜ＷＬ１５よりも抵抗の小さい選択ゲート線ＳＳＬを
ビット線ディスチャージ期間に駆動することによって、
並列に接続されたメモリセルの読み出しタイミングのば
らつきを低減することができる。
【０１４３】以上のワード線ＷＬ０〜ＷＬ１５、選択ゲ
ート線ＧＳＬの立ち上げに少し遅れて、ビット線ＢＬを
センスアンプ回路４に内蔵された電源ノードを用いてＶ
ＢＬに充電する（時刻ｔ１）。ここでＶＢＬとしては、
接地電位ＧＮＤ以上電源電位Ｖｃｃ以下となることがセ
ンスアンプ回路４を構成するトランジスタの信頼性をＶ
ｃｃ程度で保証すればよいので望ましい。
ート線ＧＳＬの立ち上げに少し遅れて、ビット線ＢＬを
センスアンプ回路４に内蔵された電源ノードを用いてＶ
ＢＬに充電する（時刻ｔ１）。ここでＶＢＬとしては、
接地電位ＧＮＤ以上電源電位Ｖｃｃ以下となることがセ
ンスアンプ回路４を構成するトランジスタの信頼性をＶ
ｃｃ程度で保証すればよいので望ましい。
【０１４４】また、センスアンプトランジスタとしてｎ
チャネルＭＩＳＦＥＴを用いた場合には、そのしきい値
以上とすることがセンスアンプ感度を向上させるのに望
ましく、例えば、１Ｖ程度とする。このようにすること
により、メモリセルＭ０が“１”、すなわち消去状態の
場合には、選択トランジスタＳ１からメモリセルＭ０〜
Ｍ１５までのソース、ドレイン及びチャネル領域をＶＢ
Ｌに充電する。ここまでは、ビット線ＢＬおよびＮＡＮ
Ｄセルユニットを充電する、ビット線（ＢＬ）プリチャ
ージ期間である。
チャネルＭＩＳＦＥＴを用いた場合には、そのしきい値
以上とすることがセンスアンプ感度を向上させるのに望
ましく、例えば、１Ｖ程度とする。このようにすること
により、メモリセルＭ０が“１”、すなわち消去状態の
場合には、選択トランジスタＳ１からメモリセルＭ０〜
Ｍ１５までのソース、ドレイン及びチャネル領域をＶＢ
Ｌに充電する。ここまでは、ビット線ＢＬおよびＮＡＮ
Ｄセルユニットを充電する、ビット線（ＢＬ）プリチャ
ージ期間である。
【０１４５】このＢＬプリチャージ期間は、非選択ワー
ド線が十分にパス電圧Ｖｒｅａｄに昇圧するまでの時間
以上必要であり、例えば１００ｎＳから１０ｕＳの間の
時間とする。ついで、ビット線側の選択ゲート線ＳＳＬ
を、正の制御電圧ＶＳＳＬにする（時刻ｔ２）。ここ
で、制御電圧ＶＳＳＬは、選択トランジスタＳ１のしき
い値電圧上限Ｖｔｈ以上で、パス電圧Ｖｒｅａｄ以下の
電圧とする。これにより、メモリセルＭ０のしきい値が
Ｖｒ以下ならば、ＮＡＮＤセルユニットが導通状態とな
り、ビット線ＢＬの電位は低下する。一方、メモリセル
Ｍ０のしきい値がＶｒより高いならば、メモリセルＭ０
はオフとなるため、ビット線ＢＬの電位低下はない。即
ち、ビット線ＢＬはメモリセルＭ０のデータに応じて放
電され、これがビット線（ＢＬ）ディスチャージ期間に
なる。このＢＬディスチャージ期間は、ビット線ＢＬが
十分放電するまでの時間以上必要であり、例えば１００
ｎＳから１００ｕＳの間の時間とする。
ド線が十分にパス電圧Ｖｒｅａｄに昇圧するまでの時間
以上必要であり、例えば１００ｎＳから１０ｕＳの間の
時間とする。ついで、ビット線側の選択ゲート線ＳＳＬ
を、正の制御電圧ＶＳＳＬにする（時刻ｔ２）。ここ
で、制御電圧ＶＳＳＬは、選択トランジスタＳ１のしき
い値電圧上限Ｖｔｈ以上で、パス電圧Ｖｒｅａｄ以下の
電圧とする。これにより、メモリセルＭ０のしきい値が
Ｖｒ以下ならば、ＮＡＮＤセルユニットが導通状態とな
り、ビット線ＢＬの電位は低下する。一方、メモリセル
Ｍ０のしきい値がＶｒより高いならば、メモリセルＭ０
はオフとなるため、ビット線ＢＬの電位低下はない。即
ち、ビット線ＢＬはメモリセルＭ０のデータに応じて放
電され、これがビット線（ＢＬ）ディスチャージ期間に
なる。このＢＬディスチャージ期間は、ビット線ＢＬが
十分放電するまでの時間以上必要であり、例えば１００
ｎＳから１００ｕＳの間の時間とする。
【０１４６】ついで、ビット線ＢＬの電位変化を、セン
スアンプ回路４で判定し、データをデータラッチ内に読
み出す（時刻ｔ３）。この際、センスアンプ回路４内に
ビット線に対する電圧クランプ回路を備えれば、ＢＬ電
位を大幅に変化させなくてもデータを高感度で読み出す
ことができる。センスアンプ回路は電流センス型でもよ
い。
スアンプ回路４で判定し、データをデータラッチ内に読
み出す（時刻ｔ３）。この際、センスアンプ回路４内に
ビット線に対する電圧クランプ回路を備えれば、ＢＬ電
位を大幅に変化させなくてもデータを高感度で読み出す
ことができる。センスアンプ回路は電流センス型でもよ
い。
【０１４７】センス期間が終了した後、時刻ｔ４で選択
ゲート線ＧＳＬ，ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、
及びビット線ＢＬの電位を初期値に戻すための、リカバ
リ期間に入る。
ゲート線ＧＳＬ，ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、
及びビット線ＢＬの電位を初期値に戻すための、リカバ
リ期間に入る。
【０１４８】図１９は、ＶＢＬ＝１Ｖ、Ｖｒｅａｄ＝５
Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖｔｈｅ＝−１Ｖ
とし、選択トランジスタＳ１とＳ２のソース接地時で基
板バイアスが０Ｖの場合のしきい値を０．５Ｖとし、β
SL＝２．５βcellとした場合の、電圧ＶＳＳＬに対す
る、図４１及び図４２で説明した４つの読み出し状態の
読み出し電流ＩＤ１〜ＩＤ４を示したものである。但
し、基板バイアス効果定数を０．５［Ｖ0.5］、ドレイ
ン電圧に対するしきい値低下量（Ｄｒａｉｎ Ｉｎｄｕ
ｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ定数）を
０．４９［Ｖ／Ｖ］としている。
Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖｔｈｅ＝−１Ｖ
とし、選択トランジスタＳ１とＳ２のソース接地時で基
板バイアスが０Ｖの場合のしきい値を０．５Ｖとし、β
SL＝２．５βcellとした場合の、電圧ＶＳＳＬに対す
る、図４１及び図４２で説明した４つの読み出し状態の
読み出し電流ＩＤ１〜ＩＤ４を示したものである。但
し、基板バイアス効果定数を０．５［Ｖ0.5］、ドレイ
ン電圧に対するしきい値低下量（Ｄｒａｉｎ Ｉｎｄｕ
ｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ定数）を
０．４９［Ｖ／Ｖ］としている。
【０１４９】図１９の右軸は、ＩＤ１〜ＩＤ４の間で
の、最大電流／最小電流の比を示している。従来例は、
ＶＳＳＬ＝５Ｖの場合に相当する。電圧ＶＳＳＬをＶｒ
ｅａｄより低下させることにより、最大電流／最小電流
の比は小さくなり実施の形態１と同様の効果があること
が判る。さらに、最大電流／最小電流比が減少する効果
は、ＶＳＳＬ＜２．５［Ｖ］で大きく増加しており、こ
の条件で臨界的な振る舞いをすることが判る。また、従
来、フラッシュＮＡＮＤメモリの電源電圧Ｖｃｃは２．
５Ｖ以上なので、ＶＧＳＬを電源電圧以下の設定にする
ことにより、最大電流／最小電流の比は小さくなり上述
の効果が大きくなることが判る。
の、最大電流／最小電流の比を示している。従来例は、
ＶＳＳＬ＝５Ｖの場合に相当する。電圧ＶＳＳＬをＶｒ
ｅａｄより低下させることにより、最大電流／最小電流
の比は小さくなり実施の形態１と同様の効果があること
が判る。さらに、最大電流／最小電流比が減少する効果
は、ＶＳＳＬ＜２．５［Ｖ］で大きく増加しており、こ
の条件で臨界的な振る舞いをすることが判る。また、従
来、フラッシュＮＡＮＤメモリの電源電圧Ｖｃｃは２．
５Ｖ以上なので、ＶＧＳＬを電源電圧以下の設定にする
ことにより、最大電流／最小電流の比は小さくなり上述
の効果が大きくなることが判る。
【０１５０】図２０は、図４４（ａ）のシーケンスによ
るメモリセルＭ０の消去しきい値上昇を実線で、図４４
（ｂ）のシーケンスによるメモリセルＭ１５の消去しき
い値上昇を点線で示す。これら電圧関係は、図１９と同
じものを用いている。電圧ＶＳＳＬをパス電圧Ｖｒｅａ
ｄより低下させても、メモリセルＭ０およびＭ１５のし
きい値上昇量は殆ど変化がなく、従来のようなしきい値
上昇量の増大という弊害はない。
るメモリセルＭ０の消去しきい値上昇を実線で、図４４
（ｂ）のシーケンスによるメモリセルＭ１５の消去しき
い値上昇を点線で示す。これら電圧関係は、図１９と同
じものを用いている。電圧ＶＳＳＬをパス電圧Ｖｒｅａ
ｄより低下させても、メモリセルＭ０およびＭ１５のし
きい値上昇量は殆ど変化がなく、従来のようなしきい値
上昇量の増大という弊害はない。
【０１５１】またこの実施の形態の場合、ＶＳＳＬを低
下させることにより、ＩＤ１からＩＤ４のなかで最大の
電流ＩＤ３を減少させることができる。これにより、読
み出し時間の最大値を一定としたままで、セル読み出し
電流によって生ずる電磁ノイズの最大値を削減すること
ができる。よって、より小さなセル電流を用いても電磁
ノイズ、例えば、隣接するデータ転送線間の容量結合に
よる電位変化の影響を受けることなく読み出しを行うこ
とができ、高速でデータ判定をすることができ、電磁ノ
イズ起因の誤読み出しの確率を減少させ高信頼性を得る
ことができる。
下させることにより、ＩＤ１からＩＤ４のなかで最大の
電流ＩＤ３を減少させることができる。これにより、読
み出し時間の最大値を一定としたままで、セル読み出し
電流によって生ずる電磁ノイズの最大値を削減すること
ができる。よって、より小さなセル電流を用いても電磁
ノイズ、例えば、隣接するデータ転送線間の容量結合に
よる電位変化の影響を受けることなく読み出しを行うこ
とができ、高速でデータ判定をすることができ、電磁ノ
イズ起因の誤読み出しの確率を減少させ高信頼性を得る
ことができる。
【０１５２】さらに、読み出しセルの最大電流を小さく
保つことができるので、共通ソース線ＳＬの電位の浮き
上がりが小さくなり、ベリファイ書き込み時に”１”デ
ータが”０”データに十分書き込まれない不良が生じに
くくなる。また、データ転送線に流れる最大電流も増大
するため、電流ストレスによるエレクトロマイグレーシ
ョンによる配線抵抗上昇が生じず、信頼性劣化も抑えら
れる。さらに、発熱増大によるトランジスタのしきい値
変化やリーク電流の増大の問題も小さくすることができ
る。
保つことができるので、共通ソース線ＳＬの電位の浮き
上がりが小さくなり、ベリファイ書き込み時に”１”デ
ータが”０”データに十分書き込まれない不良が生じに
くくなる。また、データ転送線に流れる最大電流も増大
するため、電流ストレスによるエレクトロマイグレーシ
ョンによる配線抵抗上昇が生じず、信頼性劣化も抑えら
れる。さらに、発熱増大によるトランジスタのしきい値
変化やリーク電流の増大の問題も小さくすることができ
る。
【０１５３】なおこの実施の形態において、共通ソース
線側の選択ゲート線ＧＳＬの電圧は、ビット線側の選択
ゲート線の電圧ＶＳＳＬより高ければ、選択トランジス
タＳ２のコンダクタンスが選択トランジスタＳ１のそれ
より大きくなり、効果が得られることは明らかで、選択
ゲート線ＧＳＬをパス電圧Ｖｒｅａｄまで昇圧する必要
は必ずしもない。
線側の選択ゲート線ＧＳＬの電圧は、ビット線側の選択
ゲート線の電圧ＶＳＳＬより高ければ、選択トランジス
タＳ２のコンダクタンスが選択トランジスタＳ１のそれ
より大きくなり、効果が得られることは明らかで、選択
ゲート線ＧＳＬをパス電圧Ｖｒｅａｄまで昇圧する必要
は必ずしもない。
【０１５４】［実施の形態２の変形例］図２１及び図２
２は、この実施の形態２の変形例として、共通ソース線
側からビット線側に読み出し電流を流すようにした場合
の動作波形と電圧関係を、図１５及び図１６に対応させ
て示している。ここでも、ワード線ＷＬ０を選択した場
合について示しており、括弧で示しているのは、メモリ
セルＭ０の代わりにメモリセルＭ１５を読み出す場合で
あるが、他のメモリセルＭ１〜Ｍ１４も同様の動作で読
み出せる。
２は、この実施の形態２の変形例として、共通ソース線
側からビット線側に読み出し電流を流すようにした場合
の動作波形と電圧関係を、図１５及び図１６に対応させ
て示している。ここでも、ワード線ＷＬ０を選択した場
合について示しており、括弧で示しているのは、メモリ
セルＭ０の代わりにメモリセルＭ１５を読み出す場合で
あるが、他のメモリセルＭ１〜Ｍ１４も同様の動作で読
み出せる。
【０１５５】データ読み出し時、データを読み出すブロ
ックのロウデコーダ３およびデータ制御線ドライバ２が
活性化され、選択ワード線ＷＬ０に読み出し電圧Ｖｒ、
非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａ
ｄ、選択ゲート線ＳＳＬにパス電圧Ｖｒｅａｄがそれぞ
れ印加される（時刻ｔ１）。なお、非選択のブロックの
ＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期
間中フローティングまたは０Ｖに維持され、データの誤
読み出しや破壊が生じないようにする。
ックのロウデコーダ３およびデータ制御線ドライバ２が
活性化され、選択ワード線ＷＬ０に読み出し電圧Ｖｒ、
非選択ワード線ＷＬ１〜ＷＬ１５にパス電圧Ｖｒｅａ
ｄ、選択ゲート線ＳＳＬにパス電圧Ｖｒｅａｄがそれぞ
れ印加される（時刻ｔ１）。なお、非選択のブロックの
ＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳＬは読み出し期
間中フローティングまたは０Ｖに維持され、データの誤
読み出しや破壊が生じないようにする。
【０１５６】また以上の電圧印加と同時に、又はこれに
先立って、ソース電圧制御回路１０を用いて、共通ソー
ス線ＳＬを例えば、ＧＮＤ以上Ｖｃｃ以下の電圧、ＶＳ
Ｌに昇圧し、ビット線ＢＬはＧＮＤに放電してその後フ
ローティングにする。ここでＶＳＬとしては、ＧＮＤ以
上Ｖｃｃ以下となることがセンスアンプ回路を構成する
トランジスタの信頼性をＶｃｃ程度で保証すればよいの
で望ましい。また、センスアンプトランジスタとしてｎ
チャネルＭＩＳＦＥＴを用いた場合には、そのしきい値
以上とすることがセンスアンプ感度を向上させるのに望
ましく、例えば、２Ｖ程度とする。
先立って、ソース電圧制御回路１０を用いて、共通ソー
ス線ＳＬを例えば、ＧＮＤ以上Ｖｃｃ以下の電圧、ＶＳ
Ｌに昇圧し、ビット線ＢＬはＧＮＤに放電してその後フ
ローティングにする。ここでＶＳＬとしては、ＧＮＤ以
上Ｖｃｃ以下となることがセンスアンプ回路を構成する
トランジスタの信頼性をＶｃｃ程度で保証すればよいの
で望ましい。また、センスアンプトランジスタとしてｎ
チャネルＭＩＳＦＥＴを用いた場合には、そのしきい値
以上とすることがセンスアンプ感度を向上させるのに望
ましく、例えば、２Ｖ程度とする。
【０１５７】読み出し電圧Ｖｒは、例えば、“０”デー
タ書込み後のしきい値下限値をＶｔｈｗ２、“１”デー
タのしきい値上限値をＶｔｈｅとして、Ｖｔｈｗ２とＶ
ｔｈｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔ
ｈｅ）／２程度となることが、最も読み出しマージンを
得るのに望ましく、例えば−０．５Ｖから４Ｖの間に設
定される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正とな
るように設定すれば、ＶｒをＧＮＤに設定でき、Ｖｒ発
生回路１１ｄが不要となるので望ましい。
タ書込み後のしきい値下限値をＶｔｈｗ２、“１”デー
タのしきい値上限値をＶｔｈｅとして、Ｖｔｈｗ２とＶ
ｔｈｅとの範囲内となる値であり、（Ｖｔｈｗ２＋Ｖｔ
ｈｅ）／２程度となることが、最も読み出しマージンを
得るのに望ましく、例えば−０．５Ｖから４Ｖの間に設
定される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正とな
るように設定すれば、ＶｒをＧＮＤに設定でき、Ｖｒ発
生回路１１ｄが不要となるので望ましい。
【０１５８】また読み出し電圧Ｖｒとしては、ＧＮＤ以
上の電圧となるように設定することが望ましい。これに
より、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ
１５に接続されたトランジスタ拡散層に負電圧を印加さ
れることが無くなり、負電圧発生回路が不要となる。よ
って、データ制御線ドライバ２のｎチャネルＭＩＳＦＥ
Ｔが形成されたｐ型ウェル電圧をＧＮＤとしｐ型基板２
１とｎ型ウェルで分離することなく形成することができ
る。よって、データ制御線ドライバ２の回路面積を減少
させることができる。さらに、負電圧が印加されないの
で、ｎ型拡散層が順バイアスされることによる少数キャ
リア注入が生じなくなり、ラッチアップを防ぐことがで
きる。また、ワード線ＷＬ０〜ＷＬ１５とメモリセルア
レイ１内で短絡不良が生じても、メモリセルアレイ１の
ｐ型ウェル２３やｎ型拡散層３０に負電圧が印加される
ことがないので、少数キャリア注入による読み出しデー
タ破壊が生じることもない。
上の電圧となるように設定することが望ましい。これに
より、データ制御線ドライバ２のワード線ＷＬ０〜ＷＬ
１５に接続されたトランジスタ拡散層に負電圧を印加さ
れることが無くなり、負電圧発生回路が不要となる。よ
って、データ制御線ドライバ２のｎチャネルＭＩＳＦＥ
Ｔが形成されたｐ型ウェル電圧をＧＮＤとしｐ型基板２
１とｎ型ウェルで分離することなく形成することができ
る。よって、データ制御線ドライバ２の回路面積を減少
させることができる。さらに、負電圧が印加されないの
で、ｎ型拡散層が順バイアスされることによる少数キャ
リア注入が生じなくなり、ラッチアップを防ぐことがで
きる。また、ワード線ＷＬ０〜ＷＬ１５とメモリセルア
レイ１内で短絡不良が生じても、メモリセルアレイ１の
ｐ型ウェル２３やｎ型拡散層３０に負電圧が印加される
ことがないので、少数キャリア注入による読み出しデー
タ破壊が生じることもない。
【０１５９】非選択メモリセルにつながるワード線ＷＬ
１〜ＷＬ１５は、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、メモリセルのしきい値の最大値よりも高い電圧Ｖ
ｒｅａｄに設定され、ビット線ＢＬ側の選択ゲート線Ｓ
ＳＬにもＶｒｅａｄが与えられる。
１〜ＷＬ１５は、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、メモリセルのしきい値の最大値よりも高い電圧Ｖ
ｒｅａｄに設定され、ビット線ＢＬ側の選択ゲート線Ｓ
ＳＬにもＶｒｅａｄが与えられる。
【０１６０】本実施の形態では、選択トランジスタＳ
１，Ｓ２のゲート電極幅は、メモリセルＭ０〜Ｍ１５の
制御ゲート電極線幅よりも大きい。一方これらのゲート
電極材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さく
なると抵抗が上昇する細線効果が存在することが知られ
ている。よって、この場合、選択トランジスタＳ１，Ｓ
２の方がメモリセルＭ０〜Ｍ１５よりもゲートが低抵抗
となり、選択トランジスタＳ１の方がメモリセルＭ０〜
Ｍ１５より高速にＶｒｅａｄまで昇圧することができ
る。
１，Ｓ２のゲート電極幅は、メモリセルＭ０〜Ｍ１５の
制御ゲート電極線幅よりも大きい。一方これらのゲート
電極材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さく
なると抵抗が上昇する細線効果が存在することが知られ
ている。よって、この場合、選択トランジスタＳ１，Ｓ
２の方がメモリセルＭ０〜Ｍ１５よりもゲートが低抵抗
となり、選択トランジスタＳ１の方がメモリセルＭ０〜
Ｍ１５より高速にＶｒｅａｄまで昇圧することができ
る。
【０１６１】また、ワード線ＷＬ０〜ＷＬ１５を駆動す
るよりも抵抗の小さい選択トランジスタＳ１をビット線
チャージ期間に駆動することによって、並列に接続され
たメモリセルの読み出しタイミングのばらつきを低減す
ることができる。このようにすることにより、メモリセ
ルＭ０が“１”、すなわち消去状態の場合には、選択ト
ランジスタＳ２からメモリセルＭ０〜Ｍ１５までのソー
ス、ドレイン及びチャネル領域をＶＳＬに充電する。即
ち時刻ｔ０から時刻ｔ１までは、共通ソース線ＳＬおよ
びＮＡＮＤセルユニット２０を充電する共通ソース線
（ＳＬ）プリチャージ期間に当たる。
るよりも抵抗の小さい選択トランジスタＳ１をビット線
チャージ期間に駆動することによって、並列に接続され
たメモリセルの読み出しタイミングのばらつきを低減す
ることができる。このようにすることにより、メモリセ
ルＭ０が“１”、すなわち消去状態の場合には、選択ト
ランジスタＳ２からメモリセルＭ０〜Ｍ１５までのソー
ス、ドレイン及びチャネル領域をＶＳＬに充電する。即
ち時刻ｔ０から時刻ｔ１までは、共通ソース線ＳＬおよ
びＮＡＮＤセルユニット２０を充電する共通ソース線
（ＳＬ）プリチャージ期間に当たる。
【０１６２】ＳＬプリチャージ期間は、ワード線ＷＬ１
〜ＷＬ１５が十分Ｖｒｅａｄに昇圧するまでの時間以上
必要であり、例えば１００ｎＳから１０ｕＳの間の時間
とする。ついで、共通ソース線ＳＬ側の選択ゲート線Ｇ
ＳＬをＶＳＳＬなる正の電圧にする（時刻ｔ２）。ここ
で、ＶＳＳＬは、選択トランジスタＳ２のしきい値電圧
上限Ｖｔｈ以上で、Ｖｒｅａｄ以下の電圧とする。これ
により、メモリセルＭ０のしきい値がＶｒ以下ならば、
共通ソース線ＳＬとビット線ＢＬが導通状態となり、ビ
ット線ＢＬの電位はＧＮＤから上昇する。
〜ＷＬ１５が十分Ｖｒｅａｄに昇圧するまでの時間以上
必要であり、例えば１００ｎＳから１０ｕＳの間の時間
とする。ついで、共通ソース線ＳＬ側の選択ゲート線Ｇ
ＳＬをＶＳＳＬなる正の電圧にする（時刻ｔ２）。ここ
で、ＶＳＳＬは、選択トランジスタＳ２のしきい値電圧
上限Ｖｔｈ以上で、Ｖｒｅａｄ以下の電圧とする。これ
により、メモリセルＭ０のしきい値がＶｒ以下ならば、
共通ソース線ＳＬとビット線ＢＬが導通状態となり、ビ
ット線ＢＬの電位はＧＮＤから上昇する。
【０１６３】メモリセルＭ０のしきい値がＶｒより高い
（“０”データ）ならばメモリセルＭ０は遮断状態とな
るため、ビット線ＢＬの電位上昇はない。時刻ｔ２から
ｔ３までは、ビット線ＢＬをメモリセルＭ０のデータが
“１”の場合に充電を行う、ビット線（ＢＬ）チャージ
期間となる。このＢＬチャージ期間は、ビット線ＢＬが
十分充電するまでの時間以上必要であり、例えば１００
ｎＳから１００ｕＳの間の時間とする。
（“０”データ）ならばメモリセルＭ０は遮断状態とな
るため、ビット線ＢＬの電位上昇はない。時刻ｔ２から
ｔ３までは、ビット線ＢＬをメモリセルＭ０のデータが
“１”の場合に充電を行う、ビット線（ＢＬ）チャージ
期間となる。このＢＬチャージ期間は、ビット線ＢＬが
十分充電するまでの時間以上必要であり、例えば１００
ｎＳから１００ｕＳの間の時間とする。
【０１６４】時刻ｔ３の後、ビット線ＢＬの電位をセン
スアンプ回路４で判定し、データをデータラッチに読み
出す。この際例えば、特開Ｐ２０００−７６８８２に示
しているように、データ転送線に対する電圧クランプ回
路を用いれば、ビット線ＢＬの電位を大幅に変化させな
くてもデータを高感度で読み出すことができる。勿論、
ここには、センスアンプに電流センス型の回路を用いて
も同様に読み出すことができるのは明らかである。時刻
ｔ３からｔ４までは、メモリセルＭ０のデータをセンス
するセンス期間に当たる。さらに、ＳＳＬ、ＷＬ０〜Ｗ
Ｌ１５、ＧＳＬ，ＢＬの電位を初期値の例えばＧＮＤに
回復するリカバリ期間が存在する。
スアンプ回路４で判定し、データをデータラッチに読み
出す。この際例えば、特開Ｐ２０００−７６８８２に示
しているように、データ転送線に対する電圧クランプ回
路を用いれば、ビット線ＢＬの電位を大幅に変化させな
くてもデータを高感度で読み出すことができる。勿論、
ここには、センスアンプに電流センス型の回路を用いて
も同様に読み出すことができるのは明らかである。時刻
ｔ３からｔ４までは、メモリセルＭ０のデータをセンス
するセンス期間に当たる。さらに、ＳＳＬ、ＷＬ０〜Ｗ
Ｌ１５、ＧＳＬ，ＢＬの電位を初期値の例えばＧＮＤに
回復するリカバリ期間が存在する。
【０１６５】この変形例では、実施の形態２と対照的
に、読み出し電流の流れる方向が逆であるから、共通ソ
ース線ＳＬ側の選択トランジスタＳ２について、そのゲ
ート電圧を他のパス電圧Ｖｒｅａｄより低い値にするこ
とにより、上の実施の形態２で説明したと同様の効果が
得られる。またこの場合、選択ゲート線ＳＳＬの電圧は
（ＶＧＳＬ＋ＶＳＬ）より高ければ、選択トランジスタ
Ｓ１のコンダクタンスが選択トランジスタＳ２のコンダ
クタンスより大きくなり、実施の形態２の効果が得られ
ることは明らかで、選択ゲート線ＳＳＬをＶｒｅａｄま
で昇圧する必要は必ずしもない。
に、読み出し電流の流れる方向が逆であるから、共通ソ
ース線ＳＬ側の選択トランジスタＳ２について、そのゲ
ート電圧を他のパス電圧Ｖｒｅａｄより低い値にするこ
とにより、上の実施の形態２で説明したと同様の効果が
得られる。またこの場合、選択ゲート線ＳＳＬの電圧は
（ＶＧＳＬ＋ＶＳＬ）より高ければ、選択トランジスタ
Ｓ１のコンダクタンスが選択トランジスタＳ２のコンダ
クタンスより大きくなり、実施の形態２の効果が得られ
ることは明らかで、選択ゲート線ＳＳＬをＶｒｅａｄま
で昇圧する必要は必ずしもない。
【０１６６】［実施の形態３］図２３及び図２４は、こ
の発明の実施の形態３によるメモリセルアレイの構造を
示している。この実施の形態ではメモリセル構造とし
て、浮遊ゲート型ではなく、ＭＯＮＯＳ型を用いてい
る。セルアレイの平面図は図４（ｂ）と同じであり、図
２３及び図２４はそれぞれ、図４（ｂ）のＡ−Ａ’断面
及びＢ−Ｂ’断面を示している。
の発明の実施の形態３によるメモリセルアレイの構造を
示している。この実施の形態ではメモリセル構造とし
て、浮遊ゲート型ではなく、ＭＯＮＯＳ型を用いてい
る。セルアレイの平面図は図４（ｂ）と同じであり、図
２３及び図２４はそれぞれ、図４（ｂ）のＡ−Ａ’断面
及びＢ−Ｂ’断面を示している。
【０１６７】セルアレイは、ｐ型シリコン基板２１のｎ
型ウェル２２に形成されたｐ型ウェル２３内に形成され
ている。ｐ型ウェル２３は例えば、ボロン濃度が１０14
ｃｍ -3から１０19ｃｍ-3の間に設定されている。ｐ型ウ
ェル２３は、ｎ型シリコン領域２２によってｐ型シリコ
ン基板２１とは分離されて、独立に電圧印加できるよう
になっており、これが消去時の昇圧回路負荷を減らし消
費電力を抑える。
型ウェル２２に形成されたｐ型ウェル２３内に形成され
ている。ｐ型ウェル２３は例えば、ボロン濃度が１０14
ｃｍ -3から１０19ｃｍ-3の間に設定されている。ｐ型ウ
ェル２３は、ｎ型シリコン領域２２によってｐ型シリコ
ン基板２１とは分離されて、独立に電圧印加できるよう
になっており、これが消去時の昇圧回路負荷を減らし消
費電力を抑える。
【０１６８】この実施の形態の場合、メモリセルＭ０〜
Ｍ１５のゲート絶縁膜は、ｐ型ウェル２３の表面に、１
ｎｍから１０ｎｍの厚さのシリコン酸化膜又はオキシナ
イトライド膜からなるトンネル絶縁膜２５を介して、例
えばＳｉＮ、ＳｉＯＮからなる電荷蓄積層５１が３ｎｍ
から５０ｎｍの厚さで形成されている。この上に、例え
ば、厚さ２ｎｍから１０ｎｍの間のシリコン酸化膜から
なる層間絶縁膜５２を積層して、ＯＮＯ構造となってい
る。選択トランジスタＳ１，Ｓ２については、メモリセ
ルと異なる膜厚のゲート絶縁膜２５（ＧＳＬ），２５
（ＳＳＬ）を有する。
Ｍ１５のゲート絶縁膜は、ｐ型ウェル２３の表面に、１
ｎｍから１０ｎｍの厚さのシリコン酸化膜又はオキシナ
イトライド膜からなるトンネル絶縁膜２５を介して、例
えばＳｉＮ、ＳｉＯＮからなる電荷蓄積層５１が３ｎｍ
から５０ｎｍの厚さで形成されている。この上に、例え
ば、厚さ２ｎｍから１０ｎｍの間のシリコン酸化膜から
なる層間絶縁膜５２を積層して、ＯＮＯ構造となってい
る。選択トランジスタＳ１，Ｓ２については、メモリセ
ルと異なる膜厚のゲート絶縁膜２５（ＧＳＬ），２５
（ＳＳＬ）を有する。
【０１６９】これらのゲート絶縁膜上に、多結晶シリコ
ンからなるゲート電極２８，２８（ＧＳＬ），２８（Ｓ
ＳＬ）が形成されている。これらのゲート電極は、素子
領域のみに配置された第１層多結晶シリコン膜と、これ
に重ねてワード線ＷＬ０〜ＷＬ１５及び選択ゲート線Ｇ
ＳＬ，ＳＳＬとして連続する第２層多結晶シリコン層の
二層構造を有する。
ンからなるゲート電極２８，２８（ＧＳＬ），２８（Ｓ
ＳＬ）が形成されている。これらのゲート電極は、素子
領域のみに配置された第１層多結晶シリコン膜と、これ
に重ねてワード線ＷＬ０〜ＷＬ１５及び選択ゲート線Ｇ
ＳＬ，ＳＳＬとして連続する第２層多結晶シリコン層の
二層構造を有する。
【０１７０】この構造は、ｐ型ウェル２３上に全面的に
ゲート絶縁膜２５を介して第１層多結晶シリコン膜を堆
積した後、これをパターニングし、更にｐ型ウェル２３
を例えば０．０５〜０．５ｕｍの深さエッチングし、素
子分離絶縁膜２４を埋め込み、その後第２層多結晶シリ
コン膜の堆積とパターニングを行うことで得られる。
ゲート絶縁膜２５を介して第１層多結晶シリコン膜を堆
積した後、これをパターニングし、更にｐ型ウェル２３
を例えば０．０５〜０．５ｕｍの深さエッチングし、素
子分離絶縁膜２４を埋め込み、その後第２層多結晶シリ
コン膜の堆積とパターニングを行うことで得られる。
【０１７１】この実施の形態のゲート形状でも、上面は
シリコン窒化膜２９ａで覆われ、両側面も例えば５ｎｍ
から２００ｎｍの厚さのシリコン窒化膜（またはシリコ
ン酸化膜）からなる側壁絶縁膜２９ｂが形成される。そ
してゲート電極に自己整合的にソース，ドレインとなる
ｎ型拡散層３０が形成されている。メモリセルのゲート
長としては、０．５ｕｍ以下０．０１ｕｍ以上とする。
ソース，ドレインのｎ型拡散層３０としては、例えばリ
ンや砒素、アンチモンを表面濃度が１０17ｃｍ -3から１
０21ｃｍ-3となるように深さ１０ｎｍから５００ｎｍの
間で形成されている。さらに、これらｎ型拡散層３０は
隣接するメモリセル同士共有され、ＮＡＮＤセルユニッ
トが実現されている。
シリコン窒化膜２９ａで覆われ、両側面も例えば５ｎｍ
から２００ｎｍの厚さのシリコン窒化膜（またはシリコ
ン酸化膜）からなる側壁絶縁膜２９ｂが形成される。そ
してゲート電極に自己整合的にソース，ドレインとなる
ｎ型拡散層３０が形成されている。メモリセルのゲート
長としては、０．５ｕｍ以下０．０１ｕｍ以上とする。
ソース，ドレインのｎ型拡散層３０としては、例えばリ
ンや砒素、アンチモンを表面濃度が１０17ｃｍ -3から１
０21ｃｍ-3となるように深さ１０ｎｍから５００ｎｍの
間で形成されている。さらに、これらｎ型拡散層３０は
隣接するメモリセル同士共有され、ＮＡＮＤセルユニッ
トが実現されている。
【０１７２】この実施の形態において、選択トランジス
タＳ１，Ｓ２のゲート電極２８（ＳＳＬ），２８（ＧＳ
Ｌ）のゲート長（チャネル長）は、メモリセルのゲート
長よりも長く、例えば、１ｕｍ以下０．０２ｕｍ以上と
して形成している。これによりブロック選択時と非選択
時のオンオフ比を大きく確保でき、誤書き込みや誤読み
出しを防止できる。
タＳ１，Ｓ２のゲート電極２８（ＳＳＬ），２８（ＧＳ
Ｌ）のゲート長（チャネル長）は、メモリセルのゲート
長よりも長く、例えば、１ｕｍ以下０．０２ｕｍ以上と
して形成している。これによりブロック選択時と非選択
時のオンオフ比を大きく確保でき、誤書き込みや誤読み
出しを防止できる。
【０１７３】ＮＡＮＤセルユニットの両端部のｎ型拡散
層３０ｄ，３０ｓのうち、ｎ型拡散層３０ｄは、層間絶
縁膜３１ａに埋め込まれたコンタクトプラグ３２を介し
て中継電極３３ａに接続され、これが更に層間絶縁膜３
１ｂを介してビット線３４に接続される。ビット線３４
は、タングステンやタングステンシリサイド、チタン、
チタンナイトライド、アルミニウム等により形成され、
セルアレイのカラム方向に連続的に配設される。もう一
方のｎ型拡散層３０ｓはコンタクトプラグ３２を介し
て、中継電極３３ａと同時に形成された、セルアレイの
ロウ方向に連続する共通ソース線３３ｂに接続されてい
る。共通ソース線３３ｂには、ビット線３４と同じ材料
を用いることができる。コンタクトプラグ３２には、不
純物がドープされた多結晶シリコン、タングステン、タ
ングステンシリサイド、アルミニウム、アルミニウム、
チタン、チタンナイトライド等が用いられる。
層３０ｄ，３０ｓのうち、ｎ型拡散層３０ｄは、層間絶
縁膜３１ａに埋め込まれたコンタクトプラグ３２を介し
て中継電極３３ａに接続され、これが更に層間絶縁膜３
１ｂを介してビット線３４に接続される。ビット線３４
は、タングステンやタングステンシリサイド、チタン、
チタンナイトライド、アルミニウム等により形成され、
セルアレイのカラム方向に連続的に配設される。もう一
方のｎ型拡散層３０ｓはコンタクトプラグ３２を介し
て、中継電極３３ａと同時に形成された、セルアレイの
ロウ方向に連続する共通ソース線３３ｂに接続されてい
る。共通ソース線３３ｂには、ビット線３４と同じ材料
を用いることができる。コンタクトプラグ３２には、不
純物がドープされた多結晶シリコン、タングステン、タ
ングステンシリサイド、アルミニウム、アルミニウム、
チタン、チタンナイトライド等が用いられる。
【０１７４】但し、ｎ型拡散層３０ｓをセルアレイ１の
ロウ方向に連続的に形成して、これを共通ソース線ＳＬ
とすることもできる。ビット線ＢＬの上はＳｉＯ2、Ｓ
ｉＮ、ポリイミド等の絶縁膜保護層３５で覆われる。ま
た、図には示していないが、ビット線Ｂｌ上に、Ｗ，Ａ
ｌやＣｕからなる上部配線が形成されている。
ロウ方向に連続的に形成して、これを共通ソース線ＳＬ
とすることもできる。ビット線ＢＬの上はＳｉＯ2、Ｓ
ｉＮ、ポリイミド等の絶縁膜保護層３５で覆われる。ま
た、図には示していないが、ビット線Ｂｌ上に、Ｗ，Ａ
ｌやＣｕからなる上部配線が形成されている。
【０１７５】この実施の形態では、ＭＯＮＯＳ型セルを
用いているため、先の実施の形態の浮遊ゲート型セルよ
りも書き込み電圧および消去電圧を低電圧化することが
でき、素子分離間隔を狭めゲート絶縁膜厚を薄膜化して
も耐圧を維持することができる。よって、高電圧が印加
される回路の面積を小さくでき、よりチップ面積を縮小
することができる。また、先の実施の形態と比較して、
電荷蓄積層を形成するＯＮＯ膜の厚さを２０ｎｍ以下に
小さくでき、よりゲート形成時のアスペクトを低減で
き、ゲート電極の加工形状を向上させ、層間絶縁膜２８
のゲート間の埋め込みも向上させることができ、より耐
圧を向上させることができる。
用いているため、先の実施の形態の浮遊ゲート型セルよ
りも書き込み電圧および消去電圧を低電圧化することが
でき、素子分離間隔を狭めゲート絶縁膜厚を薄膜化して
も耐圧を維持することができる。よって、高電圧が印加
される回路の面積を小さくでき、よりチップ面積を縮小
することができる。また、先の実施の形態と比較して、
電荷蓄積層を形成するＯＮＯ膜の厚さを２０ｎｍ以下に
小さくでき、よりゲート形成時のアスペクトを低減で
き、ゲート電極の加工形状を向上させ、層間絶縁膜２８
のゲート間の埋め込みも向上させることができ、より耐
圧を向上させることができる。
【０１７６】また、浮遊ゲート電極を形成するためのプ
ロセスやスリット作成プロセスが不要であり、製造プロ
セスを短くすることができる。また、電荷蓄積層が絶縁
体であって、電荷トラップに電荷が捕獲されるので、放
射線に対して電荷が抜けにくく強い耐性を持たせること
ができる。さらに、電荷蓄積層の側壁絶縁膜が薄膜化し
ても、捕獲された電荷がすべて抜けてしまうことはなく
良好な保持特性を維持できる。さらに、電荷畜積層と半
導体素子領域とを合わせずれなく形成することができ、
より均一な電荷蓄積層と半導体素子領域との容量を実現
できる。これにより、メモリセルの容量ばらつきやメモ
リセル間の容量ばらつきを低減することができる。
ロセスやスリット作成プロセスが不要であり、製造プロ
セスを短くすることができる。また、電荷蓄積層が絶縁
体であって、電荷トラップに電荷が捕獲されるので、放
射線に対して電荷が抜けにくく強い耐性を持たせること
ができる。さらに、電荷蓄積層の側壁絶縁膜が薄膜化し
ても、捕獲された電荷がすべて抜けてしまうことはなく
良好な保持特性を維持できる。さらに、電荷畜積層と半
導体素子領域とを合わせずれなく形成することができ、
より均一な電荷蓄積層と半導体素子領域との容量を実現
できる。これにより、メモリセルの容量ばらつきやメモ
リセル間の容量ばらつきを低減することができる。
【０１７７】この実施の形態のセルアレイ構造を用いた
場合にも、先の実施の形態１，２で説明したデータ読み
出しを行うことにより、実施の形態１，２と同様の効果
が得られる。この実施の形態では選択トランジスタＳ１
およびＳ２はメモリセルと異なり、電荷蓄積層のないＭ
ＩＳＦＥＴとしたが、メモリセルと同様のＭＯＮＯＳ構
造として形成してもよい。また、メモリセルの電荷蓄積
層は絶縁体により形成されているので、メモリセル間を
分離する側壁絶縁膜は必ずしも必要がない。
場合にも、先の実施の形態１，２で説明したデータ読み
出しを行うことにより、実施の形態１，２と同様の効果
が得られる。この実施の形態では選択トランジスタＳ１
およびＳ２はメモリセルと異なり、電荷蓄積層のないＭ
ＩＳＦＥＴとしたが、メモリセルと同様のＭＯＮＯＳ構
造として形成してもよい。また、メモリセルの電荷蓄積
層は絶縁体により形成されているので、メモリセル間を
分離する側壁絶縁膜は必ずしも必要がない。
【０１７８】［実施の形態４］次に、データ読み出しに
際して、ＮＡＮＤセル内の選択ワード線の位置に応じ
て、選択トランジスタＳ２のゲート電極（選択ゲート線
ＧＳＬ）に与える電圧ＶＧＳＬを切り換えるようにした
実施の形態を説明する。基本的なＥＥＰＲＯＭ構成は、
実施の形態１或いは実施の形態３と同様であるが、選択
ゲート線ＧＳＬに与える電圧を切り換えるために、図１
の構成に加えて、図２５に示すように、Ｖｒｅａｄ／Ｖ
ＧＳＬ切り換え回路１２が設けられる。
際して、ＮＡＮＤセル内の選択ワード線の位置に応じ
て、選択トランジスタＳ２のゲート電極（選択ゲート線
ＧＳＬ）に与える電圧ＶＧＳＬを切り換えるようにした
実施の形態を説明する。基本的なＥＥＰＲＯＭ構成は、
実施の形態１或いは実施の形態３と同様であるが、選択
ゲート線ＧＳＬに与える電圧を切り換えるために、図１
の構成に加えて、図２５に示すように、Ｖｒｅａｄ／Ｖ
ＧＳＬ切り換え回路１２が設けられる。
【０１７９】切り換え回路１２の出力は、メモリセルア
レイ１の選択ゲート線ＧＳＬに接続されるもので、アド
レスバッファ６から出力される内部アドレスに応じて、
ワード線ＷＬ１５からＷＬ（１５−ｘ）の範囲が選択さ
れた時には、電圧ＶＧＳＬを出力し、ワード線ＷＬ（１
５−ｘ−１）からＷＬ０の範囲が選択された時には、電
圧Ｖｒｅａｄを出力する。ここで、ｘは、０以上で１４
以下の整数である。データ読み出し動作タイミングは、
実施の形態１と変わらない。
レイ１の選択ゲート線ＧＳＬに接続されるもので、アド
レスバッファ６から出力される内部アドレスに応じて、
ワード線ＷＬ１５からＷＬ（１５−ｘ）の範囲が選択さ
れた時には、電圧ＶＧＳＬを出力し、ワード線ＷＬ（１
５−ｘ−１）からＷＬ０の範囲が選択された時には、電
圧Ｖｒｅａｄを出力する。ここで、ｘは、０以上で１４
以下の整数である。データ読み出し動作タイミングは、
実施の形態１と変わらない。
【０１８０】図２６は、この実施の形態による読み出し
と従来例による読み出しの場合の読み出し電流変動のワ
ード線位置依存性を示している。具体的な読み出し条件
は、基本的には実施の形態１に準じて、ＶＢＬ＝１Ｖ、
Ｖｒｅａｄ＝５Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖ
ｔｈｅ＝−１Ｖ、ＶＳＳＬ＝１．８Ｖとしている。選択
トランジスタＳ１，Ｓ２の．ソース接地で基板バイアス
が０Ｖの場合のしきい値は０．５Ｖである。
と従来例による読み出しの場合の読み出し電流変動のワ
ード線位置依存性を示している。具体的な読み出し条件
は、基本的には実施の形態１に準じて、ＶＢＬ＝１Ｖ、
Ｖｒｅａｄ＝５Ｖ、Ｖｒ＝ＧＮＤ、Ｖｔｈｗ＝２Ｖ、Ｖ
ｔｈｅ＝−１Ｖ、ＶＳＳＬ＝１．８Ｖとしている。選択
トランジスタＳ１，Ｓ２の．ソース接地で基板バイアス
が０Ｖの場合のしきい値は０．５Ｖである。
【０１８１】またこのデータは、共通ソース線ＳＬ側か
ら順次書き込みと書き込みベリファイ読み出しを行った
場合の、ベリファイ読み出し時の電流についてであり、
○と□は従来通り、選択ゲート線ＧＳＬをＶｒｅａｄ＝
５Ｖに固定した場合である。●と■は、この実施の形態
で、ｘ＝３とした場合、つまり、ワード線ＷＬ１５−Ｗ
Ｌ１２までが選択された場合にはＶＧＳＬ＝１．８Ｖを
与え、ワード線ＷＬ１１−ＷＬ０までが選択された場合
にはＶｒｅａｄ＝５Ｖを与えた場合を示している。
ら順次書き込みと書き込みベリファイ読み出しを行った
場合の、ベリファイ読み出し時の電流についてであり、
○と□は従来通り、選択ゲート線ＧＳＬをＶｒｅａｄ＝
５Ｖに固定した場合である。●と■は、この実施の形態
で、ｘ＝３とした場合、つまり、ワード線ＷＬ１５−Ｗ
Ｌ１２までが選択された場合にはＶＧＳＬ＝１．８Ｖを
与え、ワード線ＷＬ１１−ＷＬ０までが選択された場合
にはＶｒｅａｄ＝５Ｖを与えた場合を示している。
【０１８２】□と■は、選択セルより共通ソース線ＳＬ
側のメモリセルがオール“１”の場合（最大セル電
流）、○と●は、選択セルより共通ソース線ＳＬ側のメ
モリセルがオール“０”の場合（最小セル電流）であ
る。
側のメモリセルがオール“１”の場合（最大セル電
流）、○と●は、選択セルより共通ソース線ＳＬ側のメ
モリセルがオール“０”の場合（最小セル電流）であ
る。
【０１８３】図２６から、ワード線ＷＬ０が選択された
場合に、セル電流は最も小さくなる。これは、実施の形
態で説明したように、選択セルのソース側に非選択セル
が全て接続されて、大きな基板バイアスがかかるためで
ある。そしてワード線ＷＬ１５が選択された時にセル電
流は最大になる。
場合に、セル電流は最も小さくなる。これは、実施の形
態で説明したように、選択セルのソース側に非選択セル
が全て接続されて、大きな基板バイアスがかかるためで
ある。そしてワード線ＷＬ１５が選択された時にセル電
流は最大になる。
【０１８４】そしてこの実施の形態の場合、ワード線Ｗ
Ｌ１５を選択した場合には、選択ゲート線ＧＳＬには、
Ｖｃｃより低いＶＧＳＬ＝１．８Ｖを与えており、選択
トランジスタＳ２のコンダクタンスを、Ｖｒｅａｄ＝５
Ｖを与えた場合より低下させるいる結果、最大セル電流
が低下している。ワード線ＷＬ０を選択した場合は、従
来と同様に、選択ゲート線ＧＳＬには、Ｖｅａｄ＝５Ｖ
を与えており、従来と同じ最小セル電流を保っている。
Ｌ１５を選択した場合には、選択ゲート線ＧＳＬには、
Ｖｃｃより低いＶＧＳＬ＝１．８Ｖを与えており、選択
トランジスタＳ２のコンダクタンスを、Ｖｒｅａｄ＝５
Ｖを与えた場合より低下させるいる結果、最大セル電流
が低下している。ワード線ＷＬ０を選択した場合は、従
来と同様に、選択ゲート線ＧＳＬには、Ｖｅａｄ＝５Ｖ
を与えており、従来と同じ最小セル電流を保っている。
【０１８５】以上によりこの実施の形態によれば、図２
６に示したように、メモリセルに流れる最大電流と最小
電流の差（最大電流変動幅）を小さくすることができ
る。これにより、読み出し時間の最大値を一定に保った
まま、読み出し電流により生じる電磁ノイズの最大値を
低減することができる。よって、より小さなセル電流を
用いても電磁ノイズ、例えば、隣接するデータ転送線間
の容量結合による電位変化の影響を受けることなく読み
出しを行うことができ、高速でデータ判定をすることが
でき、電磁ノイズ起因の誤読み出しの確率を減少させ高
信頼性を得ることができる。
６に示したように、メモリセルに流れる最大電流と最小
電流の差（最大電流変動幅）を小さくすることができ
る。これにより、読み出し時間の最大値を一定に保った
まま、読み出し電流により生じる電磁ノイズの最大値を
低減することができる。よって、より小さなセル電流を
用いても電磁ノイズ、例えば、隣接するデータ転送線間
の容量結合による電位変化の影響を受けることなく読み
出しを行うことができ、高速でデータ判定をすることが
でき、電磁ノイズ起因の誤読み出しの確率を減少させ高
信頼性を得ることができる。
【０１８６】また、読み出しセルの最大電流を小さく保
つことができるので、共通ソース線ＳＬの電位の浮き上
がりが小さくなり、ベリファイ書き込み時に”１”デー
タが”０”データに十分書き込まれない不良が生じにく
くなる。また、データ転送線に流れる最大電流も増大す
るため、電流ストレスによるエレクトロマイグレーショ
ンによる配線抵抗上昇が生じず、信頼性劣化も抑えられ
る。さらに、発熱増大によるトランジスタのしきい値変
化やリーク電流の増大の問題も小さくすることができ
る。読み出し電流の最小値は従来と同じに保つことがで
きるので、読み出し時間の増大も生じない。
つことができるので、共通ソース線ＳＬの電位の浮き上
がりが小さくなり、ベリファイ書き込み時に”１”デー
タが”０”データに十分書き込まれない不良が生じにく
くなる。また、データ転送線に流れる最大電流も増大す
るため、電流ストレスによるエレクトロマイグレーショ
ンによる配線抵抗上昇が生じず、信頼性劣化も抑えられ
る。さらに、発熱増大によるトランジスタのしきい値変
化やリーク電流の増大の問題も小さくすることができ
る。読み出し電流の最小値は従来と同じに保つことがで
きるので、読み出し時間の増大も生じない。
【０１８７】図２７は、同実施の形態での選択セル以外
の非選択セルの状態による、選択セルのしきい値変動
を、図２６と対応させて示す。図から明らかなように、
この実施の形態によると、ワード線位置によるしきい値
変動の幅は、従来例より小さくなり、最小セル電流を従
来例と同じに保ちながら最大セル電流を減少させる効果
としきい値変動を抑える効果が両立できることがわか
る。また、実施の形態では、読み出し電圧Ｖｒは従来と
同じＧＮＤであり、“０”書き込みデータとの分離が困
難になることはなく、しきい値分布を従来と同じに設定
しながら、安定したデータ読み出しが可能になる。
の非選択セルの状態による、選択セルのしきい値変動
を、図２６と対応させて示す。図から明らかなように、
この実施の形態によると、ワード線位置によるしきい値
変動の幅は、従来例より小さくなり、最小セル電流を従
来例と同じに保ちながら最大セル電流を減少させる効果
としきい値変動を抑える効果が両立できることがわか
る。また、実施の形態では、読み出し電圧Ｖｒは従来と
同じＧＮＤであり、“０”書き込みデータとの分離が困
難になることはなく、しきい値分布を従来と同じに設定
しながら、安定したデータ読み出しが可能になる。
【０１８８】図２６及び図２７は、ｘ＝３とした場合の
データであるが、これらの図から、ｘ＝１，２，３いず
れの場合も同様の効果が得られることは明らかである。
また、実施の形態１の変形例として説明したように、ビ
ット線側の選択トランジスタＳ１のゲート電圧ＶＳＳＬ
をパス電圧Ｖｒｅａｄより低くする場合にも、この実施
の形態は有効である。この場合、図２５の切り換え回路
１２は、その出力が選択ゲート線ＳＳＬに接続されるこ
とになる。また切換回路１２の切り換え制御は、アドレ
スバッファ６からのアドレスに応じて、ワード線ＷＬ０
−ＷＬｘまでが選択されるときには、パス電圧Ｖｒｅａ
ｄより低いＶＳＳＬを出力し、ワード線ＷＬ（ｘ＋１）
−ＷＬ１５までが選択されるときには、パス電圧Ｖｒｅ
ａｄが出力されるようにすればよい。
データであるが、これらの図から、ｘ＝１，２，３いず
れの場合も同様の効果が得られることは明らかである。
また、実施の形態１の変形例として説明したように、ビ
ット線側の選択トランジスタＳ１のゲート電圧ＶＳＳＬ
をパス電圧Ｖｒｅａｄより低くする場合にも、この実施
の形態は有効である。この場合、図２５の切り換え回路
１２は、その出力が選択ゲート線ＳＳＬに接続されるこ
とになる。また切換回路１２の切り換え制御は、アドレ
スバッファ６からのアドレスに応じて、ワード線ＷＬ０
−ＷＬｘまでが選択されるときには、パス電圧Ｖｒｅａ
ｄより低いＶＳＳＬを出力し、ワード線ＷＬ（ｘ＋１）
−ＷＬ１５までが選択されるときには、パス電圧Ｖｒｅ
ａｄが出力されるようにすればよい。
【０１８９】またこの実施の形態４は、メモリセル構造
として、実施の形態１，３のいずれを用いた場合にもも
ちろん有効である。
として、実施の形態１，３のいずれを用いた場合にもも
ちろん有効である。
【０１９０】［実施の形態５］ＮＡＮＤ型ＥＥＰＲＯＭ
においては、前述のように、データ読み出し時、選択セ
ルに直列に接続された非選択セルは、しきい値に依らず
導通状態を保つ必要があり、書き込みしきい値上限より
高い電圧とソース電位との和を、非選択セルの制御ゲー
トにパス電圧印加する必要がある。このとき、パス電圧
のために、非選択セルには書き込みストレスがかかり、
誤書き込みが生じてしまう。この現象は、ｒｅａｄ ｄ
ｉｓｔｕｒｂと呼ばれる。この実施の形態５は、データ
読み出しモードにおける、ｒｅａｄ ｄｉｓｔｕｒｂを
抑制するに好ましい非選択セルの制御ゲートの電圧関係
を規定するものである。図２８はこの実施の形態５のＥ
ＥＰＲＯＭ構成を、図１の構成と対応させて示してい
る。図１と対応する部分は、同一符号を付して詳細な説
明は省く。また、セルレイアウトや回路構成、素子構造
も、実施の形態１或いは実施の形態３と同じである。
においては、前述のように、データ読み出し時、選択セ
ルに直列に接続された非選択セルは、しきい値に依らず
導通状態を保つ必要があり、書き込みしきい値上限より
高い電圧とソース電位との和を、非選択セルの制御ゲー
トにパス電圧印加する必要がある。このとき、パス電圧
のために、非選択セルには書き込みストレスがかかり、
誤書き込みが生じてしまう。この現象は、ｒｅａｄ ｄ
ｉｓｔｕｒｂと呼ばれる。この実施の形態５は、データ
読み出しモードにおける、ｒｅａｄ ｄｉｓｔｕｒｂを
抑制するに好ましい非選択セルの制御ゲートの電圧関係
を規定するものである。図２８はこの実施の形態５のＥ
ＥＰＲＯＭ構成を、図１の構成と対応させて示してい
る。図１と対応する部分は、同一符号を付して詳細な説
明は省く。また、セルレイアウトや回路構成、素子構造
も、実施の形態１或いは実施の形態３と同じである。
【０１９１】この実施の形態において、図１と異なる点
は、第１に、内部電圧発生回路１１が、Ｖｒｅａｄ２発
生回路１１ｆを有することである。即ち、データ読み出
し時に非選択セルの制御ゲート（ワード線）に与えられ
るパス電圧Ｖｒｅａｄを発生するＶｒｅａｄ発生回路１
１ｃとは別に、パス電圧Ｖｒｅａｄよりも低いもう一つ
のパス電圧Ｖｒｅａｄ２を発生するＶｒｅａｄ２発生回
路１１ｆが付加されている。
は、第１に、内部電圧発生回路１１が、Ｖｒｅａｄ２発
生回路１１ｆを有することである。即ち、データ読み出
し時に非選択セルの制御ゲート（ワード線）に与えられ
るパス電圧Ｖｒｅａｄを発生するＶｒｅａｄ発生回路１
１ｃとは別に、パス電圧Ｖｒｅａｄよりも低いもう一つ
のパス電圧Ｖｒｅａｄ２を発生するＶｒｅａｄ２発生回
路１１ｆが付加されている。
【０１９２】第２に、図１におけるデータ制御線ドライ
バ２に対して、メモリセルアレイ１のブロック毎にデー
タ線ドライバブロック２ａ，２ｂを設けて、ロウデコー
ダ３は、ブロック選択を行うデコーダ３ａと、ブロック
内のデータ選択線制御を行うブロック内デコーダ（ブロ
ック内データ選択線制御回路）３ｂにより構成している
ことである。ブロック内デコーダ３ｂは、その出力が複
数のデータ選択線ドライバ２ａ，２ｂに並列に接続さ
れ、アドレスバッファ６からの入力によって、従来例で
Ｖｒｅａｄを印加されていたデータ選択線の電圧を読み
出し位置によって、ＶｒｅａｄとＶｒｅａｄ２のどちら
かの電圧を与えるようにする。具体的には、選択メモリ
セルよりソース線ＳＬ側に位置する非選択メモリセルの
制御ゲート電極には、パス電圧Ｖｒｅａｄ２を、選択メ
モリセルよりビット線ＢＬ側にある非選択メモリセルの
制御ゲート電極に、パス電圧Ｖｒｅａｄを与えるものと
する。
バ２に対して、メモリセルアレイ１のブロック毎にデー
タ線ドライバブロック２ａ，２ｂを設けて、ロウデコー
ダ３は、ブロック選択を行うデコーダ３ａと、ブロック
内のデータ選択線制御を行うブロック内デコーダ（ブロ
ック内データ選択線制御回路）３ｂにより構成している
ことである。ブロック内デコーダ３ｂは、その出力が複
数のデータ選択線ドライバ２ａ，２ｂに並列に接続さ
れ、アドレスバッファ６からの入力によって、従来例で
Ｖｒｅａｄを印加されていたデータ選択線の電圧を読み
出し位置によって、ＶｒｅａｄとＶｒｅａｄ２のどちら
かの電圧を与えるようにする。具体的には、選択メモリ
セルよりソース線ＳＬ側に位置する非選択メモリセルの
制御ゲート電極には、パス電圧Ｖｒｅａｄ２を、選択メ
モリセルよりビット線ＢＬ側にある非選択メモリセルの
制御ゲート電極に、パス電圧Ｖｒｅａｄを与えるものと
する。
【０１９３】上述のように、ブロック内デコーダ３ｂの
出力を複数のブロックで共有する構成を取ることによ
り、メモリブロックそれぞれにデータ選択線制御回路を
設ける構成よりも、データ選択線制御回路の回路面積を
縮小することができ、より高密度なメモリ回路が実現で
きる。図２８では、わかりやすくするために、メモリセ
ルアレイを破線で示すように２ブロックに分割した場合
を示したが、これは２以上の勿論複数ブロックであれば
よく、それぞれにデータ制御線ドライバ２が形成される
構成とすればよい。
出力を複数のブロックで共有する構成を取ることによ
り、メモリブロックそれぞれにデータ選択線制御回路を
設ける構成よりも、データ選択線制御回路の回路面積を
縮小することができ、より高密度なメモリ回路が実現で
きる。図２８では、わかりやすくするために、メモリセ
ルアレイを破線で示すように２ブロックに分割した場合
を示したが、これは２以上の勿論複数ブロックであれば
よく、それぞれにデータ制御線ドライバ２が形成される
構成とすればよい。
【０１９４】Ｖｒｅａｄ２発生回路１１ｆは、Ｖｒｅａ
ｄ発生回路１１ｃと同様の構成とし、Ｖｒｅａｄ−Ｖｒ
ｅａｄ２は、読み出し時のビット線ＢＬと共通ソース線
ＳＬの最大電位差の絶対値であるＶＢＬ以下で且つ、０
Ｖ（ＧＮＤ）以上とする。Ｖｒｅａｄ−Ｖｒｅａｄ２
は、さらに望ましくは、選択メモリセルのセル電流の大
小による基準電位線の電位変動の上限値、例えば０．１
Ｖより大きく、ＶＢＬ以下の範囲に設定する。これによ
り、共通ソース線の電位変動に依らずこの実施の形態の
効果が期待できる。
ｄ発生回路１１ｃと同様の構成とし、Ｖｒｅａｄ−Ｖｒ
ｅａｄ２は、読み出し時のビット線ＢＬと共通ソース線
ＳＬの最大電位差の絶対値であるＶＢＬ以下で且つ、０
Ｖ（ＧＮＤ）以上とする。Ｖｒｅａｄ−Ｖｒｅａｄ２
は、さらに望ましくは、選択メモリセルのセル電流の大
小による基準電位線の電位変動の上限値、例えば０．１
Ｖより大きく、ＶＢＬ以下の範囲に設定する。これによ
り、共通ソース線の電位変動に依らずこの実施の形態の
効果が期待できる。
【０１９５】図２９は、この実施の形態のデータ読み出
し動作時のメモリセルブロック内の電圧関係を示す。メ
モリブロック内の構成については、実施の形態１と同様
なので説明は省略する。ここで、１６本のワード線ＷＬ
０〜ＷＬ１５のうち、あるワード線ＷＬｘに接続された
メモリセルを読み出す場合を考える。データ読み出し時
にビット線ＢＬから共通ソース線ＳＬに電流を流す構成
では、選択メモリセルのドレイン側にあるワード線ＷＬ
０〜ＷＬ（ｘ−１）には、パス電圧Ｖｒｅａｄを与え、
選択メモリセルのソース側にあるワード線ＷＬ（ｘ＋
１）〜ＷＬ１５には、パス電圧Ｖｒｅａｄよりも低いパ
ス電圧Ｖｒｅａｄ２を与える。ここで、ｘは１以上で１
４以下の整数とする。
し動作時のメモリセルブロック内の電圧関係を示す。メ
モリブロック内の構成については、実施の形態１と同様
なので説明は省略する。ここで、１６本のワード線ＷＬ
０〜ＷＬ１５のうち、あるワード線ＷＬｘに接続された
メモリセルを読み出す場合を考える。データ読み出し時
にビット線ＢＬから共通ソース線ＳＬに電流を流す構成
では、選択メモリセルのドレイン側にあるワード線ＷＬ
０〜ＷＬ（ｘ−１）には、パス電圧Ｖｒｅａｄを与え、
選択メモリセルのソース側にあるワード線ＷＬ（ｘ＋
１）〜ＷＬ１５には、パス電圧Ｖｒｅａｄよりも低いパ
ス電圧Ｖｒｅａｄ２を与える。ここで、ｘは１以上で１
４以下の整数とする。
【０１９６】具体的に、ｘ＝１４、即ちワード線ＷＬ１
４が選択され、メモリセルＭ１４が選択された場合の動
作を、図２９及び図３０を用いて説明する。なお図２９
において、括弧内は、メモリセルＭ１が選択された場合
の電圧関係を示している。データ読み出し時、データを
読み出すブロックに対応するロウデコーダ及びデータ制
御線ドライバ２が活性化され、時刻ｔ０でビット線側の
選択ゲート線ＳＳＬにパス電圧Ｖｒｅａｄ、非選択ワー
ド線ＷＬ０〜ＷＬ１３にパス電圧Ｖｒｅａｄ、選択ワー
ド線ＷＬ１４に読み出し電圧Ｖｒ、非選択ワード線ＷＬ
１５にパス電圧Ｖｒｅａｄ２が与えられ、時刻ｔ１でビ
ット線ＢＬがＶＢＬにプリチャージされる。この間、ソ
ース側の選択ゲート線ＧＳＬはＧＮＤであり、時刻ｔ２
で、共通ソース線側の選択ゲート線ＧＳＬに、ＶＧＳＬ
なる電圧が印加される。これにより、選択セルがデータ
“０”の場合は、ビット線が放電されず、選択セルが
“１”の場合はビット線放電が行われる。
４が選択され、メモリセルＭ１４が選択された場合の動
作を、図２９及び図３０を用いて説明する。なお図２９
において、括弧内は、メモリセルＭ１が選択された場合
の電圧関係を示している。データ読み出し時、データを
読み出すブロックに対応するロウデコーダ及びデータ制
御線ドライバ２が活性化され、時刻ｔ０でビット線側の
選択ゲート線ＳＳＬにパス電圧Ｖｒｅａｄ、非選択ワー
ド線ＷＬ０〜ＷＬ１３にパス電圧Ｖｒｅａｄ、選択ワー
ド線ＷＬ１４に読み出し電圧Ｖｒ、非選択ワード線ＷＬ
１５にパス電圧Ｖｒｅａｄ２が与えられ、時刻ｔ１でビ
ット線ＢＬがＶＢＬにプリチャージされる。この間、ソ
ース側の選択ゲート線ＧＳＬはＧＮＤであり、時刻ｔ２
で、共通ソース線側の選択ゲート線ＧＳＬに、ＶＧＳＬ
なる電圧が印加される。これにより、選択セルがデータ
“０”の場合は、ビット線が放電されず、選択セルが
“１”の場合はビット線放電が行われる。
【０１９７】読み出し電圧Ｖｒは、例えば、書込み後の
しきい値の最低値をＶｔｈｗ２、消去後のしきい値の最
大値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲
内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度
となることが、最も読み出しマージンを得るのに望まし
い。具体的には、Ｖｒ＝−０．５Ｖ〜４Ｖの間に設定さ
れる。なお、非選択のブロックのＳＳＬ、ＷＬ０〜ＷＬ
１５、およびＧＳＬは読み出し期間中フローティングま
たは０Ｖに保持され、データの誤読み出しや破壊が生じ
ないようにする。
しきい値の最低値をＶｔｈｗ２、消去後のしきい値の最
大値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲
内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度
となることが、最も読み出しマージンを得るのに望まし
い。具体的には、Ｖｒ＝−０．５Ｖ〜４Ｖの間に設定さ
れる。なお、非選択のブロックのＳＳＬ、ＷＬ０〜ＷＬ
１５、およびＧＳＬは読み出し期間中フローティングま
たは０Ｖに保持され、データの誤読み出しや破壊が生じ
ないようにする。
【０１９８】読み出し電圧Ｖｒは、消去しきい値Ｖｔｈ
ｅが負で、書き込みしきし値Ｖｔｈｗ２が正となるよう
に設定すれば、ＧＮＤに設定でき、Ｖｒ発生回路１１ｄ
が不要となるので望ましい。また、読み出し電圧Ｖｒと
しては、ＧＮＤ以上の電圧となるように設定すれば、デ
ータ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接
続されたトランジスタの拡散層に負電圧を印加されるこ
とが無くなり、負電圧発生回路が不要となる。このた
め、データ制御線ドライバ２のｎ型ＭＩＳＦＥＴが形成
されたｐ型Ｗｅｌｌ電圧をＧＮＤとしｐ型基板２１とｎ
型領域で分離することなく形成することができる。これ
により、データ制御線ドライバ２の回路面積を減少させ
ることができる。さらに、負電圧が印加されないので、
拡散層が順バイアスされることによる少数キャリア注入
が生じなくなり、ラッチアップを防ぐことができる。
ｅが負で、書き込みしきし値Ｖｔｈｗ２が正となるよう
に設定すれば、ＧＮＤに設定でき、Ｖｒ発生回路１１ｄ
が不要となるので望ましい。また、読み出し電圧Ｖｒと
しては、ＧＮＤ以上の電圧となるように設定すれば、デ
ータ制御線ドライバ２のワード線ＷＬ０〜ＷＬ１５に接
続されたトランジスタの拡散層に負電圧を印加されるこ
とが無くなり、負電圧発生回路が不要となる。このた
め、データ制御線ドライバ２のｎ型ＭＩＳＦＥＴが形成
されたｐ型Ｗｅｌｌ電圧をＧＮＤとしｐ型基板２１とｎ
型領域で分離することなく形成することができる。これ
により、データ制御線ドライバ２の回路面積を減少させ
ることができる。さらに、負電圧が印加されないので、
拡散層が順バイアスされることによる少数キャリア注入
が生じなくなり、ラッチアップを防ぐことができる。
【０１９９】また、ワード線ＷＬ０〜ＷＬ１５とメモリ
セルアレイ１内で短絡不良が生じても、メモリセルアレ
イ１のｐ型Ｗｅｌｌ２３やｎ型拡散層３０に負電圧が印
加されることがないので、少数キャリア注入による読み
出しデータ破壊が生じることもない。残りの非選択メモ
リセルにつながるワード線ＷＬ０〜ＷＬ１３は、図３０
に示したように、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、（メモリセルの書込みしきい値の最大値）＋ＶＢ
Ｌよりも高い電圧に設定され、ビット線側の選択線ＳＳ
ＬにもＶｒｅａｄが与えられる。
セルアレイ１内で短絡不良が生じても、メモリセルアレ
イ１のｐ型Ｗｅｌｌ２３やｎ型拡散層３０に負電圧が印
加されることがないので、少数キャリア注入による読み
出しデータ破壊が生じることもない。残りの非選択メモ
リセルにつながるワード線ＷＬ０〜ＷＬ１３は、図３０
に示したように、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、（メモリセルの書込みしきい値の最大値）＋ＶＢ
Ｌよりも高い電圧に設定され、ビット線側の選択線ＳＳ
ＬにもＶｒｅａｄが与えられる。
【０２００】この実施の形態で特徴的なことは、データ
を読み出す選択セルから電流が流れ出す方向、つまり選
択セルのソース側に接続された非選択セルの制御ゲー
ト、この場合ワード線ＷＬ１５には、ドレイン側での非
選択セルのパス電圧Ｖｒｅａｄよりも低いパス電圧Ｖｒ
ｅａｄ２が与えられることである。この様に非選択セル
に与えるパス電圧を使い分けることによる効果を、以
下、メモリセルのドレインコンダクタンスが小さい場合
と大きい場合について説明する。
を読み出す選択セルから電流が流れ出す方向、つまり選
択セルのソース側に接続された非選択セルの制御ゲー
ト、この場合ワード線ＷＬ１５には、ドレイン側での非
選択セルのパス電圧Ｖｒｅａｄよりも低いパス電圧Ｖｒ
ｅａｄ２が与えられることである。この様に非選択セル
に与えるパス電圧を使い分けることによる効果を、以
下、メモリセルのドレインコンダクタンスが小さい場合
と大きい場合について説明する。
【０２０１】選択セルのドレインコンダクタンスが非選
択セルや選択トランジスタのドレインコンダクタンスよ
りも十分低く、選択セルが飽和領域で動作する場合に
は、ビット線と共通ソース線間の電圧の大部分が選択セ
ルのソース電極とドレイン電極との間に印加される。こ
のため、選択セルのソース電極の電位はドレイン電極の
電位よりも大きく低下する。すなわち、選択メモリセル
のソース側に接続された非選択メモリセルのソース，ド
レインの電位は、選択メモリセルのドレイン側に接続さ
れた非選択メモリセルのソース，ドレインの電位よりも
共通ソース線の電位ＧＮＤに近くなる。
択セルや選択トランジスタのドレインコンダクタンスよ
りも十分低く、選択セルが飽和領域で動作する場合に
は、ビット線と共通ソース線間の電圧の大部分が選択セ
ルのソース電極とドレイン電極との間に印加される。こ
のため、選択セルのソース電極の電位はドレイン電極の
電位よりも大きく低下する。すなわち、選択メモリセル
のソース側に接続された非選択メモリセルのソース，ド
レインの電位は、選択メモリセルのドレイン側に接続さ
れた非選択メモリセルのソース，ドレインの電位よりも
共通ソース線の電位ＧＮＤに近くなる。
【０２０２】一方、最もビット線に近いメモリセルＭ０
のソース電位はほぼＶＢＬとなり、最も共通ソース線に
近いメモリセルＭ１５のソース電位はＧＮＤである。従
って、もし従来のように、パス電圧Ｖｒｅａｄが全て同
じであるとすると、非選択セルが全て消去状態にあると
してその非選択セルの誤書き込みストレスは、メモリセ
ルＭ０ではほぼＶｒｅａｄ−ＶＢＬ、メモリセルＭ１５
ではＶｒｅａｄ−ＧＮＤとなり、メモリセルＭ１５のセ
ルの方が大きな誤書き込みストレスが印加される。
のソース電位はほぼＶＢＬとなり、最も共通ソース線に
近いメモリセルＭ１５のソース電位はＧＮＤである。従
って、もし従来のように、パス電圧Ｖｒｅａｄが全て同
じであるとすると、非選択セルが全て消去状態にあると
してその非選択セルの誤書き込みストレスは、メモリセ
ルＭ０ではほぼＶｒｅａｄ−ＶＢＬ、メモリセルＭ１５
ではＶｒｅａｄ−ＧＮＤとなり、メモリセルＭ１５のセ
ルの方が大きな誤書き込みストレスが印加される。
【０２０３】これに対して、この実施の形態では、パス
電圧Ｖｒｅａｄ２を、パス電圧Ｖｒｅａｄより低く、例
えばＶｒｅａｄ−ＶＢＬ以上と設定する。これにより、
メモリセルＭ１５の誤書き込みストレスを効果的に削減
することができる。
電圧Ｖｒｅａｄ２を、パス電圧Ｖｒｅａｄより低く、例
えばＶｒｅａｄ−ＶＢＬ以上と設定する。これにより、
メモリセルＭ１５の誤書き込みストレスを効果的に削減
することができる。
【０２０４】また、読み出しメモリセルのドレインコン
ダクタンスが直列非選択セルや選択スイッチングトラン
ジスタのドレインコンダクタンスよりも十分低く、読み
出しメモリセルが飽和領域で動作するものとする。この
場合には、メモリセルＭ０に関するソースドレイン電極
から測定したゲート電圧は従来例と同じくほぼＶｒｅａ
ｄ−ＶＢＬとなり、Ｍ１５よりも誤書き込みストレスが
印加されることなく良好なデータ保持特性が保たれる。
ダクタンスが直列非選択セルや選択スイッチングトラン
ジスタのドレインコンダクタンスよりも十分低く、読み
出しメモリセルが飽和領域で動作するものとする。この
場合には、メモリセルＭ０に関するソースドレイン電極
から測定したゲート電圧は従来例と同じくほぼＶｒｅａ
ｄ−ＶＢＬとなり、Ｍ１５よりも誤書き込みストレスが
印加されることなく良好なデータ保持特性が保たれる。
【０２０５】さらに、選択メモリセルのドレインコンダ
クタンスが非選択メモリセルのドレインコンダクタンス
と同程度以上となった場合には、実施の形態１で説明し
たのと同様の方法によって、選択スイッチングトランジ
スタＳ２のドレインコンダクタンスを非選択セルのドレ
インコンダクタンスよりも小さくする。これにより、非
選択メモリセルの記憶状態がいずれの場合でも、この実
施の形態の構成で読み出しに伴う誤書き込みストレスを
さらに削減できることを本発明者らは新たに見出した。
以下にこれについて説明する。
クタンスが非選択メモリセルのドレインコンダクタンス
と同程度以上となった場合には、実施の形態１で説明し
たのと同様の方法によって、選択スイッチングトランジ
スタＳ２のドレインコンダクタンスを非選択セルのドレ
インコンダクタンスよりも小さくする。これにより、非
選択メモリセルの記憶状態がいずれの場合でも、この実
施の形態の構成で読み出しに伴う誤書き込みストレスを
さらに削減できることを本発明者らは新たに見出した。
以下にこれについて説明する。
【０２０６】例えば、選択メモリセルがＭ１４であり、
非選択メモリセルＭ０〜Ｍ１２はデータ“０”（すなわ
ち、書き込み状態）でドレインコンダクタンスが低く、
メモリセルＭ１３，Ｍ１５はデータ“１”（すなわち、
消去状態）でドレインコンダクタンスが高く、選択メモ
リセルＭ１４も消去状態”１”でドレインコンダクタン
スが高くなっているとする。このメモリ記憶パターンに
おいて、選択メモリセルのドレインコンダクタンスが、
非選択セルのドレインコンダクタンスと同程度以上で且
つ線形領域で動作しているとして、共通ソース線側の選
択ゲート線電圧ＶＧＳＬをＶｒｅａｄに設定したとす
る。
非選択メモリセルＭ０〜Ｍ１２はデータ“０”（すなわ
ち、書き込み状態）でドレインコンダクタンスが低く、
メモリセルＭ１３，Ｍ１５はデータ“１”（すなわち、
消去状態）でドレインコンダクタンスが高く、選択メモ
リセルＭ１４も消去状態”１”でドレインコンダクタン
スが高くなっているとする。このメモリ記憶パターンに
おいて、選択メモリセルのドレインコンダクタンスが、
非選択セルのドレインコンダクタンスと同程度以上で且
つ線形領域で動作しているとして、共通ソース線側の選
択ゲート線電圧ＶＧＳＬをＶｒｅａｄに設定したとす
る。
【０２０７】このとき、ビット線ＢＬと共通ソース線Ｓ
Ｌ（基準電位線）との間の電位差は、ドレインコンダク
タンスの低いメモリセルセル部分、すなわちメモリセル
Ｍ０からＭ１２に集中的に印加される。これにより、図
２９に示す選択メモリセルＭ１４のドレインノード（即
ち非選択メモリセルＭ１３のソースノード）の電位Ｖ１
もほぼＧＮＤとなる。この結果、非選択メモリセルＭ１
３の誤書き込みストレスはＶｒｅａｄ−ＧＮＤとなり、
従来例と同じ高い誤書き込み電圧ストレスが非選択メモ
リセルＭ１３に印加される。
Ｌ（基準電位線）との間の電位差は、ドレインコンダク
タンスの低いメモリセルセル部分、すなわちメモリセル
Ｍ０からＭ１２に集中的に印加される。これにより、図
２９に示す選択メモリセルＭ１４のドレインノード（即
ち非選択メモリセルＭ１３のソースノード）の電位Ｖ１
もほぼＧＮＤとなる。この結果、非選択メモリセルＭ１
３の誤書き込みストレスはＶｒｅａｄ−ＧＮＤとなり、
従来例と同じ高い誤書き込み電圧ストレスが非選択メモ
リセルＭ１３に印加される。
【０２０８】これに対してこの実施の形態において、実
施の形態１で説明したと同様に、ＶＧＳＬをＶｃｃより
も低く保つと、選択スイッチング素子（ＭＩＳＦＥＴ）
Ｓ２がセル電流が増加した場合の電流制限素子として動
作する。このため、選択メモリセルのドレインコンダク
タンスが直列非選択セルのドレインコンダクタンスと同
程度以上となった場合、セル電流が増加し選択トランジ
スタＳ２のドレインおよびソース間の電圧降下が増加す
るため、非選択メモリセルＭ１３のソースノード（図２
９のＶ１ノード）がＧＮＤ以上ＶＢＬ以下に上昇する。
これにより、非選択メモリセルＭ１３の誤書き込みスト
レスはＶｒｅａｄ−ＧＮＤよりも小さくなる。
施の形態１で説明したと同様に、ＶＧＳＬをＶｃｃより
も低く保つと、選択スイッチング素子（ＭＩＳＦＥＴ）
Ｓ２がセル電流が増加した場合の電流制限素子として動
作する。このため、選択メモリセルのドレインコンダク
タンスが直列非選択セルのドレインコンダクタンスと同
程度以上となった場合、セル電流が増加し選択トランジ
スタＳ２のドレインおよびソース間の電圧降下が増加す
るため、非選択メモリセルＭ１３のソースノード（図２
９のＶ１ノード）がＧＮＤ以上ＶＢＬ以下に上昇する。
これにより、非選択メモリセルＭ１３の誤書き込みスト
レスはＶｒｅａｄ−ＧＮＤよりも小さくなる。
【０２０９】図３０には、上述した非選択メモリセルＭ
１３のソースであるＶ１ノードの電位変化を、併せて示
した。図３０の一点鎖線は、ＶＧＳＬがＶｃｃ以上の場
合で、実線がＶＧＳＬがＶｃｃ以下の場合である。メモ
リセルＭ１３よりも読み出し電流が流れる方向の上流に
位置する非選択メモリセルＭ０−Ｍ１２の誤書き込みス
トレスも当然に、従来例よりも小さくなる。
１３のソースであるＶ１ノードの電位変化を、併せて示
した。図３０の一点鎖線は、ＶＧＳＬがＶｃｃ以上の場
合で、実線がＶＧＳＬがＶｃｃ以下の場合である。メモ
リセルＭ１３よりも読み出し電流が流れる方向の上流に
位置する非選択メモリセルＭ０−Ｍ１２の誤書き込みス
トレスも当然に、従来例よりも小さくなる。
【０２１０】選択トランジスタＳ２のドレインコンダク
タンスを、選択セルのしきい値電流（しきい値電圧近傍
でのセル電流）におけるドレインコンダクタンスよりも
大きく、例えば３倍以上と設定すれば、しきい値電流と
同程度のセル電流の場合には、ビット線ＢＬと共通ソー
ス線ＳＬ（基準電位線）との間の電位差は、選択セルの
ドレインおよびソース間に７割以上印加される。従って
選択トランジスタＳ２によりセル電流が減少するという
影響は、ごく僅かである。これは、選択トランジスタＳ
２が単なる線形抵抗ではなく、一定電流以上で等価抵抗
が非常に大きく、一定電流以下では等価抵抗が非常に小
さい抵抗素子として働くことによる。従って、読み出し
の最小電流は、従来例とほぼ同じく保つことができる。
タンスを、選択セルのしきい値電流（しきい値電圧近傍
でのセル電流）におけるドレインコンダクタンスよりも
大きく、例えば３倍以上と設定すれば、しきい値電流と
同程度のセル電流の場合には、ビット線ＢＬと共通ソー
ス線ＳＬ（基準電位線）との間の電位差は、選択セルの
ドレインおよびソース間に７割以上印加される。従って
選択トランジスタＳ２によりセル電流が減少するという
影響は、ごく僅かである。これは、選択トランジスタＳ
２が単なる線形抵抗ではなく、一定電流以上で等価抵抗
が非常に大きく、一定電流以下では等価抵抗が非常に小
さい抵抗素子として働くことによる。従って、読み出し
の最小電流は、従来例とほぼ同じく保つことができる。
【０２１１】特に、セル電流の大小を電流基準値（参照
電流値）と比較してデータ判定するセンス方式を用いる
場合には、選択メモリセルのドレインコンダクタンスが
直列非選択セルのドレインコンダクタンスと同程度以上
では、しきい値電流よりも大きなセル電流となることは
明白である。よって、選択トランジスタのドレインコン
ダクタンスが本実施の形態のように従来例よりも小さく
なっても、それが選択メモリセルの電流しきい値におけ
るドレインコンダクタンスよりも十分大きな場合には、
読み出しデータが”１”の場合のセル電流の最小値が保
持され、しきい値判定には問題が生じない。勿論、同時
に、バックパターンによるセル電流の増大は抑えること
ができるので、セル電流の変動は従来よりも抑制するこ
とができる。
電流値）と比較してデータ判定するセンス方式を用いる
場合には、選択メモリセルのドレインコンダクタンスが
直列非選択セルのドレインコンダクタンスと同程度以上
では、しきい値電流よりも大きなセル電流となることは
明白である。よって、選択トランジスタのドレインコン
ダクタンスが本実施の形態のように従来例よりも小さく
なっても、それが選択メモリセルの電流しきい値におけ
るドレインコンダクタンスよりも十分大きな場合には、
読み出しデータが”１”の場合のセル電流の最小値が保
持され、しきい値判定には問題が生じない。勿論、同時
に、バックパターンによるセル電流の増大は抑えること
ができるので、セル電流の変動は従来よりも抑制するこ
とができる。
【０２１２】一方、この実施の形態の方法を用いること
により、メモリセルに流れる最大電流と最小電流との差
を小さくすることができる。従って、読み出し時間の最
大値を一定としたままで、セル読み出し電流によって生
ずる電磁ノイズの最大値を削減することができる。これ
により、より小さなセル電流を用いても電磁ノイズ、例
えば、隣接するビット線間の容量結合による電位変化の
影響を受けることなく読み出しを行うことができる。こ
れは、高速でのデータ判定を可能とし、電磁ノイズ起因
の誤読み出しの確率を減少させた高信頼性を得ることを
可能とする。
により、メモリセルに流れる最大電流と最小電流との差
を小さくすることができる。従って、読み出し時間の最
大値を一定としたままで、セル読み出し電流によって生
ずる電磁ノイズの最大値を削減することができる。これ
により、より小さなセル電流を用いても電磁ノイズ、例
えば、隣接するビット線間の容量結合による電位変化の
影響を受けることなく読み出しを行うことができる。こ
れは、高速でのデータ判定を可能とし、電磁ノイズ起因
の誤読み出しの確率を減少させた高信頼性を得ることを
可能とする。
【０２１３】さらに、選択セルの最大電流を小さく保つ
ことができるので、共通ソース線ＳＬの電位の浮き上が
りが小さくなる。これは、ベリファイ書き込み時に”
１”データが”０”データに十分書き込まれないという
不良の発生を防止する。また、ビット線に流れる最大電
流も減少するため、電流ストレスによるエレクトロマイ
グレーションによる配線抵抗上昇が生じず、信頼性劣化
も抑えられる。さらに、発熱増大によるトランジスタの
しきい値変化やリーク電流の増大の問題も小さくするこ
とができる。また、読み出し電流の最小値は従来と同じ
に保つことができるので、最小の読み出し電流が減少す
ることによる読み出し時間の増大も生じない。
ことができるので、共通ソース線ＳＬの電位の浮き上が
りが小さくなる。これは、ベリファイ書き込み時に”
１”データが”０”データに十分書き込まれないという
不良の発生を防止する。また、ビット線に流れる最大電
流も減少するため、電流ストレスによるエレクトロマイ
グレーションによる配線抵抗上昇が生じず、信頼性劣化
も抑えられる。さらに、発熱増大によるトランジスタの
しきい値変化やリーク電流の増大の問題も小さくするこ
とができる。また、読み出し電流の最小値は従来と同じ
に保つことができるので、最小の読み出し電流が減少す
ることによる読み出し時間の増大も生じない。
【０２１４】さらに、選択メモリセルに直列に接続され
た非選択メモリセルの、読み出し時の誤書き込みストレ
スを低減することができるので、データの”１”データ
と”０”データとの電圧マージンを削減できる。よっ
て、パス電圧Ｖｒｅａｄをさらに下げることができるの
で、パス電圧Ｖｒｅａｄを発生するための昇圧回路面積
や昇圧時間を低減することができ、より信頼性の高いメ
モリを実現することができる。選択ゲート線電圧ＶＧＳ
ＬをＶｃｃよりも低くした構成では、実施の形態１で説
明した利点が同様に存在するのは言うまでもない。
た非選択メモリセルの、読み出し時の誤書き込みストレ
スを低減することができるので、データの”１”データ
と”０”データとの電圧マージンを削減できる。よっ
て、パス電圧Ｖｒｅａｄをさらに下げることができるの
で、パス電圧Ｖｒｅａｄを発生するための昇圧回路面積
や昇圧時間を低減することができ、より信頼性の高いメ
モリを実現することができる。選択ゲート線電圧ＶＧＳ
ＬをＶｃｃよりも低くした構成では、実施の形態１で説
明した利点が同様に存在するのは言うまでもない。
【０２１５】［実施の形態６］図３１は、本発明の実施
の形態６のデータ読み出し動作時のメモリセルブロック
内の構成、および電圧関係を示す。ＥＥＰＲＯＭ全体の
構成は、先の実施の形態５の図２８と同様である。ま
た、セルレイアウトや回路構成、素子構造も、実施の形
態１或いは実施の形態３と同じである。この実施の形態
６では、実施の形態５とは読み出し電流の流れる方向が
異なり、この点で実施の形態１の変形例と同じになって
いる。複数のビット線に対してビット線数より少ないセ
ンスアンプが用いられる場合に、図３１では、一つのセ
ンスアンプを共有するビット線ＢＬａ，ＢＬｂの部分が
示されている。
の形態６のデータ読み出し動作時のメモリセルブロック
内の構成、および電圧関係を示す。ＥＥＰＲＯＭ全体の
構成は、先の実施の形態５の図２８と同様である。ま
た、セルレイアウトや回路構成、素子構造も、実施の形
態１或いは実施の形態３と同じである。この実施の形態
６では、実施の形態５とは読み出し電流の流れる方向が
異なり、この点で実施の形態１の変形例と同じになって
いる。複数のビット線に対してビット線数より少ないセ
ンスアンプが用いられる場合に、図３１では、一つのセ
ンスアンプを共有するビット線ＢＬａ，ＢＬｂの部分が
示されている。
【０２１６】ここでは、一方のビット線ＢＬｂに接続さ
れたメモリセルをセンスアンプで読み出し、非選択状態
の他方のビット線ＢＬａは読み出し時に例えば、共通ソ
ース線ＳＬと同じ電位に保つことによって、電位変動を
抑制するシールド線として動作させることとする。図３
１では簡単のために、１つのセンスアンプに接続される
２本のビット線ＢＬａ，ＢＬｂのみ示しているが、複数
本のビット線が配列されて、読み出しビット線以外のビ
ット線の少なくとも一本をシールド線とすれば、この実
施の形態の効果が生じる。
れたメモリセルをセンスアンプで読み出し、非選択状態
の他方のビット線ＢＬａは読み出し時に例えば、共通ソ
ース線ＳＬと同じ電位に保つことによって、電位変動を
抑制するシールド線として動作させることとする。図３
１では簡単のために、１つのセンスアンプに接続される
２本のビット線ＢＬａ，ＢＬｂのみ示しているが、複数
本のビット線が配列されて、読み出しビット線以外のビ
ット線の少なくとも一本をシールド線とすれば、この実
施の形態の効果が生じる。
【０２１７】特に、シールド効果については、読み出し
セルのつながった複数のビット線ＢＬｂについて、それ
ぞれの間に少なくとも１本のシールドビット線ＢＬａが
存在する、図２で示した構成が、読み出しに伴う、ビッ
ト線の容量結合ノイズを削減するには望ましい。そして
この実施の形態では、シールドビット線に接続されたメ
モリセルのｒｅａｄ ｄｉｓｔｕｒｂも抑制することが
できる。
セルのつながった複数のビット線ＢＬｂについて、それ
ぞれの間に少なくとも１本のシールドビット線ＢＬａが
存在する、図２で示した構成が、読み出しに伴う、ビッ
ト線の容量結合ノイズを削減するには望ましい。そして
この実施の形態では、シールドビット線に接続されたメ
モリセルのｒｅａｄ ｄｉｓｔｕｒｂも抑制することが
できる。
【０２１８】メモリブロック内の構成については、実施
の形態１と同様であるので、説明は省略する。ここで
は、１６本のワード線ＷＬ０〜ＷＬ１５のうち、ワード
線ＷＬｘにより駆動されてビット線ＢＬｂに接続された
メモリセルを読み出す場合を考える。データ読み出し時
に共通ソース線ＳＬからビット線ＢＬへ電流を流すこの
実施の形態では、選択メモリセルのドレイン側（先の実
施の形態５と電流が逆であるから、共通ソース線ＳＬ側
がドレインになる）にあるワード線ＷＬ（ｘ＋１）〜Ｗ
Ｌ１５には従来と同様にパス電圧Ｖｒｅａｄを与え，選
択メモリセルのソース側にあるワード線ＷＬ０〜ＷＬ
（ｘ−１）には、パス電圧Ｖｒｅａｄよりも低いパス電
圧Ｖｒｅａｄ２を与える。
の形態１と同様であるので、説明は省略する。ここで
は、１６本のワード線ＷＬ０〜ＷＬ１５のうち、ワード
線ＷＬｘにより駆動されてビット線ＢＬｂに接続された
メモリセルを読み出す場合を考える。データ読み出し時
に共通ソース線ＳＬからビット線ＢＬへ電流を流すこの
実施の形態では、選択メモリセルのドレイン側（先の実
施の形態５と電流が逆であるから、共通ソース線ＳＬ側
がドレインになる）にあるワード線ＷＬ（ｘ＋１）〜Ｗ
Ｌ１５には従来と同様にパス電圧Ｖｒｅａｄを与え，選
択メモリセルのソース側にあるワード線ＷＬ０〜ＷＬ
（ｘ−１）には、パス電圧Ｖｒｅａｄよりも低いパス電
圧Ｖｒｅａｄ２を与える。
【０２１９】ここで、ｘは１以上で１４以下の整数であ
る。図３１では、ｘ＝１の場合、即ちワード線ＷＬ１に
よりメモリセルＭ１が選択された場合の電圧関係を示
し、図３２はその読み出し動作のタイミング図を示して
いる。なお図３１の括弧内は、メモリセルＭ１の代わり
にメモリセルＭ１４が選択されたときの電圧関係を示し
ている。他のメモリセルが選択された場合も、選択セル
のドレイン側とソース側の非選択セルに与えられるパス
電圧の関係は、同様に設定される。
る。図３１では、ｘ＝１の場合、即ちワード線ＷＬ１に
よりメモリセルＭ１が選択された場合の電圧関係を示
し、図３２はその読み出し動作のタイミング図を示して
いる。なお図３１の括弧内は、メモリセルＭ１の代わり
にメモリセルＭ１４が選択されたときの電圧関係を示し
ている。他のメモリセルが選択された場合も、選択セル
のドレイン側とソース側の非選択セルに与えられるパス
電圧の関係は、同様に設定される。
【０２２０】データ読み出し時、ブロック選択デコーダ
３ａ及びブロック内選択デコーダ３ｂによって、データ
を読み出すブロックのデータ制御線ドライバ２が活性化
される。まず時刻ｔ０で、共通ソース線側の選択ゲート
線ＧＳＬ、非選択ワード線ＷＬ２−ＷＬ１５にパス電圧
Ｖｒｅａｄを、選択ワード線ＷＬ１に読み出し電圧Ｖｒ
を、非選択ワード線ＷＬ０にはパス電圧Ｖｒｅａｄより
低いパス電圧Ｖｒｅａｄ２をそれぞれ与える。そして、
時刻ｔ１で、共通ソース線ＳＬ及び非選択ビット線ＢＬ
ａに電圧ＶＳＬを与える。その後、時刻ｔ２でビット線
側の選択ゲート線ＳＳＬに電圧ＶＧＳＬを与えることに
より、選択ビット線ＢＬｂは、読み出しデータに応じ
て、共通ソース線ＳＬ側からの電流により充電され（デ
ータ“１”のとき）、或いは充電されない（データ
“０”のとき）。
３ａ及びブロック内選択デコーダ３ｂによって、データ
を読み出すブロックのデータ制御線ドライバ２が活性化
される。まず時刻ｔ０で、共通ソース線側の選択ゲート
線ＧＳＬ、非選択ワード線ＷＬ２−ＷＬ１５にパス電圧
Ｖｒｅａｄを、選択ワード線ＷＬ１に読み出し電圧Ｖｒ
を、非選択ワード線ＷＬ０にはパス電圧Ｖｒｅａｄより
低いパス電圧Ｖｒｅａｄ２をそれぞれ与える。そして、
時刻ｔ１で、共通ソース線ＳＬ及び非選択ビット線ＢＬ
ａに電圧ＶＳＬを与える。その後、時刻ｔ２でビット線
側の選択ゲート線ＳＳＬに電圧ＶＧＳＬを与えることに
より、選択ビット線ＢＬｂは、読み出しデータに応じ
て、共通ソース線ＳＬ側からの電流により充電され（デ
ータ“１”のとき）、或いは充電されない（データ
“０”のとき）。
【０２２１】なお非選択のブロックのＳＳＬ、ＷＬ０〜
ＷＬ１５、およびＧＳＬは読み出し期間中フローティン
グまたは０Ｖに保持され、データの誤読み出しや破壊が
生じないようにする。読み出し電圧Ｖｒは、書込み後の
しきい値の最低値をＶｔｈｗ２、消去後のしきい値の最
大値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲
内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度
となることが、最も読み出しマージンを得るのに望まし
い。具体的に例えば読み出し電圧Ｖｒは、−０．５Ｖか
ら４Ｖの間に設定される。Ｖｔｈｅが負で、Ｖｔｈｗ２
が正となるように設定すれば、読み出し電圧ＶｒをＧＮ
Ｄに設定でき、Ｖｒ発生回路１１ｄが不要となるので望
ましい。
ＷＬ１５、およびＧＳＬは読み出し期間中フローティン
グまたは０Ｖに保持され、データの誤読み出しや破壊が
生じないようにする。読み出し電圧Ｖｒは、書込み後の
しきい値の最低値をＶｔｈｗ２、消去後のしきい値の最
大値をＶｔｈｅとして、Ｖｔｈｗ２とＶｔｈｅとの範囲
内となる値であり、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度
となることが、最も読み出しマージンを得るのに望まし
い。具体的に例えば読み出し電圧Ｖｒは、−０．５Ｖか
ら４Ｖの間に設定される。Ｖｔｈｅが負で、Ｖｔｈｗ２
が正となるように設定すれば、読み出し電圧ＶｒをＧＮ
Ｄに設定でき、Ｖｒ発生回路１１ｄが不要となるので望
ましい。
【０２２２】また、読み出し電圧Ｖｒとしては、ＧＮＤ
以上の電圧となるように設定することが望ましい。これ
により、データ制御線ドライバ２のワード線ＷＬ０〜Ｗ
Ｌ１５に接続されたトランジスタの拡散層に負電圧を印
加されることが無くなり、負電圧発生回路が不要とな
る。更に、データ制御線ドライバ２のｎ型ＭＩＳＦＥＴ
が形成されたｐ型Ｗｅｌｌ電圧をＧＮＤとしｐ型基板２
１とｎ型領域で分離することなく形成することができ
る。この結果、データ制御線ドライバ２の回路面積を減
少させることができる。また、負電圧が印加されないの
で、拡散層が順バイアスされることによる少数キャリア
注入が生じなくなり、ラッチアップを防ぐことができ
る。
以上の電圧となるように設定することが望ましい。これ
により、データ制御線ドライバ２のワード線ＷＬ０〜Ｗ
Ｌ１５に接続されたトランジスタの拡散層に負電圧を印
加されることが無くなり、負電圧発生回路が不要とな
る。更に、データ制御線ドライバ２のｎ型ＭＩＳＦＥＴ
が形成されたｐ型Ｗｅｌｌ電圧をＧＮＤとしｐ型基板２
１とｎ型領域で分離することなく形成することができ
る。この結果、データ制御線ドライバ２の回路面積を減
少させることができる。また、負電圧が印加されないの
で、拡散層が順バイアスされることによる少数キャリア
注入が生じなくなり、ラッチアップを防ぐことができ
る。
【０２２３】また、ワード線ＷＬ０〜ＷＬ１５とメモリ
セルアレイ１内で短絡不良が生じても、メモリセルアレ
イ１のｐ型Ｗｅｌｌ２３やｎ型拡散層３０に負電圧が印
加されることがないので、少数キャリア注入による読み
出しデータ破壊が生じることもない。残りの非選択メモ
リセルにつながるワード線ＷＬ２〜ＷＬ１５は、図２８
に示したように、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、メモリセルの書込みしきい値の最大値よりも高い
電圧に設定され、共通ソース線に接続された側の選択ゲ
ート線ＧＳＬにもパス電圧Ｖｒｅａｄが与えられる。
セルアレイ１内で短絡不良が生じても、メモリセルアレ
イ１のｐ型Ｗｅｌｌ２３やｎ型拡散層３０に負電圧が印
加されることがないので、少数キャリア注入による読み
出しデータ破壊が生じることもない。残りの非選択メモ
リセルにつながるワード線ＷＬ２〜ＷＬ１５は、図２８
に示したように、Ｖｒｅａｄ発生回路１１ｃから出力さ
れる、メモリセルの書込みしきい値の最大値よりも高い
電圧に設定され、共通ソース線に接続された側の選択ゲ
ート線ＧＳＬにもパス電圧Ｖｒｅａｄが与えられる。
【０２２４】この実施の形態で特徴的なことは、データ
を読み出す選択セルから電流が流れ出す方向、つまりソ
ース側に接続された非選択セルのゲート電極、この場合
ワード線ＷＬ０には、パス電圧Ｖｒｅａｄよりも低いパ
ス電圧Ｖｒｅａｄ２が与えられることである。以下、メ
モリセルのドレインコンダクタンスが小さい場合と大き
い場合に分けてこの実施の形態の効果を説明する。
を読み出す選択セルから電流が流れ出す方向、つまりソ
ース側に接続された非選択セルのゲート電極、この場合
ワード線ＷＬ０には、パス電圧Ｖｒｅａｄよりも低いパ
ス電圧Ｖｒｅａｄ２が与えられることである。以下、メ
モリセルのドレインコンダクタンスが小さい場合と大き
い場合に分けてこの実施の形態の効果を説明する。
【０２２５】まず、データを読み出す選択メモリセルの
ドレインコンダクタンスが直列非選択セルや選択トラン
ジスタのドレインコンダクタンスよりも十分低く、読み
出しメモリセルが飽和領域で動作するものとする。この
とき、ビット線と共通ソース線間の電圧の大部分が選択
セルのソース電極とドレイン電極との間に印加され、選
択メモリセルのソース電極の電位はドレイン電極の電位
よりも大きく低下する。すなわち、選択メモリセルのソ
ース側に接続された非選択メモリセルのソース，ドレイ
ン電極の電位は、選択メモリセルのドレイン側に接続さ
れた非選択メモリセルのソース，ドレイン電極の電位よ
りも共通ソース線に与えられる電位ＶＳＬに近くなる。
ドレインコンダクタンスが直列非選択セルや選択トラン
ジスタのドレインコンダクタンスよりも十分低く、読み
出しメモリセルが飽和領域で動作するものとする。この
とき、ビット線と共通ソース線間の電圧の大部分が選択
セルのソース電極とドレイン電極との間に印加され、選
択メモリセルのソース電極の電位はドレイン電極の電位
よりも大きく低下する。すなわち、選択メモリセルのソ
ース側に接続された非選択メモリセルのソース，ドレイ
ン電極の電位は、選択メモリセルのドレイン側に接続さ
れた非選択メモリセルのソース，ドレイン電極の電位よ
りも共通ソース線に与えられる電位ＶＳＬに近くなる。
【０２２６】一方、最もビット線ＢＬ側に配置された非
選択メモリセルＭ０のソース電位はほぼＧＮＤとなり、
最も共通ソース線ＳＬ側に配置された非選択メモリセル
Ｍ１５のソース電位はＶＳＬとなる。もし、非選択セル
が全て消去状態であるとして、これらに同じパス電圧Ｖ
ｒｅａｄが与えられたとすると、非選択セルの誤書き込
みストレスは、メモリセルＭ１５ではほぼＶｒｅａｄ−
ＶＳＬ、メモリセルＭ０ではＶｒｅａｄ−ＧＮＤとな
り、メモリセルＭ０の方に大きな誤書き込みストレスが
かかる。
選択メモリセルＭ０のソース電位はほぼＧＮＤとなり、
最も共通ソース線ＳＬ側に配置された非選択メモリセル
Ｍ１５のソース電位はＶＳＬとなる。もし、非選択セル
が全て消去状態であるとして、これらに同じパス電圧Ｖ
ｒｅａｄが与えられたとすると、非選択セルの誤書き込
みストレスは、メモリセルＭ１５ではほぼＶｒｅａｄ−
ＶＳＬ、メモリセルＭ０ではＶｒｅａｄ−ＧＮＤとな
り、メモリセルＭ０の方に大きな誤書き込みストレスが
かかる。
【０２２７】これに対して、この実施の形態では、例え
ばパス電圧Ｖｒｅａｄ２を、パス電圧Ｖｒｅａｄ以下で
Ｖｒｅａｄ−ＶＳＬ以上と設定することにより、非選択
メモリセルＭ０での誤書き込みストレスを効果的に削減
することができる。また、選択メモリセルのドレインコ
ンダクタンスが直列非選択セルや選択トランジスタのド
レインコンダクタンスよりも十分低く、且つ選択メモリ
セルが飽和領域で動作する場合には、非選択メモリセル
Ｍ１５に関するソース，ドレイン電極から測定したゲー
ト電圧は従来例と同じくほぼＶｒｅａｄ−ＶＳＬとな
り、従来以上に誤書き込みストレスが印加されることな
く、良好なデータ保持特性が保たれる。
ばパス電圧Ｖｒｅａｄ２を、パス電圧Ｖｒｅａｄ以下で
Ｖｒｅａｄ−ＶＳＬ以上と設定することにより、非選択
メモリセルＭ０での誤書き込みストレスを効果的に削減
することができる。また、選択メモリセルのドレインコ
ンダクタンスが直列非選択セルや選択トランジスタのド
レインコンダクタンスよりも十分低く、且つ選択メモリ
セルが飽和領域で動作する場合には、非選択メモリセル
Ｍ１５に関するソース，ドレイン電極から測定したゲー
ト電圧は従来例と同じくほぼＶｒｅａｄ−ＶＳＬとな
り、従来以上に誤書き込みストレスが印加されることな
く、良好なデータ保持特性が保たれる。
【０２２８】さらに、選択メモリセルのドレインコンダ
クタンスが直列非選択セルのドレインコンダクタンスと
同程度以上となった場合には、実施の形態１で説明した
のと同様の方法によって、選択トランジスタＳ１のドレ
インコンダクタンスを非選択セルのドレインコンダクタ
ンスよりも小さくするが有効である。これにより、非選
択メモリセルの記憶状態がいずれの場合でも、この実施
の形態の構成で誤書き込みストレスをさらに削減できる
ことが明らかになった。以下これについて説明する。
クタンスが直列非選択セルのドレインコンダクタンスと
同程度以上となった場合には、実施の形態１で説明した
のと同様の方法によって、選択トランジスタＳ１のドレ
インコンダクタンスを非選択セルのドレインコンダクタ
ンスよりも小さくするが有効である。これにより、非選
択メモリセルの記憶状態がいずれの場合でも、この実施
の形態の構成で誤書き込みストレスをさらに削減できる
ことが明らかになった。以下これについて説明する。
【０２２９】例えば、メモリセルＭ１が選択され、この
とき非選択メモリセルＭ３−Ｍ１５がデータ“０”（書
き込み状態）でドレインコンダクタンスが低く、非選択
メモリセルＭ０とＭ２がデータ“１”（消去状態）でド
レインコンダクタンスが高い場合を考える。選択メモリ
セルＭ１は消去状態”１”であるとし、ドレインコンダ
クタンスが高くなっているとする。更にこの記憶パター
ンにおいて、選択メモリセルＭ１のドレインコンダクタ
ンスが直列非選択セルのドレインコンダクタンスと同程
度以上となり線形領域で動作しているとする。
とき非選択メモリセルＭ３−Ｍ１５がデータ“０”（書
き込み状態）でドレインコンダクタンスが低く、非選択
メモリセルＭ０とＭ２がデータ“１”（消去状態）でド
レインコンダクタンスが高い場合を考える。選択メモリ
セルＭ１は消去状態”１”であるとし、ドレインコンダ
クタンスが高くなっているとする。更にこの記憶パター
ンにおいて、選択メモリセルＭ１のドレインコンダクタ
ンスが直列非選択セルのドレインコンダクタンスと同程
度以上となり線形領域で動作しているとする。
【０２３０】このときもし、選択ゲート線電圧ＶＧＳＬ
をパス電圧Ｖｒｅａｄとした場合には、ビット線ＢＬと
共通ソース線ＳＬ（基準電位線）との間の電位差は、ド
レインコンダクタンスの低いセル部分、すなわち非選択
セルＭ３−Ｍ１５に集中的に印加される。これにより、
図３１に示す選択セルＭ１のドレインノード（Ｖ２ノー
ド）もほぼＧＮＤとなる。このため、非選択メモリセル
Ｍ２の誤書き込みストレスはＶｒｅａｄ−ＧＮＤとな
り、従来例と同じ高い誤書き込み電圧ストレスがメモリ
セルＭ２に印加される。
をパス電圧Ｖｒｅａｄとした場合には、ビット線ＢＬと
共通ソース線ＳＬ（基準電位線）との間の電位差は、ド
レインコンダクタンスの低いセル部分、すなわち非選択
セルＭ３−Ｍ１５に集中的に印加される。これにより、
図３１に示す選択セルＭ１のドレインノード（Ｖ２ノー
ド）もほぼＧＮＤとなる。このため、非選択メモリセル
Ｍ２の誤書き込みストレスはＶｒｅａｄ−ＧＮＤとな
り、従来例と同じ高い誤書き込み電圧ストレスがメモリ
セルＭ２に印加される。
【０２３１】一方、この実施の形態では、実施の形態１
の変形例で説明したように、選択ゲート線電圧ＶＧＳＬ
をＶｃｃよりも低く保つことにより、選択トランジスタ
Ｓ１がセル電流が増加した場合の電流制限素子として動
作する。このため、選択セルのドレインコンダクタンス
が直列非選択セルのドレインコンダクタンスと同程度以
上となった場合、セル電流が増加して選択トランジスタ
Ｓ１のドレインおよびソース間の電圧降下が増加する結
果、メモリセルＭ２のソース電位がＧＮＤ以上ＶＢＬ以
下に上昇する。これにより、非選択メモリセルＭ２のソ
ースであるＶ２ノードも上昇し、非選択メモリセルＭ２
の誤書き込みストレスは常にＶｒｅａｄ−ＧＮＤよりも
小さくなる。
の変形例で説明したように、選択ゲート線電圧ＶＧＳＬ
をＶｃｃよりも低く保つことにより、選択トランジスタ
Ｓ１がセル電流が増加した場合の電流制限素子として動
作する。このため、選択セルのドレインコンダクタンス
が直列非選択セルのドレインコンダクタンスと同程度以
上となった場合、セル電流が増加して選択トランジスタ
Ｓ１のドレインおよびソース間の電圧降下が増加する結
果、メモリセルＭ２のソース電位がＧＮＤ以上ＶＢＬ以
下に上昇する。これにより、非選択メモリセルＭ２のソ
ースであるＶ２ノードも上昇し、非選択メモリセルＭ２
の誤書き込みストレスは常にＶｒｅａｄ−ＧＮＤよりも
小さくなる。
【０２３２】図３２は、上述したＶ２ノードの変化を示
している。図３２の一点鎖線は、ＶＧＳＬがＶｃｃ以上
の場合で、実線はＶＧＳＬがＶｃｃ以下の場合である。
なお、メモリセルＭ２よりも読み出し電流が流れる方向
の上流に位置するメモリセルＭ２−Ｍ１５の誤書き込み
ストレスも当然に、従来例よりも小さくなる。
している。図３２の一点鎖線は、ＶＧＳＬがＶｃｃ以上
の場合で、実線はＶＧＳＬがＶｃｃ以下の場合である。
なお、メモリセルＭ２よりも読み出し電流が流れる方向
の上流に位置するメモリセルＭ２−Ｍ１５の誤書き込み
ストレスも当然に、従来例よりも小さくなる。
【０２３３】選択スイッチングトランジスタＳ１のドレ
インコンダクタンスを、データを読み出す選択セルのし
きい値電流におけるドレインコンダクタンスよりも大き
く、例えば３倍以上と設定すれば、しきい値電流と同程
度のセル電流の場合には、ビット線ＢＬと共通ソース線
ＳＬ（基準電位線）との間の電位差は、選択セルのドレ
インおよびソース間に７割以上印加される。従って、選
択トランジスタＳ１によるセル電流の減少への影響はご
く僅かである。これは、選択トランジスタＳ１が単なる
線形抵抗ではなく、一定電流以上で等価抵抗が非常に大
きく、一定電流以下では等価抵抗が非常に小さい抵抗素
子として働くことによる。つまり、読み出しの最小電流
は、従来例とほぼ同じく保つことができる。
インコンダクタンスを、データを読み出す選択セルのし
きい値電流におけるドレインコンダクタンスよりも大き
く、例えば３倍以上と設定すれば、しきい値電流と同程
度のセル電流の場合には、ビット線ＢＬと共通ソース線
ＳＬ（基準電位線）との間の電位差は、選択セルのドレ
インおよびソース間に７割以上印加される。従って、選
択トランジスタＳ１によるセル電流の減少への影響はご
く僅かである。これは、選択トランジスタＳ１が単なる
線形抵抗ではなく、一定電流以上で等価抵抗が非常に大
きく、一定電流以下では等価抵抗が非常に小さい抵抗素
子として働くことによる。つまり、読み出しの最小電流
は、従来例とほぼ同じく保つことができる。
【０２３４】特に、セル電流の大小を基準電流値と比較
してデータ判定するセンス方式を用いる場合には、選択
メモリセルのドレインコンダクタンスが直列非選択セル
のドレインコンダクタンスと同程度以上となった場合
に、しきい値電流よりも大きなセル電流となることは明
白である。よって、選択スイッチングトランジスタのド
レインコンダクタンスがこの実施の形態のように従来例
よりも小さくなっても、選択メモリセルの電流しきい値
におけるドレインコンダクタンスよりも十分大きな場合
には、読み出しデータが”１”の場合のセル電流の最小
値を保持されるため、しきい値判定には問題が生じな
い。
してデータ判定するセンス方式を用いる場合には、選択
メモリセルのドレインコンダクタンスが直列非選択セル
のドレインコンダクタンスと同程度以上となった場合
に、しきい値電流よりも大きなセル電流となることは明
白である。よって、選択スイッチングトランジスタのド
レインコンダクタンスがこの実施の形態のように従来例
よりも小さくなっても、選択メモリセルの電流しきい値
におけるドレインコンダクタンスよりも十分大きな場合
には、読み出しデータが”１”の場合のセル電流の最小
値を保持されるため、しきい値判定には問題が生じな
い。
【０２３５】同時に、バックパターンによるセル電流の
増大は抑えることができるので、セル電流の変動は従来
よりも抑制することができる。ここでバックパターンと
は、選択セルに直列接続された非選択セルのしきい値パ
ターン、特にビット線側の非選択セルのしきい値のパタ
ーンをいう。ビット線側にある非選択セルの書き込み／
消去のデータ状態により、選択セルのドレインとビット
線との間に入るコンダクタンスが決定され、これにより
選択セルの読み出し電流が決定されることを、本発明者
等はバックパターンの影響と呼んでいる。
増大は抑えることができるので、セル電流の変動は従来
よりも抑制することができる。ここでバックパターンと
は、選択セルに直列接続された非選択セルのしきい値パ
ターン、特にビット線側の非選択セルのしきい値のパタ
ーンをいう。ビット線側にある非選択セルの書き込み／
消去のデータ状態により、選択セルのドレインとビット
線との間に入るコンダクタンスが決定され、これにより
選択セルの読み出し電流が決定されることを、本発明者
等はバックパターンの影響と呼んでいる。
【０２３６】さらに、この実施の形態では、図３２のよ
うに、シールドビット線ＢＬａには、読み出し時に電位
基準線ＳＬと同じ電位ＶＳＬが印加される。よって、非
選択のシールドビット線ＢＬａに接続されたメモリセル
Ｍ０’−Ｍ１５’の誤書き込み電圧ストレスは、最大Ｖ
ｒｅａｄ−ＶＳＬとなり、従来例のシールドビット線Ｂ
Ｌａに接続されたメモリセルに印加されるＶｒｅａｄ−
ＧＮＤよりも常に抑制することができる。そして、読み
出し時に共通ソース線ＳＬと非選択ビット線ＢＬａは同
電位に保っているので、非選択ビット線ＢＬａがシール
ド線として機能し、複数のビット線ＢＬｂ間の容量結合
ノイズを低減できることは明らかである。
うに、シールドビット線ＢＬａには、読み出し時に電位
基準線ＳＬと同じ電位ＶＳＬが印加される。よって、非
選択のシールドビット線ＢＬａに接続されたメモリセル
Ｍ０’−Ｍ１５’の誤書き込み電圧ストレスは、最大Ｖ
ｒｅａｄ−ＶＳＬとなり、従来例のシールドビット線Ｂ
Ｌａに接続されたメモリセルに印加されるＶｒｅａｄ−
ＧＮＤよりも常に抑制することができる。そして、読み
出し時に共通ソース線ＳＬと非選択ビット線ＢＬａは同
電位に保っているので、非選択ビット線ＢＬａがシール
ド線として機能し、複数のビット線ＢＬｂ間の容量結合
ノイズを低減できることは明らかである。
【０２３７】またこの実施の形態の方法を用いることに
より、メモリセルに流れる最大電流と最小電流との差を
小さくすることができ、読み出し時間の最大値を一定と
したままで、セル読み出し電流によって生ずる電磁ノイ
ズの最大値を削減することができる。よって、より小さ
なセル電流を用いても電磁ノイズ、例えば、隣接するビ
ット線間の容量結合による電位変化の影響を受けること
なく読み出しを行うことができ、高速でデータ判定をす
ることができ、電磁ノイズ起因の誤読み出しの確率を減
少させ高信頼性を得ることができる。
より、メモリセルに流れる最大電流と最小電流との差を
小さくすることができ、読み出し時間の最大値を一定と
したままで、セル読み出し電流によって生ずる電磁ノイ
ズの最大値を削減することができる。よって、より小さ
なセル電流を用いても電磁ノイズ、例えば、隣接するビ
ット線間の容量結合による電位変化の影響を受けること
なく読み出しを行うことができ、高速でデータ判定をす
ることができ、電磁ノイズ起因の誤読み出しの確率を減
少させ高信頼性を得ることができる。
【０２３８】さらに、読み出しセルの最大電流を小さく
保つことができるので、電位基準線ＳＬの電位の変動が
小さくなり、ドレイン電圧変動に伴うしきい値変動が生
じにくくなる。また、ビット線に流れる最大電流も減少
するため、電流ストレスによるエレクトロマイグレーシ
ョンによる配線抵抗上昇が生じず、信頼性劣化も抑えら
れる。発熱増大によるトランジスタのしきい値変化やリ
ーク電流の増大の問題も小さくすることができる。ま
た、読み出し電流の最小値は従来と同じに保つことがで
きるので、最小の読み出し電流が減少することによる読
み出し時間の増大も生じない。
保つことができるので、電位基準線ＳＬの電位の変動が
小さくなり、ドレイン電圧変動に伴うしきい値変動が生
じにくくなる。また、ビット線に流れる最大電流も減少
するため、電流ストレスによるエレクトロマイグレーシ
ョンによる配線抵抗上昇が生じず、信頼性劣化も抑えら
れる。発熱増大によるトランジスタのしきい値変化やリ
ーク電流の増大の問題も小さくすることができる。ま
た、読み出し電流の最小値は従来と同じに保つことがで
きるので、最小の読み出し電流が減少することによる読
み出し時間の増大も生じない。
【０２３９】さらに、選択メモリセルに直列に接続され
た非選択メモリセルの、読み出し時の誤書き込みストレ
スを低減することができるので、データの”１”データ
と”０”データとの電圧マージンを削減できる。よっ
て、読み出し時のパス電圧Ｖｒｅａｄをさらに下げるこ
とができるので、パス電圧Ｖｒｅａｄを発生する昇圧回
路の面積や昇圧時間を低減することができ、より信頼性
の高いメモリセルを実現することができる。この実施の
形態により、実施の形態１で説明した利点や実施の形態
５で説明した利点は同様に存在するのは言うまでもな
い。
た非選択メモリセルの、読み出し時の誤書き込みストレ
スを低減することができるので、データの”１”データ
と”０”データとの電圧マージンを削減できる。よっ
て、読み出し時のパス電圧Ｖｒｅａｄをさらに下げるこ
とができるので、パス電圧Ｖｒｅａｄを発生する昇圧回
路の面積や昇圧時間を低減することができ、より信頼性
の高いメモリセルを実現することができる。この実施の
形態により、実施の形態１で説明した利点や実施の形態
５で説明した利点は同様に存在するのは言うまでもな
い。
【０２４０】［実施の形態７］図３３は、この発明の実
施の形態７によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構
成を示す。セルアレイ構成は、図２−８に示したものと
変わらない。また素子構造として実施の形態３のものを
用いうる。図３３は、先の実施の形態６の図２８とほぼ
同様の構成であるが、ＶＧＳＬ発生回路の出力の切り換
えを行う方式に代わって、Ｖｒｅａｄ発生回路１１ｃ
が、データ読み出し時に選択ページによって、少なくと
も２つの異なるパス電圧Ｖｒｅａｄを選択出力できるよ
うになっている点に特徴がある。
施の形態７によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構
成を示す。セルアレイ構成は、図２−８に示したものと
変わらない。また素子構造として実施の形態３のものを
用いうる。図３３は、先の実施の形態６の図２８とほぼ
同様の構成であるが、ＶＧＳＬ発生回路の出力の切り換
えを行う方式に代わって、Ｖｒｅａｄ発生回路１１ｃ
が、データ読み出し時に選択ページによって、少なくと
も２つの異なるパス電圧Ｖｒｅａｄを選択出力できるよ
うになっている点に特徴がある。
【０２４１】この実施の形態では、データ読み出し時の
非選択メモリセルでのしきい値変動を効果的に抑制する
手法を提供する。データ読み出し時、選択メモリセルに
直列に接続された非選択メモリセルのコンダクタンスが
書き込み／消去状態に応じて変化し、その結果として選
択メモリセルのしきい値が変化する問題に対しては、原
理的には、非選択メモリセルの制御ゲート電圧を上昇さ
せて、非選択メモリセルのドレインコンダクタンスを上
昇させればよい。しかし、非選択メモリセルの制御ゲー
ト電圧を余り高くすると、非選択メモリセルは書き込み
ストレスが印加され、誤書き込み（ｒｅａｄ ｄｉｓｔ
ｕｒｂ）が生じてしまう。
非選択メモリセルでのしきい値変動を効果的に抑制する
手法を提供する。データ読み出し時、選択メモリセルに
直列に接続された非選択メモリセルのコンダクタンスが
書き込み／消去状態に応じて変化し、その結果として選
択メモリセルのしきい値が変化する問題に対しては、原
理的には、非選択メモリセルの制御ゲート電圧を上昇さ
せて、非選択メモリセルのドレインコンダクタンスを上
昇させればよい。しかし、非選択メモリセルの制御ゲー
ト電圧を余り高くすると、非選択メモリセルは書き込み
ストレスが印加され、誤書き込み（ｒｅａｄ ｄｉｓｔ
ｕｒｂ）が生じてしまう。
【０２４２】この実施の形態は、選択メモリセルのドレ
イン側に多くの“０”データの非選択メモリセルが接続
される状態でのドレインコンダクタンスは低下させず
に、ｒｅａｄ ｄｉｓｔｕｒｂによる非選択メモリセル
での誤書き込みを防止しながら、選択メモリセルのしき
い値上昇を減少させる。これは、選択メモリセルでのし
きい値上昇を一定にする条件に変更すれば、非選択メモ
リセルのデータが全てデータ“０”という最悪時のドレ
インコンダクタンスを上昇させることができるため、従
来の課題を解決することができる。
イン側に多くの“０”データの非選択メモリセルが接続
される状態でのドレインコンダクタンスは低下させず
に、ｒｅａｄ ｄｉｓｔｕｒｂによる非選択メモリセル
での誤書き込みを防止しながら、選択メモリセルのしき
い値上昇を減少させる。これは、選択メモリセルでのし
きい値上昇を一定にする条件に変更すれば、非選択メモ
リセルのデータが全てデータ“０”という最悪時のドレ
インコンダクタンスを上昇させることができるため、従
来の課題を解決することができる。
【０２４３】この様な目的でこの実施の形態の図３３の
構成においては、内部電圧発生回路１１のＶｒｅａｄ発
生回路１１ｃに、その出力電圧を制御する制御入力とし
て、アドレスバッファ６から選択ページが入力されてい
る。ここで“ページ”とは、１つのＮＡＮＤセルブロッ
ク内で、ワード線ＷＬ０〜ＷＬ１５のそれぞれに接続さ
れた複数のメモリセルのグループを指す。
構成においては、内部電圧発生回路１１のＶｒｅａｄ発
生回路１１ｃに、その出力電圧を制御する制御入力とし
て、アドレスバッファ６から選択ページが入力されてい
る。ここで“ページ”とは、１つのＮＡＮＤセルブロッ
ク内で、ワード線ＷＬ０〜ＷＬ１５のそれぞれに接続さ
れた複数のメモリセルのグループを指す。
【０２４４】図３４は、Ｖｒｅａｄ発生回路１１ｃの具
体的な構成を示している。リングオシレータ回路１０１
とその発振出力により駆動されるチャージポンプ回路１
０２とが昇圧回路を構成しており、これにより電源電圧
を昇圧した高電圧であるパス電圧Ｖｒｅａｄが発生され
る。チャージポンプ回路１０２の出力端子には、その昇
圧動作を制限するための電圧（または電流）モニタ回路
１０３が接続されている。このモニタ回路１０３は、パ
ス電圧Ｖｒｅａｄが定められた値以上に上昇した場合
に、チャージポンプ回路１０２を停止または、駆動力を
低下させる制御を行う。このモニタ回路１０３によっ
て、Ｖｒｅａｄ出力電圧に対して負帰還が形成され、安
定した出力電圧を得られるようになっている。
体的な構成を示している。リングオシレータ回路１０１
とその発振出力により駆動されるチャージポンプ回路１
０２とが昇圧回路を構成しており、これにより電源電圧
を昇圧した高電圧であるパス電圧Ｖｒｅａｄが発生され
る。チャージポンプ回路１０２の出力端子には、その昇
圧動作を制限するための電圧（または電流）モニタ回路
１０３が接続されている。このモニタ回路１０３は、パ
ス電圧Ｖｒｅａｄが定められた値以上に上昇した場合
に、チャージポンプ回路１０２を停止または、駆動力を
低下させる制御を行う。このモニタ回路１０３によっ
て、Ｖｒｅａｄ出力電圧に対して負帰還が形成され、安
定した出力電圧を得られるようになっている。
【０２４５】リングオシレータ１０１，チャージポンプ
回路１０２及びモニタ回路１０３の部分には、公知の回
路が用いられる（例えば、特開２０００−１０５９９８
公報）。また、参照電圧（又は参照電流）に応じて異な
る昇圧電圧を得るための回路方式として、例えば、複数
のチャージポンプ回路を備えてこれを切り換え制御する
方式を用いてもよい（例えば、特開平７−１１１０９５
号公報）。
回路１０２及びモニタ回路１０３の部分には、公知の回
路が用いられる（例えば、特開２０００−１０５９９８
公報）。また、参照電圧（又は参照電流）に応じて異な
る昇圧電圧を得るための回路方式として、例えば、複数
のチャージポンプ回路を備えてこれを切り換え制御する
方式を用いてもよい（例えば、特開平７−１１１０９５
号公報）。
【０２４６】モニタ回路１０３は、Ｖｒｅａｄ出力を分
圧した値と参照電圧とを比較する比較器により構成され
る。モニタ回路１０３は、出力パス電圧Ｖｒｅａｄを例
えば抵抗によって、分圧または分流してから参照電圧や
基準電圧と比較する回路を含んでもよい。このようにす
ることにより、例えば３Ｖ以上のＶｒｅａｄ電圧をフィ
ードバックするモニタ回路１０３をＶｒｅａｄよりも低
電圧の能動素子を用いた回路で構成することができ、よ
り耐圧が小さく面積の小さい能動回路素子を用いること
ができる。よって、モニタ１０３の回路面積をより縮小
することができる。
圧した値と参照電圧とを比較する比較器により構成され
る。モニタ回路１０３は、出力パス電圧Ｖｒｅａｄを例
えば抵抗によって、分圧または分流してから参照電圧や
基準電圧と比較する回路を含んでもよい。このようにす
ることにより、例えば３Ｖ以上のＶｒｅａｄ電圧をフィ
ードバックするモニタ回路１０３をＶｒｅａｄよりも低
電圧の能動素子を用いた回路で構成することができ、よ
り耐圧が小さく面積の小さい能動回路素子を用いること
ができる。よって、モニタ１０３の回路面積をより縮小
することができる。
【０２４７】参照電流を利用する場合には、モニタ回路
１０３は、参照電流と、Ｖｒｅａｄ出力を例えば抵抗分
割によって分流した値とを比較器で比較することにより
構成される。参照電圧発生回路は、ディジタルデータが
入力される論理回路１０５とその出力をアナログ値に変
換するＤ／Ａ変換回路１０４を備えて構成される。Ｄ／
Ａ変換回路１０４の出力が、Ｖｒｅａｄ電圧を設定する
ための参照電圧（または参照電流）値となる。
１０３は、参照電流と、Ｖｒｅａｄ出力を例えば抵抗分
割によって分流した値とを比較器で比較することにより
構成される。参照電圧発生回路は、ディジタルデータが
入力される論理回路１０５とその出力をアナログ値に変
換するＤ／Ａ変換回路１０４を備えて構成される。Ｄ／
Ａ変換回路１０４の出力が、Ｖｒｅａｄ電圧を設定する
ための参照電圧（または参照電流）値となる。
【０２４８】論理回路１０５は、読み出し時に選択した
ページアドレス信号と、配線層をすべて積層後にその論
理値を設定可能なトリミング設定値の二つのディジタル
信号を入力として、これらの論理和を作成し出力する。
トリミング設定値は、昇圧電圧を最適値に調整するため
のデータであって、ウェハテストの結果に応じて例えば
フューズやアンチフューズその他の不揮発性メモリに書
き込み保持され、メモリの電源投入時に自動的に読み出
されて、内部電圧発生回路の調整に用いられるものであ
る。出荷テスト時に、あるページに対するＶｒｅａｄを
設定した後は、電源遮断によらず値が保たれるようにす
ることがＶｒｅａｄを調整後一定範囲に保つため望まし
い。
ページアドレス信号と、配線層をすべて積層後にその論
理値を設定可能なトリミング設定値の二つのディジタル
信号を入力として、これらの論理和を作成し出力する。
トリミング設定値は、昇圧電圧を最適値に調整するため
のデータであって、ウェハテストの結果に応じて例えば
フューズやアンチフューズその他の不揮発性メモリに書
き込み保持され、メモリの電源投入時に自動的に読み出
されて、内部電圧発生回路の調整に用いられるものであ
る。出荷テスト時に、あるページに対するＶｒｅａｄを
設定した後は、電源遮断によらず値が保たれるようにす
ることがＶｒｅａｄを調整後一定範囲に保つため望まし
い。
【０２４９】図３５は、論理回路１０５の構成例であ
り、全加算器２０１を直列接続したいわゆるマンチェス
タ型加算器を構成している。Ａ３〜Ａ０は選択ページア
ドレス信号（ディジタル信号）の信号線であり、Ｂ３〜
Ｂ０はトリミング設定値（ディジタル信号）の信号線で
ある。この様なマンチェスタ型加算器に選択ページアド
レス信号とトリミング設定値を入力することにより、Ｃ
４〜Ｃ０には選択ページアドレスとトリミング設定値の
和の値をディジタル出力することができる。
り、全加算器２０１を直列接続したいわゆるマンチェス
タ型加算器を構成している。Ａ３〜Ａ０は選択ページア
ドレス信号（ディジタル信号）の信号線であり、Ｂ３〜
Ｂ０はトリミング設定値（ディジタル信号）の信号線で
ある。この様なマンチェスタ型加算器に選択ページアド
レス信号とトリミング設定値を入力することにより、Ｃ
４〜Ｃ０には選択ページアドレスとトリミング設定値の
和の値をディジタル出力することができる。
【０２５０】この様に論理回路１０５の出力がディジタ
ルで与えられているため、選択ページアドレスからアナ
ログ信号を作成し、トリミング設定値ディジタル入力か
らアナログ信号を作成し、それらをアナログ信号として
足し合わせる場合よりも、ノイズの影響を受けにくくダ
イナミックレンジを広く確保することができる。また、
Ｄ／Ａ変換回路１０４は１つでよいので、選択ページア
ドレスとトリミング設定値の和に対して、容易に単調性
（ｍｏｎｏｔｏｎｉｃｉｔｙ）が保証され、温度変化に
よる特性変化保証も容易である。これにより、設定する
電圧ステップが小さくても精度良くＶｒｅａｄ電圧を設
定することができる。
ルで与えられているため、選択ページアドレスからアナ
ログ信号を作成し、トリミング設定値ディジタル入力か
らアナログ信号を作成し、それらをアナログ信号として
足し合わせる場合よりも、ノイズの影響を受けにくくダ
イナミックレンジを広く確保することができる。また、
Ｄ／Ａ変換回路１０４は１つでよいので、選択ページア
ドレスとトリミング設定値の和に対して、容易に単調性
（ｍｏｎｏｔｏｎｉｃｉｔｙ）が保証され、温度変化に
よる特性変化保証も容易である。これにより、設定する
電圧ステップが小さくても精度良くＶｒｅａｄ電圧を設
定することができる。
【０２５１】なお論理回路１０５において、Ａ１、Ａ０
に例えば、選択ページの上位アドレスのみを割り当て、
Ａ３，Ａ２をＧＮＤとすることにより、ワード線を、Ｗ
Ｌ０〜ＷＬ３、ＷＬ４〜ＷＬ７、ＷＬ８〜ＷＬ１１、Ｗ
Ｌ１２〜ＷＬ１５のようにグループに分ければ、グルー
プ毎に異なり、各グループ内では一定のＶｒｅａｄ電圧
を得るようにすることができる。このようにして、選択
ページアドレスの差による電圧ステップとトリミング入
力の電圧ステップを変えて割り当てることも容易にでき
る。さらに、選択ページのディジタル値を割り算回路で
割ることにより、トリミング入力ステップの任意の整数
倍を選択ページのアドレスの差による電圧ステップに割
り当てることもできる。
に例えば、選択ページの上位アドレスのみを割り当て、
Ａ３，Ａ２をＧＮＤとすることにより、ワード線を、Ｗ
Ｌ０〜ＷＬ３、ＷＬ４〜ＷＬ７、ＷＬ８〜ＷＬ１１、Ｗ
Ｌ１２〜ＷＬ１５のようにグループに分ければ、グルー
プ毎に異なり、各グループ内では一定のＶｒｅａｄ電圧
を得るようにすることができる。このようにして、選択
ページアドレスの差による電圧ステップとトリミング入
力の電圧ステップを変えて割り当てることも容易にでき
る。さらに、選択ページのディジタル値を割り算回路で
割ることにより、トリミング入力ステップの任意の整数
倍を選択ページのアドレスの差による電圧ステップに割
り当てることもできる。
【０２５２】次にこの実施の形態におけるデータ読み出
し時のメモリセル部分の電圧関係と動作について、図３
６を用いて説明する。図３６では、ワード線ＷＬｘ（ｘ
は０〜１５の範囲の整数）が選択された場合のＶｒｅａ
ｄ発生回路１１ｃが出力するパス電圧を、Ｖｒｅａｄｘ
と表している。図３６（ａ）は、最も共通ソース線ＳＬ
に近いメモリセルＭ１５が選択された場合、同図（ｂ）
は、メモリセルＭ２が選択された場合、同図（ｃ）は最
もビット線ＢＬに近いメモリセルＭ０が選択された場合
である。またこの実施の形態では、ビット線ＢＬから共
通ソース線ＳＬに読み出し電流を流す。
し時のメモリセル部分の電圧関係と動作について、図３
６を用いて説明する。図３６では、ワード線ＷＬｘ（ｘ
は０〜１５の範囲の整数）が選択された場合のＶｒｅａ
ｄ発生回路１１ｃが出力するパス電圧を、Ｖｒｅａｄｘ
と表している。図３６（ａ）は、最も共通ソース線ＳＬ
に近いメモリセルＭ１５が選択された場合、同図（ｂ）
は、メモリセルＭ２が選択された場合、同図（ｃ）は最
もビット線ＢＬに近いメモリセルＭ０が選択された場合
である。またこの実施の形態では、ビット線ＢＬから共
通ソース線ＳＬに読み出し電流を流す。
【０２５３】ワード線ＷＬ１５が選択された図３６
（ａ）の場合は、選択メモリセルＭ１５よりビット線Ｂ
Ｌ側に最も多く非選択メモリセルが存在し、ワード線Ｗ
Ｌ０が選択された図３６（ｃ）の場合は、選択メモリセ
ルＭ０よりビット線側には非選択セルはない。そして、
図３６（ａ）のとき非選択セルに与えられるパス電圧Ｖ
ｒｅａｄ１５と、図３６（ｃ）のとき非選択セルに与え
られるパス電圧Ｖｒｅａｄ０とは、Ｖｒｅａｄ１５＞Ｖ
ｒｅａｄ０に設定される。
（ａ）の場合は、選択メモリセルＭ１５よりビット線Ｂ
Ｌ側に最も多く非選択メモリセルが存在し、ワード線Ｗ
Ｌ０が選択された図３６（ｃ）の場合は、選択メモリセ
ルＭ０よりビット線側には非選択セルはない。そして、
図３６（ａ）のとき非選択セルに与えられるパス電圧Ｖ
ｒｅａｄ１５と、図３６（ｃ）のとき非選択セルに与え
られるパス電圧Ｖｒｅａｄ０とは、Ｖｒｅａｄ１５＞Ｖ
ｒｅａｄ０に設定される。
【０２５４】図３６（ｂ）は、ワード線ＷＬ２が選択さ
れた場合であり、このとき非選択セルに与えられるパス
電圧Ｖｒｅａｄ２は、Ｖｒｅａｄ１５＞Ｖｒｅａｄ２＞
Ｖｒｅａｄ０なる関係に設定される。即ちこの実施の形
態では、データを読み出す選択セルよりもビット線ＢＬ
側に存在する非選択セルの数の増加につれて、非選択セ
ルに与えるパス電圧を上昇させることが特徴である。よ
り一般的に、ワード線ＷＬｘの位置を表す整数ｘについ
て、その整数ｘが任意の値ｉ，ｊをとるとものとして、
ｉ＞ｊとなる場合に、Ｖｒｅａｄｉ≧Ｖｒｅａｄｊとな
ることが、ｒｅａｄ ｄｉｓｔｕｒｂによる消去しきい
値上昇を抑制するためには望ましい。
れた場合であり、このとき非選択セルに与えられるパス
電圧Ｖｒｅａｄ２は、Ｖｒｅａｄ１５＞Ｖｒｅａｄ２＞
Ｖｒｅａｄ０なる関係に設定される。即ちこの実施の形
態では、データを読み出す選択セルよりもビット線ＢＬ
側に存在する非選択セルの数の増加につれて、非選択セ
ルに与えるパス電圧を上昇させることが特徴である。よ
り一般的に、ワード線ＷＬｘの位置を表す整数ｘについ
て、その整数ｘが任意の値ｉ，ｊをとるとものとして、
ｉ＞ｊとなる場合に、Ｖｒｅａｄｉ≧Ｖｒｅａｄｊとな
ることが、ｒｅａｄ ｄｉｓｔｕｒｂによる消去しきい
値上昇を抑制するためには望ましい。
【０２５５】この実施の形態は、書き込みベリファイ読
み出し動作については、一括消去された後に、共通ソー
ス線側のメモリセルから順にデータ書き込みを行う方式
を採用した場合に特に有効である。共通ソース線側のメ
モリセルから順に書き込みを行うと、選択セルよりも後
に書き込むデータによる非選択セルの抵抗変化をドレイ
ン側（ビット線側）のメモリセルだけ考えればよく、ソ
ース側の非選択セルの電圧降下量は変化しないので、ソ
ース電位変化によるしきい値変動を抑制し、選択セルの
しきい値変動を小さくすることができるからである。な
お、図３６に示したように、選択スイッチングトランジ
スタＳ１，Ｓ２の制御電極に与える電圧はＶｒｅａｄｘ
またはＶｃｃと従来例と同じ値を用いてよいし、勿論、
実施の形態６までで述べた方法も併用できる。
み出し動作については、一括消去された後に、共通ソー
ス線側のメモリセルから順にデータ書き込みを行う方式
を採用した場合に特に有効である。共通ソース線側のメ
モリセルから順に書き込みを行うと、選択セルよりも後
に書き込むデータによる非選択セルの抵抗変化をドレイ
ン側（ビット線側）のメモリセルだけ考えればよく、ソ
ース側の非選択セルの電圧降下量は変化しないので、ソ
ース電位変化によるしきい値変動を抑制し、選択セルの
しきい値変動を小さくすることができるからである。な
お、図３６に示したように、選択スイッチングトランジ
スタＳ１，Ｓ２の制御電極に与える電圧はＶｒｅａｄｘ
またはＶｃｃと従来例と同じ値を用いてよいし、勿論、
実施の形態６までで述べた方法も併用できる。
【０２５６】読み出し選択セルに直列に接続された非選
択セルの書き込み／消去状態（即ちバックパターン）に
依ってコンダクタンスが変化することに起因する、選択
セルのしきい値の最大変化量をΔＶｔｈ、しきい値電圧
を定義する電流（しきい値電流）をＩｔｈとしたとき、
本発明者らは、選択セル位置を固定した場合に、図３８
に示すように、Ｉｔｈ／ΔＶｔｈが（Ｖｒｅａｄ−Ｖｔ
ｈｗ）のほぼ線形関数となることを初めて発見し、その
解析モデルを構築した。図３８は具体的に、読み出し選
択セルを共通ソース線に最も近いＭ１５とし、パス電圧
ＶｒｅａｄとメモリセルＭ０〜Ｍ１５の書き込みしきい
値Ｖｔｈｗを様々に変化させた場合のＩｔｈ／ΔＶｔｈ
を示している。消去しきい値Ｖｔｈｅは−２Ｖに固定
し、Ｉｔｈは１０ｐＡ以上２ｕＡ以下の範囲内の値を用
いている。またパス電圧Ｖｒｅａｄは３Ｖから６Ｖの範
囲内の値を、Ｖｔｈｗは０Ｖから４Ｖの範囲内の値を用
いている。
択セルの書き込み／消去状態（即ちバックパターン）に
依ってコンダクタンスが変化することに起因する、選択
セルのしきい値の最大変化量をΔＶｔｈ、しきい値電圧
を定義する電流（しきい値電流）をＩｔｈとしたとき、
本発明者らは、選択セル位置を固定した場合に、図３８
に示すように、Ｉｔｈ／ΔＶｔｈが（Ｖｒｅａｄ−Ｖｔ
ｈｗ）のほぼ線形関数となることを初めて発見し、その
解析モデルを構築した。図３８は具体的に、読み出し選
択セルを共通ソース線に最も近いＭ１５とし、パス電圧
ＶｒｅａｄとメモリセルＭ０〜Ｍ１５の書き込みしきい
値Ｖｔｈｗを様々に変化させた場合のＩｔｈ／ΔＶｔｈ
を示している。消去しきい値Ｖｔｈｅは−２Ｖに固定
し、Ｉｔｈは１０ｐＡ以上２ｕＡ以下の範囲内の値を用
いている。またパス電圧Ｖｒｅａｄは３Ｖから６Ｖの範
囲内の値を、Ｖｔｈｗは０Ｖから４Ｖの範囲内の値を用
いている。
【０２５７】図３８の特性は、次のように説明すること
ができる。選択セルのドレインコンダクタンスが直列非
選択セルや選択スイッチングトランジスタのドレインコ
ンダクタンスよりも十分低く且つ、選択セルが飽和領域
で動作する場合には、ビット線と共通ソース線の間の電
圧の大部分が選択セルのドレインとソースとの間に印加
されるため、選択セルのソース電極の電位はドレイン電
極の電位よりも大きく低下する。選択セルよりビット線
側に接続された非選択セルは、線形動作するものとする
と、その一つ当たりのコンダクタンスは、しきい値Ｖｔ
ｈｗの書き込み状態のとき最低であり、Ｖ０を定数とし
て、βｃｅｌｌ×（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）と
なる。ビット線側の非選択セルの全体のコンダクタンス
は、ビット線側の非選択セルの数ｎｋが増えるほど減少
し、基板バイアス効果を無視すれば、ほぼβｃｅｌｌ×
（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）／ｎｋとなる。
ができる。選択セルのドレインコンダクタンスが直列非
選択セルや選択スイッチングトランジスタのドレインコ
ンダクタンスよりも十分低く且つ、選択セルが飽和領域
で動作する場合には、ビット線と共通ソース線の間の電
圧の大部分が選択セルのドレインとソースとの間に印加
されるため、選択セルのソース電極の電位はドレイン電
極の電位よりも大きく低下する。選択セルよりビット線
側に接続された非選択セルは、線形動作するものとする
と、その一つ当たりのコンダクタンスは、しきい値Ｖｔ
ｈｗの書き込み状態のとき最低であり、Ｖ０を定数とし
て、βｃｅｌｌ×（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）と
なる。ビット線側の非選択セルの全体のコンダクタンス
は、ビット線側の非選択セルの数ｎｋが増えるほど減少
し、基板バイアス効果を無視すれば、ほぼβｃｅｌｌ×
（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）／ｎｋとなる。
【０２５８】非選択セルが消去状態では、そのしきい値
はＶｔｈｅであるから、選択セルに直列に接続されたビ
ット線側の非選択セルの書き込み／消去状態に依ってコ
ンダクタンスが変化することに起因する選択セルのドレ
イン電圧の変化量ΔＶＤは、下記数５のように近似でき
る。
はＶｔｈｅであるから、選択セルに直列に接続されたビ
ット線側の非選択セルの書き込み／消去状態に依ってコ
ンダクタンスが変化することに起因する選択セルのドレ
イン電圧の変化量ΔＶＤは、下記数５のように近似でき
る。
【０２５９】
【数５】ΔＶth∝ΔＶＤ＝(Ｉth・ｎｋ／βcell)[1/(Ｖ
readｘ-Ｖthw-Ｖ0)−1/(Ｖreadｘ-Ｖthe-Ｖ0)]〜Ｉth・
ｎｋ／βcell・（Ｖreadｘ-Ｖthw-Ｖ0)
readｘ-Ｖthw-Ｖ0)−1/(Ｖreadｘ-Ｖthe-Ｖ0)]〜Ｉth・
ｎｋ／βcell・（Ｖreadｘ-Ｖthw-Ｖ0)
【０２６０】即ち数５は、例えば、Ｖｔｈｗ＝１Ｖ，Ｖ
ｔｈｅ＝−２Ｖとしたとき、中括弧内の第１項に比べて
小さい第２項を無視することができ、これによりしきい
値変動ΔＶｔｈが（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）に
逆比例するという近似式が得られることを示している。
選択セルのソース側電位は、Ｉｔｈの一定電流を流して
いる場合には変化しない。従って、ドレイン電圧による
しきい値低下効果（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒ
ｒｉｅｒ Ｌｏｗｅｒｉｎｇ）による選択セルのしきい
値低下ΔＶｔｈは、ΔＶＤに比例するため、図３８の実
験特性を説明できることになる。
ｔｈｅ＝−２Ｖとしたとき、中括弧内の第１項に比べて
小さい第２項を無視することができ、これによりしきい
値変動ΔＶｔｈが（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）に
逆比例するという近似式が得られることを示している。
選択セルのソース側電位は、Ｉｔｈの一定電流を流して
いる場合には変化しない。従って、ドレイン電圧による
しきい値低下効果（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒ
ｒｉｅｒ Ｌｏｗｅｒｉｎｇ）による選択セルのしきい
値低下ΔＶｔｈは、ΔＶＤに比例するため、図３８の実
験特性を説明できることになる。
【０２６１】図３６において、選択セルよりも上流側の
直列非選択セル数ｎｋが少ない場合には、数５から、Δ
Ｖｔｈが小さくなる。よって、数５より、選択セルの位
置ｘによって、（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）／ｎ
ｋを一定となるようにすれば、ΔＶｔｈをより一定とな
るようにすることができる。図３７（ａ）はその様なパ
ス電圧設定例を示している。即ち、Ｖｒｅａｄ１５＞Ｖ
ｒｅａｄ１４＞Ｖｒｅａｄ１３＞…＞Ｖｒｅａｄ１と
し、これらの間隔をほぼ等間隔として、数５よりΔＶｔ
ｈが一定となるようにしている。ここで、Ｖｒｅａｄｘ
は、Ｖｔｈｗ＋ＶＢＬ以上となるように設定されてい
る。Ｖｒｅａｄ０については、選択セルよりもビット線
側に非選択セルが存在しないため、等間隔に設定する必
要はなく、Ｖｔｈｗ以上となればよい。勿論、Ｖｒｅａ
ｄ０をＶｔｈｗ＋ＶＢＬ以上に設定しても構わない。
直列非選択セル数ｎｋが少ない場合には、数５から、Δ
Ｖｔｈが小さくなる。よって、数５より、選択セルの位
置ｘによって、（Ｖｒｅａｄｘ−Ｖｔｈｗ−Ｖ０）／ｎ
ｋを一定となるようにすれば、ΔＶｔｈをより一定とな
るようにすることができる。図３７（ａ）はその様なパ
ス電圧設定例を示している。即ち、Ｖｒｅａｄ１５＞Ｖ
ｒｅａｄ１４＞Ｖｒｅａｄ１３＞…＞Ｖｒｅａｄ１と
し、これらの間隔をほぼ等間隔として、数５よりΔＶｔ
ｈが一定となるようにしている。ここで、Ｖｒｅａｄｘ
は、Ｖｔｈｗ＋ＶＢＬ以上となるように設定されてい
る。Ｖｒｅａｄ０については、選択セルよりもビット線
側に非選択セルが存在しないため、等間隔に設定する必
要はなく、Ｖｔｈｗ以上となればよい。勿論、Ｖｒｅａ
ｄ０をＶｔｈｗ＋ＶＢＬ以上に設定しても構わない。
【０２６２】この実施の形態では、すべてのメモリセル
Ｍ０〜Ｍ１５を一定回読み出すこととすると、Ｖｒｅａ
ｄ１５と同じ一定のパス電圧を用いてすべてのセル読み
出しを行う従来例よりも、セルに流れる電流の最小値を
確保しながら、非選択セルのＶｒｅａｄストレスの総量
を低減できる。ここで、あるパス電圧Ｖｒｅａｄを与え
た時のｒｅａｄ ｄｉｓｔｕｒｂによる電荷蓄積層の蓄
積量上昇をΔＱ（Ｖｒｅａｄ）とすると、すべてのメモ
リセルＭ０からＭ１５までを一定ｋｎ回読み出すことと
したときの全ＶｒｅａｄストレスはほぼΣΔＱ（Ｖｒｅ
ａｄｘ）に比例する。この実施の形態の読み出しタイミ
ングについては、実施の形態１と同様であるので、説明
は省略する。
Ｍ０〜Ｍ１５を一定回読み出すこととすると、Ｖｒｅａ
ｄ１５と同じ一定のパス電圧を用いてすべてのセル読み
出しを行う従来例よりも、セルに流れる電流の最小値を
確保しながら、非選択セルのＶｒｅａｄストレスの総量
を低減できる。ここで、あるパス電圧Ｖｒｅａｄを与え
た時のｒｅａｄ ｄｉｓｔｕｒｂによる電荷蓄積層の蓄
積量上昇をΔＱ（Ｖｒｅａｄ）とすると、すべてのメモ
リセルＭ０からＭ１５までを一定ｋｎ回読み出すことと
したときの全ＶｒｅａｄストレスはほぼΣΔＱ（Ｖｒｅ
ａｄｘ）に比例する。この実施の形態の読み出しタイミ
ングについては、実施の形態１と同様であるので、説明
は省略する。
【０２６３】図３７（ｂ）は、別のパス電圧設定例を示
している。ここでは、選択セルの位置ｘを０〜１５の範
囲で、１５〜１３，１２〜１０，９〜７，…のように連
続する３位置ずつグループに分けて、各グループ内では
同じパス電圧値を用いる。即ち、Ｖｒｅａｄ１５＝Ｖｒ
ｅａｄ１４＝Ｖｒｅａｄ１３，Ｖｒｅａｄ１２＝Ｖｒｅ
ａｄ１１＝Ｖｒｅａｄ１０，…，Ｖｒｅａｄ３＝Ｖｒｅ
ａｄ２＝Ｖｒｅａｄ１とする。
している。ここでは、選択セルの位置ｘを０〜１５の範
囲で、１５〜１３，１２〜１０，９〜７，…のように連
続する３位置ずつグループに分けて、各グループ内では
同じパス電圧値を用いる。即ち、Ｖｒｅａｄ１５＝Ｖｒ
ｅａｄ１４＝Ｖｒｅａｄ１３，Ｖｒｅａｄ１２＝Ｖｒｅ
ａｄ１１＝Ｖｒｅａｄ１０，…，Ｖｒｅａｄ３＝Ｖｒｅ
ａｄ２＝Ｖｒｅａｄ１とする。
【０２６４】このように、パス電圧Ｖｒｅａｄをグルー
プ化して与えても良い。一般に選択セルの位置ｘに対応
する整数ｉ，ｊを任意の１以上１５以下の値として、ｉ
＞ｊとなる場合に、Ｖｒｅａｄｉ≧Ｖｒｅａｄｊとなれ
ば、従来例に比較してｒｅａｄ ｄｉｓｔｕｒｂによる
消去しきい値上昇を抑制可能である。このように、パス
電圧Ｖｒｅａｄをグループ化して与えると、論理加算回
路を含む論理回路１０５とＤ／Ａ変換回路１０４の信号
ビット数を減らすことができ、より回路面積を縮小する
ことができる。
プ化して与えても良い。一般に選択セルの位置ｘに対応
する整数ｉ，ｊを任意の１以上１５以下の値として、ｉ
＞ｊとなる場合に、Ｖｒｅａｄｉ≧Ｖｒｅａｄｊとなれ
ば、従来例に比較してｒｅａｄ ｄｉｓｔｕｒｂによる
消去しきい値上昇を抑制可能である。このように、パス
電圧Ｖｒｅａｄをグループ化して与えると、論理加算回
路を含む論理回路１０５とＤ／Ａ変換回路１０４の信号
ビット数を減らすことができ、より回路面積を縮小する
ことができる。
【０２６５】またこの実施の形態において、パス電圧Ｖ
ｒｅａｄｘの設定を、ｒｅａｄ ｄｉｓｔｕｒｂによる
しきい値上昇を従来例と同じ条件にする条件、つまりΣ
ΔＱ（Ｖｒｅａｄｘ）を従来例と同じ条件にする条件に
し、更に、選択セルの位置ｘに対応する整数ｉ，ｊを任
意の１以上１５以下の値として、ｉ＞ｊの条件でＶｒｅ
ａｄｉ≧Ｖｒｅａｄｊとすれば、メモリセルＭ１５が選
択された時の非選択セルのドレインコンダクタンスは従
来例に比較して上昇させることができる。従って、メモ
リセルに流れる最大電流と最小電流との差を小さくする
ことができ、高速でデータ判定をすることができ、電磁
ノイズ起因の誤読み出しの確率を減少させ高信頼性を得
ることができる。
ｒｅａｄｘの設定を、ｒｅａｄ ｄｉｓｔｕｒｂによる
しきい値上昇を従来例と同じ条件にする条件、つまりΣ
ΔＱ（Ｖｒｅａｄｘ）を従来例と同じ条件にする条件に
し、更に、選択セルの位置ｘに対応する整数ｉ，ｊを任
意の１以上１５以下の値として、ｉ＞ｊの条件でＶｒｅ
ａｄｉ≧Ｖｒｅａｄｊとすれば、メモリセルＭ１５が選
択された時の非選択セルのドレインコンダクタンスは従
来例に比較して上昇させることができる。従って、メモ
リセルに流れる最大電流と最小電流との差を小さくする
ことができ、高速でデータ判定をすることができ、電磁
ノイズ起因の誤読み出しの確率を減少させ高信頼性を得
ることができる。
【０２６６】また、読み出し電流の最小値を削減できる
ので、最小の読み出し電流によって決まる読み出し時間
の減少させることができる。さらに、選択セルに直列に
接続された非選択セルの、読み出し時の誤書き込みスト
レスを低減することができるので、データの”１”デー
タと”０”データとの電圧マージンを削減できる。よっ
て、異なるデータのしきい値分布が重なることに起因す
るデータ破壊を減少させることができる。また、削減し
たマージン分”０”しきい値を低下させることができ、
書き込みに要する時間や、書き込み電圧、およびＶｒｅ
ａｄ電圧上限を削減できる。よって、書き込み電圧発生
回路やＶｒｅａｄ電圧発生回路の面積をより削減するこ
とができる。
ので、最小の読み出し電流によって決まる読み出し時間
の減少させることができる。さらに、選択セルに直列に
接続された非選択セルの、読み出し時の誤書き込みスト
レスを低減することができるので、データの”１”デー
タと”０”データとの電圧マージンを削減できる。よっ
て、異なるデータのしきい値分布が重なることに起因す
るデータ破壊を減少させることができる。また、削減し
たマージン分”０”しきい値を低下させることができ、
書き込みに要する時間や、書き込み電圧、およびＶｒｅ
ａｄ電圧上限を削減できる。よって、書き込み電圧発生
回路やＶｒｅａｄ電圧発生回路の面積をより削減するこ
とができる。
【０２６７】［実施の形態７の変形例］図３９は、上記
実施の形態７の変形例であり、読み出し電流方向を実施
の形態７とは逆に、共通ソース線ＳＬからビット線ＢＬ
側に流すようにした場合のパス電圧Ｖｒｅａｄの設定例
を、図３６と対応させて、選択セルがＭ１５、Ｍ２、Ｍ
０の場合について示している。基本構成は、実施の形態
７と同じであり、図３３〜図３５の構成はそのまま用い
ることができる。
実施の形態７の変形例であり、読み出し電流方向を実施
の形態７とは逆に、共通ソース線ＳＬからビット線ＢＬ
側に流すようにした場合のパス電圧Ｖｒｅａｄの設定例
を、図３６と対応させて、選択セルがＭ１５、Ｍ２、Ｍ
０の場合について示している。基本構成は、実施の形態
７と同じであり、図３３〜図３５の構成はそのまま用い
ることができる。
【０２６８】図４０は、しきい値とパス電圧Ｖｒｅａｄ
ｘの関係の例を、実施の形態７の図３７と対応させて示
している。実施の形態７と逆に、データを読み出す選択
セルよりも共通ソース線ＳＬ側に存在する非選択セルの
数の増加につれて、非選択セルのパス電圧Ｖｒｅａｄを
上昇させる。すなわち少なくとも、最もビット線ＢＬ側
のメモリセルＭ０が選択された場合のパス電圧Ｖｒｅａ
ｄ０と、最も共通ソース線ＳＬ側のメモリセルＭ１５が
選択されたときのパス電圧Ｖｒｅａｄ１５の関係は、Ｖ
ｒｅａｄ０＞Ｖｒｅａｄ１５と設定する。一般に、ワー
ド線ＷＬｘの位置を示す整数ｘについて、ｉ，ｊを任意
の値として、ｉ＞ｊとなる場合に、Ｖｒｅａｄｊ≧Ｖｒ
ｅａｄｉとする。これにより、ｒｅａｄ ｄｉｓｔｕｒ
ｂによる消去しきい値上昇を抑制することができる。
ｘの関係の例を、実施の形態７の図３７と対応させて示
している。実施の形態７と逆に、データを読み出す選択
セルよりも共通ソース線ＳＬ側に存在する非選択セルの
数の増加につれて、非選択セルのパス電圧Ｖｒｅａｄを
上昇させる。すなわち少なくとも、最もビット線ＢＬ側
のメモリセルＭ０が選択された場合のパス電圧Ｖｒｅａ
ｄ０と、最も共通ソース線ＳＬ側のメモリセルＭ１５が
選択されたときのパス電圧Ｖｒｅａｄ１５の関係は、Ｖ
ｒｅａｄ０＞Ｖｒｅａｄ１５と設定する。一般に、ワー
ド線ＷＬｘの位置を示す整数ｘについて、ｉ，ｊを任意
の値として、ｉ＞ｊとなる場合に、Ｖｒｅａｄｊ≧Ｖｒ
ｅａｄｉとする。これにより、ｒｅａｄ ｄｉｓｔｕｒ
ｂによる消去しきい値上昇を抑制することができる。
【０２６９】この変形例の場合は、一括消去された後
に、ビット線側のセルから順次書き込みを行う方式とし
た場合の書き込みベリファイ読み出し動作に特に有効で
ある。これにより、読み出し選択セルよりも後に書き込
むデータによる非選択セルの抵抗変化をドレイン側（共
通ソース線側）のセルだけ考えればよく、ソース側（ビ
ット線側）の非選択セルの電圧降下量は変化しないの
で、ソース電位変化によるしきい値変動を抑制し、選択
セルのしきい値変動を小さくすることができる。
に、ビット線側のセルから順次書き込みを行う方式とし
た場合の書き込みベリファイ読み出し動作に特に有効で
ある。これにより、読み出し選択セルよりも後に書き込
むデータによる非選択セルの抵抗変化をドレイン側（共
通ソース線側）のセルだけ考えればよく、ソース側（ビ
ット線側）の非選択セルの電圧降下量は変化しないの
で、ソース電位変化によるしきい値変動を抑制し、選択
セルのしきい値変動を小さくすることができる。
【０２７０】なお、図３９に示したように、選択トラン
ジスタＳ１，Ｓ２の制御電極に与える電圧はパス電圧Ｖ
ｒｅａｄｘまたはＶｃｃと従来例と同じ値を用いてよ
い。勿論、実施の形態６までで述べたように、選択トラ
ンジスタのコンダクタンスを制御する方法も併用でき
る。読み出しタイミングについては、実施の形態１と同
様であるので、説明は省略する。
ジスタＳ１，Ｓ２の制御電極に与える電圧はパス電圧Ｖ
ｒｅａｄｘまたはＶｃｃと従来例と同じ値を用いてよ
い。勿論、実施の形態６までで述べたように、選択トラ
ンジスタのコンダクタンスを制御する方法も併用でき
る。読み出しタイミングについては、実施の形態１と同
様であるので、説明は省略する。
【０２７１】このようにすることで、実施の形態７のす
べての特徴に加えて、実施の形態６で述べたように、選
択ビット線に隣接するビット線をシールドビット線とす
る方式を用いた場合には、シールドビット線に接続され
たメモリセルでのｒｅａｄｄｉｓｔｕｒｂも抑制するこ
とができる。また、Ｖｒｅａｄ０と同じ電圧をＶｒｅａ
ｄとしてすべてのセル読み出しに用いた従来例よりも、
セルに流れる電流の最悪値は悪化させずにセルのＶｒｅ
ａｄストレスの総量を低減できる。
べての特徴に加えて、実施の形態６で述べたように、選
択ビット線に隣接するビット線をシールドビット線とす
る方式を用いた場合には、シールドビット線に接続され
たメモリセルでのｒｅａｄｄｉｓｔｕｒｂも抑制するこ
とができる。また、Ｖｒｅａｄ０と同じ電圧をＶｒｅａ
ｄとしてすべてのセル読み出しに用いた従来例よりも、
セルに流れる電流の最悪値は悪化させずにセルのＶｒｅ
ａｄストレスの総量を低減できる。
【０２７２】この発明は上記各実施の形態に限られな
い。例えば、上記実施の形態で説明したデータ読み出し
手法は、書き込みデータのしきい値分布を揃えるための
ベリファイ読み出し動作にも同様に適用することがで
き、これによって、書き込み直後のしきい値と読み出し
時のしきい値を揃えることができ、より有効である。
い。例えば、上記実施の形態で説明したデータ読み出し
手法は、書き込みデータのしきい値分布を揃えるための
ベリファイ読み出し動作にも同様に適用することがで
き、これによって、書き込み直後のしきい値と読み出し
時のしきい値を揃えることができ、より有効である。
【０２７３】またこの発明は、読み出し電圧Ｖｒを変化
させる従来方法と組み合わせて用いることもできる。特
に、読み出し電圧Ｖｒをワード線毎に制御し、選択ゲー
ト線ＧＳＬの電圧をＶｒｅａｄよりも小さくすれば、読
み出し電流の最大値を従来例よりも抑制したままで、図
１２に示したようなメモリセルＭ０とＭ１５のしきい値
上昇を、各メモリセルＭ１〜Ｍ１４についても小さくす
ることができる。特に、実施の形態１において、選択ゲ
ート線ＧＳＬ側から順番に書き込み／読み出しを行う場
合、およびその変形例において、選択ゲート線ＳＳＬ側
から順番に書き込み／読み出しを行う場合には、読み出
しＶｒを変化させることによって、実施の形態１の解析
で説明したのと同じ理由により、すべてのメモリセルに
対して、非読み出しセルのデータによるしきい値変化量
をほぼ０とすることができ、非常に有効である。
させる従来方法と組み合わせて用いることもできる。特
に、読み出し電圧Ｖｒをワード線毎に制御し、選択ゲー
ト線ＧＳＬの電圧をＶｒｅａｄよりも小さくすれば、読
み出し電流の最大値を従来例よりも抑制したままで、図
１２に示したようなメモリセルＭ０とＭ１５のしきい値
上昇を、各メモリセルＭ１〜Ｍ１４についても小さくす
ることができる。特に、実施の形態１において、選択ゲ
ート線ＧＳＬ側から順番に書き込み／読み出しを行う場
合、およびその変形例において、選択ゲート線ＳＳＬ側
から順番に書き込み／読み出しを行う場合には、読み出
しＶｒを変化させることによって、実施の形態１の解析
で説明したのと同じ理由により、すべてのメモリセルに
対して、非読み出しセルのデータによるしきい値変化量
をほぼ０とすることができ、非常に有効である。
【０２７４】また上記各実施の形態は、例えば４値のし
きい値を１つのメモリセルに記憶する多値メモリについ
ても同様に適用できる。この場合、例えば４値データを
しきい値の高い方から第１，第２，第３，第４のデータ
状態とすれば、図９に示した“０”のしきい値上限値Ｖ
ｔｈｗは、最も高いしきい値の第１データ状態のしきい
値上限値と考え、しきい値Ｖｔｈｗ２は、第３データ状
態のしきい値の下限値と考えればよい。さらに、ＮＡＮ
Ｄ型多値メモリ記憶装置の場合には、最も高いしきい値
のデータ状態以外のしきい値分布について、すべてしき
い値変化の問題が生じるので、２値記憶の場合よりしき
い値分布間の分離幅を取る必要があるが、実施の形態
１，２，３を適用することにより、より有効にしきい値
分布幅を狭めることができる。
きい値を１つのメモリセルに記憶する多値メモリについ
ても同様に適用できる。この場合、例えば４値データを
しきい値の高い方から第１，第２，第３，第４のデータ
状態とすれば、図９に示した“０”のしきい値上限値Ｖ
ｔｈｗは、最も高いしきい値の第１データ状態のしきい
値上限値と考え、しきい値Ｖｔｈｗ２は、第３データ状
態のしきい値の下限値と考えればよい。さらに、ＮＡＮ
Ｄ型多値メモリ記憶装置の場合には、最も高いしきい値
のデータ状態以外のしきい値分布について、すべてしき
い値変化の問題が生じるので、２値記憶の場合よりしき
い値分布間の分離幅を取る必要があるが、実施の形態
１，２，３を適用することにより、より有効にしきい値
分布幅を狭めることができる。
【０２７５】またこの発明は、ＭＩＳＦＥＴ構造の不揮
発性メモリセルを用いたＥＥＰＲＯＭに限らず、原理的
にメモリセルが電流の有無又は大小としてデータを不揮
発に記憶するいわゆる電流読み出し型であって、これを
複数個直列に接続した構成で用いられる場合に適用する
ことが可能である。従って、残留分極によりデータを記
憶する強誘電体メモリでも、或いは磁化の向きや強さで
データを記憶する強磁性体メモリでも、直列接続して同
様の読み出しを行う場合には、この発明は有効である。
発性メモリセルを用いたＥＥＰＲＯＭに限らず、原理的
にメモリセルが電流の有無又は大小としてデータを不揮
発に記憶するいわゆる電流読み出し型であって、これを
複数個直列に接続した構成で用いられる場合に適用する
ことが可能である。従って、残留分極によりデータを記
憶する強誘電体メモリでも、或いは磁化の向きや強さで
データを記憶する強磁性体メモリでも、直列接続して同
様の読み出しを行う場合には、この発明は有効である。
【０２７６】また、素子分離絶縁膜や絶縁膜形成法自身
は、シリコンをシリコン酸化膜やシリコン窒化膜に変換
するこれら以外の方法、例えば酸素イオンを堆積したシ
リコンに注入する方法や、堆積したシリコンを酸化する
方法を用いてもかまわない。また、電荷蓄積層は、Ｔｉ
Ｏ2やＡｌ2Ｏ3、タンタル酸化膜、チタン酸ストロンチ
ウムやチタン酸バリウム、チタン酸ジルコニウム鉛、或
いはこれらのそれら積層膜を用いてもよい。
は、シリコンをシリコン酸化膜やシリコン窒化膜に変換
するこれら以外の方法、例えば酸素イオンを堆積したシ
リコンに注入する方法や、堆積したシリコンを酸化する
方法を用いてもかまわない。また、電荷蓄積層は、Ｔｉ
Ｏ2やＡｌ2Ｏ3、タンタル酸化膜、チタン酸ストロンチ
ウムやチタン酸バリウム、チタン酸ジルコニウム鉛、或
いはこれらのそれら積層膜を用いてもよい。
【０２７７】実施の形態では、半導体基板としてｐ型Ｓ
ｉ基板を用いたが、ｎ型Ｓｉ基板やＳＯＩ基板を用いて
もよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコ
ンを含む他の単結晶半導体基板でもよい。さらに、ゲー
ト電極は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、
ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなど
のシリサイドやポリサイド、Ｔｉ，Ａｌ，Ｃｕ，Ｔｉ
Ｎ，Ｗなどの金属を用いることができ、多結晶であって
もよいし、これらの積層構造にしてもよい。また、ゲー
ト電極にアモルファスＳｉ、アモルファスＳｉＧｅ、ア
モルファスＳｉＧｅＣを用いることができ、これらの積
層構造にしてもよい。さらに、電荷蓄積層はドット状に
形成されていてもよい。更に実施の形態ではメモリセル
及び選択トランジスタ共にｎチャネルの場合を説明した
が、ｐチャネルを用いても同様に適用できる。
ｉ基板を用いたが、ｎ型Ｓｉ基板やＳＯＩ基板を用いて
もよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコ
ンを含む他の単結晶半導体基板でもよい。さらに、ゲー
ト電極は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、
ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなど
のシリサイドやポリサイド、Ｔｉ，Ａｌ，Ｃｕ，Ｔｉ
Ｎ，Ｗなどの金属を用いることができ、多結晶であって
もよいし、これらの積層構造にしてもよい。また、ゲー
ト電極にアモルファスＳｉ、アモルファスＳｉＧｅ、ア
モルファスＳｉＧｅＣを用いることができ、これらの積
層構造にしてもよい。さらに、電荷蓄積層はドット状に
形成されていてもよい。更に実施の形態ではメモリセル
及び選択トランジスタ共にｎチャネルの場合を説明した
が、ｐチャネルを用いても同様に適用できる。
【０２７８】
【発明の効果】以上述べたようにこの発明によれば、電
流読み出し型のメモリセルを複数個直列接続してメモリ
セルユニットが構成される不揮発性半導体記憶装置にお
いて、選択メモリセルに直列接続された非選択メモリセ
ルのデータ、および選択メモリセルの位置によって生ず
る読み出し電流の変動を小さくでき、同時に、非選択メ
モリセルのデータ状態によるしきい値上昇量を抑えるこ
とができる。
流読み出し型のメモリセルを複数個直列接続してメモリ
セルユニットが構成される不揮発性半導体記憶装置にお
いて、選択メモリセルに直列接続された非選択メモリセ
ルのデータ、および選択メモリセルの位置によって生ず
る読み出し電流の変動を小さくでき、同時に、非選択メ
モリセルのデータ状態によるしきい値上昇量を抑えるこ
とができる。
【図１】この発明の実施の形態によるＥＥＰＲＯＭの構
成を示す図である。
成を示す図である。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの等価回路
である。
である。
【図３】同ＥＥＰＲＯＭのセンスアンプ回路部の構成を
示す図である。
示す図である。
【図４】同ＥＥＰＲＯＭのＮＡＮＤセルユニットの等価
回路とレイアウトである。
回路とレイアウトである。
【図５】図４（ｂ）のＡ−Ａ’断面図である。
【図６】図４（ｂ）のＢ−Ｂ’及びＣ−Ｃ’断面図であ
る。
る。
【図７】実施の形態によるデータ読み出し動作タイミン
グを示す図である。
グを示す図である。
【図８】同実施の形態によるデータ読み出し動作におけ
るＮＡＮＤセルユニットの電圧関係を示す図である。
るＮＡＮＤセルユニットの電圧関係を示す図である。
【図９】同実施の形態におけるデータしきい値分布と読
み出し動作電圧の関係を示す図である。
み出し動作電圧の関係を示す図である。
【図１０】同実施の形態における選択トランジスタとメ
モリセルのドレイン電流とドレイン電圧の関係を示す図
である。
モリセルのドレイン電流とドレイン電圧の関係を示す図
である。
【図１１】同実施の形態による読み出し電流と選択トラ
ンジスタのゲート電圧の関係を示す図である。
ンジスタのゲート電圧の関係を示す図である。
【図１２】同実施の形態によるしきい値上昇と選択トラ
ンジスタのゲート電圧の関係を示す図である。
ンジスタのゲート電圧の関係を示す図である。
【図１３】従来例による読み出し電流と選択トランジス
タのゲート電圧の関係を示す図である。
タのゲート電圧の関係を示す図である。
【図１４】従来例によるしきい値上昇と選択トランジス
タのゲート電圧の関係を示す図である。
タのゲート電圧の関係を示す図である。
【図１５】同実施の形態の変形例によるデータ読み出し
動作タイミングを示す図である。
動作タイミングを示す図である。
【図１６】同変形例によるデータ読み出し動作における
ＮＡＮＤセルユニットの電圧関係を示す図である。
ＮＡＮＤセルユニットの電圧関係を示す図である。
【図１７】他の実施の形態におけるデータしきい値分布
と読み出し動作電圧の関係を示す図である。
と読み出し動作電圧の関係を示す図である。
【図１８】同実施の形態における選択トランジスタとメ
モリセルのドレイン電流とドレイン電圧の関係を示す図
である。
モリセルのドレイン電流とドレイン電圧の関係を示す図
である。
【図１９】同実施の形態による読み出し電流と選択トラ
ンジスタのゲート電圧の関係を示す図である。
ンジスタのゲート電圧の関係を示す図である。
【図２０】同実施の形態によるしきい値上昇と選択トラ
ンジスタのゲート電圧の関係を示す図である。
ンジスタのゲート電圧の関係を示す図である。
【図２１】同実施の形態の変形例によるデータ読み出し
動作タイミングを示す図である。
動作タイミングを示す図である。
【図２２】同変形例によるデータ読み出し動作における
ＮＡＮＤセルユニットの電圧関係を示す図である。
ＮＡＮＤセルユニットの電圧関係を示す図である。
【図２３】他の実施の形態によるメモリセルアレイの断
面構造を図５に対応させて示す図である。
面構造を図５に対応させて示す図である。
【図２４】同実施の形態のメモリセルアレイの断面構造
を図６に対応させて示す図である。
を図６に対応させて示す図である。
【図２５】他の実施の形態によるＥＥＰＲＯＭの構成を
図１に対応させて示す図である。
図１に対応させて示す図である。
【図２６】同実施の形態による読み出し電流のワード線
位置依存性を従来例と共に示す図である。
位置依存性を従来例と共に示す図である。
【図２７】同実施の形態によるしきい値のワード線位置
依存性を従来例と共に示す図である。
依存性を従来例と共に示す図である。
【図２８】他の実施の形態によるＥＥＰＲＯＭの構成を
示す図である。
示す図である。
【図２９】同実施の形態のデータ読み出し動作における
ＮＡＮＤセルユニットの電圧関係を示す図である。
ＮＡＮＤセルユニットの電圧関係を示す図である。
【図３０】同実施の形態の読み出し動作のタイミング図
である。
である。
【図３１】他の実施の形態によるデータ読み出し動作に
おけるＮＡＮＤセルユニットの電圧関係を示す図であ
る。
おけるＮＡＮＤセルユニットの電圧関係を示す図であ
る。
【図３２】同実施の形態の読み出し動作のタイミング図
である。
である。
【図３３】他の実施の形態によるＥＥＰＲＯＭの構成を
示す図である。
示す図である。
【図３４】図３３におけるＶｒｅａｄ発生回路の構成を
示す図である。
示す図である。
【図３５】図３４における論理回路の構成を示す図であ
る。
る。
【図３６】同実施の形態のデータ読み出し動作における
ＮＡＮＤセルユニットの電圧関係を示す図である。
ＮＡＮＤセルユニットの電圧関係を示す図である。
【図３７】同実施の形態のパス電圧Ｖｒｅａｄの設定例
を示す図である。
を示す図である。
【図３８】選択メモリセルのバックパターンによるしき
い値変動の様子を示す実験データである。
い値変動の様子を示す実験データである。
【図３９】同実施の形態の変形例でのデータ読み出し動
作におけるＮＡＮＤセルユニットの電圧関係を示す図で
ある。
作におけるＮＡＮＤセルユニットの電圧関係を示す図で
ある。
【図４０】同変形例でのパス電圧Ｖｒｅａｄの設定例を
示す図である。
示す図である。
【図４１】従来例のメモリセルＭ０読み出し時の電圧関
係を示す図である。
係を示す図である。
【図４２】従来例のメモリセルＭ１５読み出し時の電圧
関係を示す図である。
関係を示す図である。
【図４３】従来例のデータしきい値分布を示す図であ
る。
る。
【図４４】従来例のしきい値変動を生じるデータ読み出
し動作を説明するための図である。
し動作を説明するための図である。
１…メモリセルアレイ、２…データ制御線ドライバ、３
…ロウデコーダ、４…センスアンプ回路、５…カラムデ
コーダ、６…アドレスバッファ、７…データ入出力バッ
ファ、８…制御回路、９…基板電位制御回路、１０…ソ
ース線電圧制御回路、１１…内部電圧発生回路、１２…
Ｖｒｅａｄ／ＶＧＳＬ切り換え回路、２０…ＮＡＮＤセ
ルユニット、Ｍ０〜Ｍ１５…メモリセル、Ｓ１，Ｓ２…
選択トランジスタ、ＢＬ…データ転送線（ビット線）、
ＷＬ０〜ＷＬ１５…データ制御線（ワード線）、ＳＳ
Ｌ，ＧＳＬ…選択ゲート線、ＳＬ…共通ソース線。
…ロウデコーダ、４…センスアンプ回路、５…カラムデ
コーダ、６…アドレスバッファ、７…データ入出力バッ
ファ、８…制御回路、９…基板電位制御回路、１０…ソ
ース線電圧制御回路、１１…内部電圧発生回路、１２…
Ｖｒｅａｄ／ＶＧＳＬ切り換え回路、２０…ＮＡＮＤセ
ルユニット、Ｍ０〜Ｍ１５…メモリセル、Ｓ１，Ｓ２…
選択トランジスタ、ＢＬ…データ転送線（ビット線）、
ＷＬ０〜ＷＬ１５…データ制御線（ワード線）、ＳＳ
Ｌ，ＧＳＬ…選択ゲート線、ＳＬ…共通ソース線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 27/10 ４３４ 29/792 29/78 ３７１ (72)発明者 松永 泰彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5B025 AA01 AC01 AD05 AE00 5F083 EP02 EP18 EP23 EP76 ER23 GA11 JA05 JA19 JA32 JA35 JA36 JA37 JA39 JA40 MA06 MA19 NA01 5F101 BA01 BA29 BA36 BA46 BB05 BD02 BD34 BE02 BE05 BE07 BF01
Claims (38)
- 【請求項１】 保持するデータによって電流端子間のコ
ンダクタンスが変化し、第１の端子と第２の端子の間に
複数個電流端子が直列接続された、データを電気的に再
書き込み可能な複数のメモリセルと、前記第１の端子を
電気的にデータ転送線に接続する第１の選択スイッチン
グエレメントと、前記第２の端子を基準電位線に接続す
る第２の選択スイッチングエレメントであるＭＩＳＦＥ
Ｔとを備えてメモリセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードにおいて、前記ＭＩＳＦＥＴ
の電流端子間のコンダクタンスが、前記選択されたメモ
リセル以外の少なくとも一つのメモリセルについて、電
流端子間のコンダクタンスを最も小さくなる状態に設定
した場合のコンダクタンスより小さい状態に設定される
ようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 保持するデータによって電流端子間のコ
ンダクタンスが変化し、第１の端子と第２の端子の間に
複数個電流端子が直列接続された、データを電気的に再
書き込み可能な複数のメモリセルと、前記第１の端子を
データ転送線に接続する第１の選択スイッチングエレメ
ントであるＭＩＳＦＥＴと、前記第２の端子を電気的に
基準電位線に接続する第２の選択スイッチングエレメン
トとを備えてメモリセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードにおいて、前記ＭＩＳＦＥＴ
の電流端子間のコンダクタンスが、前記選択されたメモ
リセル以外の少なくとも一つのメモリセルについて、電
流端子間のコンダクタンスを最も小さくなる状態に設定
した場合のコンダクタンスより小さい状態に設定される
ようにしたことを特徴とする半導体記憶装置。 - 【請求項３】 前記データ読み出しモードは、前記デー
タ転送線から前記メモリセルユニットを介して前記基準
電位線に読み出し電流を流すものであって、前記第２の
選択スイッチングエレメントのＭＩＳＦＥＴの制御電極
の電圧は、前記パス電圧より低く且つ、前記第１の選択
スイッチングエレメントの制御電極の電圧より低い第１
の設定値に設定されていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項４】 前記データ読み出しモードは、前記基準
電位線から前記メモリセルユニットを介して前記データ
転送線に読み出し電流を流すものであって、前記第２の
選択スイッチングエレメントのＭＩＳＦＥＴの制御電極
の電圧は、前記パス電圧より低く且つ、前記第１の選択
スイッチングエレメントの制御電極の電圧より低い第１
の設定値に設定されていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項５】 前記データ読み出しモードは、前記基準
電位線から前記メモリセルユニットを介して前記データ
転送線に読み出し電流を流すものであって、前記第１の
選択スイッチングエレメントのＭＩＳＦＥＴ制御電極の
電圧は、前記パス電圧より低く且つ、前記第２の選択ス
イッチングエレメントの制御電極の電圧より低い第１の
設定値に設定されていることを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項６】 前記データ読み出しモードは、前記デー
タ転送線から前記メモリセルユニットを介して前記基準
電位線に読み出し電流を流すものであって、前記第１の
選択スイッチングエレメントのＭＩＳＦＥＴの制御電極
の電圧は、前記パス電圧より低く且つ、前記第２の選択
スイッチングエレメントの制御電極の電圧より低い第１
の設定値に設定されていることを特徴とする請求項２記
載の半導体記憶装置。 - 【請求項７】 前記メモリセルは、半導体基板に少なく
とも一つの電荷蓄積層と制御電極とを有するトランジス
タ構造を有し、 前記データ読み出しモードにおいて、前記メモリセルの
ドレイン電流係数をβ cell、前記ＭＩＳＦＥＴのドレイ
ン電流係数をβSL、前記メモリセルの書き込みしきい値
をＶthw、前記ＭＩＳＦＥＴのしきい値をＶth、前記パ
ス電圧をＶread、前記ＭＩＳＦＥＴの制御電極の電圧を
ＶＧＳＬとして、（βSL）0.5×（ＶＧＳＬ−Ｖth）が
（βcell）0.5×（Ｖread−Ｖthw）より小さくなるよう
にしたことを特徴とする請求項３乃至６のいずれかに記
載の半導体記憶装置。 - 【請求項８】 前記メモリセルは、半導体基板に少なく
とも一つの電荷蓄積層と制御電極とを有するトランジス
タ構造を有し、 前記データ読み出しモードにおいて、前記メモリセルの
ドレイン電流係数をβ cell、前記ＭＩＳＦＥＴのドレイ
ン電流係数をβSL、前記メモリセルの書き込みしきい値
をＶthw、前記ＭＩＳＦＥＴのしきい値をＶth、前記パ
ス電圧をＶread、前記ＭＩＳＦＥＴの制御電極の電圧を
ＶＧＳＬとして、（βSL）×（ＶＧＳＬ−Ｖth）が（β
cell）×（Ｖread−Ｖthw）より小さくなるようにした
ことを特徴とする請求項３乃至６のいずれかに記載の半
導体記憶装置。 - 【請求項９】 保持するデータによって電流端子間のコ
ンダクタンスが変化し、第１の端子と第２の端子の間に
複数個電流端子が直列接続された、データを電気的に再
書き込み可能な複数のメモリセルと、前記第１の端子を
電気的にデータ転送線に接続する第１の選択スイッチン
グエレメントと、前記第２の端子を基準電位線に接続す
る第２の選択スイッチングエレメントであるＭＩＳＦＥ
Ｔとを備えてメモリセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードにおいて、前記第２の選択ス
イッチングエレメントの制御電極の電圧は、前記パス電
圧より低く且つ、前記第１の選択スイッチングエレメン
トの制御電極の電圧より低い第１の設定値に設定されて
いることを特徴とする半導体記憶装置。 - 【請求項１０】 保持するデータによって電流端子間の
コンダクタンスが変化し、第１の端子と第２の端子の間
に複数個電流端子が直列接続された、データを電気的に
再書き込み可能な複数のメモリセルと、前記第１の端子
をデータ転送線に接続する第１の選択スイッチングエレ
メントであるＭＩＳＦＥＴと、前記第２の端子を電気的
に基準電位線に接続する第２の選択スイッチングエレメ
ントとを備えてメモリセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードにおいて、前記第１の選択ス
イッチングエレメントの制御電極の電圧は、前記パス電
圧より低く且つ、前記第２の選択スイッチングエレメン
トの制御電極の電圧より低い第１の設定値に設定されて
いることを特徴とする半導体記憶装置。 - 【請求項１１】 前記メモリセルは、半導体基板に少な
くとも一つの電荷蓄積層と制御電極とを有するトランジ
スタ構造を有し、 前記データ読み出しモードにおいて、前記メモリセルの
ドレイン電流係数をβ cell、前記ＭＩＳＦＥＴのドレイ
ン電流係数をβSL、前記メモリセルの書き込みしきい値
をＶthw、前記ＭＩＳＦＥＴのしきい値をＶth、前記パ
ス電圧をＶread、前記ＭＩＳＦＥＴの制御電極の電圧を
ＶＧＳＬとして、（βSL）×（ＶＧＳＬ−Ｖth）が（β
cell）×（Ｖread−Ｖthw）より小さくなるようにした
ことを特徴とする請求項９又は１０記載の半導体記憶装
置。 - 【請求項１２】 保持するデータによって電流端子間の
コンダクタンスが変化し、第１の端子と第２の端子の間
に複数個電流端子が直列接続された、データを電気的に
再書き込み可能な複数のメモリセルと、前記第１の端子
を電気的にデータ転送線に接続する第１の選択スイッチ
ングエレメントと、前記第２の端子を基準電位線に接続
する第２の選択スイッチングエレメントであるＭＩＳＦ
ＥＴとを備えてメモリセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードにおいて、 前記メモリセルユニット内で前記基準電位線から数えて
所定個数の範囲内のメモリセルが選択された場合に、前
記第２の選択スイッチングエレメントの制御電極の電圧
は、前記パス電圧より低く且つ、前記第１の選択スイッ
チングエレメントの制御電極の電圧より低い第１の設定
値に設定され、 前記基準電位線から数えて所定個数の範囲外のメモリセ
ルが選択された場合に、前記第２の選択スイッチングエ
レメントの制御電極の電圧は、前記第１の設定値よりも
高い第２の設定値に設定されるようにしたことを特徴と
する半導体記憶装置。 - 【請求項１３】 保持するデータによって電流端子間の
コンダクタンスが変化し、第１の端子と第２の端子の間
に複数個電流端子が直列接続された、データを電気的に
再書き込み可能な複数のメモリセルと、前記第１の端子
をデータ転送線に接続する第１の選択スイッチングエレ
メントであるＭＩＳＦＥＴと、前記第２の端子を電気的
に基準電位線に接続する第２の選択スイッチングエレメ
ントとを備えてメモリセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードにおいて、 前記メモリセルユニット内で前記データ転送線から数え
て所定個数の範囲内のメモリセルが選択された場合に、
前記第１の選択スイッチングエレメントの制御電極の電
圧は、前記パス電圧より低く且つ、前記第２の選択スイ
ッチングエレメントの制御電極の電圧より低い第１の設
定値に設定され、 前記データ転送線から数えて所定個数の範囲外のメモリ
セルが選択された場合に、前記第１の選択スイッチング
エレメントの制御電極の電圧は、前記第１の設定値より
も高い第２の設定値に設定されるようにしたことを特徴
とする半導体記憶装置。 - 【請求項１４】 前記データ読み出しモードにおいて、
前記第１のスイッチングエレメントの制御電極の電圧
が、前記パス電圧に等しいことを特徴とする請求項１，
３，４，９，１２のいずれかに記載の半導体記憶装置。 - 【請求項１５】 前記データ読み出しモードにおいて、
前記第２のスイッチングエレメントの制御電極の電圧
が、前記パス電圧に等しいことを特徴とする請求項２，
５，６，１０，１３のいずれかに記載の半導体記憶装
置。 - 【請求項１６】 前記データ読み出しモードにおいて、
前記パス電圧は、電源電圧より高い電圧であることを特
徴とする請求項１乃至１５のいずれかに記載の半導体記
憶装置。 - 【請求項１７】 前記データ読み出しモードにおいて、
前記第１の設定値は、電源電圧より低い電圧であること
を特徴とする請求項３乃至１５のいずれかに記載の半導
体記憶装置。 - 【請求項１８】 前記データ読み出しモードにおいて、
前記第２の設定値は、電源電圧より高い電圧であること
を特徴とする請求項１２又は１３に記載の半導体記憶装
置。 - 【請求項１９】 前記データ読み出しモードにおいて、
複数のメモリセルの制御電極と第１及び第２のスイッチ
ングエレメントの制御電極は、それぞれ０Ｖ以上の電圧
を有する電圧ノードに接続されていることを特徴とする
請求項１乃至１８のいずれかに記載の半導体記憶装置。 - 【請求項２０】 前記メモリセルの電荷蓄積層と前記半
導体基板との間のゲート絶縁膜と、前記ＭＩＳＦＥＴの
ゲート絶縁膜とは実質的に同じ膜厚を有することを特徴
とする請求項７，８，１１のいずれかに記載の半導体記
憶装置。 - 【請求項２１】 前記メモリセルのゲート長を、前記メ
モリセルの制御電極と電荷蓄積層との間の容量の全容量
に対する比で割った値よりも、前記ＭＩＳＦＥＴのゲー
ト長が小さいことを特徴とする請求項２０記載の半導体
記憶装置。 - 【請求項２２】 互いに平行な複数のデータ転送線とこ
れらのデータ転送線と交差する複数の基準電位線との間
にそれぞれ接続された複数のメモリセルユニットを有
し、前記基準電位線の方向に並ぶ複数のメモリセルユニ
ットの第１及び第２の選択スイッチングエレメントの制
御電極がそれぞれ共通に第１及び第２の選択制御線に、
前記基準電位線の方向に並ぶ複数のメモリセルユニット
のメモリセルの制御電極が共通にデータ制御線に接続さ
れて、メモリセルアレイが構成され、 前記複数の基準電位線を短絡する、データ転送線方向が
長手方向となるように形成された導電体領域が前記デー
タ転送線より少ない線密度で配設されていることを特徴
とする請求項１乃至１９のいずれかに記載の半導体記憶
装置。 - 【請求項２３】 保持するデータによって電流端子間の
コンダクタンスが変化し、第１の端子と第２の端子の間
に複数個電流端子が直列接続された、データを電気的に
再書き込み可能な複数のメモリセルと、前記第１の端子
を電気的にデータ転送線に接続する第１の選択スイッチ
ングエレメントと、前記第２の端子を基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードは、前記データ転送線から前
記メモリセルユニットを介して前記基準電位線に電流を
流すものであって、前記基準電位線と前記選択されたメ
モリセルの間にある非選択メモリセルの制御電極に与え
る第１のパス電圧が、前記データ転送線と前記選択され
たメモリセルの間にある非選択メモリセルの制御電極に
与える第２のパス電圧よりも低く設定されることを特徴
とする半導体記憶装置。 - 【請求項２４】 保持するデータによって電流端子間の
コンダクタンスが変化し、第１の端子と第２の端子の間
に複数個電流端子が直列接続された、データを電気的に
再書き込み可能な複数のメモリセルと、前記第１の端子
を電気的にデータ転送線に接続する第１の選択スイッチ
ングエレメントと、前記第２の端子を基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外のメモリセルにそのデータに
よらず電流端子間を導通状態とするパス電圧をその制御
電極に印加して、前記データ転送線と基準電位線との間
の電流の有無又は電流の大小を検出するデータ読み出し
モードを有し、 前記データ読み出しモードは、前記基準電位線から前記
メモリセルユニットを介して前記データ転送線に電流を
流すものであって、前記データ転送線と前記選択された
メモリセルの間にある非選択メモリセルの制御電極に与
える第１のパス電圧が、前記基準電位線と前記選択され
たメモリセルの間にある非選択メモリセルの制御電極に
与える第２のパス電圧よりも低く設定されることを特徴
とする半導体記憶装置。 - 【請求項２５】 前記読み出しモードにおいて、前記第
２のパス電圧と第１のパス電圧の差は、前記データ転送
線と基準電位線の間の電位差の絶対値の最大値より小さ
く設定されることを特徴とする請求項２３又は２４記載
の半導体記憶装置。 - 【請求項２６】 互いに平行な複数のデータ転送線とこ
れらのデータ転送線と交差する複数の基準電位線との間
にそれぞれ接続された複数のメモリセルユニットを有
し、前記基準電位線の方向に並ぶ複数のメモリセルユニ
ットの第１及び第２の選択スイッチングエレメントの制
御電極がそれぞれ共通に第１及び第２の選択制御線に、
前記データ転送線の方向に並ぶ複数のメモリセルの制御
電極が共通にデータ制御線に接続されて、メモリセルア
レイが構成され、 前記複数の基準電位線を短絡する導電体領域が前記デー
タ転送線より少ない線密度で配設されていることを特徴
とする請求項２３乃至２５のいずれかに記載の半導体記
憶装置。 - 【請求項２７】 前記データ読み出しモードにおいて、
前記第２の選択スイッチングエレメントの電流端子間の
コンダクタンスが、前記選択されたメモリセル以外の少
なくとも一つのメモリセルについて電流端子間のコンダ
クタンスを最も小さくなる状態に設定した場合のコンダ
クタンスよりも小さい状態に設定されることを特徴とす
る請求項２３記載の半導体記憶装置。 - 【請求項２８】 前記データ読み出しモードにおいて、
前記第１の選択スイッチングエレメントの電流端子間の
コンダクタンスが、前記選択されたメモリセル以外の少
なくとも一つのメモリセルについて電流端子間のコンダ
クタンスを最も小さくなる状態に設定した場合のコンダ
クタンスよりも小さい状態に設定されることを特徴とす
る請求項２４記載の半導体記憶装置。 - 【請求項２９】 前記複数のデータ転送線に対して、デ
ータ転送線の数より少ない数のセンスアンプが配置さ
れ、データ転送線が選択的にセンスアンプに接続される
ようにしたことを特徴とする請求項２２又は２６記載の
半導体記憶装置。 - 【請求項３０】 前記データ読み出しモードにおいて、
センスアンプに接続されたデータ転送線に隣接する非選
択状態のデータ転送線に固定電位が与えられるようにし
たことを特徴とする請求項２９記載の半導体記憶装置。 - 【請求項３１】 保持するデータによって電流端子間の
コンダクタンスが変化し、第１の端子と第２の端子の間
に複数個電流端子が直列接続された、データを電気的に
再書き込み可能な複数のメモリセルと、前記第１の端子
を電気的にデータ転送線に接続する第１の選択スイッチ
ングエレメントと、前記第２の端子を基準電位線に接続
する第２の選択スイッチングエレメントとを備えてメモ
リセルユニットが構成され、 前記メモリセルユニットの第１及び第２の選択スイッチ
ングエレメントを導通状態にし、選択されたメモリセル
にそのデータに応じてその電流端子間を導通又は遮断状
態にさせる読み出し電圧をその制御電極に印加し、前記
選択されたメモリセル以外の非選択メモリセルにそのデ
ータによらず電流端子間を導通状態とするパス電圧をそ
の制御電極に印加して、前記データ転送線と基準電位線
との間の電流の有無又は電流の大小を検出するデータ読
み出しモードを有し、 前記データ読み出しモードにおいて、前記選択されたメ
モリセルの前記メモリユニット内の位置に応じて、前記
非選択メモリセルの制御電極に与えるパス電圧が切り換
えられるようにしたことを特徴とする半導体記憶装置。 - 【請求項３２】 前記データ読み出しモードは、前記デ
ータ転送線から前記メモリセルユニットを介して前記基
準電位線に電流を流すものであって、前記選択されたメ
モリセルより前記データ転送線側にある非選択メモリセ
ルの数が多くなるにつれて、前記パス電圧が高く設定さ
れるようにしたことを特徴とする請求項３１記載の半導
体記憶装置。 - 【請求項３３】 前記データ読み出しモードは、前記基
準電位線から前記メモリセルユニットを介して前記デー
タ転送線に電流を流すものであって、前記選択されたメ
モリセルより前記基準電位線側にある非選択メモリセル
の数が多くなるにつれて、前記パス電圧が高く設定され
るようにしたことを特徴とする請求項３１記載の半導体
記憶装置。 - 【請求項３４】 前記パス電圧を発生するパス電圧発生
回路は、 電源電圧より高く且つ、参照電圧に応じて異なるパス電
圧を発生する昇圧回路と、 前記メモリセルユニット内のメモリセル選択を行うアド
レスデータに応答して前記参照電圧を発生させる参照電
圧発生回路とを有することを特徴とする請求項３１乃至
３３のいずれかに記載の半導体記憶装置。 - 【請求項３５】 前記参照電圧発生回路は、 テスト結果に応じて発生するパス電圧を調整するための
トリミング設定値と前記アドレスデータとを入力して前
記参照電圧に対応するディジタルデータを生成する論理
回路と、 この論理回路の出力ディジタルデータをアナログ値に変
換して前記参照電圧を発生する回路とを有することを特
徴とする請求項３４記載の半導体記憶装置。 - 【請求項３６】 前記メモリセルユニットを一括してデ
ータ消去した後、読み出し電流の最も下流側のメモリセ
ルから順にデータ書き込みを行うデータ書き込みモード
を有することを特徴とする請求項３１乃至３５のいずれ
かに記載の半導体記憶装置。 - 【請求項３７】 前記メモリセルは、半導体基板にトン
ネル絶縁膜を介して浮遊ゲートが形成され、浮遊ゲート
上に絶縁膜を介して制御ゲート電極が形成された浮遊ゲ
ート型トランジスタ構造を有することを特徴とする請求
項１，２，９，１０，１２，１３，２３，２４，３１の
いずれかに記載の半導体記憶装置。 - 【請求項３８】 前記メモリセルは、半導体基板にトン
ネル絶縁膜、窒素を含む電荷蓄積層、及びシリコン酸化
膜が積層された積層絶縁膜が形成され、この積層絶縁膜
上に制御ゲート電極が形成されたＭＯＮＯＳ型トランジ
スタ構造を有することを特徴とする請求項１，２，９，
１０，１２，１３，２３，２４，３１のいずれかに記載
の半導体記憶装置。
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Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009881B2 (en) | 2004-05-17 | 2006-03-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007019474A (ja) * | 2005-07-04 | 2007-01-25 | Hynix Semiconductor Inc | ナンド型フラッシュメモリ素子及びその製造方法 |
| JP2007193854A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体記憶装置 |
| KR100801391B1 (ko) | 2006-01-23 | 2008-02-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| JP2008052808A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード |
| JP2008226422A (ja) * | 2007-03-14 | 2008-09-25 | Hynix Semiconductor Inc | 不揮発性メモリ装置の読み出し方法 |
| KR100877103B1 (ko) * | 2007-06-01 | 2009-01-07 | 주식회사 하이닉스반도체 | 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법 |
| US7495959B2 (en) | 2006-10-31 | 2009-02-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of reading information from the same |
| JP2009059460A (ja) * | 2007-08-30 | 2009-03-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7512002B2 (en) | 2006-10-31 | 2009-03-31 | Samsung Electronics Co., Ltd. | Non-volatile memory device and programming, reading and erasing methods thereof |
| JP2009070501A (ja) * | 2007-09-14 | 2009-04-02 | Toshiba Corp | 不揮発性半導体記憶装置の読み出し／書き込み制御方法 |
| US7529131B2 (en) | 2005-11-11 | 2009-05-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, method for reading out thereof, and memory card |
| JP2009117018A (ja) * | 2007-11-02 | 2009-05-28 | Toshiba Corp | 半導体記憶装置 |
| JP2009129536A (ja) * | 2007-11-26 | 2009-06-11 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその読み出し方法 |
| JP2009163782A (ja) * | 2007-12-13 | 2009-07-23 | Toshiba Corp | 半導体記憶装置 |
| JP2009193631A (ja) * | 2008-02-14 | 2009-08-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009533794A (ja) * | 2006-04-12 | 2009-09-17 | サンディスク コーポレイション | 読み出し中におけるプログラム外乱による影響の軽減 |
| JP2009539203A (ja) * | 2006-06-01 | 2009-11-12 | サンディスク コーポレイション | 異なる電圧を使用する不揮発性記憶装置のための検証動作 |
| JP2010020814A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 不揮発性半導体記憶装置およびその消去検証方法 |
| JP2011501337A (ja) * | 2007-10-17 | 2011-01-06 | サムスン エレクトロニクス カンパニー リミテッド | マルチビットプログラミングのための装置および方法 |
| JP2011501339A (ja) * | 2007-10-18 | 2011-01-06 | マイクロン テクノロジー， インク． | Ｎａｎｄ型フラッシュ中のメモリセルの検出 |
| US8107295B2 (en) | 2008-11-14 | 2012-01-31 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read method thereof |
| JP5017480B1 (ja) * | 2011-05-02 | 2012-09-05 | 株式会社東芝 | 半導体記憶装置 |
| US8335114B2 (en) | 2007-12-13 | 2012-12-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of shortening erase time |
| JP2013069378A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2015053099A (ja) * | 2013-09-09 | 2015-03-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9224493B2 (en) | 2008-11-14 | 2015-12-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read method thereof |
| JP2017059287A (ja) * | 2015-09-18 | 2017-03-23 | 株式会社東芝 | 半導体装置 |
Families Citing this family (154)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4049641B2 (ja) * | 2002-09-06 | 2008-02-20 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US7233522B2 (en) * | 2002-12-31 | 2007-06-19 | Sandisk 3D Llc | NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same |
| US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| US7233024B2 (en) | 2003-03-31 | 2007-06-19 | Sandisk 3D Llc | Three-dimensional memory device incorporating segmented bit line memory array |
| US6879505B2 (en) * | 2003-03-31 | 2005-04-12 | Matrix Semiconductor, Inc. | Word line arrangement having multi-layer word line segments for three-dimensional memory array |
| JP4256198B2 (ja) * | 2003-04-22 | 2009-04-22 | 株式会社東芝 | データ記憶システム |
| US6975542B2 (en) * | 2003-05-08 | 2005-12-13 | Micron Technology, Inc. | NAND flash memory with improved read and verification threshold uniformity |
| JP2005026589A (ja) * | 2003-07-04 | 2005-01-27 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US7164182B2 (en) | 2003-07-07 | 2007-01-16 | Micron Technology, Inc. | Pixel with strained silicon layer for improving carrier mobility and blue response in imagers |
| KR100500456B1 (ko) * | 2003-08-13 | 2005-07-18 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 |
| JP4212444B2 (ja) * | 2003-09-22 | 2009-01-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6982905B2 (en) * | 2003-10-09 | 2006-01-03 | Micron Technology, Inc. | Method and apparatus for reading NAND flash memory array |
| US7355358B2 (en) * | 2003-10-23 | 2008-04-08 | Hewlett-Packard Development Company, L.P. | Configurable H-bridge circuit |
| US20050128807A1 (en) * | 2003-12-05 | 2005-06-16 | En-Hsing Chen | Nand memory array incorporating multiple series selection devices and method for operation of same |
| US7221588B2 (en) * | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| KR20050068901A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 비 휘발성 메모리 소자의 제조방법 |
| KR100539252B1 (ko) * | 2004-03-08 | 2005-12-27 | 삼성전자주식회사 | 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템 |
| US7476945B2 (en) * | 2004-03-17 | 2009-01-13 | Sanyo Electric Co., Ltd. | Memory having reduced memory cell size |
| JP4331053B2 (ja) * | 2004-05-27 | 2009-09-16 | 株式会社東芝 | 半導体記憶装置 |
| JP4693375B2 (ja) * | 2004-08-02 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置 |
| JP2006060030A (ja) * | 2004-08-20 | 2006-03-02 | Renesas Technology Corp | 半導体記憶装置 |
| JP4417813B2 (ja) * | 2004-10-01 | 2010-02-17 | 株式会社東芝 | 半導体記憶装置及びメモリカード |
| KR100684873B1 (ko) * | 2004-11-22 | 2007-02-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법 |
| KR100591772B1 (ko) * | 2004-12-01 | 2006-06-26 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 전압 인가 방법 |
| US7177191B2 (en) * | 2004-12-30 | 2007-02-13 | Sandisk 3D Llc | Integrated circuit including memory array incorporating multiple types of NAND string structures |
| JP4746326B2 (ja) * | 2005-01-13 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100672998B1 (ko) * | 2005-02-14 | 2007-01-24 | 삼성전자주식회사 | 불휘발성 메모리 소자, 그 구동 방법 및 형성 방법 |
| JP4653533B2 (ja) | 2005-03-24 | 2011-03-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100626394B1 (ko) * | 2005-06-27 | 2006-09-20 | 삼성전자주식회사 | 플래시 메모리의 신뢰성 향상을 위한 스트링 선택 라인 및그라운드 선택 라인 바이어스 회로 |
| KR100680455B1 (ko) * | 2005-06-30 | 2007-02-08 | 주식회사 하이닉스반도체 | Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법 |
| KR100714485B1 (ko) * | 2005-08-23 | 2007-05-07 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 |
| US7345918B2 (en) * | 2005-08-31 | 2008-03-18 | Micron Technology, Inc. | Selective threshold voltage verification and compaction |
| KR100684198B1 (ko) * | 2005-09-16 | 2007-02-20 | 삼성전자주식회사 | 소스 스트래핑 라인이 구비된 반도체 장치 |
| JP2007102865A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置 |
| US7349258B2 (en) * | 2005-12-06 | 2008-03-25 | Sandisk Corporation | Reducing read disturb for non-volatile storage |
| US7262994B2 (en) * | 2005-12-06 | 2007-08-28 | Sandisk Corporation | System for reducing read disturb for non-volatile storage |
| ATE504065T1 (de) * | 2005-12-06 | 2011-04-15 | Sandisk Corp | Minderung der lesestörungen in nicht-flüchtigen speichern |
| US7489546B2 (en) * | 2005-12-20 | 2009-02-10 | Micron Technology, Inc. | NAND architecture memory devices and operation |
| DE602007011736D1 (de) | 2006-03-03 | 2011-02-17 | Sandisk Corp | Leseoperation für nichtflüchtige speicherung mit floating-gate-kopplungskompensation |
| US7499319B2 (en) | 2006-03-03 | 2009-03-03 | Sandisk Corporation | Read operation for non-volatile storage with compensation for coupling |
| JP4805696B2 (ja) * | 2006-03-09 | 2011-11-02 | 株式会社東芝 | 半導体集積回路装置およびそのデータ記録方式 |
| US7400533B2 (en) * | 2006-05-04 | 2008-07-15 | Micron Technology, Inc. | Mimicking program verify drain resistance in a memory device |
| KR101202537B1 (ko) | 2006-05-12 | 2012-11-19 | 애플 인크. | 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩 |
| US8239735B2 (en) | 2006-05-12 | 2012-08-07 | Apple Inc. | Memory Device with adaptive capacity |
| CN103280239B (zh) | 2006-05-12 | 2016-04-06 | 苹果公司 | 存储设备中的失真估计和消除 |
| US7639531B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Dynamic cell bit resolution |
| US7613043B2 (en) * | 2006-05-15 | 2009-11-03 | Apple Inc. | Shifting reference values to account for voltage sag |
| US7911834B2 (en) * | 2006-05-15 | 2011-03-22 | Apple Inc. | Analog interface for a flash memory die |
| US7551486B2 (en) | 2006-05-15 | 2009-06-23 | Apple Inc. | Iterative memory cell charging based on reference cell value |
| US7639542B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Maintenance operations for multi-level data storage cells |
| US7568135B2 (en) * | 2006-05-15 | 2009-07-28 | Apple Inc. | Use of alternative value in cell detection |
| US7852690B2 (en) * | 2006-05-15 | 2010-12-14 | Apple Inc. | Multi-chip package for a flash memory |
| US8000134B2 (en) | 2006-05-15 | 2011-08-16 | Apple Inc. | Off-die charge pump that supplies multiple flash devices |
| US7701797B2 (en) * | 2006-05-15 | 2010-04-20 | Apple Inc. | Two levels of voltage regulation supplied for logic and data programming voltage of a memory device |
| US7511646B2 (en) * | 2006-05-15 | 2009-03-31 | Apple Inc. | Use of 8-bit or higher A/D for NAND cell value |
| US7440331B2 (en) * | 2006-06-01 | 2008-10-21 | Sandisk Corporation | Verify operation for non-volatile storage using different voltages |
| US7457163B2 (en) * | 2006-06-01 | 2008-11-25 | Sandisk Corporation | System for verifying non-volatile storage using different voltages |
| US7450421B2 (en) * | 2006-06-02 | 2008-11-11 | Sandisk Corporation | Data pattern sensitivity compensation using different voltage |
| US7310272B1 (en) * | 2006-06-02 | 2007-12-18 | Sandisk Corporation | System for performing data pattern sensitivity compensation using different voltage |
| US7391650B2 (en) * | 2006-06-16 | 2008-06-24 | Sandisk Corporation | Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| WO2007149676A2 (en) * | 2006-06-16 | 2007-12-27 | Sandisk Corporation | Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| JP4945187B2 (ja) * | 2006-07-31 | 2012-06-06 | 株式会社東芝 | 半導体記憶装置 |
| US7684243B2 (en) * | 2006-08-31 | 2010-03-23 | Micron Technology, Inc. | Reducing read failure in a memory device |
| US7734861B2 (en) * | 2006-09-08 | 2010-06-08 | Sandisk Corporation | Pseudo random and command driven bit compensation for the cycling effects in flash memory |
| US7885112B2 (en) * | 2007-09-07 | 2011-02-08 | Sandisk Corporation | Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages |
| US7447076B2 (en) * | 2006-09-29 | 2008-11-04 | Sandisk Corporation | Systems for reverse reading in non-volatile memory with compensation for coupling |
| US7684247B2 (en) * | 2006-09-29 | 2010-03-23 | Sandisk Corporation | Reverse reading in non-volatile memory with compensation for coupling |
| US7975192B2 (en) | 2006-10-30 | 2011-07-05 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
| US7417904B2 (en) * | 2006-10-31 | 2008-08-26 | Atmel Corporation | Adaptive gate voltage regulation |
| KR100770700B1 (ko) * | 2006-11-06 | 2007-10-30 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조 방법 |
| US8151163B2 (en) | 2006-12-03 | 2012-04-03 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
| US7606070B2 (en) * | 2006-12-29 | 2009-10-20 | Sandisk Corporation | Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation |
| US7518923B2 (en) | 2006-12-29 | 2009-04-14 | Sandisk Corporation | Margined neighbor reading for non-volatile memory read operations including coupling compensation |
| US8151166B2 (en) * | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
| US7450424B2 (en) * | 2007-01-31 | 2008-11-11 | Skymedi Corporation | Method for reading a memory array with a non-volatile memory structure |
| US7952929B2 (en) * | 2007-02-07 | 2011-05-31 | Mosaid Technologies Incorporated | Source side asymmetrical precharge programming scheme |
| WO2008111058A2 (en) | 2007-03-12 | 2008-09-18 | Anobit Technologies Ltd. | Adaptive estimation of memory cell read thresholds |
| WO2008139441A2 (en) | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
| US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
| US7969783B2 (en) | 2007-06-15 | 2011-06-28 | Micron Technology, Inc. | Memory with correlated resistance |
| US7986553B2 (en) * | 2007-06-15 | 2011-07-26 | Micron Technology, Inc. | Programming of a solid state memory utilizing analog communication of bit patterns |
| KR100961196B1 (ko) * | 2007-06-29 | 2010-06-10 | 주식회사 하이닉스반도체 | 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법 |
| US8259497B2 (en) | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
| US7800951B2 (en) * | 2007-08-20 | 2010-09-21 | Marvell World Trade Ltd. | Threshold voltage digitizer for array of programmable threshold transistors |
| US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
| US8527819B2 (en) | 2007-10-19 | 2013-09-03 | Apple Inc. | Data storage in analog memory cell arrays having erase failures |
| KR101301773B1 (ko) * | 2007-10-25 | 2013-09-02 | 삼성전자주식회사 | 멀티 비트 프로그래밍 장치 및 방법 |
| KR101509836B1 (ko) | 2007-11-13 | 2015-04-06 | 애플 인크. | 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택 |
| US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
| US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
| US7978518B2 (en) * | 2007-12-21 | 2011-07-12 | Mosaid Technologies Incorporated | Hierarchical common source line structure in NAND flash memory |
| KR101391356B1 (ko) * | 2007-12-26 | 2014-05-02 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 읽기 동작 방법 |
| JP5537020B2 (ja) * | 2008-01-18 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
| US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
| US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
| US8493783B2 (en) | 2008-03-18 | 2013-07-23 | Apple Inc. | Memory device readout using multiple sense times |
| US7848144B2 (en) * | 2008-06-16 | 2010-12-07 | Sandisk Corporation | Reverse order page writing in flash memories |
| KR101403337B1 (ko) | 2008-07-08 | 2014-06-05 | 삼성전자주식회사 | 메모리 장치의 작동 방법 |
| US7995388B1 (en) | 2008-08-05 | 2011-08-09 | Anobit Technologies Ltd. | Data storage using modified voltages |
| US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
| US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
| US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
| US8261159B1 (en) | 2008-10-30 | 2012-09-04 | Apple, Inc. | Data scrambling schemes for memory devices |
| US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
| US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
| US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
| US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
| JP2010170609A (ja) * | 2009-01-22 | 2010-08-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8228701B2 (en) | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
| US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
| US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
| US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
| KR101001449B1 (ko) * | 2009-04-14 | 2010-12-14 | 주식회사 하이닉스반도체 | 불휘발성 소자의 독출 동작 방법 |
| JP2011023705A (ja) * | 2009-06-18 | 2011-02-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
| WO2011010702A1 (ja) * | 2009-07-22 | 2011-01-27 | 株式会社村田製作所 | アンチヒューズ素子 |
| US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
| US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
| US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
| US8572311B1 (en) | 2010-01-11 | 2013-10-29 | Apple Inc. | Redundant data storage in multi-die memory systems |
| KR20110096414A (ko) * | 2010-02-22 | 2011-08-30 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
| US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
| US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
| US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
| US8767459B1 (en) | 2010-07-31 | 2014-07-01 | Apple Inc. | Data storage in analog memory cells across word lines using a non-integer number of bits per cell |
| US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
| US8493781B1 (en) | 2010-08-12 | 2013-07-23 | Apple Inc. | Interference mitigation using individual word line erasure operations |
| US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
| US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
| US8843693B2 (en) | 2011-05-17 | 2014-09-23 | SanDisk Technologies, Inc. | Non-volatile memory and method with improved data scrambling |
| US8509001B2 (en) | 2011-06-27 | 2013-08-13 | Freescale Semiconductor, Inc. | Adaptive write procedures for non-volatile memory |
| US8432752B2 (en) * | 2011-06-27 | 2013-04-30 | Freescale Semiconductor, Inc. | Adaptive write procedures for non-volatile memory using verify read |
| JP2013058276A (ja) * | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
| US8766348B2 (en) * | 2011-12-21 | 2014-07-01 | Samsung Electronics Co., Ltd. | Semiconductor device with selectively located air gaps and method of fabrication |
| KR101903440B1 (ko) | 2012-02-21 | 2018-10-02 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법 |
| KR102067755B1 (ko) | 2013-02-12 | 2020-01-17 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 제어 방법 |
| JP5781109B2 (ja) | 2013-03-01 | 2015-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20150034552A (ko) * | 2013-09-26 | 2015-04-03 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
| US9082502B2 (en) | 2013-10-10 | 2015-07-14 | Sandisk Technologies Inc. | Bit line and compare voltage modulation for sensing nonvolatile storage elements |
| KR20150091895A (ko) * | 2014-02-04 | 2015-08-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작방법 |
| US9431253B1 (en) * | 2015-08-05 | 2016-08-30 | Texas Instruments Incorporated | Fabrication flow based on metal gate process for making low cost flash memory |
| KR102424371B1 (ko) * | 2016-01-19 | 2022-07-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR102429452B1 (ko) * | 2016-02-02 | 2022-08-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
| US9620233B1 (en) | 2016-06-30 | 2017-04-11 | Sandisk Technologies Llc | Word line ramping down scheme to purge residual electrons |
| US9607707B1 (en) | 2016-06-30 | 2017-03-28 | Sandisk Technologies Llc | Weak erase prior to read |
| KR102673490B1 (ko) * | 2016-11-28 | 2024-06-11 | 삼성전자주식회사 | 부분 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| US11222694B1 (en) * | 2020-08-05 | 2022-01-11 | Sandisk Technologies Llc | Reference current generator control scheme for sense amplifier in NAND design |
| US20220238160A1 (en) * | 2021-01-26 | 2022-07-28 | Macronix International Co., Ltd. | Operation method of memory device |
| US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
| US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
| US11875865B2 (en) * | 2021-12-29 | 2024-01-16 | Micron Technology, Inc. | Select gate reliability |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2862584B2 (ja) | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP3162564B2 (ja) | 1993-08-17 | 2001-05-08 | 株式会社東芝 | 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置 |
| US5595526A (en) * | 1994-11-30 | 1997-01-21 | Intel Corporation | Method and apparatus for endpoint detection in a chemical/mechanical process for polishing a substrate |
| KR0161410B1 (ko) * | 1995-05-31 | 1999-02-01 | 김광호 | 낸드형 플래쉬 메모리의 리드전압 인가 방법 |
| KR0157342B1 (ko) * | 1995-06-09 | 1998-12-01 | 김광호 | 불휘발성 반도체 메모리의 전압 센싱 방법 |
| KR0161413B1 (ko) * | 1995-06-19 | 1999-02-01 | 김광호 | 비휘발성 메모리 장치 |
| US5596526A (en) * | 1995-08-15 | 1997-01-21 | Lexar Microsystems, Inc. | Non-volatile memory system of multi-level transistor cells and methods using same |
| US5822252A (en) * | 1996-03-29 | 1998-10-13 | Aplus Integrated Circuits, Inc. | Flash memory wordline decoder with overerase repair |
| US5726934A (en) | 1996-04-09 | 1998-03-10 | Information Storage Devices, Inc. | Method and apparatus for analog reading values stored in floating gate structures |
| JP3450625B2 (ja) | 1997-02-10 | 2003-09-29 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置とその動作方法 |
| JP3600393B2 (ja) | 1997-02-10 | 2004-12-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3489958B2 (ja) * | 1997-03-19 | 2004-01-26 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP3898349B2 (ja) | 1997-07-29 | 2007-03-28 | 株式会社東芝 | 半導体記憶装置 |
| JPH1186574A (ja) * | 1997-09-12 | 1999-03-30 | Sony Corp | 不揮発性半導体記憶装置 |
| US6278316B1 (en) | 1998-07-30 | 2001-08-21 | Kabushiki Kaisha Toshiba | Pump circuit with reset circuitry |
| JP3637211B2 (ja) | 1998-08-31 | 2005-04-13 | 株式会社東芝 | 半導体記憶装置 |
| TW475267B (en) | 1999-07-13 | 2002-02-01 | Toshiba Corp | Semiconductor memory |
| JP2002133885A (ja) | 2000-10-30 | 2002-05-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2001
- 2001-12-17 JP JP2001383554A patent/JP3829088B2/ja not_active Expired - Lifetime
-
2002
- 2002-03-29 US US10/108,574 patent/US6819592B2/en not_active Expired - Lifetime
- 2002-03-29 KR KR10-2002-0017299A patent/KR100441586B1/ko active IP Right Grant
-
2004
- 2004-08-18 US US10/920,355 patent/US6925009B2/en not_active Expired - Lifetime
-
2005
- 2005-03-01 US US11/068,228 patent/US7006379B2/en not_active Expired - Lifetime
Cited By (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009881B2 (en) | 2004-05-17 | 2006-03-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007019474A (ja) * | 2005-07-04 | 2007-01-25 | Hynix Semiconductor Inc | ナンド型フラッシュメモリ素子及びその製造方法 |
| US8268685B2 (en) | 2005-07-04 | 2012-09-18 | Hynix Semiconductor Inc. | NAND flash memory device and method of manufacturing the same |
| US8243517B2 (en) | 2005-11-11 | 2012-08-14 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, method for reading out thereof, and memory card |
| US7529131B2 (en) | 2005-11-11 | 2009-05-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, method for reading out thereof, and memory card |
| US8213232B2 (en) | 2005-11-11 | 2012-07-03 | Kabusiki Kaisha Toshiba | Nonvolatile semiconductor memory, method for reading out thereof, and memory card |
| US7710779B2 (en) | 2005-11-11 | 2010-05-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, method for reading out thereof, and memory card |
| JP2007193854A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体記憶装置 |
| KR100801391B1 (ko) | 2006-01-23 | 2008-02-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| JP2009533794A (ja) * | 2006-04-12 | 2009-09-17 | サンディスク コーポレイション | 読み出し中におけるプログラム外乱による影響の軽減 |
| JP2009539203A (ja) * | 2006-06-01 | 2009-11-12 | サンディスク コーポレイション | 異なる電圧を使用する不揮発性記憶装置のための検証動作 |
| JP2008052808A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード |
| US7512002B2 (en) | 2006-10-31 | 2009-03-31 | Samsung Electronics Co., Ltd. | Non-volatile memory device and programming, reading and erasing methods thereof |
| US7495959B2 (en) | 2006-10-31 | 2009-02-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of reading information from the same |
| JP2008226422A (ja) * | 2007-03-14 | 2008-09-25 | Hynix Semiconductor Inc | 不揮発性メモリ装置の読み出し方法 |
| US7623385B2 (en) | 2007-06-01 | 2009-11-24 | Hynix Semiconductor Inc. | Method of reading flash memory device for depressing read disturb |
| KR100877103B1 (ko) * | 2007-06-01 | 2009-01-07 | 주식회사 하이닉스반도체 | 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법 |
| JP2009059460A (ja) * | 2007-08-30 | 2009-03-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| USRE46749E1 (en) | 2007-09-14 | 2018-03-06 | Toshiba Memory Corporation | Method for controlling a non-volatile semiconductor memory device |
| USRE48244E1 (en) | 2007-09-14 | 2020-10-06 | Toshiba Memory Corporation | Non-volatile semiconductor memory device including application of different voltages to memory cells based on their proximity to a selected memory cell |
| US7916547B2 (en) | 2007-09-14 | 2011-03-29 | Kabushiki Kaisha Toshiba | Method for controlling a non-volatile semiconductor memory device |
| USRE50025E1 (en) | 2007-09-14 | 2024-06-25 | Kioxia Corporation | Non-volatile semiconductor memory device including application of different voltages to memory cells based on their proximity to a selected memory cell |
| JP2009070501A (ja) * | 2007-09-14 | 2009-04-02 | Toshiba Corp | 不揮発性半導体記憶装置の読み出し／書き込み制御方法 |
| JP4510060B2 (ja) * | 2007-09-14 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の読み出し／書き込み制御方法 |
| JP2011501337A (ja) * | 2007-10-17 | 2011-01-06 | サムスン エレクトロニクス カンパニー リミテッド | マルチビットプログラミングのための装置および方法 |
| JP2011501339A (ja) * | 2007-10-18 | 2011-01-06 | マイクロン テクノロジー， インク． | Ｎａｎｄ型フラッシュ中のメモリセルの検出 |
| JP2009117018A (ja) * | 2007-11-02 | 2009-05-28 | Toshiba Corp | 半導体記憶装置 |
| JP2009129536A (ja) * | 2007-11-26 | 2009-06-11 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその読み出し方法 |
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