KR0161413B1

KR0161413B1 - 비휘발성 메모리 장치

Info

Publication number: KR0161413B1
Application number: KR1019950016255A
Authority: KR
Inventors: 이정형
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-06-19
Filing date: 1995-06-19
Publication date: 1999-02-01
Also published as: KR970003255A

Abstract

프로그램시 비선택된 셀의 동작을 방지하고, 낮은 프로그램 방지전압(Vpass)에서도 정상동작이 가능한 비휘발성 메모리 장치에 관해 개시한다. 본 발명은 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 직렬로 2개 이상 연결된 메모리셀 트랜지스터와 상기 메모리셀 트랜지스터의 타단에 직렬로 연결된 접지 선택 트랜지스터를 구비하는 제1스트링과, 상기 제1스트링과 비트라인 콘택을 통해 접속되는 제2스트링을 구비하며, 제1 및 제2스트링이 비트라인과 평행하게 반복되어 형성되는 비휘발성 메모리 장치에 있어서, 상기 각각의 스트링은 메모리셀 트랜지스터에 직렬로 연결된 하나 이상의 더미(dummy) 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.

본 발명에 의하면 더미(dummy)트랜지스터에 의해 낮은 프로그램 방지 전압(Vpass)하에서도 비선택된 셀의 문턱전위(Vth)를 낮추게 되고 프로그램시 오동작을 방지할 수 있다.

Description

비휘발성 메모리 장치

제1도는 종래의 비휘발성 메모리 장치의 셀어레이 레이아웃도이다.

제2도 제1도의 등가회로도이다.

제3도는 프로그램시 비선택된 셀의 프로그램 방지 전압(Vpass)과 문턱전압(Vth)간의 관계를 나타낸 그래프이다.

제4도는 셀의 프로그램을 위한 프로그램 전암(Vpgm)과 프로그램 방지 전압(Vpass) 펄스의 시간에 따른 그래프이다.

제5a 내지 제5b도는 제1도의 a-a'선을 잘라 본 단면도들로서, 프로그램 방지 전압(Vpass)이 큰 경우 비선택된 비트라인과 선택된 워드라인에 있는 셀(이하 B셀)이 프로그램되지 않는 정상동작 상태를 설명하기 위해 도시한 것이다.

제6a 내지 제6b도는 제1도의 a-a'선을 잘라 본 단면도들로서, 프로그램 방지 전압(Vpass)이 작은 경우 오동작으로 B셀이 프로그램되는 것을 도시한 것이다.

제7도는 본 발명에 의한 비휘발성 메모리 장치의 레이아웃도이다.

제8도는 제7도의 등가회로도이다.

제9도는 제7도의 b-b'선을 잘라 본 단면도로서, 더미(dummy) 트랜지스터가 도시되어 있다.

제10a도 내지 제10b도는 제7도의 c-c'선을 잘라 본 단면도들로서, 낮은 프로그램 방지 전압(Vpass)하에서도 B셀이 오동작되지 않는 것을 도시한 것이다.

제11도는 종래의 비휘발성 메모리 장치와 본 발명에 의한 비휘발성 메모리 장치의 프로그램 방지 전압(Vpass)과 셀의 문턱전압(Vth)간의 관계를 도시한 그래프이다.

본 발명은 비휘발성 메모리 장치에 관한 것으로서, 프로그램시 비선택된 셀 트랜지스터가 프로그램되는 오동작을 방지하고, 프로그램시 동작전압범위(operation voltage range)를 넓힘으로써 (특히, 저전압하에서도 기능하게 함으로써) 메모리 장치의 신뢰도를 증가시킬수 있는 비휘발성 메모리 장치에 관한 것이다.

데이터 처리 시스템에 있어서 중요성이 매우 큰, 정보를 저장하는 메모리 장치를 기억 유지라는 관점에서 분류하면, 휘발성(volatile) 메모리와 비휘발성(nonvolatile) 메모리로 나뉘어진다. 휘발성 메모리는 전원공급이 중단되면 메모리 내용이 소멸되는 반면, 비휘발성 메모리는 전원공급이 중단되더라도 메모리 내용이 소멸되지 않고 유지되는 성질을 지닌다.

상기 비휘발성 메모리는 ROM(read only memory), PROM(programmable ROM), EPROM(erasable PROM), EEPROM(electrically EPROM)으로 분류할 수 있다. 특히 전기적 방법을 이용하여 데이터를 프로그램하고 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있고, EEPROM 중 일괄소거 기능을 가진 메모리를 플래쉬 메모리(flash memory)라고 한다.

상기 EEPROM은 크게 각각의 셀 트랜지스터마다 콘택을 가지는 NOR형과 n개의 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링 단위를 형성하면서 두 개의 스트링들이 한 개의 콘택을 공유하고 있는 NAND형으로 구분할 수 있는데, 대용량 메모리 셀을 위한 고집적화를 위해서는 NAND형이 유리하다.

상기 EEPROM의 신뢰도는 데이터의 프로그램시에 비선택된 셀이 프로그램되는 오동작(disturbance) 여부, 데이터를 얼마나 오랫동안 보존할 수 있는가를 나타내는 전하 보유력(charge retention), 그리고 몇번에 걸쳐 셀의 손상없이 프로그램하고 소거할 수 있는가를 나타내는 내구성(endurance)등과 같은 변수에 의해 결정된다. 특히 플래쉬 메모리의 경우엔 일괄소거 방식을 채택하고 있기 때문에 소거보다는 프로그램 동작이 메모리의 신뢰도를 결정하는 변수가 된다.

상기 신뢰도 결정 변수중 오동작 특성 때문에 메모리의 프로그램시 프로그램 방지 전압(Vpass)으로 고전압을 요구하게 된다. 따라서 메모리의 동작전압이 제한을 받게되고 이러한 문제를 해결하기 위해서 특별한 다른 장치의 설치를 필요로하게 되므로 고집적화와 저전압화되고 있는 메모리 셀에 있어서 문제점으로 지적되어 오고 있다.

EEPROM의 일반적인 프로그램 동작과 프로그램 동작시의 비선택된 셀의 오동작을 제1도 내지 제6b도를 참조하여 설명한다.

제1도는 종래기술에 의한 EEPROM의 셀어레이 레이아웃도이다.

도면부호 10은 활성영역(active 영역) 형성을 위한 마스크 패턴을, 20은 부유게이트 형성을 위한 마스크 패턴을, 30을 워드라인, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 형성을 위한 마스크 패턴을, 40은 콘택 형성을 위한 마스크 패턴을, 50은 비트라인 형성을 위한 마스크 패턴을 각각 나타낸다.

제1도를 참조하면, 반도체 기판에 활성영역(active 영역)(10)이 형성되어 있고, 상기 활성영역과 평행하고 그 각각의 사이에 위치하는 절연영역(field 영역)이 존재하며, 활성영역(10)위에 산화막을 게이트 유전막으로 부유게이트(20)가 형성되고, 그 위에 상기 부유게이트(20)와 절연되는 제어게이트(30)가 사진공정 및 식각공정을 통해 형성되어 단위 셀인 MOS 트랜지스터를 형성한다.

제2도는 상기 제1도의 등가회로도이다.

도면부호 WL1 내지 WL2n은 워드라인을, SSL1 및 SSL2는 2는 스트링 선택 라인을 GSL1 및 GSL2은 접지 선택 라인을, CS는 공통 소오스를, BL1 내지 BL3는 비트라인을, A는 프로그램하고자 하는 선택된 셀을, B는 선택된 워드라인과 비선택된 비트라인에 있는 비선택된 셀을, C는 선택된 비트라인과 비선택된 워드라인에 있는 비선택된 셀을 각각 나타낸다.

제2도를 참조하면, 상기 단위 셀들이 절연 영역과 평행하게 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 직렬로 연결된 2개 이상의 메모리셀 트랜지스터들과 상기 메모리셀 트랜지스터들의 일단에 스트링 선택 트랜지스터(SSL)가 직렬로 연결되고 타단에 접지 선택 트랜지스터(GSL)가 직렬로 연결되어 하나의 스트링을 구성한다. 상기 스트링 2개가 비트라인콘택(제1도의 40 참조)을 통해 연결되며 상기 스트링들이 비트라인(BL1 내지 BL3)과 평행하게 반복되고, 각 메모리셀 트랜지스터들의 제어게이트들이 상기 비트라인(BL1 내지 BL3)과 수직하게 연결되어 워드라인(WL1 내지 WL2n)을 형성한다.

상기 EEPROM의 동작을 살펴보면 다음과 같다.

첫째, 0 또는 1인 데이터의 판별은 각 셀 트랜지스터의 제어게이트에서 본 트랜지스터의 문턱전압(Vth)으로 구분한다. 선택된 상기 워드라인에 0V를 인가하고 비선택된 상기 워드라인에는 전원전압(Vcc)이상의 전압을, 상기 스트링 선택 트랜지스터(SSL1 및 SSL2)와 접지 선택 트랜지스터(GSL)에는 전원전압(Vcc)을 인가하여 트랜지스터를 도통상태로 만든다. 이때 소오스를 접지시킨 상태에서 비트라인(BL1 내지 BL3)에 0-Vcc인 전압을 인가할 때 흐르는 전류를 감지하고 일정 수준이상이면 on상태 그 이하는 off상태로 구분하고 있으며, 통상 on 상태의 문턱전압(Vth)은 -3V이하 off상태의 문턱전압(Vth)은 +1V이상이며 통상 프로그램된 셀 트랜지스터의 문턱전압(Vth)은 +1V로 (+)의 문턱전압(Vth)인 상태이다.

둘째, 프로그램 동작은 상기 부유게이트내에 전자를 주입하여 셀의 문턱전압(Vth)을 (+)로 이동시키는 것으로서 기판에 비해 상태적으로 높은 전위를 상기 제어게이트에 인가하여, 기판으로부터 상기 부유게이트내로 F-N(Fo.wer Nordheim) 터널링(tunneling)효과에 의해 전자가 충전(charge)됨으로써 이루어진다.

셋째, 소거동작은 상기 부유게이트내의 전자를 기판으로 방출함으로써 셀의 문턱전압(Vth)을 (-)로 이동시키는 것으로서, 상기 제어게이트에 비하여 상대적으로 높은 전위를 기판에 인가하여 상기 부유게이트를 정공(hole)으로 충전시킴으로써 이루어진다.

즉 EEPROM의 동작 중, 특히 데이터의 저장은 제어게이트와 기판에 적절한 전압을 인가하여 부유게이트에 전자를 집어넣거나 빼냄으로써 이루어진다는 것을 알수 있다.

계속해서, 선택된 셀(A)을 프로그램하는 동작을 설명한다.

셀(A)의 프로그램을 위해 먼저, 선택된 셀(A)이 포함된 스트링을 선택하는 상기 제1스트링 선택라인(SSL1)에는 통상 전원전압(Vcc)을 인가하여 비선택 스트링을 택하는 상기 제2스트링 선택라인(SSL2)에는 0V를 인가하며, 선택된 상기 비트라인(BL2)에는 0V를 인가하고, 비선택된 상기 비트라인(BL1 내지 BL3)에는 전원전압(Vcc)을 인가하면, 선택된 상기 스트링은 on상태가 되므로 채널의 전하를 드레인으로 배출하고, 비선택된 상기 스트링은 off상태로 채널전위를 유지시키게 된다. 이때 비선택된 상기 비트라인(BL1 및 BL3)을 보다 효과적으로 off 상태로 만들기 위해서는 상기 접지 선택 라인(GSL1 및 GSL2)에는 0V를 인가한다. 이 상태에서 선택된 상기 워드라인(WL1)에는 약 20V인 프로그램 전압(Vpgm)을 인가하고, 비선택된 나머지 2n-1 개의 워드라인에는 프로그램 방지 전압(Vpass)을 인가한다. 이때 상기 선택 셀(A)의 제어게이트에 인가한 전압에 대한 부유게이트에 유도되는 전압비인 커플링(coupling)값을 0.6이라하고, F-N터널링에 의한 전자주입은 상기 부유케이트와 셀(A) 채널간의 전위차가 약 9V 이상부터 이루어진다고 하자. 상기 선택된 셀(A)이 위치하는 스트링은 on상태이므로 부스팅(boosting)된 채널전하는 일단 드레인으로 배출되어 기판의 전위가 0V이고, 선택된 셀(A)의 상기 부유게이트의 전위는 12V(+20×0.6)이다. 상기 부유게이트와 셀(A) 채널간의 전위차가 9V보다 큰 12V이므로 F-N터널링 현상이 일어나서 전자가 기판으로부터 상기 부유게이트로 주입되고 셀이 프로그램된다.

상기와 같은 프로그램 동작에서 오동작의 경우로는, 비선택된 셀중 비트라인이 선택되고 워드라인이 비선택된 셀(C)과 워드라인이 선택되고 비트라인이 비선택된 셀(B)이 프로그램되는 경우이다. 이를 제2도 및 제3도를 참조하여 설명한다.

제3도는 비선택된 셀에서의 프로그램 방지전압(Vpass)과 셀의 문턱전압(Vth)간의 관계를 나타낸 그래프이다.

그래프에서 X 값이 X2 이상인 부분을 참조하면, 먼저 비트라인이 선택되고 워드라인이 비선택된 셀(C)의 경우엔 상기 비선택된 셀(C)의 워드라인(WL2)에 프로그램 방지전압(Vpass)이 인가되므로 프로그램 방지전압(Vpass)이 프로그램 전압(Vpgm)의 최소값인 X2보다 커지면, 셀(C)의 문턱전압이 증가하여 오동작에 의해 프로그램이 된다.

반면 그래프에서 X 값이 X1 이하인 부분을 참조하면, 워드라인이 선택되고 비트라인이 비선택된 셀(B)의 경우엔 상기 비선택된 셀(B)의 워드라인(WL1)에 프로그램 전압(Vpam)이 인가되고, 이때는 같은 스트링내에 있는 셀들에 인가되는 프로그램 방지전압(Vpass)이 낮은 전압일수록, 즉 그래프상의 X1이하의 값이 되면 셀의 문턱전압(Vth)이 증가하여 오동작에 의해 프로그램이 된다.

따라서 제3도에서 보는 바와 같이 EEPROM에서의 프로그램 동작시에는 프로그램 방지전압(Vpass)의 동작범위(width of operation이하 Wop)(=X2-X1)에는 일정한 한계가 있게 된다.

특히 프로그램 방지전압(Vpass)의 저전압 경계(X1)을 결정하는데 변수로 작용하는 선택된 워드라인과 비선택된 비트라인에 있는 셀(이하 B셀)의 정상동작과 오동작을 제4도 내지 제6b도를 참조하여 설명한다.

도면부호 100은 기판을, 200은 공핍층을, 210은 제1유전막(터널산화막)을, 220은 제2유전막을, 300은 소오스와 드레인을, 400, 401, 405, 410, 411은 채널전위를, 20은 부유게이트를, 31은 제어게이트를 각각 나타낸다.

제4도는 셀의 프로그램 전압(Vpass)과 프로그램 방지전압(Vpass) 펄스의 시간에 따른 그래프이고, 제5a 내지 제5b도는 제1도의 a-a'선을 잘라 본 단면도로서, 프로그램 방지전압(Vpass)이 큰 경우 비선택 비트라인과 선택된 워드라인에 있는 셀(이하 B셀)이 프로그램되지 않는 정상동작 상태를 설명하기 위해 도시한 것이다.

시간 t1까지는 같은 값을 가지는 프로그램 전압(Vpgm)과 프로그램 방지전압(Vpass)이 상기 선택된 워드라인(WL1) 및 상기 비선택된 워드라인(WL2 내지 WL2n)에 인가되어 각 셀의 채널전위를 높인다. 이때 상기 선택된 비트라인(BL2)에 0V가 인가된 상기 선택된 스트링은 on상태로 채널전하가 드레인으로 배출되므로 채널전위는 0V이고, 상기 비트라인(BL1 및 BL2)에 전원전압(Vcc)이 인가된 비선택 상기 스트링은 off상태가 되므로 부스팅된 채널전위(400)가 그대로 유지되므로 B셀의 채널전위(400)도 그대로 유진된다.

시간 t2일 때 상기 선택된 워드라인(WL1)에 인가된 프로그램 전압(Vpgm)에 의해 채널전위(405)가 형성되고 상기 채널전위(405)는 서로 도통된 n개의 채널에 배분되어 시간 t3에서는 일정 채널전위(401)를 가지게 된다.

EEPROM의 대용량화를 위해 집적도를 높이기 위해서는 단위 스트링당 셀 트랜지스터의 개수 n은 8개에서 16개 32개로 증가하고 있는 추세이다.

스트링당 기억소자인 셀 트랜지스터의 개수 n으 8과 16인 경우로 나누어 상기 프로그램시의 정상동작과 오동작을 구체적으로 설명한다.

각 메모리셀은 각 제어게이트로부터 차례대로 제2유전막(22), 제1유전막(210), 공핍층(200)으로 이루어진 3개의 콘덴서(capacitor)가 서로 직렬연결되고 소오스와 드레인(300)의 접합용량(cj)이 병렬연결된 상태이다. 상기 제어게이트(31)에 인가한 전압에 대한 상기 부유게이트(20)에 유도되는 전압비인 커플링 값은 0.6으로서 부유게이트에 유도되는 전위 = [(제어게이트에 인가된 전위 - 채널전위) × 0.6 + 채널전위]에 의해 계산되고, 채널에 전위가 유도되는 부스팅 효율은 80%, n개의 채널을 가진 스트링에서 각 채널이 직렬로 연결되어 있으므로, 스테디 스테이트(steady state)(제4도 t3 참조)에서 각 채널에 배분되는 채널전위 = [(각 재널전위의 합) ÷ n]에 의해 계산되고, F-N터널링에 의한 전자주입은 상기 기판과 상기 부유게이트 전극 사이의 전위차가 약 9V 이상부터 이루어진다고 한다.

프로그램 방지전압(Vpass)이 충분히 큰 경우로서 10V인 경우를 설명한다.

시간 t1에서는 상기 B셀 트랜지스터가 위치한 스트링의 채널에는 8V(=10 ×0.8)의 전위(400)가 유도되며, 시간 t2에서 20V인 프로그램 전압(Vpgm)이 상기 선택된 워드라인(WL1)에 인가되면 B셀의 채널에는 16V(= 20 × 0.8)의 전위(405)가 유도되며, 상기 채널전위는 n=8인 경우에는 서로 도통된 8개의 채널에 배분되어 시간 t3에서 각 채널당 9V[=(8 × 7 +16)÷8]의 채널전위(401)를 가지게 된다. 상기 B셀의 상기 부유게이트(20)에는 15.6V{=[20-9)×0.6]+9}의 전위가 인가되고, 상기 부유게이트(20)와 채널전위(401) 간의 전위차가 6.6.V(=15.6-9)로 9V보다 작기 때문에 F-N 터널링은 일어나지 않으므로 비선택 B셀이 프로그램되는 오동작이 일어나지 않는다.

반면 제6a 내지 제6b도는 상기 제1도의 a-a'선을 잘라 본 단면도로서, 프로그램 방지전압(Vpass)이 낮은 경우 오동작으로 B셀이 프로그래되는 것을 도시한 것이다.

프로그램 방지전압(Vpass)이 낮은 경우로서, 5V 인 경우를 설명한다.

시간 t1에서는 상기 B셀 트랜지스터가 위치한 스트링 채널에는 4V(=5×0.8)의 전위(410)가 유도되며, 시간 t2에서 20V인 프로그램 전압(Vpgm)이 상기 선택된 워드라인(WL1)에 인가되면 B셀의 채널에는 16V(=20×0.8)의 전위(405)가 유도되며, 상기 채널전위는 n=8인 경우에는 서로 도통된 8개의 채널에 배분되어 시간t3에서 각 채널당 5.5.v[=(4×7+16)÷8]의 채널전위(411)를 가지게된다. 상기 B셀의 상기 부유게이트(20)에는 14.2V{=20-5.5.)×0.6]+5.5.}의 전위가 인가되고, 상기 부유게이트와 B셀 채널전위(411)간의 전위차가 8.7V(=14.2-5.5)로 프로그램 방지가 가까스로 유지되는 상태이다.

n=16인 경우에는 t3에서 각 채널당 4.75v[=(4×15+16)÷16]의 채널전위(411)를 가지게 된다. 상기 B셀의 상기 부유게이트(20)에는 13.9V{=(20-4.75)×0.6]+4.75}의 전위가 인가되고, 상기 부유게이트와 B셀 채널전위(411)간의 전위차가 9.15V(=13.9-4.75)로 되어 F-N 터널링에 의해 전자(501)가 상기 부유게이트(20)로 주입되어 비선택된 셀(B)이 프로그램되는 오동작이 발생한다.

상기 값들은 스트링에서의 채널간 저항을 무시한 이상적인 경우를 가정하고 계산된 값으로 접합저항을 고려하면 배분되는 실제 전위는 더욱 작은 값이다. 또한 서로 직렬로 연결된 저항들은 n이 증가할수록 비례하여 커지므로 n=16일때가 n=8일때보다도 오동작 특성이 나빠지는 원인인 된다.

따라서 본 발명은 상기 문제점을 해결하기 위한 것을 메모리셀과 직렬로 연결된 더미 트랜지스터를 더 구비함으로써 프로그램시 비선택된 셀의 오동작을 방지하고 셀의 낮은 프로그램 방지전압(Vpass)으로도 정상동작이 가능한 비휘발성 메모리 장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은,

소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 직렬로 2개이상 연결된 메모리셀 트랜지스터:

상기 메모리셀 트랜지스터의 일단에 직렬로 연결된 스트링 선택 트랜지스터:

상기 메모리셀 트랜지스터의 타단에 직렬로 연결된 접지 선택 트랜지스터를 구비하는 제1스트링과, 상기 제1스트링과 비트라인 콘택을 통해 접속되는 제2스트링을 구비하며,

제1 및 제2스트링이 비트라인과 평행하게 반복되어 형성되는 비휘발성 메모리 장치에 있어서,

상기 각각의 스트링은 메모리셀 트랜지스터에 직렬로 연결된 하나이상의 더미(dummy) 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.

본발명에 의한 비휘발성 메모리 장치에 있어서, 상기 더미(dummy) 트랜지스터와 메모리셀 트랜지스터는 부유게이트와 제어게이트를 구비하는 것이 바람직하다.

본 발명에 의한 비휘발성 메모리 장치에 있어서, 상기 두 개의 스트링을 연결한 상기 비트라인 콘택은 상기 제1 및 제2 스트링의 스트링 선택 트랜지스터 사이에 구비하는 것이 바람직하다.

본 발명에 의한 비휘발성 메모리 장치에 있어서, 기판에 형성된 채널로부터 상기 부유 게이트에 전자를 주입시키고 제거시키는 동작으로 F-N(Folwer Nordheim) 터널링(tunneling) 현상이 이용되는 메모리 셀과 더미(dummy) 트랜지스터를 구비하는 것이 바람직하다.

본 발명에 의한 비휘발성 메모리 장치에 있어서, 상기 더미(dummy) 트랜지스터의 제어게이트에 프로그램 전압(Vpgm)과 동일하거나 프로그램 방지전압(Vpass)보다 높은 전압이 인가되어 프로그램시 비선택된 셀이 채널의 전위를 일정전압까지 부스팅시켜 비선택된 셀의 문턱전압(Vth)의 증가를 방지하는 것이 바람직하다.

본 발명에 의하면 메모리셀과 직렬로 연결된 더미 트랜지스터를 더 구비함으로 해서 비휘발성 메모리 장치는 좀더 넓은 영역의 동작 전압범위에서 정상동작이 가능해지고 셀의 오동작을 방지할 수 있다.

이하 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

제7도는 본 발명에 의한 비휘발성 메모리 장치의 레이아웃도이고 제8도는 제7도의 등가회로도이다.

상기 도면에 있어서 제1도 내지 제6b도와 동일한 참조부호는 동일한 부재를 나타내다.

제7도는 본 발명에 의한 EEPROM의 셀어레이 레이아웃도이다.

제7도를 참조하면, 반도체 기판에 활성영역(active 영역)(10)이 형성되어 있고, 상기 활성영역과 평행하고 그 각각의 사이에 위치하는 절연영역(field 영역)이 존재하며, 상기 활성영역(10)위에 산화막을 게이트 유전막으로 부유게이트(30)가 형성되고, 그 위에 상기 부유게이트(20)와 절연되는 제어게이트(30)가 사진공정 및 식각공정을 통해 형성되어 단위 셀인 MOS 트랜지스터와 더미 트랜지스터를 형성한다.

제8도는 상기 제7도의 등가회로도이다.

제8도는 참조하면, 상기 단위 셀들이 절연 영역과 평행하게 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 직렬로 연결된 2개 이상의 메모리셀 트랜지스터들과 상기 메모리셀 트랜지스터들과 직렬로 연결된 더미(dummy) 트랜지스터와 상기 더미(dummy) 트랜지스터와 메모리셀들의 일단에 직렬로 연결된 스트링 선택 트랜지스터(SSL)와 타단에 직렬로 연결된 접지 선택 트랜지스터(GSL)가 하나의 스트링을 구성한다. 상기 스트링 2개가 비트라인콘택(제1도의 40 참조)을 통해 연결되며 상기 스트링들이 비트라인(BL1 내지 BL3)과 평행하게 반복되고, 각 메모리셀 트랜지스터들의 제어게이트들이 상기 비트라인(BL1 내지 BL3)과 수직하게 연결되어 워드라인(WL1 내지 WLn 과 WLn+1 내지 WL2n)을 형성한다.

제9도는 제7도으 b-b'선을 잘라 본 단면도로, 상기 더미 트랜지스터(WLd1)가 도시되어 있다.

상기 더미 워드라인(WLd1)을 따라 형성된 더미 트랜지스터는 상기 반도체 기판위의 활성영역(10)위에 게이트 산화막을 제1유전막(21)으로 하여 형성된 부유게이트(20), 상기 부유게이트(20)와 제2유전막(220)으로 절연된 제어게이트(31)를 구비하는 적층 게이트 구조로 된 MOS 트랜지스터이다.

그러나 선택된 스트링 내의 셀(A)을 프로그램 할 때 상기 선택된 셀의 워드라인(WL1)에만 프로그램 전압(Vpgm)을 인가하고 나머지 비선택된 워드라인(WL2 내지 WLn과 WLn+1 내지 WL2n)에는 프로그램 방지전압(Vpass)이 인가되어야 하지만, 상기 더미 트랜지스터의 워드라인(WLd1)에도 프로그램 전압(Vpgm)이나 프로그램 방지전압(Vpass)보다 높은 전압이 인가된다는 점이 다르다.

제10a도 내지 제10b도는 제7도의 c-c'선을 잘라 본 단면도로서 상기 더미 트랜지스터(WLd1)에 프로그램 전압(Vpgm)이 인가되고 비선택된 워드라인에 낮은 프로그램 방지전압(Vpass)이 인가된 경우 B셀에서의 오동작 방지동작을 설명하기 위해 도시한 것이다.

프로그램 방지 전압(Vpass)으로 5V가 인가된 실시예에 따르면 시간 t1에서는 상기 B셀 트랜지스터가 위치한 스트링의 채널에는 4V(=5×0.8)의 전위(420)가 유도되며, 시간 t2에서 20V인 프로그램 전압(Vpgm)이 상기 선택된 워드라인(WL1)에 에 인가되면 상기 B셀의 채널에는 16V(=20×0.8)의 전위(405)가 유도되며 또한 상기 더미셀(WLd1)에도 프로그램 전압(Vpgm)이 인가되므로 상기 더미 셀(WLd1)의 채널에도 16V(=20×0.8)의 전위(405)가 유도된다. 상기 B셀과 상기 더미 셀(WLd1)의 채널전위(405)는 n=8인 경우에는 서로 도통된 9개의 채널에 배분되어 시간 t3에서 각 채널당 약 6.7V[=(4×7+16×2)÷9]의 채널전위(421)를 가지게 된다. 상기 B셀의 상기 부유게이트(20)에는 약14.7V{=[(20-6.7)×0.6]+6.7}의 전위가 인가되고, 상기 부유게이트(20)과 B셀의 채널전위(421)간의 전위차가 약 8V(=14.7-6.7)로 F-N터널링에 의해 전자가 부유게이트로 주입되기 위해 필요한 기판의 채널과 상기 부유케이트(20) 전극 사이의 전위차인 9V보다 작기 때문에 프로그램 방지가 가능하다.

n=16인 경우에는 t3에서 각 채널당 5.4V [=4×15+16×2)÷17]의 채널전위(421)를 가지게 된다. 상기 B셀의 상기 부유게이트(20)에는 약 14.2{=(20-5.4)×0.6]+5.4}의 전위가 인가되고, 상기 부유게이트(20)와 B셀의 채널전위(421) 간의 전위차가 8.8V(=14.2-5.4)로 되어 F-N터널링에 의해 전자가 상기 부유게이트(20)로 주입되기 위해 필요한 기판과 상기 부유게이트 전극사이의 전위차인 9V보다 작은 전위차가 형성되므로 프로그램 방지가 가능하다.

제11도는 종래의 비휘발성 메모리 장치와 본 발명에 의한 비휘발성 메모리 장치의 프로그램 방지전압(Vpass)과 셀의 문턱전압( Vth)간의 관계를 도시한 그래프이다.

그래프에 도시된 바와같이 스트링당 셀 트랜지스터의 개수가 동일한 경우 종래기술에 의한 스트링(S2)에 비해 본 발명에 의한 스트링(S1)은 낮은 프로그램 방지전압(Vpass) 하에서도 셀의 문턱전압(Vth)의 증가가 적으므로 낮은 동작 전압에서도 비선택된 셀의 오동작 없이 선택된 셀의 프로그램이 가능하게 된다.

상술한 본 발명에 의하면 다음과 같은 효과가 있다.

단위 스트링당 셀의 개수가 n=16일 때 종래의 B셀 채널의 전위는 4.75V이고 부유게이트와 채널의 전위차가 9.2V이기 때문에 프로그램 가능상태로 되었지만 본 발명의 실시예에 의하면 프로그램전압(Vpgm)이 인가된 셀이 같은 스트링 내에 2개가 있기 때문에 종래의 n=8일때와 동일한 효과를 나타내어 인가된 채널 전위가 5.4V로 n=8일때의 채널전위(=5.5V)와 비슷하고 부유게이트와 채널의 전위차가 8.8V로서 0.4V(=9.2V-8.8V)정도 낮아져서 프로그램시 비선택된 셀의 오동작이 방지된다.

그러므로 더미 셀(dummy cell)을 메모리 장치에 더 구비함으로써, 스트링당 셀의 개수가 많아질수록 직렬로 연결된 저항들도 비례하여 증가하여 오동작 특성이 더 나빠지는 단점이 개선된다.

또한 본 발명에 의하면 프로그램 방지전압(Vpass)으로 5V가 인가된 경우 n=8일 때 종래의 메모리 장치에서 B셀의 채널전위는 5.5V인 반면 상기한 본 발명의 실시예에 의하면, B셀의 채널전위가 낮은 프로그램 방지전압(Vpass)으로 부스팅된 비선택된 n-1개 셀들에 전위를 배분할 때 더미 셀의 채널전위가 함께 배분되어 배분해야 할 양이 적어진다. 따라서 B셀의 채널전위는 6.7V로 상대적으로 높아지고 부유게이트와 채널의 전위차는 8.7V에서 8V로 낮아지므로 프로그램시 오동작이 방지된다. n=16일 때에도 B셀의 채널전위는 종래의 4.75V에서 5.4V로 높아지고 부유게이트와 채널간의 전위차는 9.2V에서 8.8V로 낮아지므로 프로그램시 오동작이 방지된다.

즉 본 발명에 의하면 스트링당 셀 트랜지스터의 개수가 동일한 경우에는 B셀 트랜지스터의 채널전위가 낮은 프로그램 방지전압(Vpass)으로 부스팅된 비선택된 n-1개 셀들에 전위를 배분할 때 더미셀의 채널전위가 함께 배분되어 배분해야 할 양이 적어지므로 B셀의 채널전위가 종래의 메모리 장치에 비해 상대적으로 높게되고 결과적으로 부유케이트와 채널의 전위차가 작게 되므로 프로그램시 오동작이 방지되는 효과가 나타난다.

이때 본 발명의 효과는 더미 셀(WLd)의 갯수가 많을수록 현저하고 칩의 크기를 고려하여 더미 셀(WLd)의 개수는 조정할 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims

소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 직렬로 2개 이상 연결된 메모리셀 트랜지스터; 상기 메모리셀 트랜지스터의 일단에 직렬로 연결된 스트링 선택 트랜지스터; 상기 메모리셀 트랜지스터의 타단에 직렬로 연결된 접지 선택 트랜지스터를 구비한 제1스트링과, 상기 제1스트링과 비트라인 콘택을 통해 접속되는 제2스트링을 구비하며, 제1 및 제2스트링이 비트라인과 평행하게 반복되어 형성되는 비휘발성 메모리 장치에 있어서, 상기 각각의 스트링은 메모리셀 트랜지스터에 직렬로 연결된 하나 이상의 더미(dummy) 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 더미(dummy) 트랜지스터와 메모리셀 트랜지스터는 부유게이트와 제어게이트를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 두 개의 스트링을 연결하는 상기 비트라인 콘택은 상기 제1 및 제2 스트링 선택 트랜지스터 사이에 구비함을 특징으로 하는 비휘발성 메모리 장치.
제2항에 있어서, 기판에 형성된 채널로부터 상기 부유 게이트에 전자를 주입시키고 제거시키는 동작으로 F-N(Folwer Nordheim) 터널링(tunneling) 현상이 이용되는 메모리 셀과 더미(dummy) 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제2항에 있어서, 상기 더미(dummy) 트랜지스터의 제어게이트에 프로그램 전압(Vpgm)과 동일하거나 프로그램 방지 전압(Vpass)보다 높은 전압이 인가되어 프로그램시 비선택된 셀의 채널의 전위를 일정전압까지 부스팅시켜, 비선택된 셀의 문턱전압(Vth)의 증가를 방지하는 것을 특징으로 하는 비휘발성 메모리 장치.