KR20000072960A - 낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR20000072960A
KR20000072960A KR1019990015931A KR19990015931A KR20000072960A KR 20000072960 A KR20000072960 A KR 20000072960A KR 1019990015931 A KR1019990015931 A KR 1019990015931A KR 19990015931 A KR19990015931 A KR 19990015931A KR 20000072960 A KR20000072960 A KR 20000072960A
Authority
KR
South Korea
Prior art keywords
voltage
string
transistor
cell
unselected
Prior art date
Application number
KR1019990015931A
Other languages
English (en)
Inventor
염진선
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990015931A priority Critical patent/KR20000072960A/ko
Publication of KR20000072960A publication Critical patent/KR20000072960A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 낸드 셀 어레이들을 포함하는 불휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것이다. 프로그램 동작시, 패스 전압은 비선택된 워드 라인들로 공급되고, 소정 레벨의 전압이 벌크로 공급 된 후, 선택된 워드 라인으로 프로그램 전압이 공급된다. 이 프로그램 방법에 의하면, 패스 전압의 레벨이 상승된 벌크 전압 만큼 낮아지더라도 선택된 워드 라인에 연결된 비선택된 셀 트랜지스터의 채널 전압이 낮아지지 않게되어 상기 비선택된 셀 트랜지스터가 프로그램되지 않는다. 즉, 불휘발성 메모리 장치에서 안정된 프로그램 동작을 수행하기 위한 패스 전압의 범위가 넓어진다.

Description

낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법{METHOD OF PROGRAMMING NON-VOLATILE MEMORY DEVICES HAVING A NAND TYPE CELL ARRAY}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 낸드(NAND) 타입 셀 어레이를 포함하는 EEPROM(Electrically Erasable and Programmable Read-Only Memory) 장치의 프로그램 방법에 관한 것이다.
메모리 용량을 증가시키기 위하여, 낸드(NAND) 구조의 메모리 셀들(이하, "낸드 셀 스트링(NAND cell string)"이라 함)을 포함하는 EEPROM 장치가 개발되었다.
도 1은 비트 라인들에 각각 연결된 낸드 셀 스트링들을 보여주는 도면이다. 도 1을 참조하면, 제 1 낸드 셀 스트링(10)은 두 개의 선택 트랜지스터들(Mss1, Msg1)과, 드레인-소스 전류 통로가 스트링 선택 트랜지스터(Mss1)의 소스와 접지 선택 트랜지스터(Mgs1)의 접지(소스) 사이에 직렬로 연결된 메모리 셀 트랜지스터들(M11 ~ M1i)을 포함한다. 제 2 낸드 셀 스트링(20)은 두 개의 선택 트랜지스터들(Mss2, Msg2)과, 드레인-소스 전류 통로가 스트링 선택 트랜지스터(Mss2)의 소스와 접지 선택 트랜지스터(Mgs2)의 접지(소스) 사이에 직렬로 연결된 메모리 셀 트랜지스터들(M21 ~ M2i)을 포함한다.
상기 각 메모리 셀 트랜지스터들(M11 ~ M1i) 및 (M21 ~ M2i)은 그것의 채널에 의해 분리된 드레인 영역 및 소스 영역을 포함한다. 더욱이, 그것의 플로팅 게이트는 상기 채널 표면의 터널 산화막 상에 형성되고, 그것의 제어 게이트는 상기 플로팅 게이트 표면의 절연막 상에 형성된다. 상기 스트링 선택 트랜지스터들(Mss1) 및 (Mss2)의 드레인은 각각 비트 라인(BL1) 및 (BL2)와 연결되고, 상기 접지 선택 트랜지스터들(Msg1, Msg2)의 소스는 공통 소스 라인(미 도시됨)과 연결된다. 상기 공통 소스 라인은 프로그램 또는 독출 동작시 접지된다. 상기 스트링 선택 트랜지스터들(Mss1, Mss2) 및 상기 접지 선택 트랜지스터들(Msg1, Msg2)의 게이트들은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 각각 연결된다. 상기 메모리 셀 트랜지스터들(M1 ~ Mi)의 게이트들은 워드 라인들(WL1 ~ WLI)에 각각 연결된다.
상술한 바와 같은 낸드 구조는 메모리 셀 트랜지스터 당 비트 라인과 연결되는 콘택 홀들의 수가 감소되므로, EEPROM 장치는 고 밀도 메모리 용량을 달성할 수 있다.
종래의 낸드 구조 EEPROM 장치의 프로그램 동작은 다음과 같다.
일반적으로, 낸드 구조 EEPROM 장치의 메모리 트랜지스터들을 프로그램하기 전에, 소거 동작이 수행된다. 이 동작에서, 메모리 셀 트랜지스터들(M11 ~ M1i) 및 (M21, M2i)의 소거는 소거 전압(예를 들면, 20V)을 반도체 기판에 인가하고, 예컨대, 0V의 기준 전압(즉, 접지 전압 Vgs)을 워드 라인들(WL1 ~ WLi)로 인가함으로서 수행된다. 메모리 셀 트랜지스터들(M11 ~ M1i) 및 (M21, M2i)의 게이트들에 저장되는 전자들은 F-N 터널링(Fowler-Nordheim tunneling)에 의해 추출되고, 상기 메모리 셀 트랜지스터들(M11 ~ M1i) 및 (M21, M2i)은 디플리션 모드(depletion mode) 트랜지스터들로 변화된다. 이 때, 소거된 메모리 셀 트랜지스터들은 논리 '0' 데이터를 저장한다고 가정한다.
계속해서, 메모리 셀 트랜지스터(M13)가 프로그램된다는 가정하에서 프로그램 동작이 수행된다. 이 동작에서 우선, 전원 전압(Vcc) 및 접지 전압(Vss)이 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 각각 인가된다. 더욱이, 상기 비트 라인들(BL1, BL2) 각각에는 프로그램될 데이터 상태에 따라 접지 전압(Vss)(데이터 '0') 또는 전원 전압(Vcc)(데이터 '1')이 인가된다. 여기서, 상기 비트 라인(BL1)에는 접지 전압(Vss)이 인가되고, 상기 비트 라인(BL2)에는 전원 전압(Vcc)이 이 인가된다고 가정한다. 계속해서, 패스 전압(Vpass)(예를 들면, 10V)이 워드 라인들(WL1 ~ WL2) 및 (WL4 ~ WLi) 즉, 선택된 워드 라인(WL3)을 제외한 비선택된 워드 라인들로 인가되고, 상기 반도체 기판(벌크)에는 기준 전압(예를 들면, 접지 전압 Vss)이 인가된다. 소정 시간이 경과된 후, 프로그램 전압(Vpgm)(예를 들면, 18V)이 상기 선택된 워드 라인(WL3)으로 인가된다.
이러한 프로그램 동작에서, 전원 전압(Vcc)이 인가된 비트 라인(BL2)과 연결된 상기 스트링(20) 내의 상기 스트링 선택 트랜지스터(Mss2)는 턴 오프되어서 상기 셀 스트링(20)은 플로팅된다. 따라서, 프로그램 전압(Vpgm)이 상기 스트링(20) 내의 트랜지스터(M23)의 제어 게이트로 인가될 때, 상기 스트링(20) 내의 상기 선택된 셀 트랜지스터(M23)의 소스, 드레인 및 채널의 전위는 커패시터 커플링(capacitor coupling)에 의해 상승한다. 즉, 상기 제어 게이트의 전압 및 소스-드레인-채널 전압의 차는 상기 F-N 터널링이 발생될 만큼 증가되지 않는다. 따라서, 상기 선택된 셀 트랜지스터(M23)는 소거된 상태를 그대로 유지하게 된다.
반면, 상기 스트링(10) 내의 선택된 셀 트랜지스터(M13)의 소스, 드레인 및 채널 전위들은 스트링(10) 내의 스트링 선택 트랜지스터(Mss1)가 접지 전압(Vss)의 비트 라인(BL2)과 연결되어 있으므로 접지 전압(Vss)과 동일하고, 상기 스트링 선택 트랜지스터(Mss1)는 턴 온된다. 그러므로, 상기 프로그램 전압(Vpgm)이 상기 스트링(10) 내의 상기 트랜지스터(M13)의 상기 제어 게이트로 인가될 때, 전자들은 F-N 터털링에 의해 상기 트랜지스터(M13)의 플로팅 게이트에 포획되고 축적된다. 상기 플로팅 게이트 상의 많은 양의 전자들의 포획과 축적은 상기 셀 트랜지스터(M13)의 드레솔드 전압(threshold voltage)을 상승시키는(예를 들면, 약 6 ~ 7V) 원인이 된다. 따라서, 상기 스트링(10) 내의 선택된 셀 트랜지스터(M13)는 인헨스먼트 모드(enhancement mode) 트랜지스터로 변화되고, 상기 스트링(10) 내의 상기 트랜지스터(M13)는 프로그램된다. 이 때, 상기 프로그램된 메모리 셀 트랜지스터는 논리 '1' 데이터를 저장하게 된다.
상술한 바와 같은 프로그램 동작시, 선택된 셀 트랜지스터(M13) 이외의 비선택된 셀 트랜지스터들이 프로그램되는 패스 디스터번스(pass disturbance) 또는 프로그램 디스터번스(program disturbance)가 발생될 수 있다. 상기 패스 디스터번스는 선택된 셀(M13)이 속하는 스트링(10) 내에 구성되고 비선택된 워드 라인에 게이트가 연결된 셀 트랜지스터가 프로그램되는 것으로서 예를 들면, 셀 트랜지스터(M14)가 프로그램되는 것이다. 이는 상기 비선택된 셀 트랜지스터(M14)와 연결된 워드 라인의 전압인 패스 전압(Vpass)이 셀 트랜지스터가 프로그램될 수 있는 최소 전압 이상으로 높아질 때 발생된다. 상기 프로그램 디스터번스는 상기 선택된 셀 트랜지스터(M13)와 동일한 워드 라인(WL3)에 게이트가 연결된 셀 트랜지스터가 프로그램되는 것이다. 예를 들면, 상기 워드 라인(WL3)에 연결된 셀 트랜지스터(M23)가 프로그램되는 것이다. 이는 워드 라인들(WL1~WL2) 및 (WL4~WLi)로 인가되는 패스 전압(Vpass)이 적절한 레벨(예컨대, 10V) 이하로 낮아질 때 발생된다. 상기 워드 라인들로 인가되는 패스 전압(Vpass)이 낮아지면, 상기 비선택된 셀 트랜지스터(M23)의 채널로 부스팅되는 전압이 낮아지게 된다. 따라서, 상기 셀 트랜지스터(M23)의 채널의 전위가 프로그램 가능한 전위(예를 들면, 7V) 이하로 낮아지게 되면 F-N 터널링에 의해 상기 셀 트랜지스터(M23)는 프로그램된다.
따라서, 비선택된 워드 라인들로 인가되는 패스 전압(Vpass)은, 셀 트랜지스터가 프로그램될 수 있는 최소 프로그램 전압(Vpgm_min)보다 낮아야 하고(패스 디스터번스 방지를 위하여) 비선택된 셀 트랜지스터의 채널로 부스팅되는 전압이 소정 레벨(예를 들면, 7V) 이상이 되도록 높아야 한다. 즉, 비선택된 워드 라인들로 인가되는 패스 전압(Vpass)의 허용 범위는 매우 제한적이다.
따라서, 본 발명의 목적은 비선택된 워드 라인들로 인가되는 패스 전압의 범위가 향상된 불휘발성 메모리 장치의 프로그램 방법을 제공하는데 있다.
도 1은 일반적인 EEPROM 장치의 낸드 셀 스트링의 구성을 보여주는 회로도;
도 2는 도 1에 도시된 셀 트랜지스터의 단면을 보여주는 도면; 그리고
도 3은 도 2에 도시된 셀 트랜지스터를 간단하게 커패시터 모델링한 것을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 20 : 낸드 셀 스트링 BL1, BL2 : 비트 라인
WL1 ~ WLi : 워드 라인
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 불휘발성 메모리 장치는 행들과 열들로 배열되고 전기적으로 소거 및 프로그램되는 복수 개의 메모리 셀 트랜지스터들, 상기 행 방향으로 신장하는 복수 개의 워드 라인들, 및 상기 열 방향으로 신장하는 복수 개의 비트 라인들을 포함한다.
상기 메모리 장치의 프로그램 방법은: 프로그램될 셀에 관련된 워드 라인과 비트 라인을 선택하는 단계와; 비선택된 워드 라인들로 패스 전압을 공급하는 단계와; 비선택된 비트 라인들로 금지 전압을 공급하는 단계 및; 상기 벌크로 소정 레벨의 전압을 공급하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 벌크로 인가되는 전압은 0.7V이다.
(작용)
이와 같은 장치에 의해서, 안정된 프로그램 동작을 수행하기 위한 패스 전압(Vpass)의 범위가 향상된 불휘발성 메모리 장치의 프로그램 방법을 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 3를 참조하여 상세히 설명한다. 이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 1은 본 발명이 적용되는 비트 라인들(BL1, BL2)과 각각 연결된 두 개의 EEPROM 낸드 셀 스트링들(NAND cell strings)(10, 20)을 보여주는 회로도이다. 도 1에 도시된 바와 같이, 제 1 낸드 셀 스트링(10)은 선택 트랜지스터(Mss1)을 포함하는 스트링 선택 회로, 선택 트랜지스터(Mgs1)를 포함하는 기준 선택 회로 및, 메모리 셀 트랜지스터들(M11 ~ M1i)을 포함하고, 제 2 낸드 셀 스트링(20)은 선택 트랜지스터(Mss2)을 포함하는 스트링 선택 회로, 선택 트랜지스터(Mgs2)를 포함하는 기준 선택 회로 및, 메모리 셀 트랜지스터들(M21 ~ M2i)을 포함한다. 상기 셀 스트링(10) 내의 메모리 셀 트랜지스터들(M11 ~ M1i)의 드레인-소스 경로들은 상기 스트링 선택 회로와 기준 선택 회로 사이 즉, 스트링 선택 트랜지스터(string select transistor)(Mss1)의 소스와 접지 선택 트랜지스터(ground select transistor)(Msg1)의 드레인 사이에 직렬로 연결되어 있다. 상기 셀 스트링(20) 내의 메모리 셀 트랜지스터들(M21 ~ M2i)의 드레인-소스 경로들은 스트링 선택 트랜지스터(Mss2)의 소스와 접지 선택 트랜지스터(Msg2)의 드레인 사이에 직렬로 연결되어 있다.
상기 스트링 선택 회로는 셀 스트링들(10, 20)을 선택하고, 기준 선택 회로는 기준 전위(예를 들면, 접지 전위 Vss)를 상기 셀 스트링들(10, 20)로 공급한다.
각 메모리 셀 트랜지스터들(M11 ~ M1i) 및 (M21 ~ M2i)은 그것의 채널에 의해 분리되는 드레인 및 소스 영역을 포함한다. 더욱이, 그것의 플로팅 게이트는 상기 채널을 덮는 터널 산화막(tunnel oxide film) 상에 형성되고, 그것의 제어 게이트는 상기 플로팅 게이트를 덮는 절연막(dielectric film) 상에 형성된다. 상기 스트링 선택 트랜지스터들(Mss1) 및 (Mss2)의 드레인들은 각각 비트 라인(BL1) 및 (BL2)과 연결되고, 접지 선택 트랜지스터들(Mgs1, Mgs2)의 소스는 공통 소스 라인(미 도시됨)과 연결된다. 상기 공통 소스 라인은 프로그램 또는 독출 동작시 접지된다. 상기 스트링 선택 트랜지스터들(Mss1, Mss2) 및 접지 선택 트랜지스터들(Mgs1, Mgs2)의 게이트들은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)과 연결된다. 메모리 셀 트랜지스터들(M11 ~ M1i, M21 ~ M2i)의 게이트들은 대응하는 워드 라인들(WL1 ~ WLi)과 각각 연결된다.
계속해서, 본 발명의 바람직한 실시예에 따른 EEPROM 장치의 프로그램 동작이 설명된다.
낸드 구조의 EEPROM 장치의 메모리 트랜지스터들의 프로그램을 수행하기 전에, 일반적으로 소거 동작이 수행된다. 이 동작에서, 메모리 셀 트랜지스터들(M11 ~ M1i, M21 ~ M2i)의 소거는 소거 전위(예를 들면, 20V)를 반도체 기판에 인가하고, 기준 전위(reference potential)(예를 들면, 0V, 즉, 접지 전위 Vss)를 위드 라인들(WL1 ~ WLi)로 인가함으로써 수행된다. 챠지 캐리어들(즉, 전자들)은 상기 메모리 셀 트랜지스터들(M11 ~ M1i, M21 ~ M2i)의 플로팅 게이트들에 저장되고, F-N 터널링에 의해 여기되어 상기 메모리 셀 트랜지스터들(M11 ~ M1i, M21 ~ M2i)은 디플리션 모드 트랜지스터들로 변화된다.
상기 소거 동작을 수행하고 나서, 프로그램 또는 기입 동작이 수행된다. 예를 들어, 메모리 셀 트랜지스터(M13)가 프로그램된다고 가정한다. 이 동작에서, 우선 전원 전압(Vcc) 및 접지 전압(Vss)이 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 각각 인가된다. 각 비트 라인들(BL1, BL2)에는 프로그램될 데이터 상태에 따라 접지 전압(Vss)(데이터 '0') 또는 전원 전압(Vcc)(데이터 '1')이 인가된다. 계속해서, 선택된 워드 라인(WL13)을 제외한 워드 라인들(WL1 ~ WL2) 및 (WL4 ~ WLi)(즉, 비선택된 워드 라인들)에 패스 전압(Vss)(예를 들면, 10V)이 인가되고, 상기 반도체 기판에는 기준 전위(예를 들면, 접지 전압 Vss)가 인가된다. 다음, 상기 셀 트랜지스터들(M11 ~ M1i, M21 ~ M2i)의 벌크로 0.7V를 인가한다. 소정의 시간이 경과된 후, 프로그램 전압(Vpgm)(예를 들면, 20V)이 상기 선택된 워드 라인(WL13)으로 인가된다.
도 2는 도 1에 도시된 셀 트랜지스터의 단면을 보여주는 도면이고, 도 3은 도 2에 도시된 셀 트랜지스터를 간단하게 커패시터 모델링한 것을 보여주는 도면이다. 도 3에서 커패시터(C1)은 셀 트랜지스터의 채널(102)과 플로팅 게이트(106) 사이의 절연막(104)에 의한 커패시턴스와 상기 플로팅 게이트(106)와 제어 게이트(110) 사이의 절연막(108)에 의한 커패시턴스의 합과 같고, 커패시터(C2)는 기판(100)의 커패시턴스이다. 상기 채널의 전압(Vchannel)은 다음 수식 1과 같은 방법으로 구할 수 있다.
여기서,즉, 부스팅 전위 효율이 0.7이고, 비선택된 워드 라인의 패스 전압이 10V, 그리고 벌크 전압(Vbulk)이 0V 라면, 채널 전압(Vchannel)은 7V가 된다. 셀 트랜지스터의 채널 전압이 7V일 때 상기 셀 트랜지스터에서는 F-N 터널링이 발생되지 않으므로 프로그램되지 않는다. 그러나, 이 실시예에서 상기 벌크 전압(Vbulk)을 0.7V로 승압하면, 비선택된 워드 라인으로 인가되는 패스 전압(Vpass)이 9.3V까지 낮아지더라도 채널 전압(Vchannel)을 7V로 유지할 수 있다. 따라서, 비선택된 워드 라인으로 인가되는 패스 전압(Vpass)이 9.3V까지 낮아지더라도 선택된 워드 라인에 연결된 비선택된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다.
상술한 프로그램 동작에서, 전원 전압(Vcc)의 비트 라인(BL2)과 연결된 상기 스트링(20) 내의 스트링 선택 트랜지스터(Mss2)는 턴 오프되어, 상기 셀 스트링(20)은 플로팅된다. 따라서, 상기 프로그램 전압(Vpgm)이 상기 스트링(20) 내의 트랜지스터(M23)의 제어 게이트로 인가될 때, 상기 선택된 셀 트랜지스터(M23)의 소스, 드레인 및 채널 전위는 커패시터 커플링(capacitive coupling)으로 인해 상승된다. 즉, 상기 제어 게이트와 소스 사이의 전위차가 상기 F-N 터널링을 야기시킬 수 있을 만큼 크지 않다. 그래서, 상기 스트링(20) 내의 상기 선택된 셀 트랜지스터(M23)는 소거된 상태로 남게 된다.
그러나, 상기 접지 전압(Vss)의 비트 라인(BL1)과 연결된 상기 스트링(10) 내의 스트링 선택 트랜지스터(Mss1)는 턴 온됨으로서, 상기 스트링(10) 내의 선택된 셀 트랜지스터(M13)의 소스, 드레인 및 채널 전위는 접지 전압(Vss)과 일치한다. 그러므로, 프로그램 전압(Vpgm)이 상기 스트링(10) 내의 트랜지스터(M13)의 제어 게이트로 인가될 때, 전자들은 F-N 터널링에 의해 상기 스트링(10) 내의 트랜지스터(M13)의 플로팅 게이트 내에 축적된다. 그 결과, 상기 스트링(10) 내의 선택된 셀 트랜지스터(M13)는 인헨스먼트 모드(enhancement mode) 트랜지스터로 변화되어, 상기 스트링(10) 내의 셀 트랜지스터(M13)는 프로그램된다.
도 4는 불휘발성 메모리 장치의 비선택된 워드 라인으로 인가되는 패스 전압에 따른 셀 트랜지스터의 드레솔드 전압 변화를 보여주는 그래프이다.
도 4를 참조하면, 비선택된 워드 라인들로 인가되는 패스 전압(Vpass)은, 셀 트랜지스터가 프로그램될 수 있는 최소 프로그램 전압(a)보다 낮아야 하고(패스 디스터번스 방지를 위하여), 선택된 워드 라인에 연결된 비선택된 셀 트랜지스터의 채널 전압이 소정 레벨(예를 들면, 7V) 이상이 되도록 소정 레벨(b)보다 높아야 한다(프로그램 디스터번스 방지를 위하여). 만일 상기 패스 전압(Vpass)이 최소 프로그램 전압 레벨(a) 이상이거나 소정 레벨(b) 이하이면, 셀의 드레솔드 전압(Vth)이 급격히 증가함을 알 수 있다.
도면에서, (Wop1)은 본 발명의 바람직한 실시예에 따른 프로그램 방법에 의해서 비선택된 셀 트랜지스터가 프로그램되지 않는 패스 전압(Vpass)의 범위를 나타내고, (Wop2)는 종래 기술에 따른 프로그램 방법에 의해서 비선택된 셀 트랜지스터가 프로그램되지 않는 패스 전압(Vpass)의 범위를 나타낸다. 도면에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 프로그램 방법에 의한 패스 전압(Vpass)의 범위(a ~ b')가 종래(a ~ b)보다 넓어졌음을 알 수 있다. 다시 말하면, 패스 전압(Vpass)의 레벨이 상승된 벌크 전압(Vbulk) 만큼 낮아지더라도 선택된 워드 라인에 연결된 비선택된 셀 트랜지스터의 채널 전압이 낮아지지 않게되어 상기 비선택된 셀 트랜지스터가 프로그램되지 않는다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 패스 전압(Vpass)의 레벨이 상승된 벌크 전압(Vbulk) 만큼 낮아지더라도 선택된 워드 라인에 연결된 비선택된 셀 트랜지스터의 채널 전압이 낮아지지 않게되어 상기 비선택된 셀 트랜지스터가 프로그램되지 않는다. 즉, 불휘발성 메모리 장치에서 안정된 프로그램 동작을 수행하기 위한 패스 전압(Vpass)의 범위가 넓어진다.

Claims (2)

  1. 행들과 열들로 배열되고 전기적으로 소거 및 프로그램되는 복수 개의 메모리 셀 트랜지스터들, 상기 행 방향으로 신장하는 복수 개의 워드 라인들, 및 상기 열 방향으로 신장하는 복수 개의 비트 라인들을 가지는 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    프로그램될 셀에 관련된 워드 라인과 비트 라인을 선택하는 단계와;
    비선택된 워드 라인들로 패스 전압을 공급하는 단계와;
    비선택된 비트 라인들로 금지 전압을 공급하는 단계 및;
    상기 벌크로 소정 레벨의 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 벌크로 인가되는 전압은 0.7V 인 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
KR1019990015931A 1999-05-03 1999-05-03 낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법 KR20000072960A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990015931A KR20000072960A (ko) 1999-05-03 1999-05-03 낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990015931A KR20000072960A (ko) 1999-05-03 1999-05-03 낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법

Publications (1)

Publication Number Publication Date
KR20000072960A true KR20000072960A (ko) 2000-12-05

Family

ID=19583635

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990015931A KR20000072960A (ko) 1999-05-03 1999-05-03 낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR20000072960A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453854B1 (ko) * 2001-09-07 2004-10-20 삼성전자주식회사 향상된 프로그램 방지 특성을 갖는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453854B1 (ko) * 2001-09-07 2004-10-20 삼성전자주식회사 향상된 프로그램 방지 특성을 갖는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법

Similar Documents

Publication Publication Date Title
KR100297602B1 (ko) 비휘발성메모리장치의프로그램방법
US5973962A (en) Method of programming non-volatile memory devices having a NAND type cell array
US5995417A (en) Scheme for page erase and erase verify in a non-volatile memory array
KR100190089B1 (ko) 플래쉬 메모리장치 및 그 구동방법
KR100470572B1 (ko) 반도체 기억 장치 및 그 동작 방법
US7692969B2 (en) Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
JP3652453B2 (ja) 半導体メモリ装置
KR100272037B1 (ko) 불휘발성 반도체 기억 장치
US7006381B2 (en) Semiconductor device having a byte-erasable EEPROM memory
US8238153B2 (en) Program method of flash memory device
KR100704021B1 (ko) 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법
US5638327A (en) Flash-EEPROM memory array and method for biasing the same
US5187683A (en) Method for programming EEPROM memory arrays
US7787294B2 (en) Operating method of memory
US6487117B1 (en) Method for programming NAND-type flash memory device using bulk bias
KR19990013702A (ko) 비휘발성 반도체 기억 장치의 구동 방법
JP2000353391A (ja) 不揮発性半導体記憶装置の消去方式
US5923589A (en) Non-volatile semiconductor memory device having long-life memory cells and data erasing method
KR100204804B1 (ko) 플래시 메모리 장치의 구동방법
KR20000072960A (ko) 낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법
KR100190014B1 (ko) 불휘발성 반도체 메모리 장치
KR100192572B1 (ko) 반도체 메모리 장치의 프로그램 스트레스 감소 방법
KR0170710B1 (ko) 불휘발성 반도체 메모리 장치
KR19980055944A (ko) 플래쉬 메모리 장치의 프로그램 및 소거방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination