KR19980055944A - 플래쉬 메모리 장치의 프로그램 및 소거방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 장치의 프로그램 및 소거방법을 제공하는 것으로, 메모리셀을 트리플웰 구조로 형성한 후 P형 웰의 전위를 0V이하로 낮게 인가하여 저전압에서 동작하도록 하므로써 동작속도를 증가시킬 수 있음을 물론 그에대한 제조공정을 용이하게 하는 효과가 있다.
Description
본 발명은 플래쉬 메모리 장치의 프로그램 및 소거방법에 관한 것으로, 특히 트리플 웰(Triple Well)구조를 갖는 메모리 소자를 이용하여 저전압에서 프로그램 및 소거가 가능하도록 한 플래쉬 메모리 장치의 프로그램 및 소거방법에 관한 것이다.
일반적으로 플래쉬(Flash) 이이피롬(Electrically Erasable and Programmable Read Only Memory ; EEPROM)과 같은 플래쉬 메모리 장치는 셀어레이(Cell Array)와 주변회로로 구성된다. 상기 셀 어레이는 워드라인(Word Line)과 비트라인(Bit Line) 사이에 다수의 메모리 셀(Cell)이 매트릭스(Matrix) 방식으로 접속되어 형성되고, 주변회로는 외부로부터 입력되는 신호에 따라 메모리 셀을 각각 프로그램 또는 소거시키거나, 각각의 메모리셀에 프로그램된 데이터를 독출(Read)하여 외부로 출력시키도록 구성된다. 이러한 플래쉬 메모리 장치는 전기적인 프로그램 및 소거기능을 가진다. 그러면 종래의 플래쉬 메모리 장치의 프로그램 방법을 첨부도면을 참조하여 설명하면 다음과 같다. 도 1은 낸드형 플래쉬 메모리 장치의 셀 어레이를 도시한 회로도로서, 선택 트랜지스터(4A)의 드레인은 비트라인(BL1)의 접속점인 노드(A)에 접속하고, 선택 트랜지스터(4A)의 소스는 메모리셀(5A)의 드레인과 접속된 노드(B) 접속하고, 선택 트랜지스터(4B)의 드레인은 메모리셀(5H)의 소스와 접속된 노드(C)에 접속하고, 선택 트랜지스터(4B)의 소스는 접지(D)점에 접속한다. 그리고, 각각의 메모리셀(5A 내지 5H)은 상기 노드(B) 및 노드(C) 사이에 직렬로 접속한다.
상기와 같이 구성된 플래쉬 메모리 장치는 도면에 점선으로 도시한 메모리셀(5A)을 프로그램 시키기 위해서 해당 메모리셀(5A)의 게이트에 접속된 워드라인(WL1)에 20V의 고전압을 인가하고, 그 외 각각의 메모리셀(5B 내지 5H)의 게이트에 해당하는 각각의 워드라인(WL2 내지 WL8)에 10V의 전압을 인가하고, 상기 메모리셀(5A)에 해당하는 선택 트랜지스터(4A 및 4B)의 선택라인(SL1 및 SL2)에 7V를 인가한다. 그리고, 해당 메모리셀(5A)의 비트라인(BL1)에 0V의 전압을 인가하고, 그외 비트라인(BL2...)에는 7V의 전압을 인가한다. 이때, 선택 트랜지스터(4A 및 4B)는 드레인 및 게이트간에 전압차로 인하여 턴온되고, 이로인해 비선택된 메모리셀(5B 내지 5H)은 채널을 형성하게 되어 해당 메모리셀(5A)은 플로팅 게이트로 축적된 전자가 유입되므로써 프로그램된다. 그러나 비트라인(BL1)의 전위는 0V이하로 낮출 수 없기 때문에 메메리셀(5A)의 게이트에 접속된 워드라인(WL1)에는 20V이상의 고전압을 인가해야 하므로 소자의 특성상 20V의 고전압에 견딜 수 있도록 플래쉬 메모리 장치를 제조해야 하는 문제가 있다. 또한 프로그램 하고자 하는 비트라인(BL1)을 제외한 다른 비트라인에는 모두 7V의 전압을 인가해야 하므로 비트라인 디코더(도시안됨) 및 바이어스회로(도시안됨)가 복잡해 지는 문제점이 있다.
따라서 본 발명은 트리플웰 구조로 하여 P형 웰의 전위를 0V이하로 낮추도록 하고, 프로그램 및 소거동작에 공급되는 전압을 반대로 하여 낮은 전압에서 동작하도록 할 수 있는 플래쉬 메모리 장치의 프로그램 및 소거방법을 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 낸드형 플레쉬 메모리 장치의 프로그램 방법에서 프로그램 시키기 위한 메모리셀의 게이트에 접속된 워드라인에 음전압을 인가하고, 그 외 각각의 메모리셀의 게이트에 해당하는 각각의 워드라인에 양전압을 인가하고, 메모리셀에 해당하는 제 1 및 제 2 선택 트랜지스터의 제 1 및 제 2 선택라인에 양전압을 인가하고, 프로그램 시키기 위한 메모리셀의 비트라인에 양전압을 인가하고, 그 외 비트라인에는 0V의 전압을 인가할때, 제 1 및 제 2 선택 트랜지스터는 드레인 및 게이트간에 전압차로 인하여 턴온되고, 비선택된 메모리셀은 채널을 형성하게 되어 프로그램 시키기 위한 메모리셀의 플로팅게이트에 축적된 전자가 방출되므로써 프로그램이 되도록 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 낸드형 플래쉬 메모리 장치의 소거방법에서 모든 메모리셀의 게이트에 접속된 모든 워드라인에 양전압을 인가하고, 제 2 P형 웰에 음전압을 인가하고, 제 2 선택 트랜지스터의 게이트에 접속된 제 2 선택라인은 0V의 전압을 인가할때, 제 2 선택 트랜지스터는 턴 오프되어 모든 메모리셀은 제 2 P형 웰로부터 전자가 플로팅게이트로 유입되어 소거되도록 한다.
도 1은 종래 낸드형 플래쉬 메모리 장치의 프로그램 방법을 설명하기 위한 회로도.
도 2은 본 발명에 따른 낸드형 플래쉬 메모리 장치의 프로그램 방법을 설명하기 위한 회로도.
도 3A 및 3B는 본 발명에 따른 낸드형 플래쉬 메모리 장치의 구성을 나타내는 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 및 21 : 실리콘기판11A 및 31A : 제 1 P형 웰
11B 및 21B : N형 웰11C 및 21C : 제 2 P형 웰
12A, 12B, 22B, 12C, 22C : 웰 픽업전극
14A 및 24A : 제 1 선택 트랜지스터
14B 및 24B : 제 2 선택 트랜지스터
15A 내지 15H, 25A 내지 25H : 메모리셀
이하, 첨부된 도면을 참조하여 본 발명에 따른 플래쉬 메모리 장치의 프로그램 및 소거방법을 상세히 설명하면 다음과 같다.
도 2는 낸드형 플래쉬 메모리 장치의 프로그램 방법을 설명하기 위한 회로도이며, 도 3A 및 3B는 플래쉬 메모리 장치의 구성을 나타내는 소자의 단면도이다.
도 3A는 트리플 웰 구조를 갖는 플래쉬 메모리 장치의 구성을 도시한 소자의 단면도로서, 실리콘기판(11)에 제 1 P형 웰(11A)을 형성하고, 제 1 P형 웰(11A) 내에 N형 웰(11B)을 형성하고, N형 웰(11B) 내에 제 2 P형 웰(11C)을 형성하고, 제 2 P형 웰(11C) 내에 선택 트랜지스터(14A 및 14B) 및 메모리셀(15A 내지 15H)을 형성한 후 접합영역(11D)을 형성한 상태를 도시한다. 그리고, 12A 내지 12C는 상기 형성된 웰(11A 내지 11C)에 전압을 인가하기 위한 웰픽업이다.
도 3B는 트윈 웰(Twin Well) 구조를 갖는 플래쉬 메모리 장치의 구성을 도시한 소자의 단면도로서, 실리콘기판(21)내에 N형 웰(21B)을 형성하고, N형 웰(21B)내에 P형 웰(21C)을 형성하고, P형 웰(21C) 내에 선택 트랜지스터(24A 및 24B) 및 메모리셀(25A 내지 25H)을 형성한 후 접합영역(21D)을 형성한 상태를 도시한다. 그리고, 21B 및 22C는 상기 형성된 웰(21B 및 21C)에 전압을 인가하기 위한 웰픽업이다.
도 2는 도 3A 및 3B에 도시한 소자의 단면도를 회로로 나타낸 것으로, 제 1 선택 트랜지스터(14A)의 드레인은 비트라인(BL1)의 접속점인 노드(A1)에 접속하고, 제 1 선택 트랜지스터(14A)의 소스는 메모리셀(15A)의 드레인과 접속된 노드(B1)에 접속하고, 제 2 선택 트랜지스터(14B)의 드레인은 메모리셀(15H)의 소스와 접속된 노드(C1)에 접속하고, 제 2 선택 트랜지스터(14B)의 소스는 접지(D1)점에 접속한다. 그리고, 각각의 메모리셀(15A 내지 15H)은 상기 노드(B1) 및 노드(C1) 사이에 직렬로 접속한다.
도면에 점선으로 도시한 메모리셀(15A)을 프로그램 시키기 위해서는 해당 메모리셀(15A)의 게이트에 접속된 워드라인(WL1)에 음전압(예를 들면 -12 내지 -14V)을 인가하고, 그 외 각각의 메모리셀(15B 내지 15H)의 게이트에 해당하는 각각의 워드라인(WL2 내지 WL8)에 양전압(예를들면 9 내지 11V)을 인가하고, 상기 메모리 셀(15A)에 해당하는 제 1 및 제 2 선택 트랜지스터(14A 및 14B)의 제 1 및 제 2 선택 라인(SL1 및 SL2)에 양전압(예를들면 6 내지 8V)을 인가한다. 그리고, 해당 메모리셀(15A)의 비트라인(BL1)에 양전압(예를들면 6 내지 8V)을 인가하고, 그 외 비트라인(BL2...)에는 0V의 전압을 인가한다. 이때, 제 1 및 제 2 선택 트랜지스터(14A 및 14B)는 드레인 및 게이트간에 전압차로 인하여 턴온되고, 이로인해 비선택된 메모리셀(15B 내지 15H)은 채널을 형성하게 되어 해당 메모리셀(15A)은 플로팅게이트에 축전된 전자가 방출되므로써 프로그램된다.
그리고, 모든 메모리셀(15A 내지 15H)을 소거시키기 위해서는 모든 메모리셀(15A 내지 15H)에 접속된 모든 워드라인(WL11 내지 WL18)에 양전압(예를들면 +12 내지 +14V)을 인가하고, 제 2 P형 웰(제 3A 도 참조)(11C) 및 비트라인(BL11)에 음전압(예를들면 -6 내지 -8V)을 인가하고, 제 2 선택 트랜지스터(14B)의 게이트에 접속된 제 2 선택라인(S12)에 0V의 전압을 인가한다. 이때, 제 2 선택 트랜지스터(14A)가 턴 오프되면서 전류를 차단하게 되어 모든 메모리셀(15A 내지 15H)은 제 2 P형 웰(11C)로 부터 전자가 플로팅게이트로 유입되어 소거된다. 상기 비트라인(BL11)의 전압은 접지 또는 플로팅(Open) 시켜도 무방하다.
상술한 바와 같이 본 발명에 의하여 메모리셀을 트리플 웰 구조로 형성한 후 P형 웰의 전위를 0V이하로 낮게 인가하여 저전압에서 동작하도록 하므로써 동작속도를 증가시킬 수 있음은 물론 그에대한 제조공정을 용이하게 하는 효과가 있다.
Claims (5)
- N형 웰 및 P형 웰을 갖는 실리콘기판상에서 드레인이 비트라인에 접속된 제 1 선택 트랜지스터와, 소스가 접지된 제 2 선택 트랜지스터와, 워드라인신호를 입력으로 하며 상기 제 1 및 제 2 선택 트랜지스터간에 직렬로 접속된 다수개의 메모리셀로 이루는 낸드형 플래쉬 메모리의 프로그램 방법에 있어서,프로그램 시키기 위한 메모리셀의 게이트에 접속된 워드라인에 음전압을 인가하고, 그 외 각각의 메모리셀의 게이트에 해당하는 각각의 워드라인에 양전압을 인가하고, 상기 메모리셀에 해당하는 제 1 및 제 2 선택 트랜지스터의 제 1 및 제 2 선택라인에 양전압을 인가하고, 상기 프로그램 시키기 위한 메모리셀의 비트라인에 양전압을 인가하고, 그 외 비트라인에는 0V의 전압을 인가할 때, 상기 제 1 및 제 2 선택 트랜지스터는 드레인 및 게이트간에 전압차로 인하여 턴온되고, 상기 비선택된 메모리셀은 채널을 형성하게 되어 상기 프로그램 시키기 위한 메모리셀의 플로팅게이트에 축적된 전자가 방출되므로써 프로그램이 되도록 하는 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 방법.
- N형 웰 및 P형 웰을 갖는 실리콘기판상에서 드레인이 비트라인에 접속된 제 1 선택 트랜지스터와, 소스가 접지된 제 2 선택 트랜지스터와, 워드라인신호를 입력으로 하며 상기 제 1 및 제 2 선택 트랜지스터간에 직렬로 접속된 다수개의 메모리셀로 이루는 낸드형 플래쉬 메모리의 소거방법에 있어서,모든 메모리셀의 게이트에 접속된 모든 워드라인에 양전압을 인가하고, P형 웰에 음전압을 인가하고, 제 2 선택 트랜지스터의 게이트에 접속된 제 2 선택라인은 0V의 전압을 인가할때 상기 제 2 선택 트랜지스터는 턴 오프되어 모든 메모리셀은 제 2 P형 웰로부터 전자가 플로팅게이트로 유입되어 소거 되도록 하는 것을 특징으로 하는 플래쉬 메모리 장치의 소거방법.
- 제 2 항에 있어서,상기 모든 메모리셀은 소거시 상기 비트라인에 음전압이 인가되는 것을 특징으로 하는 플래쉬 메모리 장치의 소거방법.
- 제 2 항에 있어서,상기 모든 메모리셀은 소거시 상기 비트라인이 접지되는 것을 특징으로 하는 플래쉬 메모리 장치의 소거방법.
- 제 2 항에 있어서,상기 모든 메모리셀은 소거시 상기 비트라인이 플로팅되는 것을 특징으로 하는 플래쉬 메모리 장치의 소거방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960075181A KR19980055944A (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 장치의 프로그램 및 소거방법 |
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| KR (1) | KR19980055944A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474201B1 (ko) * | 2002-05-17 | 2005-03-08 | 주식회사 하이닉스반도체 | 낸드형 플래시 메모리의 워드 라인 디코더 |
-
1996
- 1996-12-28 KR KR1019960075181A patent/KR19980055944A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474201B1 (ko) * | 2002-05-17 | 2005-03-08 | 주식회사 하이닉스반도체 | 낸드형 플래시 메모리의 워드 라인 디코더 |
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