KR100604457B1 - 비휘발성 메모리 디바이스에서 프로그램 방해를 없애기위한 비트 라인 바이어싱 방법 및 이를 이용하는 메모리디바이스 - Google Patents

비휘발성 메모리 디바이스에서 프로그램 방해를 없애기위한 비트 라인 바이어싱 방법 및 이를 이용하는 메모리디바이스 Download PDF

Info

Publication number
KR100604457B1
KR100604457B1 KR1020017004997A KR20017004997A KR100604457B1 KR 100604457 B1 KR100604457 B1 KR 100604457B1 KR 1020017004997 A KR1020017004997 A KR 1020017004997A KR 20017004997 A KR20017004997 A KR 20017004997A KR 100604457 B1 KR100604457 B1 KR 100604457B1
Authority
KR
South Korea
Prior art keywords
voltage
word
program
bit
word line
Prior art date
Application number
KR1020017004997A
Other languages
English (en)
Other versions
KR20010103614A (ko
Inventor
첸포-링
밴버스커크마이클
홀머쉐인챨스
청마이클에스.씨.
르빈쾅
령빈센트
가와무라쇼이치
야노마사루
Original Assignee
스펜션 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스펜션 엘엘씨 filed Critical 스펜션 엘엘씨
Publication of KR20010103614A publication Critical patent/KR20010103614A/ko
Application granted granted Critical
Publication of KR100604457B1 publication Critical patent/KR100604457B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

가령 NAND 플래시 메모리 디바이스(100)와 같은 비휘발성 메모리 디바이스의 프로그래밍시, 양의 바이어스 전압(Vbias)이 비트 라인(44)에 인가되어 각 메모리 게이트(44a)를 프로그램 상태로 세트시킨다. 다른 실시예에서, 양의 바이어스 전압(Vbias)은 직렬로 연결된 두 개의 저항들(56 및 58)을 이용하여 선택 드레인 게이트 전압(VCC)을 분할함으로써 얻어진다.
비휘발성 메모리 디바이스, NAND 플래시 메모리, 프로그램, 금지, 전압 분할

Description

비휘발성 메모리 디바이스에서 프로그램 방해를 없애기 위한 비트 라인 바이어싱 방법 및 이를 이용하는 메모리 디바이스{BIT LINE BIASING METHOD TO ELIMINATE PROGRAM DISTURBANCE IN A NON-VOLATILE MEMORY DEVICE AND MEMORY DEVICE EMPLOYING THE SAME}
본 발명은 비휘발성 메모리 디바이스 동작 방법 및 이를 이용하는 메모리 디바이스에 관한 것으로서, 특히 NAND 비휘발성 메모리 디바이스를 프로그램하는 방법 및 이를 이용하는 메모리 디바이스에 관한 것이다.
가령 컴퓨터 및 디지털 통신에 다양하게 적용하기 위하여, 반도체 집적 회로에 의해 비휘발성 메모리 디바이스들이 개발되었다. 비휘발성 메모리 디바이스들의 예로는 일반적인 전기적으로 소거/프로그램가능한 판독 전용 메모리들(EEPROMs) 및 플래시 메모리들이 있다. 일반적인 EEPROM은 전형적으로 반도체 칩 상의 어레이 내에 배열된 다수의 듀얼-게이트 NAND 메모리 게이트들을 포함한다.
일반적인 NAND 게이트는 전형적으로 듀얼 게이트 구조를 갖는데, 이 듀얼 게이트 구조는 실리콘 기판 상의 두 개의 필드 산화막 영역들과, 이 두 개의 필드 산화막 영역들 간의 얇은 터널 산화막층과, 이 터널 산화막층 위의 제 1 폴리실리콘(POLY-1)층을 포함하는 폴리실리콘 플로팅 게이트와, 이 플로팅 게이트 상의 산화막-질화막-산화막(ONO) 스택과 같은 폴리실리콘간 유전체 스택과, 그리고 이 유전체 스택 위의 제 2 폴리실리콘(POLY-2)층을 포함하는 폴리실리콘 컨트롤 게이트를 포함한다. 이러한 종래의 NAND 플래시 메모리 디바이스의 듀얼 게이트 구조는 당업자들에게 공지되어 있다.
도 1은 반도체 집적 회로 상의 비휘발성 메모리 디바이스의 부분으로서의 NAND 플래시 메모리 게이트들(2a, 2b, 4a, 4b, 6a 및 6b)의 어레이의 전형적인 회로도이다. 각각의 NAND 게이트들(2a, 2b, 4a, 4b, 6a 및 6b)은 POLY-1 플로팅 게이트 및 POLY-2 컨트롤 게이트를 포함하는 일반적인 듀얼 게이트 구조를 갖는다. NAND 게이트들(2a 및 2b)의 플로팅 게이트들은 함께 제 1 비트 라인(2)에 직렬로 연결되며, NAND 게이트들(4a 및 4b)의 플로팅 게이트들은 함께 제 2 비트 라인(4)에 직렬로 연결되고, NAND 게이트들(6a 및 6b)의 플로팅 게이트들은 함께 제 3 비트 라인(6)에 직렬로 연결된다. NAND 게이트들(2a, 4a 및 6a)의 컨트롤 게이트들은 제 1 워드 라인(7)을 따라 연결되며, 동일한 방식으로, NAND 게이트들(2b, 4b 및 6b)의 컨트롤 게이트들은 제 2 워드 라인(8)에 연결된다.
워드 라인들(7 및 8)은, 각각 워드 라인들(7 및 8)을 따라 NAND 게이트들(2a, 4a, 6a 및 2b, 4b, 6b)에 저장된 메모리 상태들에 의해 표현되는 각 비트들을 포함하는 각 워드들을 프로그램하도록 구현된다. 특정한 워드가 프로그램될 때에는, 약 20V 정도의 "프로그램" 전압(V1)이 워드 라인에 인가되어 워드 라인을 따라 워드의 비트들이 각 비트 라인들에 의해 프로그램될 수 있게 한다. 도 1은 NAND 게이트들(2a, 4a, 6a,...)의 메모리 상태들에 의해 표현되는 워드가, 워드 라인(7)을 따라 워드가 프로그램되고 있음을 나타내는 "프로그램" 전압(V1)과 함께 공급되고 있는 예를 도시한다.
프로그램되지 않는 워드 라인에는, 금지된 비트 라인들의 채널 전위를 부스트시키기 위하여 워드 라인을 따라 있는 NAND 게이트들의 메모리 상태들에 의해 표현되는 워드에 대한 "노 프로그램" 상태를 나타내는, 약 10V 정도의 "노 프로그램" 전압(V2)이 인가된다. 도 1은 워드 라인(8)을 따라 있는 NAND 게이트들(2b, 4b 및 6b)의 메모리 상태들에 의해 표현되는 워드에는, 워드 라인(8)을 따라 워드가 프로그램되지 않는 것을 나타내는 "노 프로그램" 전압(V2)이 공급된다. 종래의 NAND 비휘발성 메모리 디바이스에서, 워드 라인 전압(V1)은 워드 라인에 대한 "프로그램" 상태가 전형적으로 약 20V임을 나타내는 반면, 워드 라인 전압(V2)은 워드 라인에 대한 "노 프로그램" 상태가 전형적으로 약 10V임을 나타낸다.
도 1에 도시한 바와 같이, 종래의 NAND 플래시 메모리 디바이스는 또한 전압 라인(10)을 따라 연결된 다수의 선택 드레인 게이트들(2c, 4c 및 6c), 및 다른 전압 라인(12)을 따라 연결된 다수의 선택 소스 게이트들(2d, 4d 및 6d)을 포함한다. 선택 드레인 게이트들(2c, 4c 및 6c) 및 선택 소스 게이트들(2d, 4d 및 6d)은 각각 단일 폴리실리콘 게이트 구조를 갖는다. 선택 드레인 게이트들(2c, 4c 및 6c)의 폴리실리콘 게이트들에 연결된 전압 라인(10)에는, NAND 플래시 메모리 디바이스가 동작하는 동안 선택 드레인 게이트들(2c, 4c 및 6c) 상에서 일정하게 유지되는 DC 전압(VCC)이 공급된다. 종래의 NAND 플래시 메모리 디바이스에서, 선택 드레인 게이트들(2c, 4c 및 6c)에 대한 DC 전압(VCC)은 전형적으로 약 3.3V이다. 종래의 NAND 플래시 메모리 디바이스에서, 선택 소스 게이트들(2d, 4d 및 6d)의 폴리실리콘 게이트들에 연결된 선택 소스 게이트 전압 라인(12)은 접지에 연결된다. 이에 따라, DC 선택 소스 게이트 전압(VSS)은 0V가 된다.
가령 도 1의 워드 라인(7)과 같은 특정한 워드 라인 상의 워드의 특정한 비트를 프로그램하기 위해서는, 각 비트 라인들(2, 4 및 6) 상의 NAND 게이트들(2a, 4a 및 6a)이 논리 비트 "1" 또는 논리 비트 "0"을 각각 나타내는 메모리 상태들에 의해 프로그램되도록, 각각의 비트 라인들(2, 4 및 6)에 "프로그램" 전압 또는 "프로그램-금지" 전압이 공급된다. 종래의 NAND 플래시 메모리 디바이스에서, NAND 게이트가 연결된 비트 라인에 선택 드레인 게이트들(2c, 4c 및 6c)에 대한 DC 전압과 동일한 "노 프로그램" 비트 라인 전압(VCC)이 공급되는 경우, NAND 게이트는 프로그램되지 않는다.
도 1은 또한 금지된 비트 라인의 자기 부스팅(self-boosting) 동작의 예를 보여준다. 금지된 비트 라인인 비트 라인(2)에 전압이 인가되면, 워드 라인(7) 상의 NAND 게이트(2a)는 "프로그램-금지" 또는 "노 프로그램" 상태를 유지한다. 종래의 NAND 플래시 메모리 디바이스에서, 금지 상태는 전형적으로 논리 비트 "1"을 나타내는데, 이는 프로그램되지 않는 NAND 게이트들에 대한 디폴트 비트이다.
또한, 도 1에 도시된 종래의 NAND 플래시 메모리 디바이스에서, "프로그램 상태"는 전형적으로 논리 비트 "0"을 나타낸다. 비트 라인(6)에 DC 선택 드레인 게이트 전압(VCC)이 공급되면, 워드 라인(7) 상의 NAND 게이트(6a)는 논리 비트 "1"을 나타내는 "노 프로그램" 상태를 유지한다. 이에 따라, NAND 게이트들(2a, 4a, 6a...)이 배열된 워드 라인(7) 상에 저장된 이진 워드의 비트들은 논리 비트들(101...)로 프로그램된다. 비트 라인 전압들(VCC 및 VSS)의 인가가 워드 라인(8) 상의 NAND 게이트들(2b, 4b 및 6b)에 영향을 주지 않는데, 이는 NAND 게이트들(2b, 4b 및 6b)에 "노 프로그램" 워드 라인 전압(V2)이 인가되기 때문이다. 이에 따라, 각 워드 라인들 상의 각 워드들 및 각 비트 라인들 상의 각 비트들은, 선택 드레인 게이트 전압(VCC) 또는 0V의 선택 소스 게이트 전압(VSS)이 각 비트 라인들을 따라 각각의 NAND 게이트들에 인가되는 동안 "프로그램" 전압(V) 또는 "노 프로그램" 전압(V)이 각 워드 라인들에 인가되는지의 여부에 따라서, 논리 비트들 "1" 및 "0"으로 프로그램될 수 있다.
도 2는 반도체 집적 회로(14)로 구현된, 도 1의 종래의 NAND 플래시 메모리 디바이스의 전형적인 물리적 레이아웃의 단순화된 평면도이다. 제 1 폴리실리콘(POLY-1)층(16)이 반도체 기판(미도시) 위에 제공된 산화막층(15) 위에 형성된다. POLY-1층(16)은 각각 비트 라인들(2, 4 및 6)이 되는 전형적인 수직 스트립들의 패턴을 갖는다. POLY-1층(16)은 또한 도 1에서 DC 게이트 전압(VCC)을 선택 드레인 게이트들(2c, 4c 및 6c)로 공급하기 위한 선택 드레인 게이트 전압 라인(10)이 되는 수평 폴리실리콘 스트립을 포함한다. 도 2를 다시 참조하면, POLY-2층(16)은 또한, 선택 소스 게이트들(2d, 4d 및 6d)을 0V로 유지하기 위하여 접지되는 선택 소스 게이트 전압 라인(12)이 되는 수평 폴리실리콘 스트립(12)을 포함한다. 선택 드레인 게이트들(2c, 4c 및 6c) 및 선택 소스 게이트들(2d, 4d 및 6d)은 도 2의 물리적인 레이아웃에서 각각 선택 드레인 게이트 스트립(10) 및 선택 소스 게이트 스트립(12)을 따라서 POLY-1층(16)의 직사각형 부분들(2c, 4c, 6c 및 2d, 4d, 6d)로서 도시된다.
POLY-1층(16)은 채널 스탑 오프닝(channel stop opening)의 패턴을 갖는데, 이는 각각 비트 라인들(2 및 4) 사이, 및 비트 라인들(4 및 6) 사이의 채널 스탑 임플란트 윈도우즈(channel stop implant windows)(21 및 23)로 일컬어진다. 산화막층(15)의 일부인 코어 필드 산화막 영역들(20 및 22)은 각각의 채널 스탑 임플란트 윈도우즈(21 및 23)를 통해 노출된다. 채널 스탑 임플란트 윈도우(21)는 각각 선택 드레인 게이트 스트립(10)과 선택 소스 게이트 스트립(12)에 인접하는 에지들(31 및 33)을 갖는다. 유사하게, 채널 스탑 임플란트 윈도우(23)는 각각 선택 드레인 게이트 스트립(10)과 선택 소스 게이트 스트립(12)에 인접하는 에지들(34 및 36)을 갖는다. 선택 드레인 게이트들(2c, 4c 및 6c)의 폴리실리콘 게이트들은 단일 드레인 게이트 스트립(10)에 연결되며, 선택 소스 게이트들(2d 4d 및 6d)의 폴리실리콘 게이트들은 단일 선택 소스 게이트 스트립(12)에 연결된다.
제 2 폴리실리콘 "POLY-2"층(26)은 도 1에서 각각 워드 라인들(7 및 8)로서 작용하는 스트립들(7 및 8)을 포함하는 수평 스트립들의 패턴을 갖는다. 도 2에 도시한 바와 같이, 각 워드 라인들로 작용하는 수평 POLY-2층의 스트립들(7 및 8)은 POLY-1층(16) 및 코어 필드 산화막 영역들(20 및 22)의 상부에 제공된다. POLY-2층(26)의 수평 스트립들(7 및 8)과 POLY-1층(16)의 수직 스트립들(2, 4 및 6)이 겹쳐지는 영역들은 각각의 NAND 게이트들(2a, 4a, 6a, 2b, 4b 및 6b)을 형성한다. 종래의 NAND 플래시 메모리 디바이스에서는, 가령 산화막-질화막-산화막(ONO)의 3층 스택(미도시)과 같은 폴리실리콘간 유전체 스택이, 영역들(2a, 4a, 6a, 2b, 4b 및 6b) 내에서 POLY-1층(16)과 POLY-2층(26)의 사이에 제공되어 각각의 NAND 게이트들을 형성한다. 폴리실리콘간 유전체 스택은 당업자들에게 공지되어 있는 통상적인 것이다. 선택 드레인 게이트들(2c, 4c 및 6c) 및 선택 소스 게이트들(2d, 4d 및 6d)은 각각 단지 하나의 폴리실리콘층 만을 가지며, 이에 따라 어떠한 폴리실리콘간 유전체 스택도 이들 선택 게이트들 위에 제공되지 않는다.
최근, 더 큰 규모의 집적을 이루기 위해 NAND 플래시 메모리 디바이스들의 치수들은 상당히 감소하였다. NAND 디바이스들의 치수들이 매우 작은 크기로 감소할 때, 인접하는 비트 라인들 간의 물리적인 거리는 짧아지며, 인접하는 비트 라인들 간의 채널 스탑 임플란트 윈도우가 좁아진다. 폴리실리콘 선택 드레인 게이트 스트립(10) 아래 필드 산화막 영역 아래 기판 영역 내에서의 필드 턴온은, 각 비트 라인들 상의 NAND 메모리 게이트들(2a 및 4a)에 저장된 비트들을 프로그래밍하는 동안, 비트 라인들(2) 중 하나에 DC 선택 드레인 게이트 전압(VCC)을 인가함으로써, 그리고 전압(VCC)이 인가된, 예를 들어 비트 라인(2)에 인접하는 다른 비트 라인(4)을 접지시킴으로써 영향을 받을 수도 있다. 선택 게이트 트랜지스터 필드 산화막 영역 아래 기판 영역 내에서의 필드 턴온은 논리 비트 "1"에 의해 프로그램-금지된 것으로 가정되는 비트들이 논리 비트 "0"을 나타내는 프로그램된 메모리 상태로 "턴온"되도록 야기시킬 수도 있다. 따라서, 필드 턴온은 종래의 비휘발성 메모리 디바이스에서 NAND 메모리 게이트들을 프로그램하는 동안 프로그램 방해를 야기한다는 점에서 바람직하지 않다.
종래의 NAND 비휘발성 메모리 디바이스에서는, 필드 영역들이 감소함에 따라 비트 라인들 간에 누설 경로가 있게 되는데, 이는 선택 드레인 게이트 트랜지스터 필드 산화막 영역 아래 기판 영역 내에서의 비교적 낮은 도핑 농도로부터 기인한 것이다. 필드 턴온이 일어나게 되면, NAND 디바이스를 프로그램하는 동안 비트 라인들 간에 과도한 누설 전류가 흐르게 되며, 이에 의해 프로그램 방해 및 제조 실패가 야기된다. 따라서, 비트 라인들 중 일부에 VCC가 인가되고 나머지는 접지될 때에 필드 턴온에 의해 야기되는 프로그램 방해를 없앨 수 있도록 메모리 디바이스를 프로그램하는 방법 및 이를 이용하는 NAND 플래시 메모리 디바이스의 필요성이 대두되었다.
상기 설명된 종래 기술에 부가하여 US-A-5 493 526호가 인용되는데, 이는 프로그래밍 동안 고체 접지(solid ground)(OV)를 대신하는 2V의 변형적인 전압 레벨을 이용하고, "제로" 논리 레벨 기능을 수행하는 EEPROM을 개시한다. 이 2V의 "소프트" 제로는 프로그래밍에 선택되지 않은 비트 라인들에 인가된다. 소프트 제로 때문에, 이 변형적인 전압은 내부 전압 스트레스를 감소시키고 필드 반전을 막으며 비트 라인들 간의 기생 필드 트랜지스터들을 차단시킨다. 게이트 산화막 위에서의 내부 전압 스트레스를 줄임으로써, 그리고 필드 반전을 막음으로써, 소프트 제로 전압의 이용은 주어진 큰 프로그래밍 전압에 대하여 더 작은 회로 구조가 설계될 수 있게 한다.
이에 따라, US-A-5 493 526호는 워드 라인들 및 비트 라인 전압이 전형적으로 약 12.5V인 전압(VPP)이 되는 구성을 개시한다. 이는 비트 라인들 및 워드 라인들을 동일한 전위가 되게 함으로써 메모리 디바이스를 프로그램할 것을 요구한다.
본 발명은 다수의 비트 라인들과, 워드 라인 상의 각 워드에 대한 워드 프로그램 신호를 나타내는 제 1 워드 라인 전압 및 상기 워드 라인 상의 각 워드에 대한 워드 프로그램-금지 신호를 나타내는 제 2 워드 라인 전압으로 구성된 그룹으로부터 선택된 전압이 각각 인가되는 다수의 워드 라인들을 포함하는 비휘발성 메모리 디바이스를 제공하며, 상기 메모리 디바이스에서 메모리 셀들을 프로그램하는 방법은:
상기 워드 라인들 중 제 1 워드 라인 상에 배치된 각각의 제 1 메모리 셀에 대하여 상기 비트 라인들 중 제 1 비트 라인에 0V 이상의 바이어스 전압을 인가하는 단계와, 여기서 상기 제 1 워드 라인은 상기 제 1 메모리 셀을 프로그램 상태를 나타내는 논리 비트로 프로그램시키기 위해 워드 프로그램 신호를 나타내는 제 1 워드 라인 전압을 전달하며; 그리고
제 2 메모리 셀이 프로그램 금지 상태를 나타내는 논리 비트를 유지하도록, 상기 제 1 워드 라인 상에 배치된 각각의 상기 제 2 메모리 셀에 대한 비트 라인들 중 제 2 비트 라인에 비선택 드레인 전압을 인가하는 단계를 포함하며, 상기 비선택 드레인 전압은 상기 바이어스 전압 이상이고 실질적으로 상기 제 1 워드 라인 상의 전압 이하이다.
삭제
일 실시예에서, "프로그램-금지" 또는 "노 프로그램" 상태를 나타내는 논리 비트는 논리 비트 "1"이며, "프로그램" 상태를 나타내는 논리 비트는 논리 비트 "0"이다. 논리 비트 "0"으로 비트 라인을 프로그램하기 위하여 비트 라인들 중 하나에 인가된 바이어스 전압은 0.1V 내지 0.3V의 범위, 예를 들어 약 0.2V 정도이다.
다른 실시예에서는, 다수의 저항기들, 예를 들어 직렬 연결된 두 개의 저항기들을 이용하여 DC 선택 드레인 게이트 전압을 소정의 비로 분할함으로써 바이어스 전압이 얻어질 수 있다. 저항기들 중 하나는 DC 선택 드레인 게이트 전압에 연결될 수도 있고, 나머지 저항기는 접지에 연결될 수도 있으며, 바이어스 전압은 두 개의 저항기들 사이의 DC 선택 드레인 게이트 전압을, DC 선택 드레인 게이트 전압에 대한 바이어스 전압의 소정의 비와 동일한 제 1, 2 저항기들의 저항의 합에 대한 제 2 저항기의 저항비로 분할함으로써 얻어질 수 있다.
삭제
삭제
삭제
삭제
삭제
삭제
유익하게는, 본 발명은 선택 드레인 게이트 트랜지스터 필드 산화막 영역 아래 기판 영역 내에서의 비트 라인 대 비트 라인 누설을 막음으로써, 가령 NAND 어레이와 같은 비휘발성 메모리 디바이스의 프로그래밍시 프로그램 방해를 막기 위하여, 필드 문턱 전압을 증가시키는 비트 라인 바이어싱 방법을 포함하는 비휘발성 메모리 디바이스 프로그램 방법을 제공한다. 또한, 본 발명에 따른 비트 라인 바이어싱 방법은 양의 바이어스 전압을 얻기 위해 공지된 DC 선택 드레인 게이트 전압을 소정의 비로 분할함으로써 용이하게 구현될 수 있다. DC 선택 소스 게이트 전압은 0V에서 접지된다. 본 발명은 또한, 가령 NAND 플래시 메모리 디바이스와 같은 비휘발성 메모리 디바이스에, 0V에서 접지되는 선택 소스 게이트 전압, 및 디바이스를 프로그램하는 동안 각 비트 라인을 "프로그램" 상태로 세트시킴으로써, 비휘발성 메모리 어레이의 프로그래밍시 프로그램 방해를 피하기 위한 0V보다 큰 바이어스 전압을 제공한다.
이제, 도면을 참조하여 본 발명의 특정한 실시예들에 대해 설명한다.
도 1은 "노 프로그램"을 위한 선택 드레인 게이트 전압(VCC) 또는 "프로그램" 상태를 위한 0V의 바이어스 전압을 받아들이는 각 비트 라인들을 갖는 NAND 게이트들의 어레이를 포함하는 종래의 NAND 비휘발성 메모리 디바이스의 회로도이다.
도 2는 NAND 게이트들, 비트 라인들, 워드 라인들, 제 1, 2 폴리실리콘층(POLY-1 및 POLY-2층)의 패턴으로서 구현된 선택 드레인 게이트들 및 선택 소스 게이트들의 물리적인 레이아웃을 보여주는 도 1의 비휘발성 메모리 디바이스의 단순화된 평면도이다.
도 3은 비트 라인을 프로그램시키기 위하여 0V보다 큰 바이어스 전압이 공급된 비트 라인들 중 하나와, 바이어스 전압과 동일한 DC 선택 소스 게이트 전압이 공급된 선택 소스 게이트들을 보여주는 본 발명에 따른 비휘발성 메모리 디바이스의 회로도이다.
도 4는 본 발명에 따라 직렬로 연결된 두 개의 저항들에 의해 선택 소스 게이트 전압을 얻기 위하여 선택 드레인 게이트 전압을 분할하는 저항 네트워크의 실시예의 회로도이다.
도 5는 0V보다 큰 선택 소스 게이트 전압을 얻기 위하여 선택 드레인 게이트 전압을 분할하기 위한 회로를 포함하는 본 발명에 따른 비휘발성 메모리 디바이스의 실시예의 회로도이다.
도 3은 비휘발성 메모리 디바이스의 프로그래밍시 비트 라인 바이어싱 방법을 예시하는 본 발명에 따른 비휘발성 메모리 디바이스의 회로도를 도시한다. NAND 플래시 메모리 디바이스(100)는 다수의 칼럼들(columns) 및 로우들(rows)로 배열된 NAND 게이트들(42a, 44a, 46a, 42b, 44b 및 46b)의 어레이를 포함한다. 다수의 비트 라인들(42, 44 및 46)은 NAND 메모리 게이트들의 각 칼럼에 각각 연결된다. 다수의 워드 라인들(48 및 50)은 NAND 메모리 게이트들의 각 로우에 각각 연결된다. 각각의 NAND 메모리 게이트들(42a, 44a, 46a, 42b, 44b 및 46b)은 종래의 듀얼 게이트 구조(미도시)를 가질 수도 있는데, 이 듀얼 게이트 구조는 제 1 폴리실리콘(POLY-1)층을 포함하는 플로팅 게이트, 제 2 폴리실리콘(POLY-2)층을 포함하는 컨트롤 게이트, 및 POLY-1과 POLY-2 사이의 산화막-질화막-산화막(ONO) 3층 스택과 같은 폴리실리콘간 유전체 스택을 포함한다. 종래의 NAND 게이트의 듀얼 게이트 구조는 당업자들에게 공지되어 있다.
비트 라인들(42, 44 및 46)은 각 칼럼 내의 NAND 메모리 게이트들의 플로팅 게이트들에 각각 연결된다. 예를 들어, 비트 라인(42)은 NAND 게이트들(42a, 42b) 및 제 1 칼럼 내의 다른 NAND 게이트들의 플로팅 게이트들에 연결된다. 비트 라인(44)은 NAND 게이트들(44a, 44b) 및 제 2 칼럼 내의 다른 NAND 게이트들의 플로팅 게이트들에 연결된다. 워드 라인들(48 및 50)은 각 로우 내의 NAND 메모리 게이트들의 컨트롤 게이트들에 각각 연결된다. 예를 들어, 워드 라인(48)은 NAND 게이트들(42a, 44a, 46a) 및 제 1 로우 내의 다른 NAND 게이트들의 컨트롤 게이트들에 연결되고, 워드 라인(50)은 NAND 게이트들(42b, 44b, 46b) 및 제 2 로우 내의 다른 NAND 게이트들의 컨트롤 게이트들에 연결된다. NAND 게이트들(42a, 44a, 46a, 42b, 44b 및 46b), 비트 라인들(42, 44 및 46), 및 워드 라인들(48 및 50)의 물리적인 레이아웃은 도 2에 도시되어 상기 설명된 것과 유사하다.
도 3은 또한 다수의 선택 드레인 게이트들(42c, 44c 및 46c)를 도시하는데, 이들은 DC 선택 드레인 게이트 전압(VCC)을 받아들이기 위한 DC 드레인 전압 라인(52)에 연결된다. 선택 드레인 게이트들(42c, 44c 및 46c)을 연결하는 DC 드레인 전압 라인(52)은 도 2에 도시되어 상기 설명된 POLY-2층의 선택 드레인 게이트 스트립(10)으로서 반도체 집적 회로 상에서 구현된다. 선택 드레인 게이트들(42c, 44c 및 46c)은 각 비트 라인들을 따라 비트들을 프로그램하기 위하여 NAND 게이트들(42a, 44a, 46a, 42b, 44b 및 46b)의 각 칼럼들에 연결된 비트 라인들(42, 44 및 46)에 각각 연결된다.
NAND 플래시 메모리 디바이스(100)는 또한 DC 소스 게이트 전압(VSS)이 공급된 DC 소스 전압 라인(54)에 연결된 다수의 선택 소스 게이트들(42d, 44d 및 46d)을 포함한다. DC 선택 소스 게이트 전압(VSS)은 0V의 접지 전압이다. 선택 소스 게이트들(42d, 44d 및 46d)은 각각 NAND 게이트들(42a, 44a, 46a, 42b, 44b 및 46b)의 각 칼럼을 프로그램하기 위하여 각 비트 라인들(42, 44 및 46)에 연결된다. 반도체 집적 회로 상에서 구현될 때, DC 소스 전압 라인(54)은 도 2에 도시되어 상기 설명된 POLY-1층의 선택 소스 게이트 스트립(12)으로서 구현될 수도 있다.
본 발명에 따르면, 각 워드 라인들을 따라 메모리 게이트들에 저장된 워드 및 각 비트 라인들을 따라 있는 개별적인 비트들은 각 워드 라인들 및 각 비트 라인들에 전압을 선택적으로 인가함으로써 프로그램된다. 도 3은 워드 라인(48)에 제 1 워드 라인 전압(V1)이 인가되고, 워드 라인(50)에 제 2 워드 라인 전압(V2)이 인가되어 각 워드 라인들 상의 메모리 게이트들 내에 저장된 워드들이 프로그램되었는지를 나타내는 예를 도시한다. 예를 들어, 제 1 워드 라인 전압(V1)은 워드 라인(48) 상의 각 워드에 대한 "워드 프로그램" 신호를 나타낼 수도 있다.
제 1 워드 라인 전압(V1)이 워드 라인(48)에 인가되면, 워드 라인(48) 상의 워드의 각 비트들을 저장하는 NAND 게이트들(42a, 44a, 46a,...)에는 "워드 프로그램" 신호가 인가되어, 워드 라인(48) 상의 NAND 게이트들(42a, 44a, 46a,...)에 저장된 워드의 개별적인 비트들이 프로그램된다. "워드 프로그램" 신호를 나타내는 제 1 워드 라인 전압(V1)은 전형적으로 약 20V 정도이다. 더 낮은 전압 비휘발성 메모리 디바이스들에 있어서, 워드 라인(48) 상의 각 워드에 대한 "워드 프로그램" 신호를 나타내는 제 1 워드 라인 전압(V1)은 20V 미만의 전압이 될 수도 있다.
제 2 워드 라인 전압(V2)은 도 3의 워드 라인(50)을 따라 NAND 게이트들(42b, 44b, 46b,...)에 저장된 각 워드에 대한 "노 워드 프로그램" 또는 "워드 프로그램-금지" 신호를 나타낼 수도 있다. "워드 프로그램-금지" 신호를 나타내는 제 2 워드 라인 전압(V2)은, 더 낮은 "워드 프로그램-금지" 전압(V2)이 더 낮은 전압 비휘발성 메모리 디바이스들 내의 워드 라인들에 인가될 수도 있음에도 불구하고, 전형적으로 약 10V 정도이다.
도 3은 워드 라인(48) 상의 워드가 프로그램되고 있음을 나타내기 위하여 워드 라인(48)에 제 1 워드 라인 전압(V1)이 인가되고, 워드 라인(50) 상의 워드가 프로그램되지 않음을 나타내기 위하여 워드 라인(50)에 제 2 워드 라인 전압(V2)이 인가되는 예를 보여준다. NAND 비휘발성 메모리 디바이스 내의 각 워드 라인들에는 "워드 프로그램" 신호를 나타내는 제 1 워드 라인 전압(V1) 또는 "워드 프로그램-금지" 신호를 나타내는 제 2 워드 라인 전압(V2)이 인가되어 각 워드 라인들 상의 워드가 프로그램되고 있는지를 나타낼 수도 있다.
본 발명에 따르면, 프로그램될 각 워드 내의 개별적인 비트들에는 "프로그램" 상태를 나타내는 논리 비트에 의해 워드 내의 각 비트를 프로그램하기 위한 OV 보다 큰 바이어스 전압(Vbias), 또는 각 비트가 "노 프로그램" 또는 "프로그램-금지" 상태를 나타내는 논리 비트에 의해 유지되는지를 나타내기 위한 선택 드레인 게이트 전압(VCC)이 인가된다. 도 3은 "워드 프로그램" 신호를 나타내는 제 1 워드 라인 전압(V1)이 인가되었던 워드 라인(48) 상의 NAND 게이트(42a)가 프로그램-금지되도록, 즉 비트 라인(42)에 선택 드레인 게이트 전압(VCC)의 인가에 응답하여 "노 프로그램" 상태로 유지되도록, 비트 라인(42)에 선택 드레인 게이트 전압(VCC)이 인가되는 예를 도시한다. NAND 플래시 메모리 디바이스의 타입 및 이용되는 적용에 따라서, 선택 드레인 게이트 전압(VCC)은 3.3V 내지 5V 정도가 된다.
도 3은 또한, "워드 프로그램" 신호를 나타내는 제 1 워드 라인 전압(V1)이 인가되었던 워드 라인(48) 상의 NAND 게이트(44a)를 "프로그램" 상태로 세트시키기 위해 양의 바이어스 전압(Vbias)이 비트 라인(44)에 인가되는 예를 도시한다. 바이어스 전압(Vbias)은 작은 양의 전압, 예를 들어 약 0.2V 정도이지만, 0V의 접지 전압보다는 커야 한다. 이에 따라, NAND 게이트(44a)는 비트 라인(44)으로의 바이어스 전압(Vbias)의 인가에 응답하여 "프로그램" 상태를 나타내는 논리 비트로 프로그램된다. 각 비트 라인들(42, 44 및 46)에는 전압(Vbias) 또는 전압(VCC)이 인가되어, 각각의 NAND 게이트들(42a, 44a 및 46a)을 "프로그램" 상태 또는 "프로그램-금지" 상태로 세트시킬 수도 있다.
전형적인 NAND 플래시 메모리 적용들에서, "프로그램" 상태를 나타내기 위한 논리 비트는 논리 비트 "0"이며, "프로그램-금지" 상태를 나타내기 위한 논리 비트는 논리 비트 "1"이다. "프로그램-금지" 상태를 나타내는 NAND 게이트에 저장된 디폴트 비트는 "1"이며, 이는 NAND 게이트에 대한 비트 라인에 양의 바이어스 전압(Vbias)과 동일한 비트 라인 "프로그래밍" 전압이 인가되지 않는 한, 선택 드레인 게이트 전압(VCC)에 의해 유지된다. "프로그램" 상태로 세트되는 NAND 게이트들 만이 바이어스 전압(Vbias)이 NAND 게이트들에 연결된 각 비트 라인들에 인가될 때 비트 "0"을 저장할 것이다. 도 3에 도시된 예에서, 선택 드레인 게이트 전압(VCC)과 동일한 "프로그램-금지" 또는 "노 프로그램" 전압이 인가된 NAND 게이트(42a)는 비트 "1"을 저장하며, 비트 라인 "프로그래밍" 전압(Vbias)이 인가된 NAND 게이트(44a)는 비트 "0"을 저장한다. 비트 라인(46)을 통하여 선택 드레인 게이트 전압(VCC)과 동일한 "프로그램-금지" 비트 라인 전압이 인가된 NAND 게이트(46a)는 비트 "1"을 저장한다. 이에 따라, 워드 라인(48) 상의 워드는 NAND 게이트들(42a, 44a, 46a,...)에 저장된 워드가 왼쪽에서 오른쪽으로 읽혀질 때 비트들 101...을 포함한다.
워드 라인(48)과는 대조적으로, 워드 라인(50)은 비트 라인(44) 상의 바이어스 전압(Vbias)이 또한 워드 라인(50) 상의 NAND 게이트(44b)에 인가될 지라도, 프로그램되지 않는다. "프로그래밍" 전압(Vbias) 또는 "프로그램-금지" 전압(V CC)을 비트 라인들(42, 44 및 46)에 적용하더라도 워드 라인(50) 상의 모든 NAND 게이트들(42b, 44b 및 46b)에 어떠한 영향도 끼치지 못하는데, 이는 "워드 프로그램-금지" 신호를 나타내는 제 2 워드 라인 전압(V2)이 워드 라인(50)에 인가되기 때문이다. "워드 프로그램-금지" 전압(V2)은 금지된 비트 라인들의 채널 전위를 부스트시킨다.
0V에서 접지되는 DC 전압(VSS)이 소스 전압 라인(54)을 따라 선택 소스 게이트들(42d, 44d 및 46d)에 일정하게 인가된다. 일 실시예에서, "프로그래밍" 바이어스 전압(Vbias), 및 선택 드레인 게이트 전압(VCC)과 동일한 "프로그램-금지" 전압이 개별적인 소스들로부터 공급된다. 변형 실시예에서, 비트 라인 전압들(VCC 및 Vbias)은, 가령 저항 네트워크와 같은 전압 분할 네트워크에 의해 단일 전압 소스로부터 공급된다.
직렬로 연결된 두 개의 저항들(56 및 58)을 갖는, 양의 바이어스 전압(Vbias)을 공급하기 위한 전압 분할 네트워크의 예가 도시된다. 저항기(56)는 선택 드레인 게이트 서플라이 전압(VCC)을 공급받도록 연결되고, 저항기(58)는 접지에 연결된다. 양의 바이어스 전압(Vbias)은 직렬로 연결된 저항기들(56 및 58) 사이의 중간 위치 또는 노드(60)로부터 얻어진다. 제 1 저항기(56)는 저항(R1)을 갖고, 제 2 저항기(58)는 저항(R2)을 갖는다. 제 1, 2 저항기들(R1 및 R2)의 합에 대한 제 2 저항기(R2)의 비는 하기의 관계를 이용하여 선택 드레인 게이트 전압(VCC)에 대한 바이어스 전압(Vbias) 비에 의해 결정된다:
Figure 112001009087245-pct00001
예를 들어, 바이어스 전압(Vbias)이 0.2V이고 선택 드레인 게이트 전압(VCC)이 3.3V이면, R1+R2에 대한 R2의 비는 2/33이다. 이에 따라, 저항기들(R1 및 R2)은 이러한 관계로부터 결정될 수 있다. Vbias=0.2V이고 VCC=3.3V인 상기의 예에서, 제 2 저항기(R2)가 1Ω의 노멀라이즈된 저항값으로 세트된다면, 제 1 저항 R1=15.5Ω이 되는데, 이는 제 1 저항기(56)의 저항이 제 2 저항기(58)의 15.5배임을 의미한다. 본 발명에 따른 메모리 디바이스가 이용되는 적용에 따라서, 선택 드레인 게이트 트랜지스터 필드 산화막 영역 아래 기판 영역 내에서의 필드 턴온에 의해 야기되는 비트 라인 대 비트 라인 전류 누설을 막기 위하여, 바이어스 전압(Vbias)은 0.2V가 아닌 다른 양의 전압으로 세트될 수도 있다. 대개, 약 0.1V 내지 0.3V 범위의 작은 양의 전압이 비트 라인 대 비트 라인 전류 누설을 막는 데에 충분하다. DC 선택 드레인 게이트 전압은 플래시 메모리 디바이스의 타입 및 디바이스가 이용되는 적용에 따라 3.3V, 5V 또는 다른 전압으로 세트될 수도 있다.
도 5는 본 발명에 따른 NAND 비휘발성 메모리 디바이스(100)의 다른 실시예를 도시한 것으로서, 여기서 양의 바이어스 전압(Vbias)은 두 개의 직렬 연결된 저항기들(56 및 58)을 이용하여 선택 드레인 게이트 전압(VCC)과 동일한 "프로그램-금지" 전압을 분할함으로써 얻어진다. 제 1 저항기(56)는 서플라이 전압(VCC)에 연결되며, 제 2 저항기(58)는 제 1 저항기(56)에 직렬로 연결된다. 노드(60)는 직렬로 연결된 저항기들(56 및 58)의 사이에 위치된다. 저항기(58)는 접지에 연결된다. 도 5는 또한 도 3에 도시되어 상기 설명된 것과 동일한 배열로 NAND 게이트들(42a, 44a, 46a, 42b, 44b 및 46b), 워드 라인들(48 및 50), 및 비트 라인들(42, 44 및 46)을 도시한다.
도 5에 도시한 바와 같이, 워드 라인(48)에는 전형적인 NAND 어레이의 프로그래밍시 약 20V 정도인 제 1 워드 라인 전압(V1)이 공급되어, 워드 라인(48) 상의 NAND 게이트들(42a, 44a 및 46a)이 워드 라인(48) 상의 워드가 프로그램되고 있음을 나타내는 "워드 프로그램" 신호를 수신하게 된다. 워드 라인(50)에는 워드 라인(50) 상의 NAND 게이트들(42b, 44b 및 46b)에 대한 "노 워드 프로그램" 또는 "워드 프로그램-금지" 신호를 나타내는 제 2 워드 라인 전압(V2)이 인가된다. 이 전압(V)은 전형적인 NAND 어레이를 프로그램하는 동안 워드 라인(50) 상의 NAND 게이트들을 금지된 또는 "노 프로그램" 상태로 유지할 수 있도록 전형적으로 약 10V 정도가 된다. 더 낮은 전압 NAND 플래시 메모리 디바이스들에 있어서, "워드 프로그램" 및 "워드 프로그램-금지" 신호들을 나타내는 워드 라인 전압들은 각각 20V 및 10V 미만이 될 수도 있다. 각 워드 라인들(48 및 50)에는 제 1 워드 라인 전압(V1) 또는 제 2 워드 라인 전압(V2)이 인가되어, 각 워드 라인 상의 NAND 게이트들을 프로그램시키거나 프로그램을 금지시킨다.
또한, 도 5는 워드 라인(48) 상의 각 NAND 게이트들(42a 및 46a)을 "프로그램-금지" 상태로 세트시키기 위하여, 선택 드레인 게이트들(42c, 44c 및 46c)에 인가된 DC 선택 드레인 게이트 전압과 같은, "프로그램 금지" 비트 라인 전압(VCC)이 인가된 비트 라인들(42 및 46)을 도시한다. 0V보다 큰 바이어스 전압(Vbias)이 비트 라인(44)에 인가되어, 워드 라인(48) 상의 NAND 게이트(44a)를 "프로그램" 상태로 세트시킨다. 전형적인 NAND 어레이에서, NAND 게이트들의 디폴트 상태인 "프로그램-금지" 또는 "노 프로그램" 상태는 논리 비트 "1"로서 표현되며, "프로그램" 상태는 논리 비트 "0"으로 표현된다. 도 5의 워드 라인들 및 비트 라인들로의 전압들의 인가에 응답하여, 워드 라인(48)을 따라 NAND 게이트들(42a, 44a, 46a,...)에 저장된 워드는 왼쪽에서부터 오른쪽으로 읽어서 101...이다. 각 비트 라인들(42, 44 및 46)에는 전압(VCC) 또는 전압(Vbias)이 인가되어, 각 NAND 게이트의 메모리 상태를 각각 논리 비트 "1" 또는 논리 비트 "0"으로 세트시킬 수도 있다.
각 저항기들(56 및 58)의 저항기들(R1 및 R2)은 상기 설명된 선택 드레인 게이트 전압(VCC)에 비례하는, 예를 들어 약 0.2V 정도의 양의 전압인 바람직한 바이어스 전압(Vbias)에 의해 결정될 수 있다. 직렬로 연결된 저항기들(56 및 58)을 포함하는 저항기 네트워크는 바이어스 전압(Vbias)을 제공하는 가능한 많은 실시예들 중 하나를 예시한 것이다. 변형예로서, 프로그래밍 비트 라인 바이어스 전압(Vbias)은 "프로그램-금지" 비트 라인 전압(VCC)을 공급하는 것과는 별도의 소스로부터 공급된다. 따라서, 본 발명은 도 4, 5에 도시되어 상기 설명된 직렬 연결된 저항기들(56 및 58)에 의한 전압 분할에 한정되지 않으며; 바이어스 전압(Vbias)을 공급하는 다른 구성이 또한 가능하다는 것을 유념하자.
본 발명은 비휘발성 메모리 디바이스들, 좀 더 특정하게는 NAND 플래시 메모리 디바이스들에 적용가능하다. 본 발명에 따른 비트 라인 바이어싱 방법은 비트 라인이 0V보다 큰, 예를 들어 약 0.2V의 바이어스 전압(Vbias)에서 프로그램될 수 있게 하여, 각 메모리 게이트들을 각각 "프로그램-금지" 및 "프로그램" 상태로 세트시키기 위하여, 전압들(VCC 및 Vbias)이 인가된 인접하는 비트 라인들 간의 선택 드레인 게이트 트랜지스터 필드 산화막 영역 아래 기판 영역에서의 필드 턴온을 막는다. 따라서, 본 발명은 종래의 NAND 어레이에서 다른 비트 라인들의 선택 게이트들 간에 원치않는 누설 전류를 발생시키는 필드 턴온을 방지함으로써, NAND 플래시 메모리 디바이스를 프로그램하는 동안 프로그램 방해를 피할 수 있다.
지금까지 본 발명은 특정한 실시예에 관련하여 설명되었지만, 청구항에서 규정되는 본 발명의 범위 내에서 다양한 변형들이 이루어질 수 있다.

Claims (10)

  1. 다수의 비트 라인들(42, 44, 46)과, 다수의 워드 라인들(48, 50), 선택 드레인 게이트(42c) 및 선택 소스 게이트(42d)를 포함하는 비휘발성 메모리 디바이스에서 메모리 셀들을 프로그램하는 방법으로서,
    상기 워드 라인들 중 제 1 워드 라인(48)에 약 20V의 제 1 워드 라인 전압을 인가하는 단계와, 여기서 상기 제 1 워드 라인 전압은 상기 제 1 워드 라인(48) 상의 각 워드에 대한 워드 프로그램 신호를 나타내며;
    상기 워드 라인들 중 제 2 워드 라인(50)에 약 10V의 제 2 워드 라인 전압을 인가하는 단계와, 여기서 상기 제 2 워드 라인 전압은 상기 제 2 워드 라인(50) 상의 각 워드에 대한 워드 프로그램-금지 신호를 나타내며;
    상기 워드 라인들 중 상기 제 1 워드 라인(48) 상에 배치된 각각의 제 1 메모리 게이트(44a)에 대한 비트 라인들 중 제 1 비트 라인(44)에 약 0.1V 내지 0.3V 범위의 바이어스 전압을 인가하여, 프로그램 상태를 나타내는 논리 비트로 상기 제 1 메모리 게이트(44a)를 프로그램하는 단계와; 그리고
    제 2 메모리 게이트가 프로그램 금지 상태를 나타내는 논리 비트를 유지하도록, 상기 제 1 워드 라인(48) 상에 배치된 각각의 제 2 메모리 게이트(42a)에 대한 비트 라인들 중 제 2 비트 라인(42)에 선택 드레인 게이트 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 바이어스 전압은 약 0.2V인 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 프로그램 금지 상태를 나타내는 논리 비트는 논리 비트 1이고 상기 프로그램 상태를 나타내는 논리 비트는 논리 비트 0인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 0V의 선택 소스 게이트 전압을 상기 선택 소스 게이트(42d)에 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 바이어스 전압을 얻기 위해 상기 선택 드레인 게이트 전압을 소정 비로 분할하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 선택 드레인 게이트 전압을 분할하는 단계는 상기 바이어스 전압(60)을 얻기 위해 다수의 저항기들(56, 58)에 의해 상기 선택 드레인 게이트 전압을 분할하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 다수의 저항기들은 직렬로 연결된 제 1 및 제 2 저항기들(56, 58)을 포함하고, 상기 제 1 저항기(56)는 상기 선택 드레인 게이트 전압에 연결되고, 상기 제 2 저항기(58)는 접지에 연결되고, 상기 바이어스 전압은 상기 제 1 및 제 2 저항기들(56, 58) 사이의 중간 위치로부터 얻어지고, 상기 제 1 및 제 2 저항기들은 각각 제 1 및 제 2 저항들을 가지며, 상기 제 1 및 제 2 저항들의 합계에 대한 상기 제 2 저항의 비는 상기 선택 드레인 게이트 전압에 대한 바이어스 전압의 소정 비와 동일한 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 비휘발성 메모리 디바이스는 NAND 비휘발성 메모리 디바이스이며, 상기 제 1 및 제 2 메모리 게이트들(44a, 42a)은 각각 제 1 및 제 2 NAND 게이트들을 포함하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서, 상기 선택 드레인 게이트 전압을 상기 선택 드레인 게이트(42c)에 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 선택 드레인 게이트 전압은 약 3.3V인 것을 특징으로 하는 방법.
KR1020017004997A 1998-10-20 1999-10-05 비휘발성 메모리 디바이스에서 프로그램 방해를 없애기위한 비트 라인 바이어싱 방법 및 이를 이용하는 메모리디바이스 KR100604457B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/175,647 US5978267A (en) 1998-10-20 1998-10-20 Bit line biasing method to eliminate program disturbance in a non-volatile memory device and memory device employing the same
US09/175,647 1998-10-20

Publications (2)

Publication Number Publication Date
KR20010103614A KR20010103614A (ko) 2001-11-23
KR100604457B1 true KR100604457B1 (ko) 2006-07-26

Family

ID=22641076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017004997A KR100604457B1 (ko) 1998-10-20 1999-10-05 비휘발성 메모리 디바이스에서 프로그램 방해를 없애기위한 비트 라인 바이어싱 방법 및 이를 이용하는 메모리디바이스

Country Status (7)

Country Link
US (1) US5978267A (ko)
EP (1) EP1123547B1 (ko)
JP (1) JP2002528840A (ko)
KR (1) KR100604457B1 (ko)
DE (1) DE69910236T2 (ko)
TW (1) TW459231B (ko)
WO (1) WO2000024001A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953254A (en) * 1996-09-09 1999-09-14 Azalea Microelectronics Corp. Serial flash memory
US6307781B1 (en) * 1999-09-30 2001-10-23 Infineon Technologies Aktiengesellschaft Two transistor flash memory cell
US6215702B1 (en) 2000-02-16 2001-04-10 Advanced Micro Devices, Inc. Method of maintaining constant erasing speeds for non-volatile memory cells
US6266281B1 (en) 2000-02-16 2001-07-24 Advanced Micro Devices, Inc. Method of erasing non-volatile memory cells
US6614683B1 (en) * 2001-02-26 2003-09-02 Advanced Micro Devices, Inc. Ascending staircase read technique for a multilevel cell NAND flash memory device
US6687158B2 (en) 2001-12-21 2004-02-03 Fujitsu Limited Gapless programming for a NAND type flash memory
US7126854B2 (en) * 2004-02-17 2006-10-24 Promos Technologies Inc. Technique for programming floating-gate transistor used in circuitry as flash EPROM
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
US7307884B2 (en) * 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
US7251160B2 (en) 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
KR100680462B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
US7719899B2 (en) * 2007-02-13 2010-05-18 Micron Technology, Inc. Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory
US10074438B2 (en) 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US9881676B1 (en) 2016-10-11 2018-01-30 Sandisk Technologies Llc Sense amplifier with program biasing and fast sensing
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10867646B2 (en) * 2018-03-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bit line logic circuits and methods

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US35838A (en) * 1862-07-08 Improvement in furnaces for coal-oil stills
US5243701A (en) * 1987-09-17 1993-09-07 Mitsubishi Denki Kabushiki Kaisha Method of and system for processing data having bit length variable with modes of operation
US5088060A (en) * 1989-03-08 1992-02-11 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND memory cell structure
JP3448051B2 (ja) * 1990-03-31 2003-09-16 株式会社東芝 不揮発性半導体記憶装置
US5493526A (en) * 1992-01-22 1996-02-20 Altera Corporation Method and apparatus for enhanced EPROM and EEPROM programmability and process scaling
JPH06291332A (ja) * 1993-04-06 1994-10-18 Nippon Steel Corp 半導体記憶装置及びその使用方法
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JPH08293197A (ja) * 1995-04-21 1996-11-05 Nec Corp 不揮発性半導体記憶装置
KR0170296B1 (ko) * 1995-09-19 1999-03-30 김광호 비휘발성 메모리소자
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법
US5793677A (en) * 1996-06-18 1998-08-11 Hu; Chung-You Using floating gate devices as select gate devices for NAND flash memory and its bias scheme
US5715194A (en) * 1996-07-24 1998-02-03 Advanced Micro Devices, Inc. Bias scheme of program inhibit for random programming in a nand flash memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE ISSCC 1995 page 1149~1156 "A 3.3 V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme(1995.11.30, ) *

Also Published As

Publication number Publication date
JP2002528840A (ja) 2002-09-03
DE69910236D1 (de) 2003-09-11
WO2000024001A1 (en) 2000-04-27
DE69910236T2 (de) 2004-06-03
US5978267A (en) 1999-11-02
EP1123547B1 (en) 2003-08-06
EP1123547A1 (en) 2001-08-16
TW459231B (en) 2001-10-11
KR20010103614A (ko) 2001-11-23

Similar Documents

Publication Publication Date Title
KR100206709B1 (ko) 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법
KR100204342B1 (ko) 불 휘발성 반도체 메모리 장치
US6191975B1 (en) Non-volatile NAND type semiconductor memory device with stacked gate memory cells and a stacked gate select transistor
EP0639860B1 (en) Non-volatile semiconductor memory
KR100604457B1 (ko) 비휘발성 메모리 디바이스에서 프로그램 방해를 없애기위한 비트 라인 바이어싱 방법 및 이를 이용하는 메모리디바이스
US6400603B1 (en) Electronically-eraseable programmable read-only memory having reduced-page-size program and erase
US7057915B2 (en) Pattern layout of word line transfer transistors in NAND flash memory which executes subblock erase
US6914813B2 (en) Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
KR100446402B1 (ko) 불휘발성 반도체 기억 장치의 프로그램 방법
US6996011B2 (en) NAND-type non-volatile memory cell and method for operating same
KR100635924B1 (ko) 플래시 메모리 장치의 동작 방법
KR20030009119A (ko) 불휘발성 반도체 기억 장치의 프로그램 방법
KR100379553B1 (ko) 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
KR100354406B1 (ko) 플래시메모리장치,및이의제조및사용방법
KR100219475B1 (ko) 플래쉬 메로리 셀과 그 제조방법 및 동작방법
KR0161413B1 (ko) 비휘발성 메모리 장치
KR0165468B1 (ko) 반도체 메모리소자 및 그 제조방법 및 그 구동방법
US20020011621A1 (en) Semiconductor nonvolatile memory with low programming voltage
EP0757359B1 (en) Semiconductor memory devices
KR100190014B1 (ko) 불휘발성 반도체 메모리 장치
US20070242514A1 (en) NAND-structured nonvolatile memory cell
JPH11273387A (ja) 不揮発性半導体メモリ装置
JPH0385770A (ja) 不揮発性半導体メモリ
JP2001015615A (ja) 不揮発性半導体記憶装置
EP1564753A1 (en) Nand-type non-volatile memory cell and method for operating same

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131226

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140708

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee