JP2002528840A - 不揮発性メモリ素子およびそれを使用する記憶装置におけるプログラム障害をなくすビット線バイアス方法 - Google Patents

不揮発性メモリ素子およびそれを使用する記憶装置におけるプログラム障害をなくすビット線バイアス方法

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JP2002528840A
JP2002528840A JP2000577665A JP2000577665A JP2002528840A JP 2002528840 A JP2002528840 A JP 2002528840A JP 2000577665 A JP2000577665 A JP 2000577665A JP 2000577665 A JP2000577665 A JP 2000577665A JP 2002528840 A JP2002528840 A JP 2002528840A
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gate
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ミヒャエル・ファン・ブスキルク
シェーン・チャールズ・ホルマー
ミヒャエル・エス．・シー．チャン
ビン・クアン・レ
ビンセント・レウン
祥一 河村
勝 矢野
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Advanced Micro Devices Inc
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Fujitsu Ltd
Advanced Micro Devices Inc
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Abstract

(57)【要約】 ＮＡＮＤフラッシュ・メモリ素子（１００）などの不揮発性メモリ素子のプログラミングにおいて、各メモリ・ゲート（４４ａ）をプログラム状態に設定するために、ビット線（４４）に正バイアス電圧Ｖbiasが印加される。 さらに他の実施形態において、正バイアス電圧Ｖbiasは、直列接続した２つの抵抗器（５６と５８）を使用して選択ドレイン・ゲート電圧Ｖccを分圧することによって得られる。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、不揮発性メモリ素子およびそれを使用する記憶装置を操作する方法
に関し、より詳細には、ＮＡＮＤ不揮発性メモリ素子およびそれを使用する記憶
装置をプログラムする方法に関する。
【０００２】 （背景技術） 半導体集積回路産業によって、コンピュータやディジタル通信などの様々な用
途に不揮発性メモリ素子が開発された。不揮発性メモリ素子の例には、従来のフ
ラッシュ電子消去可能プログラマブル読取専用メモリ（ＥＥＰＲＯＭ）がある。
従来のＥＥＰＲＯＭは、一般に、半導体チップ上にアレイに配列された複数のＮ
ＡＮＤゲートを含む。
【０００３】 従来のＮＡＮＤゲートは、一般に、シリコン基板上の２つのフィールド酸化物
領域と、２つのフィールド酸化物領域間の薄いトンネル酸化物層と、トンネル酸
化物層上の第１のポリシリコン（ＰＯＬＹ−１）層を含むポリシリコン・フロー
ティング・ゲートと、フローティング・ゲート上の酸化物−窒化物−酸化物（Ｏ
ＮＯ）スタックなどのポリシリコン間誘電体スタックと、誘電体スタック上の第
２のポリシリコン（ＰＯＬＹ−２）を含むポリシリコン制御ゲートとを含むデュ
アル・ゲート構造を有する。従来のＮＡＮＤフラッシュ・メモリ素子のこのデュ
アル・ゲート構造は、当業者には既知である。
【０００４】 図１は、半導体集積回路上の不揮発性メモリ素子の一部としてＮＡＮＤフラッ
シュ・メモリ・ゲート２ａ、２ｂ、４ａ、４ｂ、６ａおよび６ｂのアレイの代表
的な回路図を示す。ＮＡＮＤゲート２ａ、２ｂ、４ａ、４ｂ、６ａおよび６ｂは
それぞれ、ＰＯＬＹ−１フローティング・ゲートとＰＯＬＹ−２制御ゲートを備
えた従来のデュアル・ゲート構造を有する。ＮＡＮＤゲート２ａと２ｂのフロー
ティング・ゲートは、第１のビット線２に沿った直列に接続され、ＮＡＮＤゲー
ト４ａと４ｂのフローティング・ゲートは、第２のビット線４に沿って直列に接
続されており、ＮＡＮＤゲート６ａと６ｂのフローティング・ゲートは、第３の
ビット線６に沿って直列に接続されている。ＮＡＮＤゲート２ａ、４ａおよび６
ａの制御ゲートは、第１のワード線７に沿って接続され、同様に、ＮＡＮＤゲー
ト２ｂ、４ｂおよび６ｂの制御ゲートは、第２のワード線８に沿って接続される
。
【０００５】 ワード線７と８は、ビット線７と８に沿ったＮＡＮＤゲート２ａ、４ａ、６ａ
ならびに２ｂ、４ｂおよび６ｂにそれぞれ記憶されたメモリ状態によって表され
る各ビットを含む各ワードをプログラムするために実装される。特定のワードが
プログラムされるとき、ワード線に約２０Ｖの「プログラム」電圧Ｖ1が印加さ
れて、 ワード線に沿ったワードのビットを各ビット線によってプログラムする
ことができる。図１は、ワード線７上のＮＡＮＤゲート２ａ、４ａ、６ａ、．．
．のメモリ状態によって表されたワードに、ワード線７に沿ったワードがプログ
ラムされていることを示す「プログラム」電圧Ｖ1が供給されている例を示す。
【０００６】 プログラムされていないワード線には、抑止されたビット線のチャネル電位を
上昇させるためにワード線に沿ったＮＡＮＤゲートのメモリ状態によって表され
るワードの「非プログラム」状態を表す約１０Ｖの「非プログラム」電圧Ｖ2 が
印加される。図１は、ワード線８に沿ったＮＡＮＤゲート２ｂ、４ｂおよび６ｂ
のメモリ状態によって表されるワードに、ワード線８に沿ったワードがプログラ
ムされていないことを示す「非プログラム」電圧Ｖ2が供給されている例を示す
。従来のＮＡＮＤ不揮発性メモリ素子において、ワード線の「プログラム」状態
を示すワード線電圧Ｖ1は、一般に約２０Ｖであり、ワード線の「非プログラム
」状態を示すワード線電圧Ｖ2は、一般に、約１０Ｖである。
【０００７】 図１に示したように、従来のＮＡＮＤフラッシュ・メモリ素子は、さらに、電
圧線１０に沿って接続された複数の選択ドレイン・ゲートを２ｃ、４ｃおよび６
ｃと、もう１つの電圧線１２に沿って接続された複数の選択ソース・ゲート２ｄ
、４ｄおよび６ｄとを含む。選択ドレイン・ゲート２ｃ、４ｃおよび６ｃならび
に選択ソース・ゲート２ｄ、４ｄおよび６ｄはそれぞれ、単一ポリシリコン・ゲ
ート構造を有する。ＮＡＮＤフラッシュ・メモリ素子の動作中に、選択ドレイン
・ゲートのポリシリコン・ゲートに接続された電圧線１０には、選択ドレイン・
ゲート２ｃ、４ｃおよび６ｃ上に一定に維持される直流電圧Ｖccが供給される。
従来のＮＡＮＤフラッシュ・メモリ素子において、選択ドレイン・ゲート２ｃ、
４ｃおよび６ｃの直流電圧Ｖccは、一般に約３．３Ｖである。従来のＮＡＮＤフ
ラッシュ・メモリ素子において、選択ソース・ゲート２ｄ、４ｄおよび６ｄのポ
リシリコン・ゲートに接続された選択ソース・ゲート電圧線１２は接地される。
したがって、直流選択ソース・ゲート電圧Ｖssは０Ｖである。
【０００８】 図１のワード線７などの特定のワード線上に特定のワード・ビットをプログラ
ムするために、ビット線２、４および６にはそれぞれ、「プログラム」電圧と「
プログラム抑止」電圧のどちらかが供給され、その結果、各ビット線２、４およ
び６上のＮＡＮＤゲート２ａ、４ａおよび６ａは、論理ビット「１」または論理
ビット「０」をそれぞれを表すメモリ状態でプログラムされる。 従来のＮＡＮ
Ｄフラッシュ・メモリ素子において、ＮＡＮＤゲートは、そのＮＡＮＤゲートが
接続されたビット線に、選択ドレイン・ゲート２ｃ、４ｃおよび６ｃの直流電圧
と同じ「非プログラム」ビット線電圧が供給される場合にはプログラムされない
。
【０００９】 図１は、また、抑止されたビット線の自動昇圧動作の例を示す。電圧Ｖccが、
抑止されたビット線であるビット線２に印加されるとき、ワード線７上のＮＡＮ
Ｄゲート２ａは、「プログラム抑止」状態または「非プログラム」状態を維持す
る。従来のＮＡＮＤフラッシュ・メモリ素子において、抑止された状態は、一般
に、ＮＡＮＤゲートのデフォルト・ビットである論理ビット「１」がプログラム
されていないことを示す。
【００１０】 さらに、図１に示したような従来のＮＡＮＤフラッシュ・メモリ素子において
、「プログラム状態」は、一般に、論理ビット「０」を表す。ビット線６に直流
選択ドレイン・ゲート電圧が供給されるとき、ワード線７上のＮＡＮＤゲート６
ａは、 論理ビット「１」を意味する「非プログラム」状態を維持する。したが
って、ＮＡＮＤゲート２ａ、４ａ、６ａ、．．．が配置されたワード線７上に記
憶された２進ワードのビットは、論理ビット１０１．．．でプログラムされる。
「非プログラム」ワード線電圧Ｖ2が印加されるため、ビット線電圧ＶccとＶss
の印加は、ワード線８上のＮＡＮＤゲート２ｂ、４ｂおよび６ｂに影響を及ぼさ
ない。したがって、各ビット線に沿った各ＮＡＮＤゲートに０Ｖの選択ドレイン
・ゲート電圧Ｖccまたは選択ソース・ゲート電圧Ｖssを印加している間に、各ワ
ード線に「プログラム」電圧Ｖ1と「非プログラム」電圧Ｖ2のどちらかを印加す
るかによって、各ワード線上の各ワードと各ビット線上の各ビットを論理ビット
「１」と「０」にプログラムすることができる。
【００１１】 図２は、半導体集積回路１４として実現された図１の従来のＮＡＮＤフラッシ
ュ・メモリ素子の代表的な物理的配置の簡略化した平面図である。半導体基板（
図示せず）上に設けられた酸化物層１５上に、第１のポリシリコン（ＰＯＬＹ−
１）層１６が形成される。ＰＯＬＹ−１層１６は、それぞれビット線２、４およ
び６としてはたらく垂直ストリップのパターンを有する。ＰＯＬＹ−１層１６は
また、図１の選択ドレイン・ゲート２ｃ、４ｃおよび６ｃに直流ドレイン・ゲー
ト電圧Ｖccを印加するための選択ドレイン・ゲート電圧線１０としてはたらく水
平ポリシリコン・ストリップを含む。再び図２を参照すると、ＰＯＬＹ−１層１
６は、選択ソース・ゲート２ｄ、４ｄおよび６ｄを０Ｖに維持するために、接地
された選択ソース・ゲート電圧線１２としてはたらくもう１つの水平ポリシリコ
ン・ストリップ１２を含む。選択ドレイン・ゲート２ｃ、４ｃ、６ｃと選択ソー
ス・ゲート２ｄ、４ｄ、６ｄは、図２の物理的配置において、それぞれ選択ドレ
イン・ゲート・ストリップ１０と選択ソース・ゲート・ストリップ１２に沿った
ＰＯＬＹ−１層１６の長方形部分２ｃ、４ｃ、６ｃおよび２ｄ、４ｄ、６ｄとし
て示される。
【００１２】 ＰＯＬＹ−１層１６は、それぞれビット線２と４の間とビット線４と６の間の
チャネル・ストップ注入窓２１と２３とも呼ばれるチャネル・ストップ開口部の
パターンを有する。酸化物層１５の一部分であるコア・フィールド酸化物領域２
０と２２が、各チャネル・ストップ注入窓２１と２３によって露出される。チャ
ネル・ストップ注入窓２１は、それぞれ選択ドレイン・ゲート・ストリップ１０
と選択ソース・ゲート・ストリップ１２の近くに縁３１と３３を有する。同様に
、チャネル・ストップ注入窓２３は、選択ドレイン・ゲート・ストリップ１０と
選択ソース・ゲート・ストリップ１２の近くに縁３４と３６をそれぞれ有する。
選択ドレイン・ゲート２ｃ、４ｃおよび６ｃのポリシリコン・ゲートは、単一選
択ドレイン・ゲート・ストリップ１０に接続され、選択ソース・ゲート２ｄ、４
ｄおよび６ｄのポリシリコン・ゲートは、単一選択ソース・ゲート・ストリップ
１２に接続される。
【００１３】 第２のポリシリコン「ＰＯＬＹ−２」層２６は、それぞれ図１のワード線７と
８としてはたらくストリップ７と８を含む水平ストリップのパターンを有する。
図２に示したように、各ワード線としてはたらく水平ＰＯＬＹ−２層ストリップ
７と８は、ＰＯＬＹ−１層１６とコア・フィールド酸化物領域２０と２２の上に
設けることができる。ＰＯＬＹ−２層２６の水平ストリップ７と８が、ＰＯＬＹ
−１層１６の垂直ストリップ２、４および６と重なる領域は、それぞれのＮＡＮ
Ｄゲート２ａ、４ａ、６ａ、２ｂ、４ｂおよび６ｂを形成する。従来のＮＡＮＤ
フラッシュ・メモリ素子において、領域２ａ、４ａ、６ａ、２ｂ、４ｂおよび６
ｂ内のＰＯＬＹ−１層１６とＰＯＬＹ−２層２６の間に、酸化物−窒化物−酸化
物（ＯＮＯ）三層スタック（図示せず）などのポリシリコン間誘電体スタックが
設けられ、それぞれのＮＡＮＤゲートが形成される。ポリシリコン間誘電体スタ
ックは、慣例的なものであり、当業者に既知である。選択ドレイン・ゲート２ｃ
、４ｃおよび６ｃと選択ソース・ゲート２ｄ、４ｄおよび６ｄはそれぞれ、１つ
のポリシリコン層だけを有し、したがって、そのような選択ゲート上にポリシリ
コン間誘電体スタックは設けられない。
【００１４】 ＮＡＮＤフラッシュ・メモリ素子の寸法は、より大規模な集積化を実現するた
めに近年ますます縮小されてきた。ＮＡＮＤ素子の寸法が、きわめて小さいサイ
ズに縮小されると、隣り合ったビット線の物理距離が短くなり、隣り合ったビッ
ト線間のチャネル・ストップ注入窓が狭くなる。ポリシリコン選択ドレイン・ゲ
ート・ストリップ１０の下のフィールド酸化物領域下の基板領域のフィールド・
ターンオンは、各ビット線２と４上のＮＡＮＤメモリ・ゲート２ａと４ａに記憶
されるビットのプログラミング中に、たとえばビット線２のうちの１つのビット
線に直流選択ドレイン・ゲート電圧Ｖccを印加し、たとえば電圧Ｖccを印加する
ビット線２の隣にある別のビット線４を接地することによって影響を受けること
がある。選択ゲート・トランジスタ・フィールド酸化物領域下の基板領域のフィ
ールド・ターンオンにより、論理ビット「１」でプログラム抑止されるように想
定されたビットが、論理ビット「０」を示すプログラムされたメモリ状態に「タ
ーンオン」されることがある。したがって、フィールド・ターンオンは、従来の
不揮発性メモリ素子においてＮＡＮＤメモリ・ゲートのプログラミング中のプロ
グラム障害を引き起こすため望ましくない。
【００１５】 従来のＮＡＮＤ不揮発性メモリ素子において、フィールド領域が縮小されると
き、選択ドレイン・ゲート・トランジスタ・フィールド酸化物領域下の基板領域
のドーピング濃度が比較的低いために、ビット線の間に漏れ経路ができることが
ある。フィールド・ターンオンが生じると、ＮＡＮＤ装置のプログラミング中に
ビット線間に過度の漏れ電流が流れて、それによりプログラムおよび製品の障害
が生じる。したがって、ビット線のいくつかに電圧Ｖccが印加され同時に他のビ
ット線が接地されているときにフィールド・ターンオンによって生じるプログラ
ム障害をなくすＮＡＮＤフラッシュ・メモリ素子およびそのメモリ素子をプログ
ラムする方法が必要である。
【００１６】 （発明の開示） 本発明はこの必要性を満たす。本発明により、不揮発性メモリ素子をプログラ
ムする方法は、一般に、 （ａ）ビット線のうちの第１のビット線に、０Ｖよりも高いバイアス電圧を印加
して、それぞれの第１のメモリ・ゲートを「被プログラム」状態にプログラムす
る段階と、 （ｂ）ビット線のうちの第２のビット線に、選択ドレイン・ゲート電圧を印加し
て、それぞれの第２のメモリ・ゲートを抑止して、「プログラム抑止」状態を表
す論理ビットを維持するようにする段階と、 を含む方法。
【００１７】 本発明よる方法が適用可能な不揮発性メモリ素子は、一般に、複数のビット線
と、複数のワード線と、選択ドレイン・ゲートと、選択ソース・ゲートとを含み
、各ワード線に、ワード線上の各ワードの「ワード・プログラム」信号を表す第
１のワード線電圧あるいはワード線上の各ワードの「ワード・プログラム抑止」
信号または「非ワード・プログラム」信号を表す第２のワード線電圧が印加され
る。選択ドレイン・ゲートには、直流選択ドレイン・ゲート電圧が印加され、選
択ソース・ゲートには、０Ｖの接地電圧が印加される。０Ｖよりも高いバイアス
電圧が第１のビット線に印加され、第１のメモリ・ゲートが、「被プログラム」
状態を表す論理ビットでプログラムされる。 一実施形態において、「プログラム抑止」状態または「非プログラム」状態を
表す論理ビットは、論理ビット「１」であり、「被プログラム」状態を表す論理
ビットは、論理ビット「０」である。論理ビットを論理ビット「０」でプログラ
ムするためにビット線のうちの１つのに印加されるバイアス電圧は、０．１Ｖ〜
０．３Ｖの範囲、たとえば約０．２Ｖでもよい。
【００１８】 さらに他の実施形態において、たとえば２つの直列接続された抵抗器のような
複数の抵抗器を使用して直流選択ドレイン・ゲート電圧を所定の比率で分圧する
ことによってバイアス電圧を得ることができる。抵抗器のうちの１つを直流選択
ドレイン・ゲート電圧に接続し、他の抵抗器をアースに接続することができ、バ
イアス電圧は、直流選択ドレイン・ゲート電圧を２つの抵抗器の間で分圧するこ
とによって得ることができ、第２の抵抗器の抵抗の第１と第２の抵抗器の抵抗の
和に対する比率は、バイアス電圧の直流選択ドレイン・ゲート電圧に対する所定
の比率と等しい。 本発明は、また、一般に、 （ａ）複数の列と複数の行に配列されたメモリ・ゲートのアレイと、 （ｂ）メモリ・ゲートの行のそれぞれにそれぞれ接続された複数のワード線であ
って、ワード線上の各ワードの「ワード・プログラム」信号を表す第１のワード
線電圧と、ワード線上の各ワードの「ワード・プログラム抑止」信号を表す第２
のワード線電圧のどちらかをそれぞれ受け取ることができるワード線と、 （ｃ）メモリ・ゲートの列のそれぞれにそれぞれ接続された複数のビット線であ
って、０Ｖよりも高いバイアス電圧をそれぞれ受け取って、バイアス電圧を受け
取る各ビット線上と第１のワード線電圧を受け取る各ワード線上のメモリ・ゲー
トをそれぞれ「被プログラム」状態を表す論理ビットでプログラムすることがで
きるビット線とを含む、ＮＡＮＤフラッシュ・メモリ素子などの不揮発性メモリ
素子。
【００１９】 一実施形態において、バイアス電圧は、０．１Ｖ〜０．３Ｖの範囲であり、さ
らに他の実施形態において、バイアス電圧は、約０．２Ｖである。不揮発性メモ
リ素子は、さらに、直流選択ドレイン・ゲート電圧を受け取ることができる少な
くとも１つの選択ドレイン・ゲートと、０Ｖに接地された直流選択ソース・ゲー
ト電圧を受け取ることができる少なくとも１つの選択ソース・ゲートを含むこと
ができる。 さらに他の実施形態において、直流選択ドレイン・ゲート電圧を所定の比率で
分圧して正バイアス電圧を得るために、不揮発性メモリ素子内に抵抗回路網が設
けられる。たとえば、抵抗回路網は、直列接続された２つの抵抗器を含むことが
でき、抵抗器の一方が直流選択ドレイン・ゲート電圧を受け取り、他方の抵抗器
が接地されてもよい。バイアス電圧は、直流選択ドレイン・ゲート電圧を２つの
抵抗間で分圧することによって得られ、第２の抵抗器の抵抗の第１と第２の抵抗
器の抵抗の和に対する比率が、バイアス電圧の直流選択ドレイン・ゲート電圧に
対する所定の比率と等しい。
【００２０】 本発明は、フィールドしきい電圧を高めて選択ドレイン・ゲート・トランジス
タ・フィールド酸化物領域の下の基板領域内のビット線間の漏れを防ぎ、それに
よりＮＡＮＤアレイなどの不揮発性メモリ素子のプログラミングにおけるプログ
ラム障害を防ぐビット線バイアス機構を含む不揮発性メモリ素子をプログラムす
る方法を提供するため有利である。さらに、本発明によるビット線バイアス機構
は、既知の直流選択ドレイン・ゲート電圧を所定の比率で分圧して正バイアス電
圧を得ることにより、容易に達成することができる。直流選択ソース・ゲート電
圧は、０Ｖで接地される。本発明は、また、装置のプログラミング中に各ビット
線上のメモリ・ゲートを「被プログラム」状態にセットし、それにより不揮発性
メモリ素子アレイのプログラミングにおけるプログラム障害を回避するために、
０Ｖで接地された選択ソース・ゲート電圧と０Ｖよりも高いバイアス電圧とを有
するＮＡＮＤフラッシュ・メモリ素子などの不揮発性メモリ素子を提供する。
【００２１】 本発明をその特定の実施形態に関して説明し、添付した図面を参照する。 （発明を実施する形態） 図３は、不揮発性メモリ素子のプログラミングにおけるビット線バイアス方式
を示す本発明による不揮発性メモリ素子の回路図を示す。ＮＡＮＤフラッシュ・
メモリ素子１００は、複数の列と行に配列されたＮＡＮＤゲート４２ａ、４４ａ
、４６ａ、４２ｂ、４４ｂおよび４６ｂのアレイを含む。複数のビット線４２、
４４および４６はそれぞれ、ＮＡＮＤメモリ・ゲートの各列に接続される。複数
のワード線４８と５０はそれぞれ、ＮＡＮＤメモリ・ゲートの各行に接続される
。ＮＡＮＤメモリ・ゲート４２ａ、４４ａ、４６ａ、４２ｂ、４４ｂおよび４６
ｂはそれぞれ、第１のポリシリコン（ＰＯＬＹ−１）層と、第２のポリシリコン
（ＰＯＬＹ−２）層を含む制御ゲートと、ＰＯＬＹ−１層とＰＯＬＹ−２層の間
の酸化物−窒化物−酸化物（ＯＮＯ）三層スタックなどのポリシリコン間誘電体
スタックとを含むフローティング・ゲートを含む従来のデュアル・ゲート構造（
図示せず）を有することができる。従来のＮＡＮＤゲートのデュアル・ゲート構
造は、当業者には既知である。
【００２２】 ビット線４２、４４および４６はそれぞれ、各列内のＮＡＮＤメモリ・ゲート
のフローティング・ゲートに接続される。たとえば、ビット線４２は、ＮＡＮＤ
ゲート４２ａ、４２ｂおよび第１の列内の他のＮＡＮＤゲートのフローティング
・ゲートに接続される。ビット線４４は、ＮＡＮＤゲート４４ａ、４４ｂおよび
第２の列内の他のＮＡＮＤゲートのフローティング・ゲートに接続される。ワー
ド線４８と５０はそれぞれ、各行内のＮＡＮＤメモリ・ゲートの制御ゲートに接
続される。たとえば、ワード線４８は、ＮＡＮＤゲート４２ａ、４４ａ、４６ａ
および第１の行内の他のＮＡＮＤゲートの制御ゲートに接続され、ワード線５０
は、ＮＡＮＤゲート４２ｂ、４４ｂ、４６ｂおよび第２の行内の他のＮＡＮＤゲ
ートの制御ゲートに接続される。ＮＡＮＤゲート４２ａ、４４ａ、４６ａ、４２
ｂ、４４ｂおよび４６ｂ、ビット線４２、４４および４６、ならびにワード線４
８および５０の物理的配置は、図２に示し前に説明したものと類似した物理的配
置を有することができる。
【００２３】 図３は、また、直流ドレイン・ゲート電圧Ｖccを受け取るために直流ドレイン
電圧線５２に接続された複数の選択ドレイン・ゲート４２ｃ、４４ｃおよび４６
ｃを示す。選択ドレイン・ゲート４２ｃ、４４ｃおよび４６ｃを接続する直流ド
レイン電圧線５２は、図２に示し前に説明したようなＰＯＬＹ−１層の選択ドレ
イン・ゲート・ストリップ１０として半導体集積回路上に実装することができる
。選択ドレイン・ゲート４２ｅ、４４ｃおよび４６ｃはそれぞれ、各ビット線に
沿ってビットをプログラムするためにＮＡＮＤゲート４２ａ、４２ｂ、４４ａ、
４４ｂ、および４６ａ、４６ｂの各列に接続されたビット線４２、４４および４
６のそれぞれに接続される。
【００２４】 ＮＡＮＤフラッシュ・メモリ素子１００は、さらに、直流選択ソース・ゲート
電圧Ｖssが供給される直流ソース電圧線５４に接続された複数の選択ソース・ゲ
ート４２ｄ、４４ｄ、および４６ｄを含む。直流選択ソース・ゲート電圧Ｖssは
、０Ｖの接地電圧にある。選択ソース・ゲート４２ｄ、４４ｄおよび４６ｄはそ
れぞれ、ＮＡＮＤゲート４２ａ、４２ｂ、４４ａ、４４ｂおよび４６ａ、４６ｂ
の各列をプログラムするためにビット線４２、４４および４６のそれぞれに接続
される。半導体集積回路上に実現されるとき、直流ソース電圧線５４は、図２に
示し前に説明したようなＰＯＬＹ−１層の選択ソース・ゲート・ストリップ１２
として実現することができる。
【００２５】 本発明により、各ワード線に沿ったメモリ・ゲートに記憶されたワードと各ビ
ット線に沿った個々のビットが、各ワード線と各ビット線に選択的に電圧を印加
することによってプログラムされる。図３は、各ワード線上のメモリ・ゲートに
記憶されたワードがプログラムされているかどうかを示すために、ワード線４８
に第１のワード線電圧Ｖ1が印加され、ワード線５０に第２のワード線電圧Ｖ2が
印加されている例を示す。たとえば、第１のワード線電圧Ｖ1は、ワード線４８
上の各ワードの「ワード・プログラム」信号を表す。
【００２６】 第１のワード線電圧Ｖ1がワード線４８に印加されるとき、ワード線４８上の
ＮＡＮＤゲート４２ａ、４４ａ、４６ａ、．．．に記憶されたワードの個々のビ
ットをプログラムすることができるように、ワード線４８上にワードの各ビット
を記憶するＮＡＮＤゲート４２ａ、４４ａ、４６ａ、．．．に「ワード・プログ
ラム」信号が印加される。「ワード・プログラム」信号を表す第１のワード線電
圧Ｖ1は、一般に、約２０Ｖである。低電圧不揮発性メモリ素子の場合、ワード
線４８上の各ワードの「ワード・プログラム」信号を表す第１のワード線電圧Ｖ 1 は、２０Ｖより低い電圧でよい。
【００２７】 第２のワード線電圧Ｖ2は、図３のワード線５０に沿ってＮＡＮＤゲート４２
ｂ、４４ｂ、４６ｂ、．．．に記憶された各ワードの「非ワード・プログラム」
信号または「ワード・プログラム抑止」信号を表すことができる。「ワード・プ
ログラム抑止」信号を表す第２のワード線電圧Ｖ2は、一般に、約１０Ｖである
が、低電圧不揮発性メモリ素子では、さらに低い「ワード・プログラム抑止」電
圧Ｖ2がワード線に印加されることがある。
【００２８】 図３は、ワード線４８上のワードがプログラムされていることを示す第１のワ
ード線電圧Ｖ1がワード線４８に印加され、ワード線５０上のワードがプログラ
ムされていないことを示す第２のワード線電圧Ｖ2がワード線５０に印加されて
いる例を示す。各ワード線上のワードがプログラムされているかどうかを示すた
めに、ＮＡＮＤ不揮発性メモリ素子内の各ワード線に、「ワード・プログラム」
信号を表す第１のワード線電圧Ｖ1または「ワード・プログラム抑止」信号を表
す第２のワード線電圧Ｖ2を印加することができる。
【００２９】 本発明により、各ビットが「非プログラム」状態または「プログラム抑止」状
態を表す論理ビットで維持されていることを示すために、プログラムする各ワー
ド内の個々のビットに、ワード内の各ビットを「被プログラム」状態を表す論理
ビットでプログラムする０Ｖよりも高いバイアス電圧Ｖbiasと、選択ドレイン・
ゲート電圧Ｖccと等しい電圧のどちらかが印加される。図３は、ビット線４２に
選択ドレイン・ゲート電圧Ｖccが印加されたときに、ビット線４２に選択ドレイ
ン・ゲート電圧Ｖccが印加され、その結果「ワード・プログラム」信号を表す第
１のワード線電圧Ｖ1が印加されたワード線４８上のＮＡＮＤゲート４２ａがプ
ログラム抑止され、すなわち「非プログラム」状態に維持される例を示す。ＮＡ
ＮＤフラッシュ・メモリ素子のタイプと使用される用途により、選択ドレイン・
ゲート電圧Ｖccは、約３．３Ｖと５Ｖのどちらでもよい。
【００３０】 図３は、また、ビット線４４に正のバイアス電圧Ｖbiasが印加されて、「ワー
ド・プログラム」信号を表す第１のワード線電圧Ｖ1が印加されたワード線４８
上のＮＡＮＤゲート４４ａが「被プログラム」状態にセットされる例を示す。バ
イアス電圧Ｖbiasは、たとえば約０．２Ｖの低い正電圧でよいが、０Ｖの接地電
圧よりも高くなければならない。したがって、ＮＡＮＤゲート４４ａは、ビット
線４４にバイアス電圧Ｖbiasが印加されたときに「被プログラム」状態を表す論
理ビットにプログラムされる。ビット線４２、４４および４６のそれぞれに電圧
Ｖbiasと電圧Ｖccのどちらかを印加して、各ＮＡＮＤゲート４２ａ、４４ａおよ
び４６ａをそれぞれ「被プログラム」状態と「プログラム抑止」状態のどちらか
にセットすることができる。
【００３１】 代表的なＮＡＮＤフラッシュ・メモリの用途において、「被プログラム」状態
を表す論理ビットは論理ビット「１」であり、「プログラム抑止」状態を表す論
理ビットは論理ビット「１」である。ＮＡＮＤゲートのビット線に正のバイアス
電圧Ｖbiasと等しいビット線「プログラミング」電圧が印加されない限り、「プ
ログラム抑止」状態を示すＮＡＮＤゲートに記憶されるデフォルト・ビットは、
選択ドレイン・ゲート電圧Ｖccによって維持される「１」である。ＮＡＮＤゲー
トに接続された各ビット線にバイアス電圧Ｖbiasが印加されるときに、「被プロ
グラム」状態にセットされたＮＡＮＤゲートだけがビット「０」を記憶する。図
３に示した例において、選択ドレイン・ゲート電圧Ｖccと等しい「プログラム抑
止」電圧または「非プログラム」電圧が印加されたＮＡＮＤゲート４２ａは、ビ
ット「１」を記憶し、「プログラミング」電圧Ｖbiasが印加されたＮＡＮＤゲー
ト４４ａは、ビット「０」を記憶する。ビット線４６を介して選択ドレイン・ゲ
ート電圧Ｖccと等しい「プログラム抑止」ビット線電圧が印加されたＮＡＮＤゲ
ート４６ａは、ビット「１」を記憶する。したがって、ＮＡＮＤゲート４２ａ、
４４ａ、４６ａ、．．．に記憶されたワードが、左から右に読み取られるとき、
ワード線４８上のワードはビット１０１を含む。
【００３２】 ワード線４８と対照的に、ワード線５０は、ビット線４４上のバイアス電圧Ｖ bias がワード線５０上のＮＡＮＤゲート４４ｂに印加された場合でもプログラム
されない。「ワード・プログラム抑止」信号を表す第２のワード線電圧Ｖ2がワ
ード線５０に印加されるため、ビット線４２、４４および４６に「プログラミン
グ」電圧Ｖbiasと「プログラム抑止」電圧Ｖccのどちらが印加されても、ワード
線５０上のＮＡＮＤゲート４２ｂ、４４ｂおよび４６ｂのどれにも影響しない。
「ワード・プログラム抑止」電圧Ｖ2は、抑止ビット線のチャネル電位を上昇さ
せる。
【００３３】 ソース電圧線５４に沿った選択ソース・ゲート４２ｄ、４４ｄおよび４６ｄに
は、０Ｖに接地された直流電圧Ｖssが常に印加される。一実施形態において、選
択ドレイン・ゲート電圧Ｖccと等しい「プログラミング」 バイアス電圧Ｖbias
と「プログラム抑止」電圧は、別の電源から供給される。代替の実施形態におい
て、ビット線電圧ＶccとＶbiasは、抵抗回路網などの分圧回路網を有する単一電
圧源から供給される。
【００３４】 図４に、２つの抵抗器５６と５８が直列に接続された正バイアス電圧Ｖbiasを
供給する分圧回路網の例を示す。抵抗器５６は、選択ドレイン・ゲート電源電圧
Ｖccを受け取るように接続され、抵抗器５８は接地される。正バイアス電圧Ｖbi as は、直列接続された抵抗器５６と５８の中間位置または接続点６０から得られ
る。第１の抵抗器５６は、抵抗Ｒ1を有し、第２の抵抗器５８は、抵抗Ｒ2を有す
る。次の関係を利用することにより、第２の抵抗Ｒ2の第１と第２の抵抗Ｒ1と抵
抗Ｒ2の和に対する比率が、バイアス電圧Ｖbiasの選択ドレイン・ゲート電圧Ｖc c に対する比率によって決定される。
【００３５】
【数１】
【００３６】 たとえば、バイアス電圧Ｖbiasが０．２Ｖで、選択ドレイン・ゲート電圧が３
．３Ｖの場合は、Ｒ2のＲ1＋Ｒ2に対する比率は２／３３である。したがって、
この関係から抵抗Ｒ1とＲ2を決定することができる。前述のＶbias＝０．２Ｖ、
Ｖcc＝３．３Ｖの例において、第２の抵抗Ｒ2が、１Ωの標準化した抵抗値と等
しくなるように設定された場合、第１の抵抗Ｒ1は１５．５Ωであり、すなわち
第１の抵抗器５６の抵抗は、第２の抵抗器５８の１５．５倍の抵抗である。本発
明によるメモリ素子を使用する用途によって、バイアス電圧Ｖbiasを０．２Ｖ以
外の正電圧に設定して、選択ドレイン・ゲート・トランジスタ・フィールド酸化
物領域の下の基板領域内のフィールド・ターンオンによって生じるビット線間の
電流漏れを防ぐことができる。ビット線間の電流漏れを防ぐために、通常、約０
．１Ｖ〜約０．３Ｖの範囲の低い正電圧で十分である。フラッシュ・メモリ素子
のタイプとその素子を使用する用途により、直流選択ドレイン・ゲート電圧を３
．３Ｖ、５Ｖ、または別の電圧にセットすることができる。
【００３７】 図５は、直列接続された２つの抵抗器５６と５８を使用して選択ドレイン・ゲ
ート電圧Ｖccと同じ「プログラム抑止」電圧を分圧することによって正バイアス
電圧Ｖbiasを得る本発明によるＮＡＮＤ不揮発性メモリ素子１００のもう１つの
実施形態を示す。第１の抵抗器５６は電源電圧に接続され、第２の抵抗器５８は
第１の抵抗器５６に直列に接続される。接続点６０は、直列接続された抵抗器５
６と５８の間に位置決めされる。抵抗器５８は接地される。また、図５は、図３
に示し前に説明したものと同一の構成のＮＡＮＤゲート４２ａ、４４ａ、４６ａ
、４２ｂ、４４ｂおよび４６ｂ、ワード線４８および５０、ならびにビット線４
２、４４および４６を示す。
【００３８】 図５に示したように、代表的なＮＡＮＤアレイのプログラミングにおいて、約
２０Ｖの第１のワード線電圧Ｖ1がワード線４８に供給され、その結果ワード線
４８上のＮＡＮＤゲート４２ａ、４４ａおよび４６ａが、ワード線４８上のワー
ドがプログラムされていることを示す「ワード・プログラム」信号を受け取る。
ワード線５０には、ワード線５０上のＮＡＮＤゲート４２ｂ、４４ｂおよび４６
ｂの「非ワード・プログラム」信号または「ワード・プログラム抑止」信号を表
す第２のワード線電圧Ｖ2が印加される。代表的なＮＡＮＤアレイのプログラミ
ングにおいて、ワード線５０上のＮＡＮＤゲートを抑止状態または「非プログラ
ム」状態に維持する電圧Ｖ2は一般に約１０Ｖである。低電圧のＮＡＮＤフラッ
シュ・メモリ素子の場合、「ワード・プログラム」信号と「ワード・プログラム
抑止」信号を表すワード線電圧はそれぞれ２０Ｖと１０Ｖより低くてよい。ワー
ド線４８と５０のそれぞれに第１のワード線電圧Ｖ1と第２のワード線電圧Ｖ2の
どちらかを印加して、各ワード線上のＮＡＮＤゲートのプログラムを行ったり抑
止したりすることができる。
【００３９】 さらに、図５は、ワード線４８上の各ＮＡＮＤゲート４２ａと４６ａを「プロ
グラム抑止」状態にセットするために、選択ドレイン・ゲート４２ｃ、４４ｃお
よび４６ｃと等しい「プログラミング」ビット線電圧Ｖccが印加されているビッ
ト線４２と４６を示す。ワード線４８上のＮＡＮＤゲート４４ａを「被プログラ
ム」状態にセットするために、ビット線４４に０Ｖよりも高いバイアス電圧Ｖbi as が印加される。代表的なＮＡＮＤアレイにおいて、ＮＡＮＤゲートのデフォル
ト状態である「プログラム抑止」状態または「非プログラム」状態が、論理ビッ
ト「１」によって表され、それに対して「被プログラム」状態は論理ビット「１
」で表される。図５のワード線とビット線に電圧を印加したとき、ワード線４８
に沿ったＮＡＮＤゲート４２ａ、４４ａ，４６ａ，．．．に記憶されたワードは
、左から右に読んで１０１．．．である。ビット線４２、４４および４６のそれ
ぞれに電圧Ｖccまたは電圧Ｖbiasを印加して、各ＮＡＮＤゲートのメモリ状態を
論理ビット「１」または論理ビット「０」にセットすることができる。
【００４０】 前述のように、選択ドレイン・ゲート電圧Ｖccに対してたとえば約２Ｖの正電
圧である所望のバイアス電圧Ｖbiasによって、各抵抗器５６と５８の抵抗Ｒ1と
Ｒ2を決定することができる。直列接続された抵抗器５６と５８を含む抵抗回路
網は、バイアス電圧Ｖbiasを提供することができる多くの実施形態のうちの１つ
の例証となる。代替として、プログラミング・ビット線バイアス電圧Ｖbiasは、
「プログラム抑止」ビット線電圧Ｖccを供給する電源と別の電源から供給するこ
とができる。したがって、本発明は、図４と図５に示し前に説明したような直列
接続された抵抗器５６と５８による分圧に制限されず、バイアス電圧Ｖbiasを供
給する他の方式も実現可能であることを理解されよう。
【００４１】 （産業上の適用範囲） 本発明は、不揮発性メモリ素子、より詳細にはＮＡＮＤフラッシュ・メモリ素
子に適用可能である。本発明によるバイアス・ビット線方式により、ビット線が
、たとえば約０．２Ｖの０Ｖよりも高いバイアス電圧Ｖbiasでプログラムされ、
各メモリ・ゲートをそれぞれ「プログラム抑止」状態と「被プログラム」状態に
セットするためにＶccとＶbiasを印加する隣り合ったビット線間の選択ドレイン
・ゲート・トランジスタ・フィールド酸化物領域の下の基板領域におけるフィー
ルド・ターンオンを防ぐことができる。したがって、本発明は、従来のＮＡＮＤ
アレイ内の様々なビット線の選択ゲート間に望ましくない漏れ電流を生成するフ
ィールド・ターンオンを防ぐことによって、ＮＡＮＤフラッシュ・メモリ素子の
プログラミング中のプログラム障害を防ぐことができる。
【００４２】 本発明をその特定の実施形態に関して説明したが、特許請求の範囲で説明する
ような本発明の範囲内にある多くの修正を行うことができる。
【図面の簡単な説明】
【図１】 図１は、「非プログラム」状態のための選択ドレイン・ゲート電圧Ｖccと「被
プログラム」状態ための０Ｖのバイアス電圧のどちらかを受け取る各ビット線を
備えたＮＡＮＤゲートのアレイを含む従来のＮＡＮＤ不揮発性メモリ素子の回路
図である。
【図２】 図２は、第１と第２のポリシリコン層（ＰＯＬＹ−１とＰＯＬＹ−２層−）の
パターンとして実現されたＮＡＮＤゲート、ビット線、ワード線、ドレイン・ゲ
ートおよび選択ソース・ゲートの物理的配置を示す図１の不揮発性メモリ素子の
簡略化した平面図である。
【図３】 図３は、本発明による不揮発性メモリ素子の回路図であり、ビット線をプログ
ラムするためにビット線のうちの１つに０Ｖよりも高いバイアス電圧が供給され
、選択ソース・ゲートのうちの１つにバイアス電圧と等しい直流選択ソース・ゲ
ート電圧が供給されているようすを示す。
【図４】 図４は、本発明により選択ドレイン・ゲート電圧を分圧して選択ソース・ゲー
ト電圧を得るための直列接続された２つの抵抗器を備えた抵抗回路網の実施形態
の回路図である。
【図５】 図５は、選択ドレイン・ゲート電圧を分圧して０Ｖよりも高い選択ソース・ゲ
ート電圧を得る回路を含む本発明による不揮発性メモリ素子の実施形態の回路図
である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１０月１６日（２０００．１０．１６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】不揮発性メモリ素子およびそれを使用する記憶装置におけるプロ
グラム障害をなくすビット線バイアス方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、不揮発性メモリ素子およびそれを使用する記憶装置を操作する方法
に関し、より詳細には、ＮＡＮＤ不揮発性メモリ素子およびそれを使用する記憶
装置をプログラムする方法に関する。
【０００２】 （背景技術） 半導体集積回路産業によって、コンピュータやディジタル通信などの様々な用
途に不揮発性メモリ素子が開発された。不揮発性メモリ素子の例には、従来のフ
ラッシュ電子消去可能プログラマブル読取専用メモリ（ＥＥＰＲＯＭ）がある。
従来のＥＥＰＲＯＭは、一般に、半導体チップ上にアレイに配列された複数のＮ
ＡＮＤゲートを含む。
【０００３】 従来のＮＡＮＤゲートは、一般に、シリコン基板上の２つのフィールド酸化物
領域と、２つのフィールド酸化物領域間の薄いトンネル酸化物層と、トンネル酸
化物層上の第１のポリシリコン（ＰＯＬＹ−１）層を含むポリシリコン・フロー
ティング・ゲートと、フローティング・ゲート上の酸化物−窒化物−酸化物（Ｏ
ＮＯ）スタックなどのポリシリコン間誘電体スタックと、誘電体スタック上の第
２のポリシリコン（ＰＯＬＹ−２）を含むポリシリコン制御ゲートとを含むデュ
アル・ゲート構造を有する。従来のＮＡＮＤフラッシュ・メモリ素子のこのデュ
アル・ゲート構造は、当業者には既知である。
【０００４】 図１は、半導体集積回路上の不揮発性メモリ素子の一部としてＮＡＮＤフラッ
シュ・メモリ・ゲート２ａ、２ｂ、４ａ、４ｂ、６ａおよび６ｂのアレイの代表
的な回路図を示す。ＮＡＮＤゲート２ａ、２ｂ、４ａ、４ｂ、６ａおよび６ｂは
それぞれ、ＰＯＬＹ−１フローティング・ゲートとＰＯＬＹ−２制御ゲートを備
えた従来のデュアル・ゲート構造を有する。ＮＡＮＤゲート２ａと２ｂのフロー
ティング・ゲートは、第１のビット線２に沿った直列に接続され、ＮＡＮＤゲー
ト４ａと４ｂのフローティング・ゲートは、第２のビット線４に沿って直列に接
続されており、ＮＡＮＤゲート６ａと６ｂのフローティング・ゲートは、第３の
ビット線６に沿って直列に接続されている。ＮＡＮＤゲート２ａ、４ａおよび６
ａの制御ゲートは、第１のワード線７に沿って接続され、同様に、ＮＡＮＤゲー
ト２ｂ、４ｂおよび６ｂの制御ゲートは、第２のワード線８に沿って接続される
。
【０００５】 ワード線７と８は、ビット線７と８に沿ったＮＡＮＤゲート２ａ、４ａ、６ａ
ならびに２ｂ、４ｂおよび６ｂにそれぞれ記憶されたメモリ状態によって表され
る各ビットを含む各ワードをプログラムするために実装される。特定のワードが
プログラムされるとき、ワード線に約２０Ｖの「プログラム」電圧Ｖ1が印加さ
れて、 ワード線に沿ったワードのビットを各ビット線によってプログラムする
ことができる。図１は、ワード線７上のＮＡＮＤゲート２ａ、４ａ、６ａ、．．
．のメモリ状態によって表されたワードに、ワード線７に沿ったワードがプログ
ラムされていることを示す「プログラム」電圧Ｖ1が供給されている例を示す。
【０００６】 プログラムされていないワード線には、抑止されたビット線のチャネル電位を
上昇させるためにワード線に沿ったＮＡＮＤゲートのメモリ状態によって表され
るワードの「非プログラム」状態を表す約１０Ｖの「非プログラム」電圧Ｖ2 が
印加される。図１は、ワード線８に沿ったＮＡＮＤゲート２ｂ、４ｂおよび６ｂ
のメモリ状態によって表されるワードに、ワード線８に沿ったワードがプログラ
ムされていないことを示す「非プログラム」電圧Ｖ2が供給されている例を示す
。従来のＮＡＮＤ不揮発性メモリ素子において、ワード線の「プログラム」状態
を示すワード線電圧Ｖ1は、一般に約２０Ｖであり、ワード線の「非プログラム
」状態を示すワード線電圧Ｖ2は、一般に、約１０Ｖである。
【０００７】 図１に示したように、従来のＮＡＮＤフラッシュ・メモリ素子は、さらに、電
圧線１０に沿って接続された複数の選択ドレイン・ゲートを２ｃ、４ｃおよび６
ｃと、もう１つの電圧線１２に沿って接続された複数の選択ソース・ゲート２ｄ
、４ｄおよび６ｄとを含む。選択ドレイン・ゲート２ｃ、４ｃおよび６ｃならび
に選択ソース・ゲート２ｄ、４ｄおよび６ｄはそれぞれ、単一ポリシリコン・ゲ
ート構造を有する。ＮＡＮＤフラッシュ・メモリ素子の動作中に、選択ドレイン
・ゲートのポリシリコン・ゲートに接続された電圧線１０には、選択ドレイン・
ゲート２ｃ、４ｃおよび６ｃ上に一定に維持される直流電圧Ｖccが供給される。
従来のＮＡＮＤフラッシュ・メモリ素子において、選択ドレイン・ゲート２ｃ、
４ｃおよび６ｃの直流電圧Ｖccは、一般に約３．３Ｖである。従来のＮＡＮＤフ
ラッシュ・メモリ素子において、選択ソース・ゲート２ｄ、４ｄおよび６ｄのポ
リシリコン・ゲートに接続された選択ソース・ゲート電圧線１２は接地される。
したがって、直流選択ソース・ゲート電圧Ｖssは０Ｖである。
【０００８】 図１のワード線７などの特定のワード線上に特定のワード・ビットをプログラ
ムするために、ビット線２、４および６にはそれぞれ、「プログラム」電圧と「
プログラム抑止」電圧のどちらかが供給され、その結果、各ビット線２、４およ
び６上のＮＡＮＤゲート２ａ、４ａおよび６ａは、論理ビット「１」または論理
ビット「０」をそれぞれを表すメモリ状態でプログラムされる。 従来のＮＡＮ
Ｄフラッシュ・メモリ素子において、ＮＡＮＤゲートは、そのＮＡＮＤゲートが
接続されたビット線に、選択ドレイン・ゲート２ｃ、４ｃおよび６ｃの直流電圧
と同じ「非プログラム」ビット線電圧が供給される場合にはプログラムされない
。
【０００９】 図１は、また、抑止されたビット線の自動昇圧動作の例を示す。電圧Ｖccが、
抑止されたビット線であるビット線２に印加されるとき、ワード線７上のＮＡＮ
Ｄゲート２ａは、「プログラム抑止」状態または「非プログラム」状態を維持す
る。従来のＮＡＮＤフラッシュ・メモリ素子において、抑止された状態は、一般
に、ＮＡＮＤゲートのデフォルト・ビットである論理ビット「１」がプログラム
されていないことを示す。
【００１０】 さらに、図１に示したような従来のＮＡＮＤフラッシュ・メモリ素子において
、「プログラム状態」は、一般に、論理ビット「０」を表す。ビット線６に直流
選択ドレイン・ゲート電圧が供給されるとき、ワード線７上のＮＡＮＤゲート６
ａは、 論理ビット「１」を意味する「非プログラム」状態を維持する。したが
って、ＮＡＮＤゲート２ａ、４ａ、６ａ、．．．が配置されたワード線７上に記
憶された２進ワードのビットは、論理ビット１０１．．．でプログラムされる。
「非プログラム」ワード線電圧Ｖ2が印加されるため、ビット線電圧ＶccとＶss
の印加は、ワード線８上のＮＡＮＤゲート２ｂ、４ｂおよび６ｂに影響を及ぼさ
ない。したがって、各ビット線に沿った各ＮＡＮＤゲートに０Ｖの選択ドレイン
・ゲート電圧Ｖccまたは選択ソース・ゲート電圧Ｖssを印加している間に、各ワ
ード線に「プログラム」電圧Ｖ1と「非プログラム」電圧Ｖ2のどちらかを印加す
るかによって、各ワード線上の各ワードと各ビット線上の各ビットを論理ビット
「１」と「０」にプログラムすることができる。
【００１１】 図２は、半導体集積回路１４として実現された図１の従来のＮＡＮＤフラッシ
ュ・メモリ素子の代表的な物理的配置の簡略化した平面図である。半導体基板（
図示せず）上に設けられた酸化物層１５上に、第１のポリシリコン（ＰＯＬＹ−
１）層１６が形成される。ＰＯＬＹ−１層１６は、それぞれビット線２、４およ
び６としてはたらく垂直ストリップのパターンを有する。ＰＯＬＹ−１層１６は
また、図１の選択ドレイン・ゲート２ｃ、４ｃおよび６ｃに直流ドレイン・ゲー
ト電圧Ｖccを印加するための選択ドレイン・ゲート電圧線１０としてはたらく水
平ポリシリコン・ストリップを含む。再び図２を参照すると、ＰＯＬＹ−１層１
６は、選択ソース・ゲート２ｄ、４ｄおよび６ｄを０Ｖに維持するために、接地
された選択ソース・ゲート電圧線１２としてはたらくもう１つの水平ポリシリコ
ン・ストリップ１２を含む。選択ドレイン・ゲート２ｃ、４ｃ、６ｃと選択ソー
ス・ゲート２ｄ、４ｄ、６ｄは、図２の物理的配置において、それぞれ選択ドレ
イン・ゲート・ストリップ１０と選択ソース・ゲート・ストリップ１２に沿った
ＰＯＬＹ−１層１６の長方形部分２ｃ、４ｃ、６ｃおよび２ｄ、４ｄ、６ｄとし
て示される。
【００１２】 ＰＯＬＹ−１層１６は、それぞれビット線２と４の間とビット線４と６の間の
チャネル・ストップ注入窓２１と２３とも呼ばれるチャネル・ストップ開口部の
パターンを有する。酸化物層１５の一部分であるコア・フィールド酸化物領域２
０と２２が、各チャネル・ストップ注入窓２１と２３によって露出される。チャ
ネル・ストップ注入窓２１は、それぞれ選択ドレイン・ゲート・ストリップ１０
と選択ソース・ゲート・ストリップ１２の近くに縁３１と３３を有する。同様に
、チャネル・ストップ注入窓２３は、選択ドレイン・ゲート・ストリップ１０と
選択ソース・ゲート・ストリップ１２の近くに縁３４と３６をそれぞれ有する。
選択ドレイン・ゲート２ｃ、４ｃおよび６ｃのポリシリコン・ゲートは、単一選
択ドレイン・ゲート・ストリップ１０に接続され、選択ソース・ゲート２ｄ、４
ｄおよび６ｄのポリシリコン・ゲートは、単一選択ソース・ゲート・ストリップ
１２に接続される。
【００１３】 第２のポリシリコン「ＰＯＬＹ−２」層２６は、それぞれ図１のワード線７と
８としてはたらくストリップ７と８を含む水平ストリップのパターンを有する。
図２に示したように、各ワード線としてはたらく水平ＰＯＬＹ−２層ストリップ
７と８は、ＰＯＬＹ−１層１６とコア・フィールド酸化物領域２０と２２の上に
設けることができる。ＰＯＬＹ−２層２６の水平ストリップ７と８が、ＰＯＬＹ
−１層１６の垂直ストリップ２、４および６と重なる領域は、それぞれのＮＡＮ
Ｄゲート２ａ、４ａ、６ａ、２ｂ、４ｂおよび６ｂを形成する。従来のＮＡＮＤ
フラッシュ・メモリ素子において、領域２ａ、４ａ、６ａ、２ｂ、４ｂおよび６
ｂ内のＰＯＬＹ−１層１６とＰＯＬＹ−２層２６の間に、酸化物−窒化物−酸化
物（ＯＮＯ）三層スタック（図示せず）などのポリシリコン間誘電体スタックが
設けられ、それぞれのＮＡＮＤゲートが形成される。ポリシリコン間誘電体スタ
ックは、慣例的なものであり、当業者に既知である。選択ドレイン・ゲート２ｃ
、４ｃおよび６ｃと選択ソース・ゲート２ｄ、４ｄおよび６ｄはそれぞれ、１つ
のポリシリコン層だけを有し、したがって、そのような選択ゲート上にポリシリ
コン間誘電体スタックは設けられない。
【００１４】 ＮＡＮＤフラッシュ・メモリ素子の寸法は、より大規模な集積化を実現するた
めに近年ますます縮小されてきた。ＮＡＮＤ素子の寸法が、きわめて小さいサイ
ズに縮小されると、隣り合ったビット線の物理距離が短くなり、隣り合ったビッ
ト線間のチャネル・ストップ注入窓が狭くなる。ポリシリコン選択ドレイン・ゲ
ート・ストリップ１０の下のフィールド酸化物領域下の基板領域のフィールド・
ターンオンは、各ビット線２と４上のＮＡＮＤメモリ・ゲート２ａと４ａに記憶
されるビットのプログラミング中に、たとえばビット線２のうちの１つのビット
線に直流選択ドレイン・ゲート電圧Ｖccを印加し、たとえば電圧Ｖccを印加する
ビット線２の隣にある別のビット線４を接地することによって影響を受けること
がある。選択ゲート・トランジスタ・フィールド酸化物領域下の基板領域のフィ
ールド・ターンオンにより、論理ビット「１」でプログラム抑止されるように想
定されたビットが、論理ビット「０」を示すプログラムされたメモリ状態に「タ
ーンオン」されることがある。したがって、フィールド・ターンオンは、従来の
不揮発性メモリ素子においてＮＡＮＤメモリ・ゲートのプログラミング中のプロ
グラム障害を引き起こすため望ましくない。
【００１５】 従来のＮＡＮＤ不揮発性メモリ素子において、フィールド領域が縮小されると
き、選択ドレイン・ゲート・トランジスタ・フィールド酸化物領域下の基板領域
のドーピング濃度が比較的低いために、ビット線の間に漏れ経路ができることが
ある。フィールド・ターンオンが生じると、ＮＡＮＤ装置のプログラミング中に
ビット線間に過度の漏れ電流が流れて、それによりプログラムおよび製品の障害
が生じる。したがって、ビット線のいくつかに電圧Ｖccが印加され同時に他のビ
ット線が接地されているときにフィールド・ターンオンによって生じるプログラ
ム障害をなくすＮＡＮＤフラッシュ・メモリ素子およびそのメモリ素子をプログ
ラムする方法が必要である。
【００１６】 以上の従来技術に加えて、プログラミング中に実の接地電位（solid ground)
（０ボルト）ではなく２ボルトの代替電圧を使用し「ゼロ」論理レベル機能を実
行するＥＰＲＯＭとＥＥＰＲＯＭを開示するＵＳＡ−５４９３５２６号を参照す
る。この２ボルトの「ソフト的」な０は、プログラミングのために選択されてい
ないビット線に印加される。この代替電圧は、ソフト的な０として、内部電圧ひ
ずみを減少させ、フィールド反転を防ぎ、ビット線間の寄生電界トランジスタを
遮断するのに役立つ。ゲート酸化物の内部電圧ひずみを減少させ、電界反転を防
ぐ支援をすることによって、ソフト的な０電圧の使用により、所定の高いプログ
ラミング電圧の回路構造を小さく設計することができる。
【００１７】 したがって、米国特許Ａ５４９３５２６号は、ワード線電圧とビット線電圧が
一般に約１２．５Ｖの電圧Ｖppである機構を開示している。これは、メモリ素子
をプログラミングするために、ビット線とワード線を同じ電位にすることを必要
とする。 本発明は、複数のビット線と複数のワード線を含み、各ワード線に、ワード・
プログラム信号を表す第１のワード線電圧とワード・プログラム抑止信号を表す
第２のワード線電圧とからなるグループから選択された電圧が供給され、メモリ
素子内のメモリ・セルをプログラムする方法が、 ワード線のうちの第１のワード線上に配置されたそれぞれの第１のメモリ・セ
ルのビット線のうちの第１のビット線に０Ｖよりも高いバイアス電圧を印加し、
第１のワード線が、ワード・プログラム信号を表す第１のワード線電圧を伝えて
、第１のメモリ・セルを、プログラムされた状態を表す論理ビットでプログラム
する段階と、 第１のワード線上にやはり配置されたそれぞれの第２のメモリ・セルのビット
線の第２のビット線に、前記バイアス電圧よりも高く実質的に第１のワード線上
の電圧よりも低い非選択ドレイン電圧を印加し、第２のメモリ・セルが、プログ
ラム抑止状態を表す論理ビットを維持するようにする段階とを含む。
【００１８】 一実施形態において、「プログラム抑止」状態または「非プログラム」状態を
表す論理ビットは、論理ビット「１」であり、「被プログラム」状態を表す論理
ビットは、論理ビット「０」である。論理ビットを論理ビット「０」でプログラ
ムするためにビット線のうちの１つのに印加されるバイアス電圧は、０．１Ｖ〜
０．３Ｖの範囲、たとえば約０．２Ｖでもよい。
【００１９】 さらに他の実施形態において、たとえば２つの直列接続された抵抗器のような
複数の抵抗器を使用して直流選択ドレイン・ゲート電圧を所定の比率で分圧する
ことによってバイアス電圧を得ることができる。抵抗器のうちの１つを直流選択
ドレイン・ゲート電圧に接続し、他の抵抗器をアースに接続することができ、バ
イアス電圧は、直流選択ドレイン・ゲート電圧を２つの抵抗器の間で分圧するこ
とによって得ることができ、第２の抵抗器の抵抗の第１と第２の抵抗器の抵抗の
和に対する比率は、バイアス電圧の直流選択ドレイン・ゲート電圧に対する所定
の比率と等しい。
【００２０】 本発明は、フィールドしきい電圧を高めて選択ドレイン・ゲート・トランジス
タ・フィールド酸化物領域の下の基板領域内のビット線間の漏れを防ぎ、それに
よりＮＡＮＤアレイなどの不揮発性メモリ素子のプログラミングにおけるプログ
ラム障害を防ぐビット線バイアス機構を含む不揮発性メモリ素子をプログラムす
る方法を提供するため有利である。さらに、本発明によるビット線バイアス機構
は、既知の直流選択ドレイン・ゲート電圧を所定の比率で分圧して正バイアス電
圧を得ることにより、容易に達成することができる。直流選択ソース・ゲート電
圧は、０Ｖで接地される。本発明は、また、装置のプログラミング中に各ビット
線上のメモリ・ゲートを「被プログラム」状態にセットし、それにより不揮発性
メモリ素子アレイのプログラミングにおけるプログラム障害を回避するために、
０Ｖで接地された選択ソース・ゲート電圧と０Ｖよりも高いバイアス電圧とを有
するＮＡＮＤフラッシュ・メモリ素子などの不揮発性メモリ素子を提供する。
【００２１】 本発明をその特定の実施形態に関して説明し、添付した図面を参照する。 （発明を実施する形態） 図３は、不揮発性メモリ素子のプログラミングにおけるビット線バイアス方式
を示す本発明による不揮発性メモリ素子の回路図を示す。ＮＡＮＤフラッシュ・
メモリ素子１００は、複数の列と行に配列されたＮＡＮＤゲート４２ａ、４４ａ
、４６ａ、４２ｂ、４４ｂおよび４６ｂのアレイを含む。複数のビット線４２、
４４および４６はそれぞれ、ＮＡＮＤメモリ・ゲートの各列に接続される。複数
のワード線４８と５０はそれぞれ、ＮＡＮＤメモリ・ゲートの各行に接続される
。ＮＡＮＤメモリ・ゲート４２ａ、４４ａ、４６ａ、４２ｂ、４４ｂおよび４６
ｂはそれぞれ、第１のポリシリコン（ＰＯＬＹ−１）層と、第２のポリシリコン
（ＰＯＬＹ−２）層を含む制御ゲートと、ＰＯＬＹ−１層とＰＯＬＹ−２層の間
の酸化物−窒化物−酸化物（ＯＮＯ）三層スタックなどのポリシリコン間誘電体
スタックとを含むフローティング・ゲートを含む従来のデュアル・ゲート構造（
図示せず）を有することができる。従来のＮＡＮＤゲートのデュアル・ゲート構
造は、当業者には既知である。
【００２２】 ビット線４２、４４および４６はそれぞれ、各列内のＮＡＮＤメモリ・ゲート
のフローティング・ゲートに接続される。たとえば、ビット線４２は、ＮＡＮＤ
ゲート４２ａ、４２ｂおよび第１の列内の他のＮＡＮＤゲートのフローティング
・ゲートに接続される。ビット線４４は、ＮＡＮＤゲート４４ａ、４４ｂおよび
第２の列内の他のＮＡＮＤゲートのフローティング・ゲートに接続される。ワー
ド線４８と５０はそれぞれ、各行内のＮＡＮＤメモリ・ゲートの制御ゲートに接
続される。たとえば、ワード線４８は、ＮＡＮＤゲート４２ａ、４４ａ、４６ａ
および第１の行内の他のＮＡＮＤゲートの制御ゲートに接続され、ワード線５０
は、ＮＡＮＤゲート４２ｂ、４４ｂ、４６ｂおよび第２の行内の他のＮＡＮＤゲ
ートの制御ゲートに接続される。ＮＡＮＤゲート４２ａ、４４ａ、４６ａ、４２
ｂ、４４ｂおよび４６ｂ、ビット線４２、４４および４６、ならびにワード線４
８および５０の物理的配置は、図２に示し前に説明したものと類似した物理的配
置を有することができる。
【００２３】 図３は、また、直流ドレイン・ゲート電圧Ｖccを受け取るために直流ドレイン
電圧線５２に接続された複数の選択ドレイン・ゲート４２ｃ、４４ｃおよび４６
ｃを示す。選択ドレイン・ゲート４２ｃ、４４ｃおよび４６ｃを接続する直流ド
レイン電圧線５２は、図２に示し前に説明したようなＰＯＬＹ−１層の選択ドレ
イン・ゲート・ストリップ１０として半導体集積回路上に実装することができる
。選択ドレイン・ゲート４２ｅ、４４ｃおよび４６ｃはそれぞれ、各ビット線に
沿ってビットをプログラムするためにＮＡＮＤゲート４２ａ、４２ｂ、４４ａ、
４４ｂ、および４６ａ、４６ｂの各列に接続されたビット線４２、４４および４
６のそれぞれに接続される。
【００２４】 ＮＡＮＤフラッシュ・メモリ素子１００は、さらに、直流選択ソース・ゲート
電圧Ｖssが供給される直流ソース電圧線５４に接続された複数の選択ソース・ゲ
ート４２ｄ、４４ｄ、および４６ｄを含む。直流選択ソース・ゲート電圧Ｖssは
、０Ｖの接地電圧にある。選択ソース・ゲート４２ｄ、４４ｄおよび４６ｄはそ
れぞれ、ＮＡＮＤゲート４２ａ、４２ｂ、４４ａ、４４ｂおよび４６ａ、４６ｂ
の各列をプログラムするためにビット線４２、４４および４６のそれぞれに接続
される。半導体集積回路上に実現されるとき、直流ソース電圧線５４は、図２に
示し前に説明したようなＰＯＬＹ−１層の選択ソース・ゲート・ストリップ１２
として実現することができる。
【００２５】 本発明により、各ワード線に沿ったメモリ・ゲートに記憶されたワードと各ビ
ット線に沿った個々のビットが、各ワード線と各ビット線に選択的に電圧を印加
することによってプログラムされる。図３は、各ワード線上のメモリ・ゲートに
記憶されたワードがプログラムされているかどうかを示すために、ワード線４８
に第１のワード線電圧Ｖ1が印加され、ワード線５０に第２のワード線電圧Ｖ2が
印加されている例を示す。たとえば、第１のワード線電圧Ｖ1は、ワード線４８
上の各ワードの「ワード・プログラム」信号を表す。
【００２６】 第１のワード線電圧Ｖ1がワード線４８に印加されるとき、ワード線４８上の
ＮＡＮＤゲート４２ａ、４４ａ、４６ａ、．．．に記憶されたワードの個々のビ
ットをプログラムすることができるように、ワード線４８上にワードの各ビット
を記憶するＮＡＮＤゲート４２ａ、４４ａ、４６ａ、．．．に「ワード・プログ
ラム」信号が印加される。「ワード・プログラム」信号を表す第１のワード線電
圧Ｖ1は、一般に、約２０Ｖである。低電圧不揮発性メモリ素子の場合、ワード
線４８上の各ワードの「ワード・プログラム」信号を表す第１のワード線電圧Ｖ 1 は、２０Ｖより低い電圧でよい。
【００２７】 第２のワード線電圧Ｖ2は、図３のワード線５０に沿ってＮＡＮＤゲート４２
ｂ、４４ｂ、４６ｂ、．．．に記憶された各ワードの「非ワード・プログラム」
信号または「ワード・プログラム抑止」信号を表すことができる。「ワード・プ
ログラム抑止」信号を表す第２のワード線電圧Ｖ2は、一般に、約１０Ｖである
が、低電圧不揮発性メモリ素子では、さらに低い「ワード・プログラム抑止」電
圧Ｖ2がワード線に印加されることがある。
【００２８】 図３は、ワード線４８上のワードがプログラムされていることを示す第１のワ
ード線電圧Ｖ1がワード線４８に印加され、ワード線５０上のワードがプログラ
ムされていないことを示す第２のワード線電圧Ｖ2がワード線５０に印加されて
いる例を示す。各ワード線上のワードがプログラムされているかどうかを示すた
めに、ＮＡＮＤ不揮発性メモリ素子内の各ワード線に、「ワード・プログラム」
信号を表す第１のワード線電圧Ｖ1または「ワード・プログラム抑止」信号を表
す第２のワード線電圧Ｖ2を印加することができる。
【００２９】 本発明により、各ビットが「非プログラム」状態または「プログラム抑止」状
態を表す論理ビットで維持されていることを示すために、プログラムする各ワー
ド内の個々のビットに、ワード内の各ビットを「被プログラム」状態を表す論理
ビットでプログラムする０Ｖよりも高いバイアス電圧Ｖbiasと、選択ドレイン・
ゲート電圧Ｖccと等しい電圧のどちらかが印加される。図３は、ビット線４２に
選択ドレイン・ゲート電圧Ｖccが印加されたときに、ビット線４２に選択ドレイ
ン・ゲート電圧Ｖccが印加され、その結果「ワード・プログラム」信号を表す第
１のワード線電圧Ｖ1が印加されたワード線４８上のＮＡＮＤゲート４２ａがプ
ログラム抑止され、すなわち「非プログラム」状態に維持される例を示す。ＮＡ
ＮＤフラッシュ・メモリ素子のタイプと使用される用途により、選択ドレイン・
ゲート電圧Ｖccは、約３．３Ｖと５Ｖのどちらでもよい。
【００３０】 図３は、また、ビット線４４に正のバイアス電圧Ｖbiasが印加されて、「ワー
ド・プログラム」信号を表す第１のワード線電圧Ｖ1が印加されたワード線４８
上のＮＡＮＤゲート４４ａが「被プログラム」状態にセットされる例を示す。バ
イアス電圧Ｖbiasは、たとえば約０．２Ｖの低い正電圧でよいが、０Ｖの接地電
圧よりも高くなければならない。したがって、ＮＡＮＤゲート４４ａは、ビット
線４４にバイアス電圧Ｖbiasが印加されたときに「被プログラム」状態を表す論
理ビットにプログラムされる。ビット線４２、４４および４６のそれぞれに電圧
Ｖbiasと電圧Ｖccのどちらかを印加して、各ＮＡＮＤゲート４２ａ、４４ａおよ
び４６ａをそれぞれ「被プログラム」状態と「プログラム抑止」状態のどちらか
にセットすることができる。
【００３１】 代表的なＮＡＮＤフラッシュ・メモリの用途において、「被プログラム」状態
を表す論理ビットは論理ビット「１」であり、「プログラム抑止」状態を表す論
理ビットは論理ビット「１」である。ＮＡＮＤゲートのビット線に正のバイアス
電圧Ｖbiasと等しいビット線「プログラミング」電圧が印加されない限り、「プ
ログラム抑止」状態を示すＮＡＮＤゲートに記憶されるデフォルト・ビットは、
選択ドレイン・ゲート電圧Ｖccによって維持される「１」である。ＮＡＮＤゲー
トに接続された各ビット線にバイアス電圧Ｖbiasが印加されるときに、「被プロ
グラム」状態にセットされたＮＡＮＤゲートだけがビット「０」を記憶する。図
３に示した例において、選択ドレイン・ゲート電圧Ｖccと等しい「プログラム抑
止」電圧または「非プログラム」電圧が印加されたＮＡＮＤゲート４２ａは、ビ
ット「１」を記憶し、「プログラミング」電圧Ｖbiasが印加されたＮＡＮＤゲー
ト４４ａは、ビット「０」を記憶する。ビット線４６を介して選択ドレイン・ゲ
ート電圧Ｖccと等しい「プログラム抑止」ビット線電圧が印加されたＮＡＮＤゲ
ート４６ａは、ビット「１」を記憶する。したがって、ＮＡＮＤゲート４２ａ、
４４ａ、４６ａ、．．．に記憶されたワードが、左から右に読み取られるとき、
ワード線４８上のワードはビット１０１を含む。
【００３２】 ワード線４８と対照的に、ワード線５０は、ビット線４４上のバイアス電圧Ｖ bias がワード線５０上のＮＡＮＤゲート４４ｂに印加された場合でもプログラム
されない。「ワード・プログラム抑止」信号を表す第２のワード線電圧Ｖ2がワ
ード線５０に印加されるため、ビット線４２、４４および４６に「プログラミン
グ」電圧Ｖbiasと「プログラム抑止」電圧Ｖccのどちらが印加されても、ワード
線５０上のＮＡＮＤゲート４２ｂ、４４ｂおよび４６ｂのどれにも影響しない。
「ワード・プログラム抑止」電圧Ｖ2は、抑止ビット線のチャネル電位を上昇さ
せる。
【００３３】 ソース電圧線５４に沿った選択ソース・ゲート４２ｄ、４４ｄおよび４６ｄに
は、０Ｖに接地された直流電圧Ｖssが常に印加される。一実施形態において、選
択ドレイン・ゲート電圧Ｖccと等しい「プログラミング」 バイアス電圧Ｖbias
と「プログラム抑止」電圧は、別の電源から供給される。代替の実施形態におい
て、ビット線電圧ＶccとＶbiasは、抵抗回路網などの分圧回路網を有する単一電
圧源から供給される。
【００３４】 図４に、２つの抵抗器５６と５８が直列に接続された正バイアス電圧Ｖbiasを
供給する分圧回路網の例を示す。抵抗器５６は、選択ドレイン・ゲート電源電圧
Ｖccを受け取るように接続され、抵抗器５８は接地される。正バイアス電圧Ｖbi as は、直列接続された抵抗器５６と５８の中間位置または接続点６０から得られ
る。第１の抵抗器５６は、抵抗Ｒ1を有し、第２の抵抗器５８は、抵抗Ｒ2を有す
る。次の関係を利用することにより、第２の抵抗Ｒ2の第１と第２の抵抗Ｒ1と抵
抗Ｒ2の和に対する比率が、バイアス電圧Ｖbiasの選択ドレイン・ゲート電圧Ｖc c に対する比率によって決定される。
【００３５】
【数１】
【００３６】 たとえば、バイアス電圧Ｖbiasが０．２Ｖで、選択ドレイン・ゲート電圧が３
．３Ｖの場合は、Ｒ2のＲ1＋Ｒ2に対する比率は２／３３である。したがって、
この関係から抵抗Ｒ1とＲ2を決定することができる。前述のＶbias＝０．２Ｖ、
Ｖcc＝３．３Ｖの例において、第２の抵抗Ｒ2が、１Ωの標準化した抵抗値と等
しくなるように設定された場合、第１の抵抗Ｒ1は１５．５Ωであり、すなわち
第１の抵抗器５６の抵抗は、第２の抵抗器５８の１５．５倍の抵抗である。本発
明によるメモリ素子を使用する用途によって、バイアス電圧Ｖbiasを０．２Ｖ以
外の正電圧に設定して、選択ドレイン・ゲート・トランジスタ・フィールド酸化
物領域の下の基板領域内のフィールド・ターンオンによって生じるビット線間の
電流漏れを防ぐことができる。ビット線間の電流漏れを防ぐために、通常、約０
．１Ｖ〜約０．３Ｖの範囲の低い正電圧で十分である。フラッシュ・メモリ素子
のタイプとその素子を使用する用途により、直流選択ドレイン・ゲート電圧を３
．３Ｖ、５Ｖ、または別の電圧にセットすることができる。
【００３７】 図５は、直列接続された２つの抵抗器５６と５８を使用して選択ドレイン・ゲ
ート電圧Ｖccと同じ「プログラム抑止」電圧を分圧することによって正バイアス
電圧Ｖbiasを得る本発明によるＮＡＮＤ不揮発性メモリ素子１００のもう１つの
実施形態を示す。第１の抵抗器５６は電源電圧に接続され、第２の抵抗器５８は
第１の抵抗器５６に直列に接続される。接続点６０は、直列接続された抵抗器５
６と５８の間に位置決めされる。抵抗器５８は接地される。また、図５は、図３
に示し前に説明したものと同一の構成のＮＡＮＤゲート４２ａ、４４ａ、４６ａ
、４２ｂ、４４ｂおよび４６ｂ、ワード線４８および５０、ならびにビット線４
２、４４および４６を示す。
【００３８】 図５に示したように、代表的なＮＡＮＤアレイのプログラミングにおいて、約
２０Ｖの第１のワード線電圧Ｖ1がワード線４８に供給され、その結果ワード線
４８上のＮＡＮＤゲート４２ａ、４４ａおよび４６ａが、ワード線４８上のワー
ドがプログラムされていることを示す「ワード・プログラム」信号を受け取る。
ワード線５０には、ワード線５０上のＮＡＮＤゲート４２ｂ、４４ｂおよび４６
ｂの「非ワード・プログラム」信号または「ワード・プログラム抑止」信号を表
す第２のワード線電圧Ｖ2が印加される。代表的なＮＡＮＤアレイのプログラミ
ングにおいて、ワード線５０上のＮＡＮＤゲートを抑止状態または「非プログラ
ム」状態に維持する電圧Ｖ2は一般に約１０Ｖである。低電圧のＮＡＮＤフラッ
シュ・メモリ素子の場合、「ワード・プログラム」信号と「ワード・プログラム
抑止」信号を表すワード線電圧はそれぞれ２０Ｖと１０Ｖより低くてよい。ワー
ド線４８と５０のそれぞれに第１のワード線電圧Ｖ1と第２のワード線電圧Ｖ2の
どちらかを印加して、各ワード線上のＮＡＮＤゲートのプログラムを行ったり抑
止したりすることができる。
【００３９】 さらに、図５は、ワード線４８上の各ＮＡＮＤゲート４２ａと４６ａを「プロ
グラム抑止」状態にセットするために、選択ドレイン・ゲート４２ｃ、４４ｃお
よび４６ｃと等しい「プログラミング」ビット線電圧Ｖccが印加されているビッ
ト線４２と４６を示す。ワード線４８上のＮＡＮＤゲート４４ａを「被プログラ
ム」状態にセットするために、ビット線４４に０Ｖよりも高いバイアス電圧Ｖbi as が印加される。代表的なＮＡＮＤアレイにおいて、ＮＡＮＤゲートのデフォル
ト状態である「プログラム抑止」状態または「非プログラム」状態が、論理ビッ
ト「１」によって表され、それに対して「被プログラム」状態は論理ビット「１
」で表される。図５のワード線とビット線に電圧を印加したとき、ワード線４８
に沿ったＮＡＮＤゲート４２ａ、４４ａ，４６ａ，．．．に記憶されたワードは
、左から右に読んで１０１．．．である。ビット線４２、４４および４６のそれ
ぞれに電圧Ｖccまたは電圧Ｖbiasを印加して、各ＮＡＮＤゲートのメモリ状態を
論理ビット「１」または論理ビット「０」にセットすることができる。
【００４０】 前述のように、選択ドレイン・ゲート電圧Ｖccに対してたとえば約２Ｖの正電
圧である所望のバイアス電圧Ｖbiasによって、各抵抗器５６と５８の抵抗Ｒ1と
Ｒ2を決定することができる。直列接続された抵抗器５６と５８を含む抵抗回路
網は、バイアス電圧Ｖbiasを提供することができる多くの実施形態のうちの１つ
の例証となる。代替として、プログラミング・ビット線バイアス電圧Ｖbiasは、
「プログラム抑止」ビット線電圧Ｖccを供給する電源と別の電源から供給するこ
とができる。したがって、本発明は、図４と図５に示し前に説明したような直列
接続された抵抗器５６と５８による分圧に制限されず、バイアス電圧Ｖbiasを供
給する他の方式も実現可能であることを理解されよう。
【００４１】 （産業上の適用範囲） 本発明は、不揮発性メモリ素子、より詳細にはＮＡＮＤフラッシュ・メモリ素
子に適用可能である。本発明によるバイアス・ビット線方式により、ビット線が
、たとえば約０．２Ｖの０Ｖよりも高いバイアス電圧Ｖbiasでプログラムされ、
各メモリ・ゲートをそれぞれ「プログラム抑止」状態と「被プログラム」状態に
セットするためにＶccとＶbiasを印加する隣り合ったビット線間の選択ドレイン
・ゲート・トランジスタ・フィールド酸化物領域の下の基板領域におけるフィー
ルド・ターンオンを防ぐことができる。したがって、本発明は、従来のＮＡＮＤ
アレイ内の様々なビット線の選択ゲート間に望ましくない漏れ電流を生成するフ
ィールド・ターンオンを防ぐことによって、ＮＡＮＤフラッシュ・メモリ素子の
プログラミング中のプログラム障害を防ぐことができる。
【００４２】 本発明をその特定の実施形態に関して説明したが、特許請求の範囲で説明する
ような本発明の範囲内にある多くの修正を行うことができる。
【図面の簡単な説明】
【図１】 図１は、「非プログラム」状態のための選択ドレイン・ゲート電圧Ｖccと「被
プログラム」状態ための０Ｖのバイアス電圧のどちらかを受け取る各ビット線を
備えたＮＡＮＤゲートのアレイを含む従来のＮＡＮＤ不揮発性メモリ素子の回路
図である。
【図２】 図２は、第１と第２のポリシリコン層（ＰＯＬＹ−１とＰＯＬＹ−２層−）の
パターンとして実現されたＮＡＮＤゲート、ビット線、ワード線、ドレイン・ゲ
ートおよび選択ソース・ゲートの物理的配置を示す図１の不揮発性メモリ素子の
簡略化した平面図である。
【図３】 図３は、本発明による不揮発性メモリ素子の回路図であり、ビット線をプログ
ラムするためにビット線のうちの１つに０Ｖよりも高いバイアス電圧が供給され
、選択ソース・ゲートのうちの１つにバイアス電圧と等しい直流選択ソース・ゲ
ート電圧が供給されているようすを示す。
【図４】 図４は、本発明により選択ドレイン・ゲート電圧を分圧して選択ソース・ゲー
ト電圧を得るための直列接続された２つの抵抗器を備えた抵抗回路網の実施形態
の回路図である。
【図５】 図５は、選択ドレイン・ゲート電圧を分圧して０Ｖよりも高い選択ソース・ゲ
ート電圧を得る回路を含む本発明による不揮発性メモリ素子の実施形態の回路図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポウ−リン・チェン アメリカ合衆国 95070 カリフォルニア 州サラトガ アロヨ デ アルゲロ 12947 (72)発明者 ミヒャエル・ファン・ブスキルク アメリカ合衆国 95070 カリフォルニア 州サラトガ ベッシング ロード 18653 (72)発明者 シェーン・チャールズ・ホルマー アメリカ合衆国 95132 カリフォルニア 州 サン ノゼ コニファー ランデ 1964 (72)発明者 ミヒャエル・エス．・シー．チャン アメリカ合衆国 95129 カリフォルニア 州 サン ノゼ ロイヤル アン コート 1433 (72)発明者 ビン・クアン・レ アメリカ合衆国 94043 カリフォルニア 州 マウンテン ビュー スティアリン ロード ＃16 405 (72)発明者 ビンセント・レウン アメリカ合衆国 94043 カリフォルニア 州マウンテン ビュー ミントン レーン 520 (72)発明者 河村 祥一 神奈川県川崎市中原区上小田中４丁目１− １ (72)発明者 矢野 勝 アメリカ合衆国 94086 カリフォルニア 州サニーヴェイル オールド サン フラ ンシスコ ロード ＃82 718 Ｆターム(参考） 5B025 AA02 AC03 AD04 AD09 AE00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のビット線と、複数のワード線と、選択ドレイン・ゲートと、選択ソース
    ・ゲートとを含み、前記ワード線のそれぞれに、前記ワード線上の各ワードのワ
    ード・プログラム信号を表す第１のワード線電圧と、前記ワード線上の各ワード
    のワード・プログラム抑止信号を表す第２のワード線電圧とからなるグループか
    ら選択された１つの電圧が印加され、前記選択ドレイン・ゲートに選択ドレイン
    ・ゲート電圧が印加され、前記選択ソース・ゲートに選択ソース・ゲート電圧が
    印加される不揮発性メモリ素子において、前記ビット線をプログラムする方法で
    あって、 前記ワード線のうちの第１のワード線上に配置された各第１のメモリ・ゲート
    の前記ビット線のうちの第１のビット線に０Ｖよりも高いバイアス電圧を印加し
    、前記ワード線が、前記第１のワード線上の各ワードの前記ワード・プログラム
    信号を表す前記第１のワード線電圧を伝えて、前記第１のメモリ・ゲートを、プ
    ログラムされた状態を表す論理ビットでプログラムする段階と、 前記第１のワード線上にやはり配置された各第２のメモリ・ゲートのうちの第
    ２のメモリ・ゲートに前記選択ドレイン・ゲート電圧を印加し、前記第２のメモ
    リ・ゲートがプログラム抑止状態を表す論理ビットを維持するようにする段階と
    、 を含む方法。
  2. 【請求項２】 前記バイアス電圧が、０．２Ｖである請求項１に記載の方法。
  3. 【請求項３】 前記プログラム抑止状態を表す前記論理ビットが論理ビット１であり、前記プ
    ログラム状態を表す前記論理ビットが、論理ビット０である請求項１〜２に記載
    の方法。
  4. 【請求項４】 前記ワード・プログラム信号を表す前記第１のワード線電圧が、２０Ｖである
    請求項１から３のいずれか１項に記載の方法。
  5. 【請求項５】 前記ワード・プログラム抑止信号を表す前記第２のワード線電圧が１０Ｖであ
    る請求項１から４のいずれか１項に記載の方法。
  6. 【請求項６】 前記選択ドレイン・ゲート電圧を所定の比率で分圧して前記バイアス電圧を得
    る段階をさらに含む請求項１から５のいずれか１項に記載の方法。
  7. 【請求項７】 前記選択ドレイン・ゲート電圧を分圧する段階が、前記選択ドレイン・ゲート
    電圧を複数の抵抗器によって分圧して前記バイアス電圧を得る段階を含む請求項
    ６に記載の方法。
  8. 【請求項８】 複数の列と複数の行に配列されたメモリ・ゲートのアレイと、 前記メモリ・ゲートの行のそれぞれにそれぞれ接続された複数のワード線であ
    って、前記ワード線上の各ワードのワード・プログラム信号を表す第１のワード
    線電圧と、前記ワード線上の各ワードのワード・プログラム抑止信号を第２のワ
    ード線電圧のどちらかをそれぞれ受け取ることができるとワード線と、 前記メモリ・ゲートの列のそれぞれにそれぞれ接続された複数のビット線であ
    って、０Ｖよりも高いバイアス電圧をそれぞれ受け取ることができ、前記バイア
    ス電圧を受け取る前記各ビット線上と前記ワード線電圧を受け取る前記各ワード
    線上のそれぞれの前記メモリ・ゲートを、プログラムされた状態を表す論理ビッ
    トでプログラムするビット線と、 を含む不揮発性メモリ素子。
  9. 【請求項９】 前記バイアス電圧が、０．２Ｖである請求項８に記載の不揮発性メモリ素子。
  10. 【請求項１０】 前記選択ドレイン・ゲート電圧を所定の比率で分圧して前記バイアス電圧を得
    ることができる抵抗回路網をさらに含む請求項８から９のいずれか１項に記載の
    不揮発性メモリ素子。
JP2000577665A 1998-10-20 1999-10-05 不揮発性メモリ素子およびそれを使用する記憶装置におけるプログラム障害をなくすビット線バイアス方法 Pending JP2002528840A (ja)

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