JP2009163782A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイ1は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。制御回路7は、複数のワード線、及び複数のビット線の電位を制御する。制御回路7は、消去動作時に、第1の消去電圧により複数のメモリセルのうち、n個(2以上の自然数)のメモリセルを同時に消去し、第1のベリファイレベルによりベリファイ動作を行い、第1のベリファイレベルを超えているセルの数k(k<=n)を求め、この数に応じて、第2の消去電圧を決定し、第2の消去電圧により再び消去を行う。
【選択図】 図1
Description
図8に示すように、データの書き込み後、メモリセルのデータは、“0”、“1”、“2”、“3”のいずれかにある。このため、“a”、“b”、“c”のレベルで読み出し動作を行うことによりデータを読み出すことができる。
図11は、プログラム動作のフローチャートを示している。プログラム動作は、先ず、アドレスを指定し、例えば図3に示す2ページが選択する。本メモリは、第1ページと第2ページを同時に書き込む。書き込みたい第1ページのデータが外部より入力され、全てのデータ記憶回路10内のSDCに記憶される(S21)。この後、転送コマンドが入力されると、全てのデータ記憶回路10内のSDCのデータがPDCに転送される(S22)。同様にして、第2ページのデータが外部より入力され、全てのデータ記憶回路10内のSDCに記憶される。この後、データ操作が行われ、SDC、PDC、DDC0にデータがセットされる(S23)。次いで、プログラム動作が実行される。
図12は、プログラム動作の波形図を示している。先ず、図7に示すデータ記憶回路10の信号BLC1をVdd+Vthとすると、PDCにデータ“1”(書き込みを行なわない)が記憶されている時、ビット線がVddとなり、PDCにデータ“0”(書き込みを行なう)が記憶されている時、ビット線がVssとなる。また、選択されたワード線に接続され、非選択ページ(ビット線が非選択)のセルは書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線も、データ“1”と同じように、Vddに設定される。
書き込み後に行われるプログラムベリファイは、リード動作と同じである。しかし、この場合、図8に示すように、選択ワード線にリードの時の電位a、b、cよりそれぞれ少し高い電位a’、b’、c’が供給され、メモリセルのデータが読み出される(S25、S26、S27)。以後“’”はベリファイ電位を示し、リードの電位より若干高い値とする。例えばa=0Vとするとa’=0.5Vに設定されている。プログラムベリファイの結果、メモリセルの閾値電圧がターゲットの閾値レベルに達している場合、PDCは“1”にセットされ、次回の書き込み動作では、書き込み非選択となる(S28)。また、プログラムベリファイの結果、メモリセルの閾値電圧がターゲットの閾値レベルに達していない場合、プログラム電圧が若干アップされ、再度プログラムが行われる(S28,S29,S24)。このような動作が、全てのメモリセルのベリファイが完了するまで繰り返される。
消去動作は、図3に点線で示すブロック単位で行う。消去後、メモリセルの閾値電圧は、図13に示すように、最終的にデータ“0”となる。しかし、メモリセルの特性は一様ではなく、また、消去前にメモリセルに記憶されているデータに対応した閾値電圧によっても消去特性が相違する。そこで、消去動作後、消去ベリファイが行われる。
NAND型フラッシュメモリは、消去及び書き込みを繰り返すと、なかなか消去しにくくなるため、消去電圧を上げる必要がある。したがって、出荷時は、ある程度消去及び書き込みを繰り返した後でも消去されるよう、消去電圧をある程度高くする必要がある。しかし、消去電圧が高い場合、セルにストレスが加わり劣化が加速してしまうという問題がある。
図22は、第2の実施形態に係る消去シーケンスを示している。図22において、図20と同一部分には同一符号を付している。
図23は、第3の実施形態に係る消去シーケンスを示している。第3の実施形態において、第2の実施形態と同一部分には同一符号を付している。第2の実施形態は、低い消去電圧を用いて、弱消去を行った後、ブロック内の特定のワード線のみについて、通常のリード及びプログラムベリファイリードを用いて弱消去ベリファイを行い、この弱消去ベリファイレベルより高いセルの数をカウントし、このカウント値に応じて、消去電圧を設定して、次の消去動作を行った。
Claims (10)
- 複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、
前記制御回路は、消去動作時に、第1の消去電圧により複数の前記メモリセルのうち、n個(2以上の自然数)のメモリセルを同時に消去し、第1のベリファイレベルによりベリファイ動作を行い、前記第1のベリファイレベルを超えているセルの数k(k<=n)(kは、1以上の自然数)を求め、この数に応じて、第2の消去電圧を決定し、前記第2の消去電圧により第2の消去動作を行うことを特徴とする半導体記憶装置。 - 前記制御回路は、前記セルの数kが規定値以上の場合、第2の消去電圧を高く設定することを特徴とする請求項1記載の半導体記憶装置。
- 前記制御回路は、前記第2の消去動作後、第2のベリファイレベル(第2のベリファイレベル<=第1のベリファイレベル)によるベリファイ動作を行うことを特徴とする請求項1記載の半導体記憶装置。
- 前記n個のメモリセルは、n/m(m<n)個のセルを有するm個のセグメントから構成され、前記第1のベリファイレベルを超えているk個のセルを含むセグメントにおいて、前記第1のベリファイレベル超えているセルが規定値以上(規定値は1以上)存在するセグメントは、前記第2の消去電圧による消去動作において、消去が行われ、この他のセグメントは、非消去となることを特徴とする請求項1記載の半導体記憶装置。
- 複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、
前記制御回路は、消去動作により、前記複数のメモリセルを一括して消去し、前記ワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧を第1のベリファイレベルによりベリファイし、前記第1のベリファイレベルは、全てのワード線を一括してベリファイする場合の第2のベリファイレベルよりオフセットしていることを特徴とする半導体記憶装置。 - 複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、
前記制御回路は、消去動作により、複数の前記ワード線のうち、n個のワード線に接続されたメモリセルを一括して消去し、前記n個のワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧がベリファイレベルに達したかどうかベリファイすることを特徴とする半導体記憶装置。 - 複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、
前記制御回路は、消去動作により、複数の前記ワード線のうち、n個のワード線に接続されたメモリセルを一括して消去した後、複数の前記ワード線のうち、n個のワード線に接続されたメモリセルを一括して書き込み動作を行い、前記n個のワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧がベリファイレベルに達したかどうかベリファイすることを特徴とする半導体記憶装置。 - 前記特定のワード線は、1又は複数のワード線であることを特徴とする請求項6又は7記載の半導体記憶装置。
- 前記特定のワード線は、各々が隣り合った、少なくとも3本のワード線であることを特徴とする請求項6又は7記載の半導体記憶装置。
- 前記特定のワード線により選択されるメモリセルの隣のメモリセルには、読み出し動作時に供給される電圧より低い電圧が供給されることを特徴とする請求項6又は7記載の半導体記憶装置。
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