KR100894588B1 - 반도체 기억 장치 - Google Patents

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Abstract

메모리 셀 어레이(1)에는, 제1, 제2 내지 제n 상태로 이루어지는(n은 2 이상의 자연수) n값에 의해 데이터를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 있다. 제어 회로는, 메모리 셀 어레이의 제1 메모리 셀에, 데이터를 기억시키는 기입 동작 전에, 상기 제1 메모리 셀에 인접하는 적어도 1개의 제2 메모리 셀이 제1 상태이며, 제1 임계값 전압에 도달되어 있지 않은 경우, 상기 제2 메모리 셀에 상기 제1 임계값 전압까지 기입 동작을 행한다.
반도체 기억 장치, 메모리 셀, 제어 회로, 임계값 전압, 워드선, 비트선, 데이터 기억 회로, 데이터 입출력 단자

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}
본 발명은, 예를 들면 1개의 메모리 셀에 2비트 이상의 데이터를 기억하는 것이 가능한 반도체 기억 장치에 관한 것이다.
EEPROM을 이용한 NAND형 플래시 메모리로서, 1개의 메모리 셀에 다치 데이터를 기억 가능한 불휘발성 반도체 기억 장치가 제안되어 있다(예를 들면, 일본 특허 공개 2000-195280호 공보 참조). NAND형 플래시 메모리는, 로우(행) 방향으로 배치된 복수의 메모리 셀 전부, 또는 반수의 메모리 셀이, 각각 비트선을 통해서 대응하는 래치 회로에 접속되어 있다. 각 래치 회로는 데이터의 기입, 및 판독 시에 데이터를 유지한다. 로우 방향으로 배치된 모든 셀, 또는 반수의 셀은, 일괄해서 데이터의 기입, 또는 판독이 행해진다.
그런데, 소자의 미세화가 진행되어, 셀과 셀의 거리가 작아지고 있다. 이것에 수반하여, 인접하는 셀의 부유 게이트 상호 간의 용량(FG-FG 간 용량)이 커지고 있다. 이 때문에, 먼저 데이터를 기입한 셀의 임계값 전압이, 인접하는 셀에 데이터를 기입했을 때 변동되어 버린다고 하는 문제가 발생하고 있다. 특히, 1개의 셀에 다 비트의 데이터를 기억하는 다치 메모리는, 복수의 임계값 전압에 의해 대응하는 데이터를 기억하기 위해서, 1개의 임계값 전압의 분포를 매우 좁게 제어할 필 요가 있다. 이 때문에, 인접 셀의 기입에 의한 임계값 전압의 변동의 문제가 현저해졌다.
이 문제를 해결하기 위해서, 다음과 같은 방법이 생각되고 있다. 예를 들면 k비트의 데이터를 기억하는 것이 가능한 메모리 셀에서, i비트(i<k)의 데이터가 기억되어 있는 경우, 다음 데이터를 기억하기 전에, 인접 셀에 i비트 이하의 데이터를 사전에 기입한다. 이에 의해, 임계값 전압의 변동을, 이상적으로는 4값을 기억하는 셀의 경우 1/3, 8값을 기억하는 셀의 경우 1/7, n값을 기억하는 셀의 경우 1/(n-1)로 억제할 수 있다(예를 들면, 일본 특허 공개 2004-192789호 공보 참조).
상기 방법은, 데이터가 기입된 셀에 대해서 임계값 전압의 변동을 억제하는 것이며, 데이터의 소거 후, 기입이 행해지지 않은 셀에 대해서는 상기 방법이 적용되지 않는다. 이 때문에, 소거 상태의 셀(이하, 소거 셀이라고 칭함)의 임계값 전압은, 인접 셀에 기입되는 데이터의 영향을 받는다. 따라서, 소거 셀의 임계값 전압을 이 분량만큼 낮게 설정할 필요가 있다. 그러나, 소거 셀의 임계값 전압을 보다 낮게 설정한 경우, 소거 상태로부터, 소요의 데이터를 기입할 때, 임계값 전압의 변화량이 커져, 임계값 전압을 이상 값으로 억제하는 것이 어렵다. 따라서, 본 발명은, 소거 셀의 임계값 전압의 변화를 억제하는 것이 가능한 반도체 기억 장치를 제공한다.
<발명의 개시>
본 발명의 반도체 기억 장치의 제1 양태는, 제1, 제2 내지 제n 상태로 이루 어지는(n은 2 이상의 자연수) n값에 의해 데이터를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 제1 메모리 셀에, 데이터를 기억시키는 기입 동작 전에, 상기 제1 메모리 셀에 인접하는 적어도 1개의 제2 메모리 셀이 제1 상태이며, 제1 임계값 전압에 도달되어 있지 않은 경우, 상기 제2 메모리 셀에 상기 제1 임계값 전압까지 기입 동작을 행하는 제어 회로를 구비하고 있다.
본 발명의 반도체 기억 장치의 제2 양태는, 제1, 제2, 제3, 제4 상태를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 제1 또는 제3 상태가 기억되어 있는 제1 메모리 셀에, 다음의 적어도 1값의 데이터를 기억하기 전에, 상기 제1 메모리 셀에 인접하는 적어도 1개의 제2 메모리 셀이 제1 상태이며, 제1 임계값 전압에 도달되어 있지 않은 경우, 상기 제1 임계값 전압까지 기입 동작을 행하고, 이 후, 상기 제1 메모리 셀이 제1 상태를 갖는 경우, 제1 상태로 유지, 또는 제2 상태에 기입하고, 제3 상태를 갖는 경우, 제3 상태로 유지, 또는 제4 상태에 기입하는 제어 회로를 구비하고 있다.
본 발명의 반도체 기억 장치의 제3 양태는, 제1, 제2 내지 제n 상태로 이루어지는 n값(n은 2 이상의 자연수)을 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 j값(j<n)의 데이터가 기억되어 있는 제1 메모리 셀에, 다음의 적어도 1값의 데이터를 기억할 때에, 상기 제1 메모리 셀이 제1 상태이며, 제1 임계값 전압에 도달되어 있지 않은 경우, 상기 제1 임계값 전압까지 기입 동작을 행하는 제어 회로를 구비하고 있다.
도 1A는, 제1 실시예의 프로그램 동작을 도시하는 도면.
도 1B는, 제1 실시예의 프로그램 동작을 도시하는 도면.
도 1C는, 제1 실시예의 프로그램 동작을 도시하는 도면.
도 1D는, 제1 실시예의 프로그램 동작을 도시하는 도면.
도 1E는, 제1 실시예의 프로그램 동작을 도시하는 도면.
도 2는, 불휘발성 반도체 기억 장치의 개략 구성을 도시하는 도면.
도 3은, 제1 실시예에 관한 것으로, 도 2에 도시하는 메모리 셀 어레이 및 비트선 제어 회로의 구성을 도시하는 회로도.
도 4A는, 메모리 셀을 도시하는 단면도.
도 4B는, 선택 트랜지스터를 도시하는 단면도.
도 5는, 메모리 셀 어레이의 1개의 NAND 셀을 도시하는 단면도.
도 6은, 도 3에 도시하는 데이터 기억 회로의 일례를 도시하는 회로도.
도 7은, 제1 실시예에 따른 메모리 셀의 기입 순서를 도시하는 도면.
도 8은, 제1 실시예에 따른 제1 페이지의 프로그램을 나타내는 플로차트.
도 9는, 제1 실시예에 따른 제2 페이지의 프로그램을 나타내는 플로차트.
도 10은, 제2 실시예에 적용되는 메모리 셀 어레이와 데이터 기억 회로의 일례를 도시하는 회로도.
도 11은, 제2 실시예에 따른 기입 순서를 도시하는 도면.
도 12는, 제3 실시예에 적용되는 메모리 셀 어레이와 데이터 기억 회로의 일례를 도시하는 회로도.
도 13A는, 8값의 데이터를 기입하는 경우의 동작을 도시하는 도면.
도 13B는, 8값의 데이터를 기입하는 경우의 동작을 도시하는 도면.
도 13C는, 8값의 데이터를 기입하는 경우의 동작을 도시하는 도면.
도 13D는, 8값의 데이터를 기입하는 경우의 동작을 도시하는 도면.
도 13E는, 8값의 데이터를 기입하는 경우의 동작을 도시하는 도면.
도 13F는, 8값의 데이터를 기입하는 경우의 동작을 도시하는 도면.
도 13G는, 8값의 데이터를 기입하는 경우의 동작을 도시하는 도면.
도 14는, 제3 실시예에서의 메모리 셀의 기입 순서를 도시하는 도면.
도 15는, 워드선에 접속된 전체 메모리 셀에 일괄해서 데이터를 기입하는 경우의 순서를 도시하는 도면.
도 16A는, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 도시하는 도면.
도 16B는, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 도시하는 도면.
도 16C는, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 도시하는 도면.
도 16D는, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 도시하는 도면.
도 16E는, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 도시하는 도면.
도 16F는, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 도시하는 도면.
도 16G는, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 도시하는 도면.
도 17은, 제4 실시예에서의 워드선에 접속된 메모리 셀의 반수씩 일괄해서 데이터를 기입하는 경우의 순서를 도시하는 도면.
도 18은, 워드선에 접속된 전체 메모리 셀에 대해서 일괄해서 데이터를 기입하는 경우를 도시하는 도면.
도 19는, 소거 영역 자기 승압의 기입 방법을 설명하기 위해 도시하는 도면.
도 20A는, 제5 실시예에 따른 프로그램 동작을 도시하는 도면.
도 20B는, 제5 실시예에 따른 프로그램 동작을 도시하는 도면.
도 20C는, 제5 실시예에 따른 프로그램 동작을 도시하는 도면.
도 21은, 제5 실시예에 따른 기입 순서를 도시하는 도면.
도 22는, 제5 실시예의 변형예를 나타내는 것이며, 기입 순서를 도시하는 도면.
도 23A는, 제5 실시예의 변형예에 따른 프로그램 동작을 도시하는 도면.
도 23B는, 제5 실시예의 변형예에 따른 프로그램 동작을 도시하는 도면.
도 23C는, 제5 실시예의 변형예에 따른 프로그램 동작을 도시하는 도면.
도 23D는, 제5 실시예의 변형예에 따른 프로그램 동작을 도시하는 도면.
도 23E는, 제5 실시예의 변형예에 따른 프로그램 동작을 도시하는 도면.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시예에 대해서, 도면을 참조하여 설명한다.
(제1 실시예)
도 2는, 불휘발성 반도체 기억 장치의 개략 구성을 나타내는 것이며, 예를 들면 4값(2비트)을 기억하는 NAND 플래시 메모리의 구성을 나타내고 있다.
메모리 셀 어레이(1)는 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들면 EEPROM셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는, 비트선을 제어하기 위한 비트 제어 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.
비트선 제어 회로(2)는, 후술하는 바와 같이 복수의 데이터 기억 회로 및 플래그용 데이터 기억 회로를 포함하고 있다. 이 비트선 제어 회로(2)는, 비트선을 통해서 메모리 셀 어레이(1) 중의 메모리 셀의 데이터를 판독하거나, 비트선을 통해서 메모리 셀 어레이(1) 중의 메모리 셀의 상태를 검출하거나, 비트선을 통해서 메모리 셀 어레이(1) 중의 메모리 셀에 기입 제어 전압을 인가해서 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는, 컬럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 판독된 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통해서 데이터 입출력 단자(5)로부터 외부로 출력된다.
또한, 외부로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통해서, 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 입력된다.
워드선 제어 회로(6)는, 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는, 메모리 셀 어레이(1) 중의 워드선을 선택하고, 선택된 워드선에 판독하고, 기입 혹은 소거에 필요한 전압을 인가한다.
메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력 버퍼(4), 및 워드선 제어 회로(6)는, 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는, 제어 신호 입력 단자(8)에 접속되고, 외부로부터 제어 신호 입력 단자(8)를 통해서 입력되는 제어 신호에 의해 제어된다.
상기 비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로, 및 판독 회로를 구성하고 있다.
도 3은, 도 2에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 나타내고 있다. 메모리 셀 어레이(1)에는 복수의 NAND 셀이 배치되어 있다. 1개의 NAND 셀은, 직렬 접속된 예를 들면 32개의 EEPROM으로 이루어지는 메모리 셀(MC)과, 선택 게이트(S1, S2)에 의해 구성되어 있다. 선택 게이트(S2)는 비트선(BL0)에 접속되고, 선택 게이트(S1)는 소스선(SRC)에 접속되어 있다. 각 로우에 배치된 메모리 셀(MC)의 제어 게이트는 워드선(WL0, WL1, WL2 내지 WL31)에 공통 접속되어 있다. 또한, 선택 게이트(S2)는 셀렉트선(SGD)에 공통 접속되고, 선택 게이트(S1)는 셀렉트선(SGS)에 공통 접속되어 있다.
비트선 제어 회로(2)는 복수의 데이터 기억 회로(10) 및 제1 플래그용 데이터 기억 회로(10a)를 가지고 있다. 각 데이터 기억 회로(10) 및 제1 플래그용 데이터 기억 회로(10a)에는, 한 쌍의 비트선(BLO, BL1), (BL2, BL3), …, (BLi, BLi+1), (BLf1, BLf2)이 접속되어 있다.
메모리 셀 어레이(1)는, 파선으로 도시하는 바와 같이, 복수의 블록을 포함하고 있다. 각 블록은, 복수의 NAND 셀에 의해 구성되고, 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은, 데이터 기억 회로(10), 제1 플래그용 데이터 기억 회로(10a)에 접속되어 있는 2개의 비트선에 대해서 동시에 행해진다.
또한, 비트선이 1개 걸러서 배치되고, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸인 범위의 메모리 셀)은, 1 섹터를 구성한다. 이 섹터마다 데이터가 기입되고, 판독된다. 1 섹터에는 예를 들면 2 페이지분의 데이터가 기억된다. 또한, 각 워드선에는, 플래그를 기억하기 위한 복수의 제1 플래그 셀(FC1)이 접속되어 있다. 즉, 이 실시예의 경우, 1 섹터는 1개의 제1 플래그 셀(FC1)을 포함하고 있다.
리드 동작, 프로그램 베리파이 동작 및 프로그램 동작 시에서, 데이터 기억 회로(10, 10a)에 접속되어 있는 2개의 비트선(BLi, BLi+1) 중 외부로부터 공급되는 어드레스 신호(YA1, YA2, …, YAi, YAFlag)에 따라서 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라서, 1개의 워드선이 선택되고, 1 섹터(2 페이지분)가 선택된다. 이 2 페이지의 절환은 어드레스에 의해 행해진다.
도 4A, 도 4B는 메모리 셀 및 선택 트랜지스터의 단면도를 나타내고 있다. 도 4A는 메모리 셀을 나타내고 있다. 기판(41)에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. 기판(41) 위에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 위에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 4B는 선택 게이트를 나타내고 있다. 기판(41)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. 기판(41) 위에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.
도 5는, 메모리 셀 어레이의 1개의 NAND 셀의 단면을 도시하고 있다. 이 예에서, 1개의 NAND 셀은, 도 4A에 도시하는 구성의 메모리 셀(MC)이 32개 직렬 접속되어 구성되어 있다. NAND 셀의 소스측, 드레인측에는, 도 4B에 도시하는 구성의 선택 게이트(S1) 및 선택 게이트(S2)가 설치되어 있다.
도 6은, 도 3에 도시하는 데이터 기억 회로(10)의 일례를 도시하는 회로도이다. 제1 플래그용 데이터 기억 회로(10a)도 데이터 기억 회로(10)와 마찬가지의 구성으로 되어 있다.
이 데이터 기억 회로(10)는, 프라이머리 데이터 캐시(PDC), 세컨더리 데이터캐시(SDC), 다이나믹 데이터 캐시(DDC), 텐포러리 데이터 캐시(TDC)를 가지고 있다. SDC, PDC, DDC는, 기입 시에 입력 데이터를 유지하고, 판독 시에 판독 데이터를 유지하고, 베리파이 시에 일시적으로 데이터를 유지하고, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다. TDC는, 데이터 판독 시에 비트선의 데이터를 증폭하고, 일시적으로 유지함과 함께, 다치 데이터를 기억할 때에 내부 데이터 의 조작에 사용된다.
SDC는, 래치 회로를 구성하는 클록드 인버터 회로(61a, 61b), 및 트랜지스터(61c, 61d)에 의해 구성되어 있다. 트랜지스터(61c)는 클록드 인버터 회로(61a)의 입력단과, 클록드 인버터 회로(61b)의 입력단 사이에 접속되어 있다. 이 트랜지스터(61c)의 게이트에는 신호(EQ2)가 공급되어 있다. 트랜지스터(61d)는 클록드 인버터 회로(61b)의 출력단과 접지 사이에 접속되어 있다. 이 트랜지스터(61d)의 게이트에는 신호(PRST)가 공급되어 있다. SDC의 노드(N2a)는, 컬럼 선택 트랜지스터(61e)를 통해서 입출력 데이터선(IO)에 접속되고, 노드(N2b)는, 컬럼 선택 트랜지스터(61f)를 통해서 입출력 데이터선(IOn)에 접속된다. 이들 트랜지스터(61e, 61f)의 게이트에는 컬럼 선택 신호(CSLi)가 공급되어 있다. SDC의 노드(N2a)는, 트랜지스터(61g, 61h)를 통해서 PDC의 노드(N1a)에 접속되어 있다. 트랜지스터(61g)의 게이트에는 신호(BLC2)가 공급되고, 트랜지스터(61h)의 게이트에는 신호(BLC1)가 공급되어 있다.
PDC는, 클록드 인버터 회로(61i, 61j) 및 트랜지스터(61k)에 의해 구성되어 있다. 트랜지스터(61k)는, 클록드 인버터 회로(61i)의 입력단과 클록드 인버터 회로(61j)의 입력단의 상호 간에 접속되어 있다. 이 트랜지스터(61k)의 게이트에는 신호(EQ1)가 공급되어 있다. PDC의 노드(N1b)는 트랜지스터(61l)의 게이트에 접속되어 있다. 이 트랜지스터(61l)의 전류 통로의 일단은 트랜지스터(61m)를 통해서 접지되어 있다. 이 트랜지스터(61m)의 게이트에는 신호(CHK1)가 공급되어 있다. 또한, 트랜지스터(61l)의 전류 통로의 타단은 트랜스퍼 게이트를 구성하는 트랜지 스터(61n, 61o)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61n)의 게이트에는 신호(CHK2n)가 공급되어 있다. 또한, 트랜지스터(61o)의 게이트는 상기 SDC의 노드(N2a)에 접속되어 있다. 트랜지스터(61n, 61o)의 전류 통로의 타단에는, 신호(COMi)가 공급되어 있다. 이 신호(COMi)는 전체 데이터 기억 회로(10)에 공통된 신호로서, 전체 데이터 기억 회로(10)의 베리파이가 완료되었는지의 여부를 나타내는 신호이다. 즉, 후술하는 바와 같이, 베리파이가 완료되면, PDC의 노드(N1b)가 로우 레벨로 된다. 이 상태에서, 신호(CHK1, CHK2n)를 하이 레벨로 하면, 베리파이가 완료되어 있는 경우, 신호(COMi)가 하이 레벨로 된다.
또한, 상기 TDC는, 예를 들면 MOS 캐패시터(61p)에 의해 구성되어 있다. 이 캐패시터(61p)는, 상기 트랜지스터(61g, 61h)의 접속 노드(N3)와 접지 사이에 접속되어 있다. 또한, 접속 노드(N3)에는, 트랜지스터(61q)를 통해서 DDC가 접속되어 있다. 트랜지스터(61q)의 게이트에는, 신호(REG)가 공급되어 있다.
DDC는, 트랜지스터(61r, 61s)에 의해 구성되어 있다. 트랜지스터(61r)의 전류 통로의 일단에는 신호(VREG)가 공급되고, 타단은 상기 트랜지스터(61q)의 전류 통로에 접속되어 있다. 이 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통해서 상기 PDC의 노드(N1a)에 접속되어 있다. 이 트랜지스터(61s)의 게이트에는 신호(DTG)가 공급되어 있다.
또한, 상기 접속 노드(N3)에는 트랜지스터(61t, 61u)의 전류 통로의 일단이 접속되어 있다. 트랜지스터(61u)의 전류 통로의 타단에는 신호(VPRE)가 공급되고, 게이트에는 BLPRE가 공급되어 있다. 상기 트랜지스터(61t)의 게이트에는 신 호(BLCLAMP)가 공급되어 있다. 이 트랜지스터(61t)의 전류 통로의 타단은 트랜지스터(61v)를 통해서 비트선(BLo)의 일단에 접속되고, 트랜지스터(61w)를 통해서 비트선(BLe)의 일단에 접속되어 있다. 비트선(BLo)의 타단은 트랜지스터(61x)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61x)의 게이트에는 신호(BlASo)가 공급되어 있다. 비트선(BLe)의 타단은 트랜지스터(61y)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61y)의 게이트에는 신호(BlASe)가 공급되어 있다. 이들 트랜지스터(61x, 61y)의 전류 통로의 타단에는, 신호(BLCRL)가 공급되어 있다. 트랜지스터(61x, 61y)는, 신호(BlASo, BlASe)에 따라서 트랜지스터(61v, 61w)와 상보적으로 온으로 되어, 비선택의 비트선에 신호(BLCRL)의 전위를 공급한다.
상기 각 신호 및 전압은, 도 2에 도시하는 제어 신호 및 제어 전압 발생 회로(7)에 의해 생성되고, 이 제어 신호 및 제어 전압 발생 회로(7)의 제어에 기초하여, 이하의 동작이 제어된다.
본 메모리는, 다치 메모리로서, 1셀에 예를 들면 2비트의 데이터를 기억할 수 있다. 이 2비트의 절환은 어드레스(제1 페이지, 제2 페이지)에 의해 행해진다.
(동작 설명)
도 1은, 메모리 셀의 데이터와 메모리 셀의 임계값 전압의 관계를 나타내고 있다. 소거 동작을 행하면 메모리 셀의 데이터는 "0"(마이너스의 임계값 전압)으로 된다. 도 1A에 도시한 바와 같이, 제1 페이지의 기입을 행하면, 메모리 셀의 데이터는 데이터 "0"과 예를 들면 데이터 "2"로 된다. 도 1B에 도시한 바와 같이, 제2 페이지의 기입 전에 인접 셀에 인접 셀의 제1 데이터 이하의 데이터가 기입된다. 그러면, 이 셀에 기입된 데이터에 의해, 데이터 "0"과 "2"의 임계값 전압의 분포가 커진다. 제1 실시예는, 도 1C에 도시한 바와 같이, 제2 페이지의 기입 전에 데이터 "0"이 기억된 소거 셀에 대해서 약간의 기입(이하, 소프트 프로그램이라고 칭함)을 행하고, 데이터 "0"의 임계값 전압의 분포를 임계값 전압이 높은 쪽으로 좁힌다. 이 후, 제2 페이지의 데이터가 기입되면, 메모리 셀의 데이터는, 도 1D에 도시한 바와 같이, 본래의 임계값 전압을 갖는 데이터 "0" 내지 "3"으로 된다. 제1 실시예에서는, 메모리 셀의 데이터는 임계값 전압이 낮은 쪽으로부터 높은 쪽으로, 정의되어 있다.
도 7은, 제1 실시예에 따른 메모리 셀의 기입 순서를 나타내고 있다. 블록 내에서, 기입 동작은 소스선(SRC)에 가까운 메모리 셀로부터 페이지마다 행해진다. 도 7에 도시한 바와 같이, 소스선(SRC)측으로부터 비트선측으로 메모리 셀을 MC0 내지 MC31로 정의하고, 기입 순서에 대해서 설명한다.
제0번째의 기입은, 메모리 셀(MC0)의 제1 페이지에 1비트의 데이터를 쓴다.
제1번째의 기입은, 메모리 셀(MC0)과 로우(행) 방향에 인접한 메모리 셀(MC1)의 제1 페이지에 1비트의 데이터를 기입한다.
제2번째의 기입은, 메모리 셀(MC0)과 컬럼(열) 방향에 인접한 메모리 셀(MC2)의 제1 페이지에 1비트의 데이터를 쓴다.
이 후, 제2a번째의 기입에서, 메모리 셀(MC0)의 데이터가 "0"이고, 도 1C에 도시한 바와 같이, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제3번째의 기입은, 메모리 셀(MC0)과 대각으로 인접한 메모리 셀(MC3)의 제1 페이지에 1비트의 데이터를 쓴다.
이 후, 제3a번째의 기입에서, 메모리 셀(MC3)의 데이터가 "0"이고, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제4번째의 기입은, 메모리 셀(MC1)과 컬럼 방향에 인접한 메모리 셀(MC4)의 제1 페이지에 1비트의 데이터를 쓴다.
이 후, 제4a번째의 기입에서, 메모리 셀(MC2)의 데이터가 "0"이고, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제5번째의 기입은, 메모리 셀(MC2)과 대각으로 인접한 메모리 셀(MC5)의 제1 페이지에 1비트의 데이터를 쓴다.
이 후, 제5a번째의 기입에서, 메모리 셀(MC3)의 데이터가 "0"이고, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제6번째의 기입은, 메모리 셀(MC0)의 제2 페이지에 1비트의 데이터를 쓴다.
제7번째의 기입은, 메모리 셀(MC1)의 제2 페이지에 1비트의 데이터를 쓴다.
제8번째의 기입은, 메모리 셀(MC4)과 컬럼 방향에 인접한 메모리 셀(MC6)의 제1 페이지에 1비트의 데이터를 쓴다.
이 후, 제8a번째의 기입에서, 메모리 셀(MC4)의 데이터가 "0"이고, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제9번째의 기입은, 메모리 셀(MC4)과 대각으로 인접한 메모리 셀(MC7)의 제1 페이지에 1비트의 데이터를 쓴다.
이 후, 제9a번째의 기입에서, 메모리 셀(MC5)의 데이터가 "0"이고, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제10번째의 기입은, 메모리 셀(MC2)의 제2 페이지에 1비트의 데이터를 쓴다.
제11번째의 기입은, 메모리 셀(MC3)의 제2 페이지에 1비트의 데이터를 쓴다.
이하, 마찬가지로 해서, 순차적으로 메모리 셀에 데이터가 기입된다.
여기에서, 제120번째의 기입, 또는 제122번째의 기입 후, 제120a번째, 또는 제122a번째의 기입에서, 메모리 셀(MC62)의 데이터 "0"의 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과할 때까지 소프트 프로그램을 행한다. 또한, 제121번째의 기입하고, 또는 제123번째의 기입 후, 제121a번째, 또는 제123a번째의 기입에서, 메모리 셀(MC63)의 데이터 "0"의 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과할 때까지 소프트 프로그램을 행한다.
(프로그램 및 프로그램 베리파이)
다음으로, 도 8, 도 9를 참조해서 프로그램 및 프로그램 베리파이의 구체적인 동작에 대해서 설명한다.
(제1 페이지 프로그램)
도 8은, 제1 페이지의 프로그램을 나타내고 있다. 프로그램 동작은, 우선 어드레스를 지정하여, 도 3에 도시하는 2 페이지(1개의 섹터)가 선택된다. 본 메모리는, 2 페이지 중, 제1 페이지, 제2 페이지의 순으로만 프로그램할 수 있다. 따라서, 우선 어드레스에 의해 제1 페이지가 선택된다.
다음으로, 기입할 데이터가 외부로부터 입력되어, 모든 데이터 기억 회로(10) 내의 SDC에 기억된다(S11). 이 후, 기입 커맨드가 입력되면, 모두의 데이터 기억 회로(10) 내의 도 6에 도시하는 SDC의 데이터가 PDC에 전송된다(S12). 외부로부터 데이터 "1"(기입을 행하지 않음)이 공급된 경우, PDC의 노드(N1a)는 하이 레벨로 되고, 데이터 "0"(기입을 행함)이 공급된 경우, PDC의 노드(N1a)는 로우 레벨로 된다. 이후, PDC의 데이터는 노드(N1a)의 전위, SDC의 데이터는 노드(N2a)의 전위로 한다.
(프로그램 동작)(S13)
도 6중의 신호(BLC1)의 전위를 Vdd+Vth로 하면, PDC에 데이터 "1"(비기입)이 기억되어 있을 때, 비트선의 전위는 Vdd로 된다. 한편, PDC에 데이터 "0"(기입)이 기억되어 있을 때, 비트선의 전위는 Vss로 된다. 또한, 선택된 워드선에 접속되고, 비선택 페이지의 (비트선이 비선택인)셀은 기입이 행해져서는 안 된다. 이 때문에, 이들 셀에 접속되어 있는 비트선에도 데이터 "1"과 동일하도록 전위(Vdd)를 공급한다.
여기에서, 선택되어 있는 블록의 셀렉트선(SGD)에 전위(Vdd), 선택 워드선에 Vpgm(20V), 비선택 워드선에 VPASS(10V)을 공급한다. 그러면, 비트선이 전위(Vss)인 경우, 셀의 채널이 전위(Vss), 워드선이 Vpgm으로 되기 때문에, 기입이 행해진다. 한편, 비트선이 전위(Vdd)인 경우, 셀의 채널이 Vss가 아니라 Vpgm을 높이게 되어, 커플링으로 Vpgm/2로 된다. 이 때문에, 프로그램이 행해지지 않는다.
기입 데이터가 "0"일 때, 도 1에 도시한 바와 같이, 메모리 셀의 데이터는 "2"로 된다. 또한, 기입 데이터가 "1"일 때, 메모리 셀의 데이터는 "0"인 상태이다.
(제1 페이지 베리파이)(S14)
프로그램 베리파이 동작에서, 선택되어 있는 워드선에 리드일 때의 전위 "v"보다 조금 높은 전위 "v'"을 공급한다. 이후 "'"은 베리파이 전위를 나타내고, 리드의 전위보다 약간 높은 전위로 한다.
우선, 선택되어 있는 블록 내의 비선택 워드선 및 셀렉트선(SGD)에 판독 전위(Vread)(<Vpgm)를 공급하고, 도 6에 도시하는 데이터 기억 회로(10)의 신호(BLPRE)에 예를 들면 Vdd+Vth, 신호(BLCLAMP)에 소정의 전압, 예를 들면 Vdd+Vth를 공급하고, 신호(VPRE)를 Vdd로 하고, 비트선을 프리차지한다.
다음으로, 셀의 소스측의 셀렉트선(SGS)에 예를 들면 전위(Vdd)를 공급한다. 셀의 임계값 전압이 전위 v'보다 높을 때, 셀은 오프한다. 이 때문에, 비트선은 하이 레벨인 상태이다. 한편, 셀의 임계값 전압이 전위 v'보다 낮을 때, 셀은 온한다. 이 때문에, 비트선의 전위는 Vss로 된다. 비트선의 방전중, TDC의 노드(N3)를 전위(Vss)로 하고, 신호(REG)를 하이 레벨로 해서 트랜지스터(61q)를 온시켜, DDC의 데이터를 TDC로 옮긴다. 다음으로, 신호(DTG)를 하이 레벨로 해서 트랜지스터(61s)를 온시켜, PDC의 데이터를 DDC에 전송한다. 이 후, 트랜지스터(61h)를 온시켜, TDC의 데이터를 PDC에 전송한다. 다음으로, 신호(VPRE)를 전위(Vdd), 신호(BLPRE)를 Vdd+Vth로 해서 트랜지스터(61u)를 온시켜, TDC의 노드(N3)를 전위(Vdd)에 프리차지 한 후, 신호(BLCLAMP)에 소정의 전압을 공급한다. TDC의 노드(N3)는 비트선이 로우 레벨인 경우 로우 레벨로 되고, 비트선이 하이 레벨인 경우 하이 레벨로 된다. 여기에서, 기입을 행하는 경우, DDC에 로우 레벨이 기억되고, 기입을 행하지 않은 경우, DDC에 하이 레벨이 기억되어 있다. 이 때문에, 신호(VREG)를 전위(Vdd)로 하고, 신호(REG)를 하이 레벨로 하면, 기입을 행하지 않은 경우만 TDC의 노드(N3)가 강제적으로 하이 레벨로 된다. 이 동작 후, PDC의 데이터를 DDC로 옮겨, TDC의 전위를 PDC에 전송한다. PDC에 하이 레벨이 래치되는 것은, 기입을 행하지 않은 경우와, 메모리 셀에 데이터 "1"을 기입하고 있어서, 셀의 임계값 전압이 베리파이 전위 v'에 도달한 경우뿐이다. 또한, PDC에 로우 레벨이 래치되는 경우에는, 셀의 임계값 전압이 베리파이 전위 v'에 도달하지 않은 경우이다.
PDC가 로우 레벨인 경우, 재차 기입 동작을 행하고, 모든 데이터 기억 회로(10)의 PDC의 데이터가 하이 레벨로 될 때까지, 프로그램 동작과 베리파이 동작을 반복한다(S15).
또한, 프로그램 및 베리파이의 횟수는, 제한할 필요가 있지만, 이 실시예에서, 프로그램 및 베리파이의 횟수는, 중요하지 않기 때문에, 설명은 생략한다.
(인접 셀 프로그램)
도 7에 도시한 바와 같이, 메모리 셀(MC0)의 제1 페이지에 1비트의 데이터를 기입한 후, 메모리 셀(MC0)과 동일한 워드선에 의해 선택되어 있는 메모리 셀(MC1)의 제1 페이지에 1비트의 데이터가 기입된다. 이 후, 메모리 셀(MC0)과 컬럼(비트선) 방향에 인접하는 메모리 셀(MC2)의 제1 페이지에 1비트의 데이터가 기입된다. 이들 기입이 행해지면, 기입 데이터에 따라서는, FG-FG 간 용량에 의해, 메모리 셀(MC0)의 임계값 전압이 변화되어, 도 1B에 도시한 바와 같이, 임계값 전압의 분포가 상측으로 넓어진다.
제1 실시예에서는, 컬럼 방향의 인접 셀의 기입 동작이 종료한 경우, 소거 셀의 임계값 전압의 분포를 판정하여, 소거 셀의 임계값 전압의 분포가 소정값보다 넓은 경우, 소프트 프로그램을 행하여, 소거 셀의 임계값 전압의 분포를 좁힌다.
(소프트 프로그램)
따라서, 컬럼 방향의 인접 셀을 프로그램한 후(S16), DDC, TDC, PDC의 사이에서, 전술한 바와 같이 데이터가 전송되어, PDC에 기입 데이터로서 로우 레벨이 설정된다.
이 상태에서, 메모리 셀(MC0)의 데이터가 "0"이고, 임계값 전압이 베리파이 전압 "z"보다 낮은지의 여부가 베리파이된다(S19). 이 베리파이 동작은, 상기 프로그램 베리파이와 마찬가지이다. 이 베리파이의 결과, 메모리 셀(MC0)의 임계값 전압이 베리파이 전압 "z"보다 낮은 경우, 베리파이 전압 "z"를 초과할 때까지 기입이 행해진다(S20, S18, S19).
상기 소프트 프로그램이 종료 후, 메모리 셀(MC3)의 제1 페이지의 기입이 행해진다. 메모리 셀(MC1)에 대해서 비트선 방향에 인접하는 메모리 셀(MC3)의 기입이 종료하면, 기입 데이터에 따라서는, FG-FG 간 용량에 의해, 메모리 셀(MC1)의 임계값 전압이 상승하여, 임계값 전압 분포는 도 1B에 도시한 바와 같이 넓어진다. 따라서, 메모리 셀(MC1)의 데이터가 "0"이고, 임계값 전압이 베리파이 전압 "z"보다 낮은 경우, 메모리 셀(MC0)과 마찬가지로, 메모리 셀(MC1)에 대해서 소프트 프로그램이 실행된다.
이 후, 메모리 셀(MC4)의 제1 페이지의 기입이 행해진다. 이 기입 동작이 행해지면, 기입 데이터에 따라서는, FG-FG 간 용량에 의해, 메모리 셀(MC2)의 임계값 전압이 상승하여, 임계값 전압 분포는 도 1B에 도시한 바와 같이 넓어진다. 따라서, 메모리 셀(MC2)의 데이터가 "0"이고, 임계값 전압이 베리파이 전압 "z"보다 낮은 경우, 메모리 셀(MC2)에 대해서 소프트 프로그램이 실행된다.
이 후, 메모리 셀(MC5)의 제1 페이지의 기입이 행해진다. 이 기입 동작이 행해지면, 기입 데이터에 따라서는, FG-FG 간 용량에 의해, 메모리 셀(MC5)의 임계값 전압이 상승하여, 임계값 전압 분포는 도 1B에 도시한 바와 같이 넓어진다. 따 라서, 메모리 셀(MC3)의 데이터가 "0"이고, 임계값 전압이 베리파이 전압 "z"보다 낮은 경우, 메모리 셀(MC3)에 대해서 소프트 프로그램이 실행된다. 이 소프트 프로그램은, i비트(i<k:2k=n) 이하의 데이터를 기입하는 것이다.
구체적으로는, 선택 워드선의 전위를 통상의 프로그램 전압(Vpgm)보다 낮은 전위로 하고, 셀의 채널을 Vss로 해서 데이터를 기입한다. 이 후, 소거 셀의 임계값 전압이 베리파이 전압 "z"에 도달한 것인지의 여부가 베리파이되어, 소거 셀의 임계값 전압이 베리파이 전압 "z"에 도달할 때까지, 소프트 프로그램이 실행된다.
이렇게 해서, 제1 페이지의 프로그램 및 소프트 프로그램이 종료한 후, 메모리 셀(MC0)에 대해서 제2 페이지의 데이터가 기입된다.
(제2 페이지 프로그램)
도 9는, 제2 페이지의 프로그램 동작을 나타내고 있다. 제2 페이지의 프로그램 동작도, 우선 어드레스를 지정하여, 도 3에 도시하는 2 페이지가 선택된다.
다음으로, 기입할 데이터가, 외부로부터 모든 데이터 기억 회로(10) 내의 SDC에 기억된다(S21). 외부로부터 데이터 "1"(기입을 행하지 않음)이 공급된 경우, 도 6의 데이터 기억 회로(10)의 SDC는, 하이 레벨로 되고, 데이터 "0"(기입을 행함)이 입력되면 로우 레벨로 된다. 다음으로, 플래그용 데이터 기억 회로(10a)에 데이터 "0"이 로드된다(S22).
제2 페이지의 프로그램은, 도 1D에 도시한 바와 같이, 메모리 셀의 데이터가 "0"인 경우이며, 외부로부터 입력되는 데이터가 "1"인 경우, 메모리 셀의 데이터를 "0"인 상태로 하고, 외부로부터 입력되는 데이터가 "0"인 경우, 메모리 셀의 데이터를 예를 들면 "1"로 한다. 메모리 셀의 데이터가 "2"인 경우이며, 외부로부터 입력되는 데이터가 "1"인 경우, 메모리 셀의 데이터를 예를 들면 "2"로 하고, 메모리 셀의 데이터가 "2"인 경우이며, 외부로부터 입력되는 데이터가 "0"인 경우, 메모리 셀의 데이터를 예를 들면 "3"으로 한다.
(내부 데이터 리드)(S23)
우선, 셀에의 기입 전에, 제1 페이지의 메모리 셀의 데이터가 "0"인지 "2"인지의 여부를 판단하기 위해서, 내부 리드 동작을 행한다. 내부 데이터 리드는, 리드 동작과 완전히 동일하여, 워드선의 전위를 "a"로 해서 판독 동작을 행한다.
우선, 선택되어 있는 블록 내의 비선택 워드선 및 셀렉트선(SGD)에 판독 전압(Vread)을 공급하고, 도 6에 도시하는 데이터 기억 회로(10)의 신호(BLPRE), 신호(BLCLAMP)에 소정의 전압을 공급하고, 비트선을 프리차지한 후, 셀의 소스측의 셀렉트선(SGS)을 하이 레벨로 한다. 임계값 전압이 전위 "a"보다 높을 때에는, 셀이 오프하기 때문에 비트선은 하이 레벨인 상태이며, 임계값 전압이 전위 "a"보다 낮은 경우, 셀이 온하기 때문에 비트선이 접지 전위(Vss)로 된다.
다음으로, 데이터 기억 회로(10)의 신호(VPRE)를 예를 들면 Vdd, 신호(BLPRE)에 예를 들면 전압(Vdd+Vth)을 공급하고, TDC의 노드(N3)를 Vdd에 프리차지한 후, BLCLAMP에 소정의 전압을 공급한다. TDC의 노드(N3)는 비트선이 로우 레벨인 경우 로우 레벨로 되고, 비트선이 하이 레벨인 경우, 하이 레벨로 된다. 이 후, TDC의 전위를 PDC에 읽어 들인다. 메모리 셀의 데이터가 "2"인 경우, PDC에 하이 레벨이 래치되고, 메모리 셀의 데이터가 "0"인 경우, PDC에 로우 레벨이 래치된다.
(데이터 캐시 설정)(S24)
이 후, 외부로부터의 데이터, 및 내부 데이터 리드의 결과에 의해 데이터 캐시가 설정된다. 외부로부터 SDC에 저장된 데이터, 및 내부 데이터 리드에 의해 TDC에 저장된 데이터가 PDC, DDC를 이용해서 조작되어, 제2 페이지의 데이터를 기입하기 위한 데이터가 생성된다.
즉, 메모리 셀의 데이터를 "0"으로 하는 경우, (제1 페이지에서 데이터 "1", 제2 페이지에서 데이터 "1"인 경우), PDC, DDC, SDC는 모두 하이 레벨로 설정된다.
메모리 셀의 데이터를 "1"로 하는 경우(제1 페이지에서 데이터 "1", 제2 페이지에서 데이터 "0"인 경우), PDC는 로우 레벨, DDC는 로우 레벨, SDC는 하이 레벨로 설정된다.
메모리 셀의 데이터를 "2"로 하는 경우(제1 페이지에서 데이터 "0", 제2 페이지에서 데이터 "1"인 경우), PDC는 로우 레벨, DDC는 하이 레벨, SDC는 로우 레벨로 설정된다.
메모리 셀의 데이터를 "3"으로 하는 경우(제1 페이지에서 데이터 "0", 제2 페이지에서 데이터 "0"인 경우), PDC, DDC, SDC는 모두 로우 레벨로 설정된다.
(프로그램 동작)(S25)
프로그램 동작은, 제1 페이지의 프로그램 동작과 완전히 동일하여, PDC에 데이터 "1"이 기억되어 있는 경우, 기입이 행해지지 않고, 데이터 "0"이 기억되어 있는 경우, 기입이 행해진다.
(제2 페이지 베리파이)(S26 내지 S33)
프로그램 베리파이 동작도, 제1 페이지의 베리파이 동작과 마찬가지로 해서 행해진다. 선택되어 있는 워드선에 공급하는 전위는, 도 1D에 도시한 바와 같이, "a'" "b'" "c'"이다. 각 베리파이 전위에서의 베리파이 횟수는 미리 설정되어 있고, 각 베리파이 횟수에 따라서 소정의 베리파이가 실행된다. 이렇게 해서, 불필요한 베리파이 동작을 스킵해서 제2 페이지의 프로그램 베리파이 동작이 실행된다. 제2 페이지의 프로그램이 실행됨으로써, 도 1D에 도시한 바와 같은 임계값 전압의 분포로 된다.
이 후, 인접 셀에 제2 페이지의 기입이 행해지면, 이 기입 동작에 따라서, 도 1E에 도시한 바와 같이, 메모리 셀의 임계값 전압의 분포가 높은 쪽으로 넓어진다. 데이터 판독 시에 워드선에 공급하는 전위는, 이들 각 임계값 전압의 거의 중간으로 되도록 설정되어 있다.
또한, 메모리 셀에 데이터를 기입할 때, 프로그램 전압(Vpgm)을 서서히 증가 시키고 있다. 이 증가분(dVpgm)은, 제1 페이지 기입의 경우, 예를 들면 0.6V, 제2 페이지 기입의 경우, 0.4V이다.
상기 제1 실시예에 따르면, 워드선에 접속되는 메모리 셀의 반수씩 제1 페이지의 데이터, 제2 페이지의 데이터를 순차적으로 기입하는 경우에서, 컬럼 방향에 인접하는 셀에 제1 페이지의 데이터를 기입한 후, 먼저 기입한 메모리 셀의 데이터가 "0"인 경우, 그 메모리 셀에 대해서 i비트(i<k:2k=n) 이하의 데이터를 기입하는 소프트 프로그램을 행하고 있다. 이 때문에, 인접 셀의 기입에 의해, 소거 셀의 임계값 전압이 넓어진 경우에도, 소프트 프로그램에 의해, 임계값 전압이 높아지도록 기입을 행하여, 임계값 전압의 분포를 좁히고 있다. 따라서, 제2 페이지의 데이터의 기입에서, 메모리 셀의 데이터 "0"으로부터 데이터 "1"에의 이동량을 적게 할 수 있고, 메모리 셀의 데이터 "0"으로부터 데이터 "1"에의 이동과, 메모리 셀의 데이터 "2"로부터 "3"에의 이동을 거의 동등하게 할 수 있다. 이 때문에, 각 데이터의 임계값 전압의 변동을 거의 이상의 4값의 1/3로 설정할 수 있다.
또한, 데이터 "1"을 기입할 때, 소거 셀의 임계값 전압이 프로그램 디스터브에 의해 높아지는 문제도 있지만, 제1 페이지의 기입 후에, 소프트 프로그램에 의해 소거 셀의 임계값 전압을 높이고 있다. 이 때문에, 제1 페이지 기입 전에는, 소거 셀의 임계값 전압을 낮게 설정하는 것도 가능하고, 프로그램 디스터브에 의해 임계값 전압이 높아져도 소거 상태를 유지하는 것이 가능하다.
(제2 실시예)
다음으로, 제2 실시예에 대해서 설명한다.
상기 제1 실시예는, 한 쌍의 비트선이 데이터 기억 회로(10)에 접속되어 로우(워드선) 방향으로 배열한 반수의 셀에 대해서 데이터를 일괄해서 기입했다. 이에 반해서, 제2 실시예는, 로우 방향으로 배열한 전체 셀에 대해서 데이터를 일괄 해서 기입한다.
도 10은, 제2 실시예에 적용되는 메모리 셀 어레이와 데이터 기억 회로의 일례를 나타내고 있다. 도 10에서, 각 비트선은, 대응하는 데이터 기억 회로(10, 10a)에 각각 접속되어 있다. 데이터 기억 회로(10, 10a)의 구성은, 도 6과 거의 마찬가지이다. 그러나, 비트선을 선택하는 트랜지스터(61v, 61w)가 없어, 각 비트선이 트랜지스터(61t)에 직접 접속되어 있다.
도 11은, 제2 실시예에 따른 기입 순서를 나타내고 있다.
제0번째의 기입은, 메모리 셀(MC0)의 제1 페이지에 1비트의 데이터를 쓴다.
제1번째의 기입은, 메모리 셀(MC0)과 컬럼 방향에 인접한 메모리 셀(MC1)의 제1 페이지에 1비트의 데이터를 기입한다.
이 후, 제1a번째의 기입에서, 메모리 셀(MC0)의 데이터가 "0"이고, 도 1에 도시한 바와 같이, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제2번째의 기입은, 메모리 셀(MC1)과 컬럼 방향에 인접한 메모리 셀(MC2)의 제1 페이지에 1비트의 데이터를 기입한다.
이 후, 제2a번째의 기입에서, 메모리 셀(MC1)의 데이터가 "0"이고, 도 1에 도시한 바와 같이, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제3번째의 기입은, 메모리 셀(MC0)의 제2 페이지에 1비트의 데이터를 쓴다.
제4번째의 기입은, 메모리 셀(MC2)과 컬럼 방향에 인접한 메모리 셀(MC3)의 제1 페이지에 1비트의 데이터를 쓴다.
이 후, 제4a번째의 기입에서, 메모리 셀(MC2)의 데이터가 "0"이고, 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과하는 값까지 소프트 프로그램을 행한다.
제5번째의 기입은, 메모리 셀(MC1)의 제2 페이지에 1비트의 데이터를 쓴다.
이하, 마찬가지로 해서, 순차적으로 메모리 셀에 데이터가 기입된다.
여기에서, 제61번째의 기입 후, 제61a번째의 기입에서, 메모리 셀(MC31)의 데이터 "0"의 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과할 때까지 소프트 프로그램을 행한다. 혹은, 제60번째의 기입 후, 메모리 셀(MC31)의 데이터 "0"의 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과할 때까지 소프트 프로그램이 행해진다.
상기 제2 실시예에 의해서도, 컬럼 방향에 인접하는 메모리 셀의 기입 후, 컬럼 방향 앞의 소거 셀의 데이터 "0"의 임계값 전압이 "z"보다 낮은 경우, 임계값 전압 "z"를 초과할 때까지 소프트 프로그램을 행하고 있다. 이 때문에, 인접 셀의 기입에 수반하여, 소거 셀의 임계값 전압의 분포가 넓어진 경우에도, 소프트 프로그램에 의해, 임계값 전압의 분포를 높은 쪽으로 좁힐 수 있다. 따라서, 제2 페이지의 데이터를 기입할 때, 데이터 "0"으로부터 데이터 "1"에의 이동량을 적게 할 수 있기 때문에, 제2 페이지의 데이터를 기입한 후의 임계값 전압의 변동을 거의 이상의 4값의 1/3로 설정하는 것이 가능하다.
(제3 실시예)
제1, 제2 실시예는, 1개의 메모리 셀에 4값의 데이터를 기억하는 경우에 대해서 설명했다. 이것에 대해서, 제3 실시예는, 1개의 메모리 셀에 8값의 데이터를 기억한다.
도 12는, 제3 실시예에 적용되는 메모리 셀 어레이와 데이터 기억 회로의 일례를 나타내고 있다. 이 예는, 제1 실시예와 마찬가지로, 워드선에 접속된 메모리 셀의 반수의 메모리 셀에 데이터를 일괄해서 기입하는 경우를 나타내고 있다. 이 때문에, 각 데이터 기억 회로(10)에는, 한 쌍의 비트선이 접속되어 있다. 또한, 각 워드선에는, 4개의 플래그 셀(FC1, FC1, FC2, FC2)이 접속되어 있다. 이들 플래그 셀(FC1, FC1, FC2, FC2)이 접속되는 한 쌍의 비트선(BLf1, BLf2)은, 제1 플래그용 데이터 기억 회로(10a)에 접속되고, 비트선(BLf3, BLf4)은, 제2 플래그용 데이터 기억 회로(10b)에 접속되어 있다. 데이터 기억 회로(10a), 제1, 제2 플래그용 데이터 기억 회로(10a 10b)의 구성은 도 6에 나타내는 회로와 마찬가지이다.
도 13A 내지 도 13G는, 8값의 데이터를 기입하는 경우의 동작을 나타내고 있다. 도 13A는 제1 페이지의 데이터의 기입을 나타내고, 도 13B는, 인접 셀의 기입을 나타내고 있다. 이들 기입 동작은, 4값의 데이터의 기입과 마찬가지이다. 제1 페이지의 데이터를 기입할 때의 프로그램 전압(Vpgm)의 증가분(dVpgm)은 예를 들면 0.6V이다. 제1, 제2 실시예에 나타내는 4값의 데이터 기입의 경우, 인접 셀에 제1 페이지의 데이터를 기입한 후, 소프트 프로그램을 행하였다.
이에 반해서, 8값의 경우, 도 13C에 도시한 바와 같이, 제2 페이지의 데이터가 기입된다. 제2 페이지의 데이터를 기입할 때의 프로그램 전압(Vpgm)의 증가분(dVpgm)은 예를 들면 0.4V이다. 이어서, 도 13D에 도시한 바와 같이, 인접 셀에 데이터가 기입된다. 이에 의해, 제2 페이지의 데이터의 임계값 전압의 분포가 넓어진다.
이 후, 도 13E에 도시한 바와 같이, 셀의 데이터가 "0"인 경우, 베리파이 전압 "z"를 초과할 때까지, 소프트 프로그램이 실행된다.
이어서, 도 13F에 도시한 바와 같이, 제3 페이지의 데이터가 기입되고, 8값의 임계값 전압이 설정된다. 제3 페이지의 데이터를 기입할 때의 프로그램 전압(Vpgm)의 증가분(dVpgm)은 예를 들면 0.2V이다. 이 후, 인접 셀의 프로그램이 행해지고, 이것에 수반하여, 도 13G에 도시한 바와 같이, 8값의 임계값 전압의 분포가 넓어진다.
도 14는, 제3 실시예에서의 메모리 셀의 기입 순서를 나타내고 있다. 도 14는, 워드선에 의해 선택되는 메모리 셀의 반수에 대해서 일괄해서 데이터를 기입하는 경우를 나타내고 있다.
제0번째의 기입에서, 메모리 셀(MC0) 대해서 제1 페이지의 데이터가 기입된다.
제1번째의 기입에서, 메모리 셀(MC0)의 로우 방향에 인접하는 메모리 셀(MC1)에 대해서 제1 페이지의 데이터가 기입된다.
제2번째의 기입에서, 메모리 셀(MC0)의 컬럼 방향에 인접하는 메모리 셀(MC2)에 대해서 제1 페이지의 데이터가 기입된다.
제3번째의 기입에서, 메모리 셀(MC1)의 컬럼 방향에 인접하는 메모리 셀(MC3)에 대해서 제1 페이지의 데이터가 기입된다.
제4번째의 기입에서, 메모리 셀(MC0)에 대해서 제2 페이지의 데이터가 기입된다.
제5번째의 기입에서, 메모리 셀(MC0)의 로우 방향에 인접하는 메모리 셀(MC1)에 대해서 제2 페이지의 데이터가 기입된다.
제6번째의 기입에서, 메모리 셀(MC2)의 컬럼 방향에 인접하는 메모리 셀(MC4)에 대해서 제1 페이지의 데이터가 기입된다.
제7번째의 기입에서, 메모리 셀(MC3)의 컬럼 방향에 인접하는 메모리 셀(MC5)에 대해서 제1 페이지의 데이터가 기입된다.
제8번째의 기입에서, 메모리 셀(MC0)의 컬럼 방향에 인접하는 메모리 셀(MC2)에 대해서 제2 페이지의 데이터가 기입된다.
제8a번째의 기입에서, 메모리 셀(MC0)의 데이터가 "0"이고, 베리파이 전압 "z"보다 낮은 경우, 메모리 셀(MC0)의 임계값 전압이 베리파이 전압 "z"를 초과할 때까지, 소프트 프로그램이 실행된다.
제9번째의 기입에서, 메모리 셀(MC1)의 컬럼 방향에 인접하는 메모리 셀(MC3)에 대해서 제2 페이지의 데이터가 기입된다.
제9a번째의 기입에서, 메모리 셀(MC1)의 데이터가 "0"이고, 베리파이 전압 "z"보다 낮은 경우, 메모리 셀(MC1)의 임계값 전압이 베리파이 전압 "z"를 초과할 때까지, 소프트 프로그램이 실행된다.
이하 마찬가지로 해서 순차적으로 데이터가 기입된다.
도 15는, 워드선에 접속된 전체 메모리 셀에 일괄해서 데이터를 기입하는 경우의 순서를 나타내고 있다. 이 경우의 회로 구성은, 도 10에 도시한 바와 같이, 각 비트선에 데이터 기억 회로(10)가 접속되고, 도 12에 나타내는 플래그 셀에 접속된 4개의 비트선은 도시하지 않은 2개의 플래그용 데이터 기억 회로에 접속된다. 도 15에 도시한 바와 같이, 예를 들면 메모리 셀(MC0)과, 이 메모리 셀(MC0)의 비트선 방향에 인접된 메모리 셀(MC1)에 제2 페이지의 데이터가 기입된다. 이 후, 메모리 셀(MC0)의 데이터가 "0"인 경우, 임계값 전압이 베리파이 전압 "z"를 초과할 때까지 소프트 프로그램이 실행된다. 다음으로, 메모리 셀(MC0)에 제3 페이지의 데이터가 기입된다.
상기 제3 실시예에 따르면, 8값의 데이터를 기억하는 경우로서, 워드선에 접속되는 메모리 셀의 반수씩 데이터를 순차적으로 기입하는 경우에서, 비트선 방향에 인접하는 셀에 제2 페이지의 데이터를 기입한 후, 먼저 기입한 메모리 셀의 데이터가 "0"인 경우, 그 메모리 셀에 대해서 i비트(i<k:2k=n) 이하의 데이터를 기입하는 소프트 프로그램을 행하고 있다. 이 때문에, 인접 셀의 기입에 의해, 소거 셀의 임계값 전압이 넓어진 경우에도, 소프트 프로그램에 의해, 임계값 전압이 높아지도록 기입을 행하여, 임계값 전압의 분포를 좁히고 있다. 따라서, 제3 페이지 의 데이터의 기입에서, 메모리 셀의 데이터 "0"으로부터 데이터 "1"에의 이동량을 적게 할 수 있다. 이 때문에, 각 데이터의 임계값 전압의 변동을 거의 이상의 8값의 1/7로 설정할 수 있다.
(제4 실시예)
다음으로, 제4 실시예에 대해서 설명한다. 8값의 데이터를 기억하는 반도체 기억 장치에서, 제3 페이지의 기입을 실패한 경우, 제2 페이지 및 제1 페이지의 데이터도 파괴해버린다. 이 때문에, 유저는, 제3 페이지의 기입이 종료할 때까지, 제2, 제1 페이지의 데이터를 외부의 기억부에 기억시키는 경우가 많다. 그러나, 도 14에 나타내는 제3 실시예에서, 예를 들면 메모리 셀(MC6)은, 제10번째의 기입에서, 제1 페이지의 데이터가 기입된 후, 제32번째의 기입에서, 제3 페이지의 데이터의 기입이 종료하지 않으면 모든 기입이 종료하지 않는다. 이 때문에, 그 동안의 데이터를 기억하기 위해, 23 페이지분의 기억 용량을 갖는 랜덤 액세스 메모리(RAM)가 필요하다.
도 16은, 제4 실시예에서의 8값의 데이터의 프로그램 동작을 나타내고 있다. 도 13에 나타내는 제3 실시예의 경우, 제2 페이지의 프로그램 후, 인접 셀을 프로그램하고, 이 후, 소프트 프로그램을 행하고 있었다. 이에 반해서, 제4 실시예에서의 프로그램 동작은, 도 16C에 나타내는 제2 페이지의 프로그램 후, 도 16D에 도시한 바와 같이, 소프트 프로그램을 행한다. 다음으로, 도 16E에 도시한 바와 같이, 인접 셀을 프로그램하고, 또한, 도 16F에 도시한 바와 같이, 제3 페이지의 프로그램을 행한다.
도 17은, 제4 실시예에서의 워드선에 접속된 메모리 셀의 반수씩 일괄해서 데이터를 기입하는 경우의 순서를 나타내고 있다. 도 17에 나타내는 제4 실시예의 경우, 메모리 셀(MC)은, 제12번째의 기입에서, 제1 페이지의 데이터를 기입하고, 제28번째의 기입에서, 제3 페이지의 데이터를 기입하고 있다. 이 때문에, 외부에서, 데이터를 유지하는 RAM은, 17 페이지분의 기억 용량을 가지고 있으면 충분하다.
도 18은, 워드선에 접속된 전체 메모리 셀에 대해서 일괄해서 데이터를 기입하는 경우를 나타내고 있다. 이 경우, 예를 들면 메모리 셀(MC1)에 주목하면, 제1번째의 기입에서, 제1 페이지의 데이터를 기입하고, 제8번째의 기입에서, 제3 페이지의 기입이 종료된다. 이 때문에, 외부에서, 데이터를 유지하는 RAM은, 8 페이지분의 기억 용량을 가지고 있으면 충분해서, 한층 RAM의 기억 용량을 삭감하는 것이 가능하다.
이와 같이, 제4 실시예에 따르면, 제2 페이지의 프로그램 후, 소프트 프로그램을 행하고, 이 후, 인접 셀의 프로그램, 제3 페이지의 프로그램을 행하고 있다. 이 때문에, 제1 페이지의 프로그램부터 제3 페이지의 프로그램까지의 스텝을 제3 실시예에 비교해서 삭감할 수 있다. 따라서, 제4 실시예에 따르면, 제3 실시예에 비교해서 외부에서 데이터를 유지하는 RAM의 기억 용량을 대폭 삭감하는 것이 가능하다.
(제5 실시예)
상기 제1 내지 제4 실시예는, 인접 셀의 프로그램에 의한 임계값 전압의 분 포의 변화를 이상값까지 억제하는 예였다. 소거 영역의 셀의 임계값 전압을 스스로 승압하는(Erased Area Self Boost:소거 영역 자기 승압) 기입 방법의 경우, 소거 셀의 임계값 전압을 낮게 할 필요가 있다.
우선, 소거 영역 자기 승압의 기입 방법에 대해서 설명한다. 이 기입 방법은, 반드시 소스측의 셀로부터 기입을 행한다.
도 19에서, 기입의 경우, 비트선(BL)에 전위(Vss)를 공급하고, 비기입의 경우, 전위(Vdd)를 공급한다. 다음으로, 예를 들면 워드선(WL7)에 접속된 셀에 데이터를 기입하는 경우, 워드선(WL0 내지 WL4)에 전위(Vpass)를 공급하고, 워드선 (WL5)에 전위(Vss), WL6에 전위(Vdd), WL7에 전위(Vpgm), WL8 내지 WL31에 전위(Vpass)를 각각 공급한다. 여기에서, 기입의 경우, 워드선(WL7)의 전위가 Vpgm, 채널이 전위(Vss)로 되고, 이 워드선에 접속된 셀에 데이터가 기입된다. 한편, 비기입의 경우, 채널 전위가 부스트되어, 예를 들면 Vpass/2로 된다. 그러나, NAND 셀 중, 기입된 셀의 수가 많으면, 채널은 부스트되기 어려워진다. 그런데, 소거 영역 자기 승압 기입 방법은, 반드시 소스측으로부터 기입되고 있다. 따라서, 워드선(WL5)의 전위를 Vss로 해서 부스트하면, 워드선(WL4 내지 WL31)의 셀은 소거되어 있기 때문에 채널은 부스트되어 기입되지 않게 된다. 이와 같이, 이미 기입된 셀에 부스트한 전하가 이동하지 않도록 해야 하므로, 워드선(WL5)의 셀이 소거 상태인 경우에서, 임계값 전압이 깊으면(Vth<<0V) 오프하지 않게 되어버린다. 따라서, 소거 셀의 임계값 전압을 낮게 (Vth<OV)할 필요가 있다.
도 20A 내지 도 20C, 도 21은, 제5 실시예에 따른 기입 순서를 나타내고 있 다. 이 기입 순서에 따라서 기입을 행함으로써, 소거 셀의 임계값 전압을 낮게 할 수 있다.
도 20A, 도 21에 도시한 바와 같이, 제1 페이지의 프로그램에서, 기입의 경우, 메모리 셀의 데이터 "0"으로부터 메모리 셀의 데이터 "2"에 기입을 행하고, 비기입의 경우, 메모리 셀의 데이터는 "0"인 상태에서 유지된다.
이 후, 도 20B, 도 21에 도시한 바와 같이, 메모리 셀(1)에 대해서 비트선 방향에 인접하는 메모리 셀(2)의 기입이 행해진다.
이 후, 도 20C, 도 21에 도시한 바와 같이, 메모리 셀(1)에 대한 제2 페이지의 기입에서, 메모리 셀(1)의 데이터가 "0"인 경우이며, 기입의 경우, 메모리 셀(1)은 데이터 "0"으로부터 데이터 "1"로 프로그램된다. 또한, 비기입의 경우, 메모리 셀(1)은, 데이터 "0"으로부터 데이터 "0'"으로 프로그램된다. 메모리 셀(1)의 데이터가 "1"인 경우이며, 기입의 경우, 메모리 셀(1)의 데이터 "2"로부터 데이터 "3"으로 프로그램되고, 비기입의 경우, 메모리 셀(1)의 데이터 "2"로부터 메모리 셀의 데이터 "2'"로 프로그램된다.
상기 제5 실시예에 따르면, 소거 셀의 임계값 전압을 낮게 설정할 수 있기 때문에, 블록 내의 셀을 일괄 소거한 후, 소스선측의 셀로부터 확실하게 프로그램하는 것이 가능하다.
또한, 도 21은, 1개의 NAND 셀 내의 메모리 셀에 대한 기입 순서를 나타내고 있다. 그러나, 도 21에 한정되지 않고, 도 22에 도시한 바와 같이, 인접하는 2개의 NAND 셀을 구성하는 메모리 셀에 대해서 기입 순서를 설정하는 것도 가능하다. 이러한 순서에 의해서도 제5 실시예와 마찬가지의 효과를 얻는 것이 가능하다.
또한, 도 20은, 4값의 예이지만, 도 23A 내지 도 23E에 도시한 바와 같이, 8값의 데이터를 기억하는 경우에도 적용하는 것이 가능하다. 도 23A 내지 도 23C의 동작은 4값의 경우와 마찬가지이다. 도 23D에서, 인접 셀을 프로그램한 후, 도 23E에 도시한 바와 같이, 제3 페이지의 데이터가 기입된다. 이 경우, 도 21에 도시한 바와 같이, 메모리 셀(1)의 데이터가 "0"인 경우이며, 비기입의 경우, 메모리 셀(1)은 데이터 "0"으로부터 데이터 "0'"으로 프로그램된다.
4값의 경우, 소거 셀을 기입함으로써, "0'" "1" "2" "3"의 4개 임계값 전압을 기입할 필요가 있어, 종래와 같이, "1" "2" "3"의 3개 임계값 전압을 기입하는 경우에 비해서 기입 속도가 저하한다. 즉, 종래에 비해서 기입 시간은 4/3배 증가한다. 그러나, 8값의 경우, 종래 7개의 임계값 전압을 기입하고 있던 것에 반해서, 8개의 임계값 전압에의 기입으로 되어, 기입 시간은 8/7배의 증가로 완료된다. 또한, 16값의 경우, 종래 15개의 임계값 전압을 기입하고 있던 것에 반해서, 16개의 임계값 전압에의 기입으로 되어, 기입 시간의 증가는 16/15배로 완료된다. 이와 같이, 기입하는 임계값 전압의 수가 증가함에 따라서, 소거 셀에의 기입에 의한 전체적인 기입 속도에 대한 영향이 적어진다.
또한, 제1 내지 제5 실시예는, 1개의 셀에 4값 또는 8값의 데이터를 기억하는 경우에 대해서 설명했다. 그러나, 이것에 한정되지 않고, 1개의 셀에 16값 혹은 n값(n은 자연수)의 데이터를 기억하는 경우도 제1 내지 제5 실시예와 마찬가지의 동작을 행함으로써, 제1 내지 제5 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 상기 플래그 셀의 수는, 각 실시예에서 설명한 수에 한정되는 것은 아니다. 즉, 플래그 셀의 수는, 적어도 1개 필요하지만, 이 이상의 수로 해도 된다.
기타, 본 발명의 요지를 바꾸지 않는 범위에서, 여러가지 변형 실시 가능한 것은 물론이다.
이상, 상술한 바와 같이 본 발명은, 소거 셀의 임계값 전압의 변화를 억제하는 것이 가능하기 때문에, 반도체 기억 장치의 분야에 유효하다.

Claims (19)

  1. 제1, 제2 내지 제n 상태로 이루어지는(n은 2 이상의 자연수) n값에 의해 데이터를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 제1 메모리 셀에 데이터를 기억시키는 기입 동작 전에, 상기 제1 메모리 셀에 인접하는 적어도 1개의 제2 메모리 셀이 제1 상태이며 제1 임계값 전압에 도달되어 있지 않은 경우, 상기 제2 메모리 셀에 상기 제1 임계값 전압까지 기입 동작을 행하는 제어 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 메모리 셀의 기입 전에, 상기 제1 메모리 셀에는 j값(j<=n)의 데이터가 기억되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 임계값 전압은, 소거 시의 임계값 전압보다 높은 전압인 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제2 메모리 셀의 상기 제1 임계값 전압까지의 기입 동작 전에, 상기 제2 메모리 셀에 인접하는 적어도 1개의 제3 메모리 셀에 k값(k≤n)의 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1, 제2 메모리 셀은, 워드선과 직교 방향에 인접하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 어레이는, 복수의 메모리 셀이 접속된 워드선을 더 갖고, 상기 워드선에 접속된 반수의 메모리 셀씩 제1 페이지의 데이터, 제2 페이지의 데이터가 순차적으로 기입되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    워드선과 직교 방향으로 배치된 복수의 상기 메모리 셀에 각각 접속되는 한 쌍의 비트선과,
    상기 한 쌍의 비트선에 접속된 데이터 기억 회로를 더 구비하고,
    상기 데이터 기억 회로는, 데이터의 기입 시에 상기 한 쌍의 비트선 중의 1개에 데이터를 공급하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 셀은 워드선에 복수의 메모리 셀이 접속되고, 상기 워드선에 접속된 모든 메모리 셀에 제1 페이지의 데이터가 기입되고, 상기 워드선과 인접하는 워드선에 접속된 모든 메모리 셀에 제2 페이지의 데이터가 순차적으로 기입되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    워드선과 직교 방향으로 배치된 상기 복수의 메모리 셀에 접속되는 복수의 비트선과,
    복수의 상기 비트선에 각각 접속된 복수의 데이터 기억 회로를 더 구비하고,
    상기 각 데이터 기억 회로는, 데이터의 기입 시에 대응하는 상기 비트선에 데이터를 공급하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1, 제2, 제3, 제4 상태를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 제1 또는 제3 상태가 기억되어 있는 제1 메모리 셀에, 다음의 적어도 1값의 데이터를 기억하기 전에, 상기 제1 메모리 셀에 인접하는 적어도 1개의 제2 메모리 셀이 제1 상태이며 제1 임계값 전압에 도달되어 있지 않은 경우, 상기 제1 임계값 전압까지 기입 동작을 행하고, 이 후, 상기 제1 메모리 셀이 제1 상태를 갖는 경우, 제1 상태를 유지, 또는 제2 상태를 얻기 위해 기입 동작을 행하고, 제3 상태를 갖는 경우, 제3 상태를 유지, 또는 제4 상태를 얻기 위해 기입 동작을 행하는 제어 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제2 메모리 셀의 상기 제1 임계값 전압까지의 기입 동작 전에, 상기 제2 메모리 셀에 인접하는 적어도 1개의 제3 메모리 셀에 제1 또는 제3 상태의 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 제1 임계값 전압은, 소거 시의 임계값 전압보다 높은 전압인 것을 특징으로 하는 반도체 기억 장치.
  13. 제10항에 있어서,
    상기 제1, 제2, 제3, 제4 상태의 임계값 전압은, 제1 상태<제2 상태<제3 상태<제4 상태의 관계로 설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제1, 제2 내지 제n 상태로 이루어지는 n값(n은 2 이상의 자연수)을 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 j값(j<n)의 데이터가 기억되어 있는 제1 메모리 셀에 다음의 적어도 1값의 데이터를 기억할 때에, 상기 제1 메모리 셀이 제1 상태이며 제1 임계값 전압에 도달되어 있지 않은 경우, 상기 제1 임계값 전압까지 기입 동작을 행하는 제어 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 메모리 셀은, 소거 동작에 의해, 제1 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 제어 회로는, 상기 기입 동작을 행하기 전에, 상기 제1 메모리 셀에 인접하는 적어도 1개의 제2 메모리 셀에 k값(k≤n)의 데이터를 기억시키는 것을 특징으로 하는 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 제1, 제2 메모리 셀은, 워드선과 직교 방향에 인접하는 것을 특징으로 하는 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 메모리 셀 어레이는, 복수의 메모리 셀이 접속된 워드선을 더 갖고, 상기 워드선에 접속된 반수의 메모리 셀씩 제1 페이지의 데이터, 제2 페이지의 데이 터가 순차적으로 기입되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제14항에 있어서,
    워드선과 직교 방향으로 배치된 복수의 상기 메모리 셀에 각각 접속되는 한 쌍의 비트선과,
    상기 한 쌍의 비트선에 접속된 데이터 기억 회로를 더 구비하고,
    상기 데이터 기억 회로는, 데이터의 기입 시에 상기 한 쌍의 비트선 중의 1개에 데이터를 공급하는 것을 특징으로 하는 반도체 기억 장치.
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