KR100674546B1

KR100674546B1 - 네가티브 임계 전압을 설정하는 것이 가능한 반도체 기억장치

Info

Publication number: KR100674546B1
Application number: KR1020050123760A
Authority: KR
Inventors: 노보루 시바따
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-12-16
Filing date: 2005-12-15
Publication date: 2007-01-29
Also published as: JP4768256B2; US7366018B2; US20080181019A1; US20060133150A1; US7483304B2; KR20060069290A; JP2006172630A

Abstract

메모리 셀 어레이(1)는, 워드선, 및 비트선에 접속된 복수의 메모리 셀 MC가 매트릭스 형상으로 배치되어 있다. 제어 회로(7)는, 워드선, 및 비트선의 전위를 제어한다. 제어 회로(7)는, 비트선 중 제1 비트선 BLo에 접속된 메모리 셀로부터 판독 동작을 행하는 경우, 상기 제1 비트선에 인접하여 배치된 제2 비트선 BLe와, 상기 메모리 셀 어레이의 소스선 SRC에, 제1 전압을 공급한다.

메모리 셀 어레이, 워드선, 비트선, 소스선, 제어 회로, 정전압 발생 회로

Description

네가티브 임계 전압을 설정하는 것이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF SETTING A NEGATIVE THRESHOLD VOLTAGE}

도 1은 제1 실시예에 따른 반도체 기억 장치의 주요부를 도시하는 회로도.

도 2는 제1 실시예에 따른 반도체 기억 장치를 도시하는 구성도.

도 3은 도 2에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 도시하는 회로도.

도 4a, 도 4b는 메모리 셀 및 선택 트랜지스터의 단면도.

도 5는 제1 실시예에 따른 반도체 기억 장치를 도시하는 주요부의 단면도.

도 6은, 도 5에 도시한 구성에서, 각종 동작 시에 각 부에 공급되는 전압을 도시하는 도면.

도 7은 도 3에 도시한 데이터 기억 회로의 일례를 도시하는 회로도.

도 8의 (a), 도 8의 (b), 도 8의 (c)는 메모리 셀의 데이터와 메모리 셀의 임계 전압의 관계를 도시하는 도면.

도 9는 제1 실시예에서의 기입 순서의 일례를 도시하는 도면.

도 10은 P형 기판 상에 로우 디코더를 구성하는 고내압 NMOS 트랜지스터를 형성한 경우를 도시하는 도면.

도 11은 4치의 데이터의 기입 시퀀스를 도시하는 도면.

도 12는 4치의 데이터의 기입 시퀀스를 나타내는 것으로, 제1 페이지의 기입 동작을 도시하는 플로우차트.

도 13은 4치의 데이터의 기입 시퀀스를 나타내는 것으로, 제2 페이지의 기입 동작을 도시하는 플로우차트.

도 14는 소거 영역을 자기 승압하는 기입 방법을 도시하는 도면.

도 15a는 종래의 기입 방법에 의한 임계 전압의 분포를 도시하는 도면, 도 15b는 제1 실시예에 따른 기입 방법에 의한 임계 전압의 분포를 도시하는 도면.

도 16은 제4 실시예에 관한 것으로, 메모리 셀 어레이(1)와 데이터 기억 회로(10)의 구성을 도시하는 도면.

도 17은 제1 실시예에 관한 것으로, 포지티브 레벨 리드의 동작을 도시하는 타이밍차트.

도 18은 제1 실시예에 관한 것으로, 네가티브 레벨 리드의 동작을 도시하는 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 비트선 제어 회로

3 : 컬럼 디코더

4 : 데이터 입출력 버퍼

5 : 데이터 입출력 단자

6 : 워드선 제어 회로

7 : 제어 신호 및 제어 전압 발생 회로

8 : 제어 신호 입력 단자

10 : 데이터 기억 회로

71 : 정전압 발생 회로

[특허 문헌1] 특개2004-192789호 공보

[특허 문헌2] 특개평3-283200호 공보

본 출원은 일본국 특허 출원 2004-364902(2004년 12월 16일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 예를 들면 1개의 메모리 셀에 2치 이상의 데이터를 기억하는 것이 가능한 반도체 기억 장치에 관한 것이다.

NAND형 플래시 메모리는, 로우(행) 방향으로 배치된 복수의 메모리 셀의 모두, 또는 반수의 메모리 셀이, 각각 비트선을 통해 대응하는 래치 회로에 접속되어 있다. 각 래치 회로는 데이터의 기입, 및 판독 시에 데이터를 보유한다. 로우 방향으로 배치된 모든 셀, 또는 반수의 셀은, 일괄하여 데이터의 기입, 또는 판독이 행해진다(예를 들면, 특허 문헌1 참조).

또한, 소거 동작은 예를 들면 블록 단위로 행해진다. 소거 동작에 의해 메 모리 셀의 임계 전압을 네가티브로 하고, 기입 동작에 의해, 메모리 셀 내에 전자를 주입함으로써 임계 전압을 포지티브로 한다. 그러나, NAND형 플래시 메모리는, 메모리 셀이 직렬 접속되어 있기 때문에, 판독 동작 시에 있어서, 비선택 셀은 온 상태일 필요가 있다. 이 때문에, 비선택 셀의 게이트에 임계 전압보다 높은 전압(Vread)을 인가한다. 따라서, 기입 동작에서의 임계 전압은, Vread를 초과해서는 안되고, 기입 시퀀스에서, 비트마다 프로그램, 프로그램 베리파이 리드를 반복하여 행하여, Vread를 초과하지 않도록 임계 전압 분포를 억제할 필요가 있다. 이 때문에, 프로그램의 스피드가 느려진다고 하는 문제가 있다.

또한, 대량의 데이터를 기억하기 위해, 1개의 셀에 2비트 이상을 기억하는 다치 메모리가 개발되어 있다. 이 다치 메모리에서, 예를 들면 1개의 셀에 2비트를 기억하기 위해서는, 4개의 임계 전압을 설정해야만 한다. 이 때문에, 1개의 셀에 1비트를 기억하는 메모리에 비해, 1개의 임계 전압의 분포를 좁게 할 필요가 있다. 이 제어도 상술한 바와 같이, 프로그램과 프로그램 베리파이를 반복하여 행할 필요가 있기 때문에, 기입 속도가 저하된다고 하는 문제가 있다.

또한, 1개의 셀에 3비트, 혹은 4비트의 데이터를 기억하는 경우, 8개, 혹은 16개의 임계 전압을 설정해야만 한다. 이 때문에, 하나의 임계 전압의 분포 폭을 매우 좁게 해야만 한다.

이 문제를 해결하기 위해, 네가티브측의 임계 전압에도 데이터로서의 임계 전압을 설정하는 것이 생각된다. 이와 같이 구성한 경우, Vread의 범위 내에서, 포지티브측의 임계 전압의 설정수를 삭감할 수 있기 때문에, 1개당의 임계 전압의 분포 폭을 넓히는 것이 가능하여, 고속 기입이 가능하게 된다. 그러나, 메모리 셀의 게이트에 네가티브 전압을 인가하는 경우, 워드선에 네가티브 전위를 공급할 필요가 있다. 이 때문에, 로우 디코더를 구성하는 고내압 트랜지스터(H. V. Tr.)를 P웰 구조 내에 형성하고, 웰에 네가티브 전압을 인가해야만 한다. 따라서, 제조 공정이 복잡하게 된다고 하는 문제가 있다.

따라서, 리드 및 베리파이 리드 시에, 셀의 소스 및 웰에 외부 전원, 혹은 내부 전원에 따라 바이어스 전압을 공급하여, 소스 및 웰의 전위를 워드선의 전위보다 높게 한다. 이에 의해, 외관상, 워드선에 네가티브 전압을 인가한 경우와 마찬가지로 함으로써, 네가티브의 임계 전압을 판독하는 기술이 제안되어 있다(예를 들면 특허 문헌2 참조). 그러나, 이 기술은, 메모리 셀의 테스트 모드에 적용되어 있으며, 통상의 동작 모드에는 이 기술이 사용되고 있지 않다. 또한, 내부 전원 회로에 의해 소스 및 웰에 바이어스 전압을 인가한 경우, 다수(16k 내지 32k)의 비트선으로부터 내부 전원 회로에 대전류가 유입되기 때문에, 내부 전원 회로가 안정되지 않는다고 하는 문제가 있다. 따라서, 메모리 셀에 네가티브의 임계 전압을 설정할 수 있으며, 또한 안정된 동작이 가능한 반도체 기억 장치가 요망되고 있다.

본 발명의 제1 양상에 따르면, 반도체 기억 장치는, 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이-상기 메모리 셀은 워드선, 및 비트선에 접속되어 있음-와, 상기 워드선, 및 비트선의 전위를 제어하는 제어 회로를 포함하 고, 상기 제어 회로는, 상기 비트선 중 제1 비트선에 접속된 메모리 셀로부터 판독 동작을 행하는 경우, 상기 제1 비트선에 인접하여 배치된 제2 비트선과, 상기 메모리 셀 어레이의 소스선에, 제1 전압을 공급하는 것을 특징으로 한다.

본 발명의 제2 양상에 따르면, 반도체 기억 장치는, 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이-상기 메모리 셀은 워드선, 및 비트선에 접속되어 있음-와, 상기 워드선, 비트선, 소스선, 및 웰의 전위를 제어하는 제어 회로, 및 제1 전압 및 제2 전압을 발생하는 정전압 발생 회로를 포함하고, 상기 메모리 셀은, 제1 상태, 제2 상태 내지 제n 상태(n은 2 이상의 자연수)의 n개의 상태를 갖고, 상기 제어 회로는, 제1 상태, 제2 상태 내지 제k 상태(k<=n, k는 자연수)의 상태를 판독하는 경우, 상기 메모리 셀 어레이의 웰과, 상기 메모리 셀 어레이의 소스선에, 상기 정전압 발생 회로에 의해 발생된 상기 제1 전압을 공급하고, 제(k+1) 상태 내지 제n 상태의 상태를 판독하는 경우, 상기 메모리 셀 어레이의 웰과, 상기 메모리 셀 어레이의 소스선에, 제2 전압을 공급한다.

이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.

(제1 실시예)

도 2는 제1 실시예에 따른 반도체 기억 장치, 구체적으로는 예를 들면 4치(2비트)의 데이터를 기억하는 NAND 플래시 메모리의 구성을 도시하고 있다.

메모리 셀 어레이(1)는 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들면 EEPROM 셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는, 비트 선을 제어하기 위한 비트 제어 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.

비트선 제어 회로(2)는, 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀의 데이터를 판독하거나, 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀의 상태를 검출하거나, 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는, 컬럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 판독된 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통해 데이터 입출력 단자(5)로부터 외부로 출력된다.

또한, 외부로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통해, 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 입력된다.

워드선 제어 회로(6)는, 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는, 메모리 셀 어레이(1) 중의 워드선을 선택하고, 선택된 워드선에 판독, 기입 혹은 소거에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력 버퍼(4), 및 워드선 제어 회로(6)는, 제어 신호 및 제어 전압 발생 회로(7)에 접속되며, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는, 제어 신호 입력 단자(8)에 접속되며, 외부로부터 제어 신호 입력 단자(8)를 통해 입력되는 제어 신호에 의해 제어된다.

상기 비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로, 및 판독 회로를 구성하고 있다.

도 3은 도 2에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 도시하고 있다. 메모리 셀 어레이(1)에는 복수의 NAND 셀이 배치되어 있다. 하나의 NAND 셀은, 직렬 접속된 예를 들면 32개의 EEPROM으로 이루어지는 메모리 셀 MC와, 선택 게이트 S1, S2에 의해 구성되어 있다. 선택 게이트 S2는 비트선 BL0e에 접속되며, 선택 게이트 S1은 소스선 SRC에 접속되어 있다. 각 로우에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL0∼WL29, WL30, WL31에 공통 접속되어 있다. 또한, 선택 게이트 S2는 셀렉트선 SGD에 공통 접속되며, 선택 게이트 S1은 셀렉트선 SGS에 공통 접속되어 있다.

비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이터 기억 회로(10)에는, 한 쌍의 비트선 (BL0e, BL0o), (BL1e, BL1o), …, (BLie, BLio), (BL8ke, BL8ko)가 접속되어 있다.

메모리 셀 어레이(1)는, 파선으로 나타낸 바와 같이, 복수의 블록을 포함하고 있다. 각 블록은, 복수의 NAND 셀에 의해 구성되며, 예를 들면 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대하여 동시에 행해진다.

또한, 비트선의 1개 걸러 배치되며, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸인 범위의 메모리 셀)은, 1섹터를 구성한다. 이 섹터마다 데이터가 기입되어, 판독된다.

리드 동작, 프로그램 베리파이 동작 및 프로그램 동작 시에 있어서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLie, BLio) 중 외부로부터 공급되는 어드레스 신호(YA0, YA1, …, YAi, …, YA8k)에 따라 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라, 1개의 워드선이 선택된다.

도 4a, 도 4b는 메모리 셀 및 선택 트랜지스터의 단면도를 도시하고 있다. 도 4a는 메모리 셀을 도시하고 있다. 기판(51)(후술하는 P형 웰 영역(55))에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되며, 이 부유 게이트(44) 상에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 4b는 선택 게이트를 도시하고 있다. P형 웰 영역(55)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.

도 5는 이 실시예에 대응하는 반도체 기억 장치의 단면도를 도시하고 있다. 예를 들면 P형 반도체 기판(51) 내에는, N형 웰 영역(52, 53, 54), P형 웰 영역(55, 56)이 형성되어 있다. N형 웰 영역(52) 내에는 P형 웰 영역(55)이 형성되며, 이 P형 웰 영역(55) 내에 메모리 셀 어레이(1)를 구성하는 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(53), P형 웰 영역(56) 내에, 데이터 기억 회로(10)를 구성하는 저전압 P채널 트랜지스터 LVPTr, 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 상기 기판(51) 내에는, 비트선과 데이터 기억 회로(10)를 접속하는 고전압 N채널 트랜지스터 HVNTr이 형성되어 있다. 또한, 상 기 N형 웰 영역(54) 내에는 예를 들면 워드선 구동 회로 등을 구성하는 고전압 P채널 트랜지스터 HVPTr이 형성되어 있다. 도 5에 도시한 바와 같이, 고전압 트랜지스터 HVNTr, HVPTr은, 저전압 트랜지스터 LVNTr, LVPTr에 비해 예를 들면 두꺼운 게이트 절연막을 갖고 있다.

도 6은 이레이즈, 프로그램, 포지티브의 임계 전압을 판독하는 포지티브 리드, 네가티브의 임계 전압을 판독하는 네가티브 리드에서, 도 5에 도시한 각 부에 공급되는 전압을 도시하고 있다.

도 7은 도 3에 도시한 데이터 기억 회로(10)의 일례를 도시하는 회로도이다.

이 데이터 기억 회로(10)는, 프라이머리 데이터 캐쉬(PDC), 세컨더리 데이터 캐쉬(SDC), 다이내믹 데이터 캐쉬(DDC), 템포러리 데이터 캐쉬(TDC)를 갖고 있다. SDC, PDC, DDC는, 기입 시에 입력 데이터를 보유하고, 판독 시에 판독 데이터를 보유하며, 베리파이 시에 일시적으로 데이터를 보유하고, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다. TDC는, 데이터의 판독 시에 비트선의 데이터를 증폭하여, 일시적으로 보유함과 함께, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다.

SDC는, 래치 회로를 구성하는 클럭드 인버터 회로(61a, 61b), 및 트랜지스터(61c, 61d)에 의해 구성되어 있다. 트랜지스터(61c)는 클럭드 인버터 회로(61a)의 입력단과, 클럭드 인버터 회로(61b)의 입력단 사이에 접속되어 있다. 이 트랜지스터(61c)의 게이트에는 신호 EQ2가 공급되어 있다. 트랜지스터(61d)는 클럭드 인버터 회로(61b)의 출력단과 접지 사이에 접속되어 있다. 이 트랜지스터(61d)의 게이 트에는 신호 PRST가 공급되어 있다. SDC의 노드 N2a는, 컬럼 선택 트랜지스터(61e)를 통해 입출력 데이터선 IO에 접속되며, 노드 N2b는, 컬럼 선택 트랜지스터(61f)를 통해 입출력 데이터선 IOn에 접속된다. 이들 트랜지스터(61e, 61f)의 게이트에는 컬럼 선택 신호 CSLi가 공급되어 있다. SDC의 노드 N2a는, 트랜지스터(61g, 61h)를 통해 PDC의 노드 N1a에 접속되어 있다. 트랜지스터(61g)의 게이트에는 신호 BLC2가 공급되고, 트랜지스터(61h)의 게이트에는 신호 BLC1이 공급되어 있다.

PDC는, 클럭드 인버터 회로(61i, 61j) 및 트랜지스터(61k)에 의해 구성되어 있다. 트랜지스터(61k)는, 클럭드 인버터 회로(61i)의 입력단과 클럭드 인버터 회로(61j)의 입력단의 상호간에 접속되어 있다. 이 트랜지스터(61k)의 게이트에는 신호 EQ1이 공급되어 있다. PDC의 노드 N1b는 트랜지스터(611)의 게이트에 접속되어 있다. 이 트랜지스터(611)의 전류 통로의 일단은 트랜지스터(61m)를 통하여 접지되어 있다. 이 트랜지스터(61m)의 게이트에는 신호 CHK1이 공급되어 있다. 또한, 트랜지스터(611)의 전류 통로의 타단은 트랜스퍼 게이트를 구성하는 트랜지스터(61n, 61o)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61n)의 게이트에는 신호 CHK2n이 공급되어 있다. 또한, 트랜지스터(61o)의 게이트는 노드 N3에 접속되어 있다. 트랜지스터(61n, 61o)의 전류 통로의 타단에는, 신호 COMi가 공급되어 있다. 이 신호 COMi는 모든 데이터 기억 회로(10)에 공통의 신호로서, 모든 데이터 기억 회로(10)의 베리파이가 완료되었는지의 여부를 나타내는 신호이다. 즉, 후술하는 바와 같이, 베리파이가 완료되면, PDC의 노드 N1b가 로우 레벨로 된 다. 이 상태에서, 신호 CHK1, CHK2n을 하이 레벨로 하면, 베리파이가 완료되어 있는 경우, 신호 COMi가 하이 레벨로 된다.

또한, 상기 TDC는, 예를 들면 MOS 캐패시터(61p)에 의해 구성되어 있다. 이 캐패시터(61p)는, 일단이 상기 트랜지스터(61g, 61h)의 접속 노드 N3에 접속되며, 타단에 후술하는 신호 BOOST가 공급되어 있다. 또한, 접속 노드 N3에는, 트랜지스터(61q)를 통해 DDC가 접속되어 있다. 트랜지스터(61q)의 게이트에는, 신호 REG가 공급되어 있다.

DDC는, 트랜지스터(61r, 61s)에 의해 구성되어 있다. 트랜지스터(61r)의 전류 통로의 일단에는 신호 VREG가 공급되고, 타단은 상기 트랜지스터(61q)의 전류 통로에 접속되어 있다. 이 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통해 상기 PDC의 노드 N1a에 접속되어 있다. 이 트랜지스터(61s)의 게이트에는 신호 DTG가 공급되어 있다.

또한, 상기 접속 노드 N3에는 트랜지스터(61t, 61u)의 전류 통로의 일단이 접속되어 있다. 트랜지스터(61u)의 전류 통로의 타단에는 신호 VPRE가 공급되고, 게이트에는 BLPRE가 공급되어 있다. 상기 트랜지스터(61t)의 게이트에는 신호 BLCLAMP가 공급되어 있다. 이 트랜지스터(61t)의 전류 통로의 타단은 트랜지스터(61v)를 통해 비트선 BLo의 일단에 접속되며, 트랜지스터(61w)를 통해 비트선 BLe의 일단에 접속되어 있다. 비트선 BLo의 일단은 트랜지스터(61x)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61x)의 게이트에는 신호 BlASo가 공급되어 있다. 비트선 BLe의 일단은 트랜지스터(61y)의 전류 통로의 일단에 접속되어 있 다. 이 트랜지스터(61y)의 게이트에는 신호 BlASe가 공급되어 있다. 이들 트랜지스터(61x, 61y)의 전류 통로의 타단에는, 신호 BLCRL이 공급되어 있다. 트랜지스터(61x, 61y)는, 신호 BlASo, BlASe에 따라 트랜지스터(61v, 61w)와 상보적으로 온으로 되어, 비선택의 비트선에 신호 BLCRL의 전위를 공급한다.

또한, 상기 노드 N3과 접지 사이에는, 예를 들면 MOS 캐패시터(61z)가 접속되어 있다. 이 캐패시터(61z)는, 후술하는 TDC의 캐패시터(61p)를 신호 BOOST에 의해 승압할 때, 커플링에 의해, 노드 N3의 전위가 지나치게 상승하지 않도록, 노드 N3의 전위를 조정한다. 이후, PDC의 데이터는 노드 N1a의 전위, SDC의 데이터는 노드 N2a의 전위, TDC의 데이터는 노드 N3의 전위, DDC의 데이터는 노드 N4의 전위로 한다.

상기 각 신호 및 전압은, 도 2에 도시한 제어 신호 및 제어 전압 발생 회로(7)에 의해 생성되고, 이 제어 신호 및 제어 전압 발생 회로(7)의 제어에 기초하여, 이하의 동작이 제어된다.

본 메모리는, 다치 메모리이기 때문에, 1개의 셀에 2비트의 데이터를 기억하는 것이 가능하게 되어 있다. 이 2비트의 절환은 어드레스(제1 페이지, 제2 페이지)에 의해 행해진다.

도 8의 (a), 도 8의 (b), 도 8의 (c)는, 메모리 셀의 데이터와 메모리 셀의 임계 전압의 관계를 도시하고 있다. 소거 동작을 행하면, 도 8의 (a), 도 8의 (c)에 도시한 바와 같이, 메모리 셀의 데이터는 "0"으로 된다. 제1 페이지의 기입 후, 메모리 셀의 데이터는 데이터 "0" 또는 데이터 "1"로 된다. 여기서, 데이터 "0" 은 네가티브의 임계 전압을 갖고, 데이터 "1"은 포지티브의 임계 전압을 갖고 있다.

또한, 도 8의 (b)에 도시한 바와 같이, 제2 페이지의 기입 후, 메모리 셀의 데이터는 데이터 "0", "1", "2", "3"으로 된다. 제1 실시예에서, 메모리 셀의 데이터는 임계 전압이 낮은 쪽으로부터 높은 쪽으로 정의되어 있다.

도 9는 제1 실시예에서의 기입 순서의 일례를 도시하고 있다. 블록 내에서는, 소스선에 가까운 메모리 셀에서 페이지마다 기입 동작이 행해진다.

(판독 동작)

도 8의 (a)에 도시한 바와 같이, 제1 페이지 기입 후, 메모리 셀의 데이터는, "0" 또는 "2"로 되어 있다. 이 때문에, 워드선의 전위를 이들 데이터의 임계 전압의 중간의 전위 "a"로 설정하여 판독 동작을 행함으로써, 이들 데이터를 판독할 수 있다. 또한, 제2 페이지 기입 후, 메모리 셀의 데이터는, "0", "1", "2", "3" 중 어느 하나에 있다. 이 때문에, 워드선의 전위를 "b", "c", "d"로 설정함으로써, 이들 데이터를 판독할 수 있다. 여기서, 예를 들면 전위 "a", "b"는 네가티브 레벨이며, 전위 "c", "d"는 포지티브 레벨이다.

(포지티브 레벨 리드)

우선, 포지티브 레벨 "c", "d"에 의한 판독 동작에 대하여 설명한다.

도 6, 도 17에 도시한 바와 같이, 도 1에 도시한 정전압 발생 회로(71)의 출력 전압을 Vss(0V : 접지 전압)로 함으로써, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선, 비선택 블록의 선택 게이트에 Vss(0V), 선택 워드선에 리드 시의 전위 "c" 또는 "d", 선택 블록의 비선택 워드선에 Vread, 선택 블록의 선택 게이트 SGD에 Vsg(Vdd+Vth)를 공급한다. Vdd는 예를 들면 2.5V이며, Vth는 N채널 MOS 트랜지스터의 임계 전압이다.

다음으로, 도 7에 도시한 데이터 기억 회로(10)의 신호 VPRE에 Vdd(예를 들면 2.5V), 신호 BLPRE에 Vsg(Vdd+Vth), 신호 BLCLAMP에 예를 들면 (0.6V+Vth)의 전압을 일단 공급하고, 비트선을 예를 들면 0.6V로 프리차지한다. 다음으로, 셀의 소스측의 셀렉트선 SGS를 Vsg(Vdd+Vth)로 한다. 셀의 임계 전압이 "c" 또는 "d"보다 높을 때, 셀은 오프한다. 이 때문에, 비트선은 H(하이) 레벨인 상태 그대로이다. 또한, 셀의 임계 전압이 "c" 또는 "d"보다 낮은 경우, 셀은 온한다. 이 때문에, 비트선은 이들 셀을 통해 방전되어, L(로우) 레벨로 된다. 여기서, 도 7에 도시한 데이터 기억 회로(10)의 신호 BLPRE를 일단 Vsg(Vdd+Vth), VPRE=Vdd로 하여, TDC의 노드를 Vdd로 프리차지한다. 이 후, 신호 BLCLAMP를 예를 들면 (0.45V+Vth)로 설정한다. TDC의 노드 N3은 비트선이 0.45V보다 낮은 경우 L 레벨로 되고, 비트선이 0.45V보다 높은 경우 H 레벨로 된다. 다음으로, 신호 BLCLAMP=Vss로 한 후, BLC1=Vsg(Vdd+Vth)로 하여, TDC의 전위를 PDC에 읽어들인다. 셀의 임계 전압이 워드선의 전위 "c" 또는 "d"보다 낮으면 PDC는 L 레벨로 되며, 높으면 PDC는 H 레벨로 되어, 판독이 행해진다.

(네가티브 레벨 리드)

다음으로, 네가티브 레벨 "a", "b"의 판독 동작에 대하여 설명한다.

이 경우, 선택 워드선에 네가티브 레벨 "a", "b"를 공급하면 된다. 그러나, 네가티브 전압을 출력하는 경우, 상술한 바와 같이, 로우 디코더의 전위 설정이 번잡하게 된다.

즉, 도 10에 도시한 바와 같이, P형 기판 상에 로우 디코더를 구성하는 고내압 NMOS 트랜지스터 HVNTr을 형성한 경우, 이 트랜지스터 제어 게이트 CG를 네가티브 전위로 설정하면 드레인이 네가티브 전위로 된다. 이 때문에, 고내압 NMOS 트랜지스터 HVNTr을 P웰 상에 형성할 필요가 있다. 이 경우, 제조 공정이 복잡하게 된다고 하는 문제가 있다.

따라서, 제1 실시예는, 도 1에 도시한 바와 같이, 전압 Vfix(예를 들면 1.6V)를 발생하는 정전압 발생 회로(71)를 설치하고, 네가티브 레벨 리드 시, 정전압 발생 회로(71)로부터 선택되어 있는 셀의 웰, 소스선, 비선택 비트선, 비선택 블록의 선택 게이트에 전압 Vfix(예를 들면 1.6V)를 공급한다.

즉, 도 1에 도시한 바와 같이, 소스선 SRC와 정전압 발생 회로(71) 사이에는, 트랜지스터(72)가 접속되며, 메모리 셀이나 선택 게이트가 형성되는 P형 웰 영역(55)에는, 트랜지스터(73)가 접속되어 있다. 또한, 소스선 SRC에는 트랜지스터(74)의 일단이 접속되며, 메모리 셀이나 선택 게이트가 형성되는 P형 웰 영역(55)에는 트랜지스터(75)의 일단이 접속되어 있다. 이들 트랜지스터(74, 75)의 타단에는, 소거 시에 소거 전압 Vera가 공급된다. 트랜지스터(72, 73)는 데이터의 소거 시에 신호 /Sera에 따라 오프로 되며, 데이터의 판독 시에 온으로 된다. 또한, 트랜지스터(74, 75)는 데이터의 소거 시에 신호 Sera에 따라 온으로 되며, 데이터의 판독 시에 오프로 된다. 상기 정전압 발생 회로(71)는, 도 2에 도시한 제어 신호 및 제어 전압 발생 회로(7)에 설치되어 있다.

상기 구성에서, 도 18을 참조하여, 예를 들면 트랜지스터(61v, 61y)가 온으로 되며, 트랜지스터(61w, 71y)가 오프로 되어, 비트선 BLo에 접속된 메모리 셀로부터 네가티브 레벨로 데이터를 판독하는 경우에 대하여 설명한다. 이 때, 트랜지스터(72, 73)는 온으로 되며, 트랜지스터(74, 75)는 오프로 되어 있다. 이 때문에, 선택되어 있는 셀의 웰, 소스선 SRC, 비선택 비트선에 정전압 발생 회로(71)로부터, 전압 Vfix(예를 들면 1.6V)가 공급된다. 또한, 비선택 블록의 선택 게이트에 정전압 발생 회로(71)로부터, 전압 Vfix(예를 들면 1.6V), 또는 Vss가 공급되며, 비선택 블록의 선택 게이트는 오프로 된다.

또한, 선택된 워드선에 리드 시의 전위 Vfix+a(예를 들면 a=-0.5V로 하면 Vfix+a는 1.1V) 또는 Vfix+b(예를 들면 b=-1V로 하면 Vfix+b는 0.6V)를 공급하면, 외관상, 셀의 게이트에는 네가티브 전위가 공급되게 된다. 이와 동시에, 선택 블록의 비선택 워드선에 Vread+Vfix, 선택 블록의 선택 게이트 SGD에 Vsg(Vdd+Vth)+Vfix, SGS에 Vfix를 공급한다.

다음으로, 도 7에 도시한 데이터 기억 회로(10)의 신호 VPRE에 Vdd(예를 들면 2.5V), 신호 BLPRE에 Vsg(Vdd+Vth), 신호 BLCLAMP에 예를 들면 (0.6V+Vth)+Vfix의 전압을 공급하고, 비트선을 예를 들면 0.6V+Vfix=2.2V로 프리차지한다.

다음으로, 셀의 소스측의 셀렉트선 SGS를 Vsg(Vdd+Vth)+Vfix로 한다. 웰 및 소스의 전위가 Vfix로 되어 있기 때문에, 임계 전압이 "a"(예를 들면 a=-0.5V) 또는 "b"(예를 들면 b=-1V)보다 높을 때, 셀은 오프한다. 이 때문에, 비트선은 H 레 벨(예를 들면 2.2V)인 상태 그대로이다. 또한, 임계 전압이 "a" 또는 "b"보다 낮으면 셀은 온한다. 이 때문에, 비트선 BLo는 방전되어 소스선 SRC와 동 전위의 Vfix(예를 들면 1.6V)로 된다. 즉, 비트선 BLo의 전위는, 온 상태의 셀을 통해 방전하고, 비트선 BLo의 전하는, NAND 셀, 소스선 SRC, 트랜지스터(72, 61y)를 통해 비트선 BLe로 이동한다.

도 3에 도시한 바와 같이, 메모리 셀 어레이(1) 내의 비트선의 수는, 예를 들면 16k개이다. 이 때문에, 비트선으로부터 방전된 전하 Q가, 정전압 발생 회로(71)에 유입된 경우, 정전압 발생 회로(71)의 동작이 불안정하게 된다.

그러나, 제1 실시예의 경우, 도 1에 도시한 바와 같이, 비트선에 프리차지된 전하는, 선택 비트선(BLo)과 비선택 비트선(BLe) 사이의 용량 C에 축적되어 있고, 소스선 SRC는 비선택 비트선 BLe에 접속되어 있다. 이 때문에, 선택 비트선 BLo의 전하 +Q는, 비선택 비트선 BLe의 전하 -Q와 상쇄되기 때문에, 정전압 발생 회로(71)에 대전류가 유입되는 것을 방지할 수 있다. 따라서, 정전압 발생 회로(71)의 동작을 안정적으로 유지하는 것이 가능하다.

상기 상태에서, 도 7에 도시한 데이터 기억 회로(10)의 신호 BLPRE를 전압 Vsg(Vdd+Vth)로 하고, 신호 VPRE를 전압 Vdd로 하여, TDC의 노드 N3을 Vdd로 프리차지한다. 이 후, 신호 BOOST를 L 레벨로부터 H 레벨로 하고, TDC=αVdd(예를 들면 α=1.7, αVdd=4.25V)로 한다. 여기서, 신호 BLCLAMP를 예를 들면 전압 (0.45V+Vth)+Vfix로 한다. 그렇게 하면, TDC의 노드 N3은 비트선의 전위가 0.45V+Vfix보다 낮은 경우, L 레벨(Vfix(예를 들면 1.6V))로 되며, 비트선의 전위 가 0.45V보다 높은 경우, H 레벨인 상태 그대로 (αVdd(예를 들면 4.25V)로 된다. 이 후, 신호 BLCLAMP=Vtr(예를 들면 0.1V+Vth)로 한 후, 신호 BOOST를 H 레벨로부터 L 레벨로 한다. 여기서, TDC는 L 레벨인 경우, Vfix(예를 들면 1.6V)로부터 내려가지만, 신호 BLCLAMP=Vtr(예를 들면 0.1V+Vth)로 하고 있기 때문에, 0.1V보다 내려가지 않는다. 또한, TDC는 H 레벨인 경우 (αVdd(예를 들면 4.25V))부터 Vdd로 된다. 여기서, 신호 BLC1=Vsg(Vdd+Vth)로 하여, TDC의 전위를 PDC에 읽어들인다. 따라서, 셀의 임계 전압이, 전압 "a" 또는 "b"보다 낮으면, PDC는 L 레벨, 높으면 PDC는 H 레벨로 되어, 판독이 행해진다. 이와 같이 하여, 워드선을 네가티브 전압으로 설정하지 않고, 셀에 설정한 네가티브의 임계 전압을 판독하는 것이 가능하다.

(프로그램 및 프로그램 베리파이)

(프로그램)

다음으로, 도 8의 (b)에 도시한 임계 전압을 설정하기 위한 프로그램 동작에 대하여 설명한다. 프로그램 동작은, 우선, 어드레스를 지정하고, 도 3에 도시한 2페이지가 선택된다.

도 8의 (a)에 도시한 바와 같이, 제1 페이지의 기입에서, 메모리 셀의 데이터는 데이터 "0"과 데이터 "2"로 된다. 즉, 기입 데이터가 "1"인(기입을 행하지 않는) 경우, 메모리 셀의 데이터는 데이터 "0"인 상태 그대로이며, 기입 데이터가 "0"인(기입을 행한) 경우, 메모리 셀의 데이터는 데이터 "2"로 된다.

또한, 제2 페이지의 기입 후, 메모리 셀의 데이터는 데이터 "0", "1", "2", "3"으로 된다. 즉, 제1 페이지의 기입 데이터가 "1"이고, 제2 페이지의 기입 데이터가 "1"인 경우, 메모리 셀의 데이터는 "0"인 상태 그대로이며, 제2 페이지의 기입 데이터가 "0"인 경우, 메모리 셀의 데이터는 "1"로 된다. 또한, 제1 페이지의 기입 데이터가 "0"이고, 제2 페이지의 기입 데이터가 "0"인 경우, 메모리 셀의 데이터는 "2"인 상태 그대로이며, 제2 페이지의 기입 데이터가 "1"인 경우, 메모리 셀의 데이터는 "3"으로 된다.

도 12는 제1 페이지의 프로그램 및 베리파이 동작을 도시하고, 도 13은 제2 페이지의 프로그램 및 베리파이 동작을 도시하고 있다.

(제1 페이지 프로그램)

우선 어드레스에 의해 제1 페이지를 선택한다.

다음으로, 도 12에 도시한 바와 같이, 기입해야 할 데이터를 외부로부터 입력하여, 모든 데이터 기억 회로(10)의 SDC에 기억한다(S11). 이 후, 기입 커맨드가 입력되면, 모든 데이터 기억 회로(10) 내의 SDC의 데이터가 PDC에 전송된다(S12). 외부로부터 데이터 "1"(기입을 행하지 않음)이 입력되면, PDC의 N1a는 H 레벨로 되며, 데이터 "0"(기입을 행함)이 입력되면 L 레벨로 된다.

(프로그램 동작)(S13)

도 7에 도시한 신호 BLC1에 Vdd+Vth의 전압을 인가하면 PDC에 데이터 "1"이 기억되어 있을 때, 비트선의 전위는 Vdd로 되며, PDC에 데이터 "0"이 기억되어 있을 때, 비트선의 전위는 Vss로 된다. 또한, 선택된 워드선에 접속되며, 비선택 페이지(비트선이 비선택임)의 셀은, 기입이 행해져서는 안된다. 이 때문에, 이들 셀 에 접속되어 있는 비트선의 전위도, 데이터 "1"에 대응하는 비트선과 마찬가지로 Vdd로 한다. 여기서, 선택되어 있는 블록의 셀렉트선 SGS를 Vdd, 선택 워드선에 Vpgm(20V), 비선택 워드선에 Vpass(10V)를 공급하면, 비트선의 전위가 Vss로 되어 있는 경우, 셀의 채널이 Vss, 워드선이 Vpgm으로 되기 때문에, 기입이 행해진다.

한편, 비트선의 전위가 Vdd로 되어 있는 경우, 셀의 채널이 Vss가 아니라 Vpgm 및 Vpass를 올림으로써, 커플링에 의해 높은 전위로 올라가기 때문에 프로그램이 행해지지 않는다.

프로그램 베리파이는, 판독 시의 "a" 레벨보다 약간 높은 "a'" 레벨에 의해 행해진다(이후 "'"는 베리파이 전위를 나타내며, 리드 시의 전위보다 약간 높은 값으로 한다). 메모리 셀의 임계 전압이 "a'" 레벨에 도달할 때까지, 프로그램 및 베리파이가 반복된다(S14, S15, S13). 베리파이 동작에 대해서는 후술한다.

(제2 페이지 프로그램)

도 13에 도시한 바와 같이, 우선, 기입해야 할 데이터를 외부로부터 입력하여, 모든 데이터 기억 회로(10)의 SDC에 기억한다(S21).

(내부 데이터 리드)(S22)

우선, 셀에의 기입 전에, 제1 페이지의 메모리 셀의 데이터가 "0"인지 "2"인지를 판단하기 위해, 내부 리드 동작을 행한다. 이 내부 리드 동작은, 상술한 네가티브 레벨 리드와 마찬가지이며, 워드선에 "a" 레벨을 공급하여 판독 동작을 행한다.

(데이터 캐쉬의 설정)(S23)

이 후, 각 데이터 캐쉬에 기억된 데이터가 조작된다. 즉, SDC의 데이터가 PDC에 전송되며, PDC의 데이터가 DDC에 전송된다. 다음으로, DDC의 데이터가 반전되어 SDC에 전송된다. 이 후, PDC의 데이터가 DDC에 전송된다. 다음으로, DDC의 데이터가 반전되어 PDC에 전송된다. 이 후, PDC의 데이터가 DDC에 전송된다. 이러한 조작을 함으로써, 메모리 셀의 데이터를 "0"으로 하는 경우(제1 페이지에서 데이터 "1", 제2 페이지에서 데이터 "1"), PDC, DDC, SDC는 모두 하이 레벨로 설정된다.

메모리 셀의 데이터를 "1"로 하는 경우(제1 페이지에서 데이터 "1", 제2 페이지에서 데이터 "0"), PDC는 로우 레벨, DDC는 로우 레벨, SDC는 하이 레벨로 설정된다.

메모리 셀의 데이터를 "2"로 하는 경우(제1 페이지에서 데이터 "0", 제2 페이지에서 데이터 "0"), PDC는 로우 레벨, DDC는 하이 레벨, SDC는 로우 레벨로 설정된다.

메모리 셀의 데이터를 "3"으로 하는 경우(제1 페이지에서 데이터 "0", 제2 페이지에서 데이터 "1"), PDC, DDC, SDC는 모두 로우 레벨로 설정된다.

이와 같이, 각 데이터 캐쉬를 설정한 상태에서, 제1 페이지와 마찬가지로 하여 제2 페이지의 프로그램이 실행된다(S 24).

이 후, "b'" "c'" "d'"의 각 레벨을 이용하여 프로그램 베리파이가 실행된다(S25∼S28, S24).

다음으로, 상기 제1 및 제2 페이지의 프로그램 베리파이에 대하여 설명한다.

(네가티브 레벨 프로그램 베리파이 리드)

상술한 프로그램에서는, 임계 전압이 낮은 레벨로부터 데이터가 기입된다. 이 때문에, 제1 페이지에서는 "a'" 레벨, 제2 페이지에서는 "b'" 레벨의 프로그램 베리파이를 행한다. 프로그램 베리파이 동작은, 리드 동작과 거의 동일하다.

우선, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선, 비선택 블록의 선택 게이트에 정전압 발생 회로(71)로부터, 전압 Vfix(예를 들면 1.6V)를 공급한다. 선택된 워드선에 리드 시의 전위 Vfix+a 또는 Vfix+b보다 조금 높은 전위 Vfix+a'(예를 들면 a'=-0.4V로 하면 Vfix+a'는 1.2V) 또는 Vfix+b'(예를 들면 b'=-0.8V로 하면 Vfix+b'는 0.8V)를 공급함으로써, 외관상, 셀의 게이트에는 네가티브 전위가 공급되도록 한다. 이와 동시에, 선택 블록의 비선택 워드선에 Vread+Vfix, 선택 블록의 셀렉트선 SGD에 Vsg(Vdd+Vth)+Vfix, SGS에 Vfix를 공급한다.

다음으로, 데이터 기억 회로(10)의 신호 VPRE를 전압 Vdd(예를 들면 2.5V), BLPRE에 Vsg(Vdd+Vth), BLCLAMP에 예를 들면 (0.6V+Vth)+Vfix의 전압을 공급하고, 비트선을 예를 들면 0.6V+Vfix=2.2V로 프리차지한다. 다음으로, 셀의 소스측의 셀렉트선 SGS를 Vsg(Vdd+Vth)+Vfix로 한다. 웰 및 소스의 전압이 Vfix로 되어 있기 때문에, 셀의 임계 전압이 베리파이 전압 "a'"(예를 들면 a'=-0.4V) 또는 "b'"(예를 들면 b'=-0.8V)보다 높을 때, 셀이 오프한다. 이 때문에, 비트선은 H 레벨(예를 들면 2.2V)인 상태 그대로이며, 셀의 임계 전압이 베리파이 전압 "a'" 또는 "b'"보다 낮을 때, 셀은 온한다. 이 때문에, 비트선은 방전되어, 소스와 동 전위 즉 Vfix(예를 들면 1.6V)로 된다. 비트선의 방전 중에, 일단 VPRE=Vss, BLPRE=Vdd 로 하고, TDC=L 레벨로 한 후, VREG=Vdd, REG=H 레벨로 하여 DDC를 TDC에 카피하고, 다음으로, 일단, DTG=Vsg(Vdd+Vth)으로 하여, PDC의 데이터를 DDC에 카피하고, 마지막으로 BLC1=H 레벨로 하여 TDC의 데이터를 PDC에 카피한다.

다음으로, 데이터 기억 회로(10)의 신호 BLPRE를 Vsg(Vdd+Vth)로 하여, TDC의 노드 N3을 Vdd로 프리차지한다. 이 후, 신호 BOOST를 L 레벨로부터 H 레벨로 하고, TDC=αVdd(예를 들면 α=1.7, αVdd=4.25V)로 한다. 여기서, 신호 BLCLAMP를 예를 들면 (0.45V+Vth)+Vfix로 한다. TDC의 노드 N3은 비트선의 전위가 0.45V+Vfix보다 낮은 경우, L 레벨(Vfix(예를 들면 1.6V))로 되며, 비트선의 전위가 0.45V보다 높은 경우, H 레벨인 상태 그대로(αVdd(예를 들면 4.25V))로 된다. 신호 BLCLAMP=Vtr(예를 들면 0.1V+Vth)로 한 후, 신호 BOOST를 H 레벨로부터 L 레벨로 한다.

여기서, TDC의 전위는 신호 BOOST가 L 레벨인 경우, Vfix(예를 들면 1.6V)로부터 내려간다. 그러나, 신호 BLCLAMP=Vtr(예를 들면 0.1V+Vth)로 하고 있기 때문에, TDC의 전위는 0.1V보다는 내려가지 않는다. 또한, 신호 BOOST가 H 레벨인 경우, TDC의 전위는 (αVdd(예를 들면 4.25V))부터 Vdd로 된다. 여기서, 신호 VREG=Vdd, 신호 REG=Vsg(Vdd+Vth)로 하여, DDC가 H 레벨(비기입)인 경우, TDC를 강제적으로 H 레벨로 한다. 그러나, DDC가 L 레벨(비기입)인 경우, TDC의 데이터는 변화되지 않는다. 다음으로, 일단, DTG=VSG로 하여 PDC의 데이터를 DDC에 카피한 후, 신호 BLC1=Vsg(Vdd+Vth)로 하여, TDC의 전위를 PDC에 읽어들인다. 따라서, 원래 PDC=L 레벨(기입)인 경우에, 셀의 임계 전압이, "a'" 또는 "b'"보다 낮은 경우, PDC는 다시 L 레벨(기입)로 되며, 높은 경우 PDC는 H 레벨로 되어, 다음회의 프로그램 루프부터 비기입으로 된다. 또한, 원래 PDC=H 레벨(비기입)인 경우, PDC=H 레벨로 되어, 다음회의 프로그램 루프부터 비기입으로 된다.

또한, 제2 페이지의 기입에서, "b'" 레벨에 의한 프로그램 베리파이는, 상기의 동작을 행하면, "c" 및 "d" 레벨로 기입하고 있는 셀이, "b'" 레벨의 프로그램 베리파이에서, 비기입으로 되게 된다. 그러나, "c'" 및 "d'" 레벨의 기입의 경우, SDC의 노드 N2a를 L 레벨, "b'" 레벨의 기입의 경우, SDC의 노드 N2a를 H 레벨로 설정하고 있다. 이 때문에, 비기입의 경우의 TDC를 강제적으로 H 레벨로 하는 동작 전에, 신호 BLC2=Vtr(0.1V+Vth)로 하면, "c'" 및 "d'" 레벨의 기입의 경우, TDC를 강제적으로 L 레벨로 하고, "b'" 레벨에서의 프로그램 베리파이에서 기입 완료로 하지 않도록 한다.

(포지티브 레벨 프로그램 베리파이 리드)

제2 페이지의 기입에서, 프로그램과 "b'" 레벨의 베리파이를 반복하지만, 잠시 후면, "c'" 레벨의 기입도 완료된다. 이 때문에, 프로그램과 "b'" 레벨 및 "c'" 레벨 베리파이를 반복한다. 다음으로, 프로그램과 "b'" 레벨, "c'" 레벨, "d'" 레벨의 베리파이를 반복한다. 또한, 잠시 후면, "b'" 레벨의 기입이 종료되기 때문에, 프로그램과 "c'" 레벨, "d'" 레벨의 베리파이를 반복한다. 마지막으로, 프로그램 및 "d'" 레벨의 베리파이를 반복한다.

우선, 포지티브 레벨인 "c",“d" 레벨의 판독 동작에 대하여 설명한다.

선택되어 있는 셀의 웰, 소스선, 비선택 비트선, 비선택 블록의 선택 게이트 에 Vss, 선택 워드선에 리드 시의 전위 "c'" 또는 "d'", 선택 블록의 비선택 워드선에 Vread, 선택 블록의 선택 게이트 SGD에 Vsg(Vdd+Vth)를 공급한다. 다음으로, 데이터 기억 회로(10)의 신호 VPRE를 Vdd(예를 들면 2.5V), 신호 BLPRE를 Vsg(Vdd+Vth), 신호 BLCLAMP를 예를 들면 (0.6V+Vth)로 설정하고, 비트선을 예를 들면 0.6V로 프리차지한다.

다음으로, 셀의 소스측의 셀렉트선 SGS를 Vsg(Vdd+Vth)로 한다. 임계 전압이 "c'" 또는 "d'"보다 높을 때에는, 셀이 오프한다. 이 때문에, 비트선은 H 레벨인 상태 그대로이다. 또한, 임계 전압이 "c'" 또는 "d'"보다 낮으면 셀이 온하기 때문에 비트선은 L 레벨로 된다. 비트선의 방전 중에, 일단 VPRE=Vss, BLPRE=Vdd로 하고, TDC=L 레벨로 한 후, VREG=Vdd, REG=H 레벨로 하여 DDC를 TDC에 카피하고, 다음으로, 일단, DTG=Vsg(Vdd+Vth)로 하여, PDC를 DDC에 카피하며, 마지막으로 BLC1=H 레벨로 하여 TDC를 PDC에 카피한다. 이 후, 신호 BLPRE를 Vsg(Vdd+Vth)로 하여, TDC의 노드 N3을 Vdd로 프리차지한 후, 신호 BLCLAMP를 예를 들면 (0.45V+Vth)로 한다. TDC의 노드 N3은 비트선이 0.45V보다 낮은 경우 L 레벨로 되고, 비트선이 0.45V보다 높은 경우, H 레벨로 된다. 신호 BLCLAMP=Vss로 한 후, 신호 VREG=Vdd, 신호 REG=Vsg(Vdd+Vth)로 하여, DDC가 H 레벨(비기입)인 경우, TDC를 강제적으로 H 레벨로 한다. 그러나, DDC가 L 레벨(비기입)인 경우, TDC의 값은 변화되지 않는다. 여기서, 신호 BLC1=Vsg(Vdd+Vth)로 하여, TDC의 전위를 PDC에 읽어들인다. 따라서, 원래 PDC=L 레벨(기입)인 경우에, 셀의 임계 전압이, "c'" 또는 "d'"보다 낮으면, PDC은 다시 L 레벨(기입)로 되고, 높으면 PDC는 H레벨로 되 어, 다음회의 프로그램 루프부터 비기입으로 된다. 또한, 원래 PDC=H 레벨(비기입)인 경우, PDC=H 레벨로 되어, 다음회의 프로그램 루프부터 비기입으로 된다.

또한, 제2 페이지의 기입에서, "c'" 레벨의 프로그램 베리파이에서, 상기의 동작을 행하면, "d" 레벨에의 기입 셀이, "c'" 레벨의 프로그램 베리파이에서, 비기입으로 되게 된다. 따라서, VREG=Vdd, 신호 REG=Vsg로 한다. 비기입의 경우의 TDC를 강제적으로 H 레벨로 하는 동작의 직전에서, "c" 레벨의 기입의 경우, PDC의 노드 N1a가 L 레벨, 이 이외의 경우, 노드 N1a가 L 레벨로 되어 있다. 이 때문에, 신호 BLC1=Vtr(0.1V+Vth)로 하고, "d'" 레벨의 기입의 경우에는, TDC를 강제적으로 L 레벨로 하여, "d'" 레벨에서의 프로그램 베리파이에서 기입 완료로 하지 않도록 한다.

PDC가 L 레벨인 경우, 다시 기입 동작을 행하여, 모든 데이터 기억 회로(10)의 데이터가 H 레벨로 될 때까지, 이 프로그램 동작과 베리파이 동작을 반복한다.

(이레이즈 동작)

이레이즈 동작은, 도 3에 파선으로 나타내는 블록 단위로 행한다. 또한, 데이터 기억 회로(10)에 접속된 2개의 비트선(BLie, BLio)에 대하여 동시에 행한다. 우선, 도 1에 도시한 트랜지스터(74, 75)를 온으로 하고, 트랜지스터(72, 73)를 오프로 하며, 소스선 SRC와 메모리 셀이 형성된 웰을 소거 전위 Vera=20V로 하고, 선택 블록 내의 워드선의 전위를 0V, 그 밖의 워드선을 플로팅 상태로 하여, 선택 블록 내의 메모리 셀의 데이터를 소거한다. 소거 후, 셀의 임계 전압은, 도 8의 (c)에 도시한 바와 같이 데이터 "0"(네가티브의 임계 전압)으로 된다.

그런데, 소거 영역을 자기 승압하는(Erased Area Self Boost) 기입 방법의 경우, 소거 셀의 임계 전압을 얕게 할 필요가 있다. 우선, 이 소거 영역을 자기 승압하는 기입 방법에 대하여 설명한다.

이 기입 방법은, 도 14에 도시한 바와 같이, 반드시 NAND 셀의 소스측부터 기입을 행한다. 셀에 데이터를 기입하는 경우, 비트선을 Vss로 하고, 비기입의 경우, 비트선을 Vdd로 한다. 다음으로, 예를 들면 WL7에 의해 선택 셀에 데이터를 기입하는 경우, WL0∼WL4는 Vpass, WL5는 Vss, WL6은 Vdd, WL7은 프로그램 전압 Vpgm, WL8∼WL31은 Vpass로 설정된다. 이 상태에서, 데이터를 기입하는 경우, 워드선 WL7의 게이트가 Vpgm, 채널이 Vss이기 때문에, 기입이 행해진다. 또한, 비기입의 경우, 채널은, 부스트되어 예를 들면 Vpass/2로 된다. 그러나, 기입되는 셀의 수가 많은 경우, 채널은 부스트되기 어렵게 된다. 그런데, 소거 영역을 자기 승압하는 기입 방법은, 반드시 소스측으로부터 기입되어 있다. 따라서, WL5=0으로 하여 부스트하면, WL8∼WL31의 셀은 소거되어 있기 때문에, 채널은 부스트되어, 기입되지 않는다. 이와 같이, 이미 기입된 셀에 부스트한 전하가 이동하지 않도록 해야만 한다. 그러나, 워드선 WL5에 의해 선택되는 셀이 소거 상태인 경우에, 임계 전압이 깊은 경우, 즉, 큰 네가티브의 임계 전압으로 되어 있는 경우, 셀은 오프되지 않게 된다. 따라서, 소거 셀의 임계 전압을 얕게 하는, 즉, 작은 네가티브의 임계 전압으로 할 필요가 있다.

이 때문에, 소거 동작 후, 블록 내의 모든 워드선을 선택하고, 프로그램 및 프로그램 베리파이 리드를 행하여, 도 8의 (c)에 도시한 바와 같이, "z" 레벨까지 기입 동작을 행한다. 이 때의 프로그램 및 프로그램 베리파이 리드 동작은, 모든 워드선을 선택 상태로 하고, 베리파이 시의 선택 워드선의 전위를 z+Vfix(예를 들면 0V)로 하며, 다른 것은, 통상의 프로그램 및 프로그램 베리파이 리드와 완전히 마찬가지로 행한다.

상기 실시예에 따르면, 다치 데이터 중의 적어도 2개의 데이터를 네가티브의 임계 전압에 의해 설정하고 있다. 이 때문에, 도 15b에 도시한 바와 같이, 판독 전압 Vread의 범위 내에서, 도 15a에 도시한 종래의 경우에 비해, 설정 가능한 임계 전압의 범위를 넓히는 것이 가능하다. 따라서, 하나의 임계 전압의 분포 폭을 크게 설정할 수 있기 때문에, 프로그램 및 베리파이 횟수를 삭감할 수 있어, 고속 기입을 행할 수 있다. 특히, 이 실시예는, 1개의 메모리 셀에 8치, 또는 16치의 데이터를 기억하는 경우에 유효하다.

또한, 네가티브의 임계 전압을 판독하는 경우, 정전압 발생 회로(71)에 의해 전압 Vfix를 발생하고, 이 전압 Vfix를 셀의 소스 및 웰에 공급함으로써, 셀의 소스 및 웰의 전위를 선택 셀의 워드선의 전위보다 높게 함으로써, 외관상, 워드선에 네가티브 전압을 가한 경우와 동등하게 하고 있다. 또한, 네가티브의 임계 전압을 판독하는 경우, 소스 및 웰과 비선택 비트선을 단락함으로써, 정전압 발생 회로(71)에 유입되는 전류를 저감할 수 있다. 따라서, 정전압 발생 회로(71)를 안정적으로 동작시킬 수 있는 효과를 갖고 있다.

또한, 상기 실시예에 따르면, 셀의 게이트에 네가티브 전압을 공급할 필요가 없다. 이 때문에, 로우 디코더를 구성하는 고내압 트랜지스터를 P웰 내에 형성할 필요가 없다. 따라서, 제조 공정의 증가를 방지하는 것이 가능하다.

(제2 실시예)

상기 제1 실시예에서, 이레이즈 시퀀스 중에, 소거 셀의 임계 전압을 -1.6V로 하는 동작을 행하였다. 그러나, 도 11에 도시한 바와 같이, 제1 페이지의 프로그램 또는, 제2 페이지의 프로그램 중에서 행하는 것도 가능하다.

제2 실시예에 따르면, 프로그램 동작이 약간 느려지지만, 이레이즈 동작을 고속화하는 것이 가능하다.

(제3 실시예)

상기 제1, 제2 실시예에서, 포지티브의 리드 및 프로그램 베리파이 리드와, 네가티브의 리드 및 프로그램 베리파이 리드에서, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선, 비선택 블록의 선택 게이트에 가하는 전압을, 네가티브일 때에는 Vfix(예를 들면 1.6V), 포지티브일 때에는 Vss로 변화시켰다. 그러나, 이에 한하지 않고, 포지티브일 때도 네가티브일 때와 마찬가지로, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선, 비선택 블록의 선택 게이트에 가하는 전압을 Vfix로 해도 된다.

제3 실시예에 따르면, 포지티브의 리드와 네가티브의 리드에서, 판독 동작을 변화시킬 필요가 없다. 따라서, 포지티브의 리드와 네가티브의 리드를 동일한 조건에 의해 행할 수 있다.

또한, 제1, 제2 실시예에서, 포지티브의 리드와 네가티브의 리드의 판독 동작이 서로 다르기 때문에, 임계 전압의 마진을 많이 설정할 필요가 있다. 그러나, 제3 실시예에서, 판독 동작은 항상 동일하기 때문에, 임계 전압의 마진을 많이 설정할 필요가 없다. 따라서, 다치 데이터의 각 임계 전압의 분포 폭을 넓게 할 수 있어, 고속 기입이 가능하게 된다.

(제4 실시예)

제1 실시예에서, 데이터 기억 회로는, 도 3에 도시한 바와 같이, 2개의 비트선에 1개 접속하였다. 그러나, 이에 한정되는 것은 아니다.

도 16은 제4 실시예에 따른 메모리 셀 어레이(1)와 데이터 기억 회로(10)의 구성을 도시하고 있다. 즉, 도 16에 도시한 바와 같이, 1개의 비트선에 1개의 데이터 기억 회로(10)를 배치하는 것도 가능하다. 이 경우, 예를 들면 프로그램은, 2개의 비트선에 대하여, 동시에 기입을 행하고, 베리파이 리드 및 리드 시에는, 한쪽의 비트선의 데이터를 판독하고, 다른쪽의 비트선은, 비선택으로 한다.

제4 실시예에 따르면, 동시에 기입하는 셀의 수를 제1 실시예의 2배로 할 수 있기 때문에, 한층 더한 고속 기입을 행하는 것이 가능하다.

(제5 실시예)

제5 실시예도 제4 실시예와 마찬가지로, 도 16에 도시한 바와 같이, 1개의 비트선에 1개의 데이터 기억 회로(10)를 접속하고 있다. 프로그램은, 2개의 비트선에 대하여, 동시에 기입을 행하고, 베리파이 리드 및 리드 시에도, 2개의 비트선의 데이터를 판독한다. 이 경우, 소스, 웰 및 중간 전위를 공급하고 있는 정전압 발생 회로(71)(도 1에 도시함)에 전류가 유입된다. 그러나, 베리파이 리드 및 리드 시에도, 모든 비트선의 데이터를 동시에 판독하기 때문에, 다음과 같이 한다. 예를 들면 정전압 발생 회로(71)의 전류가 안정될 때까지의 시간을 확보한다. 또는, 우선, 전류가 큰 셀로부터 데이터를 판독하고, 이 후, 이 전류가 큰 셀을 제외하고, 전류가 작은 셀로부터 다시 판독하고, 재차 이 동작을 반복한다.

제5 실시예에 따르면, 동시에 기입, 및 리드하는 셀의 수를 제1 실시예의 2배로 할 수 있다. 따라서, 한층 더한 고속화가 가능하다.

또한, 상기 각 실시예는, 4치인 경우에 대하여 설명하였지만, 8치, 16치, n치(n은 자연수)의 데이터를 기억하는 반도체 기억 장치에 각 실시예를 적용하는 것이 가능하다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.

본 발명에 따르면, 메모리 셀에 네가티브의 임계 전압을 설정할 수 있으며, 또한 안정된 동작이 가능한 반도체 기억 장치를 제공할 수 있다.

Claims

반도체 기억 장치에 있어서,

복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이-상기 메모리 셀은 워드선, 및 비트선에 접속되어 있음-와,

상기 워드선, 및 비트선의 전위를 제어하는 제어 회로

를 포함하고,

상기 제어 회로는, 상기 비트선 중 제1 비트선에 접속된 메모리 셀로부터 판독 동작을 행하는 경우, 상기 제1 비트선에 인접하여 배치된 제2 비트선과, 상기 메모리 셀 어레이의 소스선에, 제1 전압을 공급하는 반도체 기억 장치.
제1항에 있어서,

상기 제어 회로는, 상기 제1 비트선에 접속된 메모리 셀로부터 데이터를 판독하는 경우, 상기 메모리 셀 어레이가 형성된 웰에도 상기 제1 전압을 공급하는 반도체 기억 장치.
제1항에 있어서,

상기 제어 회로는, 상기 제1 전압을 발생하는 정전압 발생 회로를 포함하고 있는 반도체 기억 장치.
제3항에 있어서,

상기 정전압 발생 회로와 상기 메모리 셀 어레이의 소스선 사이에 접속되는 적어도 1개의 제1 스위치를 더 포함하는 반도체 기억 장치.
제4항에 있어서,

상기 정전압 발생 회로와 상기 메모리 셀 어레이의 웰 사이에 접속되는 적어도 1개의 제2 스위치를 더 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제어 회로는, 상기 판독 동작 시에, 제1 비트선에 제1 프리차지 전압을 공급한 후, 상기 워드선에 소정의 전압을 공급하며, 상기 비트선의 전위 변화를 판독하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 비트선에 공급하는 제1 프리차지 전압은, 상기 제1 전압보다 높은 전압인 반도체 기억 장치.
제1항에 있어서,

상기 제1 비트선의 전하는, 상기 메모리 셀, 소스선을 통해 상기 제2 비트선으로 이동하는 반도체 기억 장치.
제4항에 있어서,

상기 소스선에 접속되며, 소거 동작 시에 온으로 되어, 상기 소스선 및 상기 웰에 소거 전압을 공급하는 적어도 1개의 제3 스위치를 더 포함하는 반도체 기억 장치.
제9항에 있어서,

상기 웰에 접속되며, 소거 동작 시에 온으로 되어, 상기 소스선 및 상기 웰에 소거 전압을 공급하는 적어도 1개의 제4 스위치를 더 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 전압은, 접지 전압인 반도체 기억 장치.
제1항에 있어서,

일단이 상기 비트선에 접속된 제1 트랜지스터와,

상기 제1 트랜지스터의 타단에 일단이 접속되며, 타단에 제1 신호가 공급되는 캐패시터를 더 포함하고,

상기 제어 회로는, 상기 제1 비트선의 전위를 판독하는 경우, 상기 캐패시터의 일단에 제3 전압을 공급한 후, 상기 제1 신호를 로우 레벨로부터 하이 레벨로 함으로써, 상기 캐패시터의 일단의 전압을 상기 제3 전압보다 높은 전압으로 승압하여, 제1 트랜지스터의 게이트에 소정의 전압을 인가함으로써, 상기 제1 비트선의 전위를 판독하고, 상기 제1 트랜지스터를 오프한 후, 상기 제1 신호를 하이 레벨로부터 로우 레벨로 설정하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이-상기 메모리 셀은 워드선, 및 비트선에 접속되어 있음-와,

상기 워드선, 비트선, 소스선, 및 웰의 전위를 제어하는 제어 회로, 및

제1 전압 및 제2 전압을 발생하는 정전압 발생 회로

를 포함하고,

상기 메모리 셀은, 제1 상태, 제2 상태 내지 제n 상태(n은 2 이상의 자연수)의 n개의 상태를 갖고, 상기 제어 회로는, 제1 상태, 제2 상태 내지 제k 상태(k≤n, k는 자연수)의 상태를 판독하는 경우, 상기 메모리 셀 어레이의 소스선에, 상기 정전압 발생 회로에 의해 발생된 상기 제1 전압을 공급하고, 제(k+1) 상태 내지 제n 상태의 상태를 판독하는 경우, 상기 메모리 셀 어레이의 소스선에, 상기 제2 전압을 공급하는 반도체 기억 장치.
제13항에 있어서,

상기 제어 회로는, 제1 상태, 제2 상태 내지 제k 상태(k≤n, k는 자연수)의 상태를 판독하는 경우, 상기 메모리 셀 어레이의 웰에도, 상기 정전압 발생 회로에 의해 발생된 상기 제1 전압을 공급하고, 제(k+1) 상태 내지 제n 상태의 상태를 판독하는 경우, 상기 메모리 셀 어레이의 웰에도 상기 제2 전압을 공급하는 반도체 기억 장치.
제13항에 있어서,

상기 제2 전압은, 상기 제1 전압보다 낮은 반도체 기억 장치.
제13항에 있어서,

상기 제어 회로는, 상기 제1 상태, 제2 상태 내지 제k 상태(k≤n, k는 자연수)의 상태를 판독하는 경우, 상기 비트선 중, 선택된 비트선에는, 제1 프리차지 전압을 공급하고, 제(k+1) 상태 내지 제n 상태의 상태를 판독하는 경우, 상기 선택된 비트선에는, 제2 프리차지 전압을 공급하는 반도체 기억 장치.
제16항에 있어서,

상기 제1 프리차지 전압과 상기 제1 전압의 차와, 상기 제2 프리차지 전압과 상기 제2 전압의 차는 동일한 반도체 기억 장치.
제13항에 있어서,

상기 제어 회로는, 상기 비트선 중 제1 비트선에 접속된 메모리 셀로부터 데 이터의 판독 동작을 행하는 경우에, 상기 제1 상태, 제2 상태 내지 제k 상태(k≤n, k는 자연수)의 상태를 판독하는 경우, 상기 제1 비트선에 인접하여 배치된 제2 비트선에, 상기 정전압 발생 회로에 의해 발생된 상기 제1 전압을 공급하고, 제(k+1) 상태 내지 제n 상태의 상태를 판독하는 경우, 상기 제2 비트선에 상기 제2 전압을 공급하는 반도체 기억 장치.
제13항에 있어서,

상기 메모리 셀에 기입하는 데이터 및 상기 메모리 셀로부터 판독된 데이터를 기억하는 데이터 기억 회로를 더 포함하는 반도체 기억 장치.
제19항에 있어서,

상기 데이터 기억 회로는, 한 쌍의 비트선에 접속되는 반도체 기억 장치.
제19항에 있어서,

상기 데이터 기억 회로는, 1개의 비트선에 접속되는 반도체 기억 장치.
제13항에 있어서,

일단이 상기 비트선에 접속된 제1 트랜지스터와,

상기 제1 트랜지스터의 타단에 일단이 접속되며, 타단에 제1 신호가 공급되는 캐패시터를 더 포함하고,

상기 제어 회로는, 상기 제1 비트선의 전위를 판독하는 경우, 상기 캐패시터의 일단에 제3 전압을 공급한 후, 상기 제1 신호를 로우 레벨로부터 하이 레벨로 함으로써, 상기 캐패시터의 일단의 전압을 상기 제3 전압보다 높은 전압으로 승압하여, 제1 트랜지스터의 게이트에 소정의 전압을 인가함으로써, 상기 제1 비트선의 전위를 판독하고, 상기 제1 트랜지스터를 오프한 후, 상기 제1 신호를 하이 레벨로부터 로우 레벨로 설정하는 반도체 기억 장치.