CN103137204A - 闪存存储器的位线控制电路 - Google Patents

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金建明
姚翔
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Shanghai Hua Hong NEC Electronics Co Ltd
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Abstract

本发明公开了一种闪存存储器的位线控制电路；包括：相邻两个存储单元A和B；存储单元A和B的位线分别为BL1和BL2；存储单元A和B共有的源极信号线SL；存储单元A和B共有的SONOS线和字线分别为WLS和WL；位线写控制电路D，晶体管M10和晶体管M11控制BL1；晶体管M12和晶体管M13控制BL2；字线译码及驱动电路C；在VNEG进入M11及M13之前加入一个N型晶体管M14，晶体管M14的漏极、栅极、源极和衬底分别接VNEG_C、VNEG_HALF、VNEG和VNEG；VENG_C接至M11和M13的漏极；由VNEG_HALF的电位决定VNEG是否进入位线。本发明的选择管处于开启状态时，位线信号从编程电压断开，当选择管关闭时，位线信号才正确连接至编程电压，从而改善电荷泵启动过程中位线间漏电流的情况。

Description

闪存存储器的位线控制电路
技术领域
本发明涉及一种半导体存储芯片控制电路。
背景技术
图1所示为现有技术的电路示意图。A，B为相邻两个存储单元，BL1和BL2分别为A和B的位线；SL为A和B共有的源极信号线；WLS和WL分别为A，B共有的SONOS线和字线。D为位线写控制电路，M10和M11控制BL1；M12和M13控制BL2。C为字线译码及驱动电路。
图2所示为现有电路编程操作的工作流程。进行编程操作时，先建立好位线信号，再启动电荷泵，接着持续编程一段时间。假设要写入的内容为DIN1＝‘1’，DIN1＝’0’，根据该闪存技术操作条件，则A、B存储单元的操作条件要求如表一所示，其它相关控制信号状态如下：NET1＝’0’，NET4＝’1’。VPOS为正高压信号；VNEG为负高压信号；VNEG_HALF为负高压信号，其最终电压值介于VNEG和GND之间；VBL为编程禁止信号，其值介于VDD和GND之间；VNEG和VNEG_HALF由同一电荷泵提供。
Figure BDA0000111515010000011
表一
由于电荷泵启动阶段存在VNEG_HALF电压小于VNEG的情况，如图3所示，假设0到t3时间段内|VNEG-VNEG_HALF|＜Vtn，Vtn为M9的域值电压。那么这段时间内M9处于关闭状态，所以WL信号处在高阻状态，而此时M1，M3皆为开启状态，M2，M4则由于栅极电位的不确定而存在开启的可能，因此就存在如图4所示的从VBL到VNEG的漏电的可能。
对于共源结构的闪存存储器，当相邻个存储单元编程内容不一致时，存在位线间的漏电流，该漏电流在电荷泵启动过程中由于选择管处于开启状态而显得尤为明显，以至于影响到了提供位线编程电压的电荷泵的正常启动。
发明内容
本发明所要解决的技术问题是提供一种闪存存储器的位线控制电路，它可以改善电荷泵启动过程中位线间漏电流的情况。
为了解决以上技术问题，本发明提供了一种闪存存储器的位线控制电路；包括：相邻两个存储单元A和B；存储单元A和B的位线分别为BL1和BL2；存储单元A和B共有的源极信号线SL；存储单元A和B共有的SONOS线和字线分别为WLS和WL；位线写控制电路D，晶体管M10和晶体管M11控制BL1；晶体管M12和晶体管M13控制BL2；字线译码及驱动电路C；在VNEG进入M11及M13之前加入一个N型晶体管M14，晶体管M14的漏极、栅极、源极和衬底分别接VNEG_C、VNEG_HALF、VNEG和VNEG；VENG_C接至M11和M13的漏极；由VNEG_HALF的电位决定VNEG是否进入位线。
本发明的有益效果在于：选择管处于开启状态时，位线信号从编程电压断开，当选择管关闭时，位线信号才正确连接至编程电压，从而改善电荷泵启动过程中位线间漏电流的情况。
所述位线控制晶体管的域值电压要大于字线最后一级驱动的N型晶体管的域值电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1所示为现有技术的电路示意图；
图2是现有电路编程操作的工作流程示意图；
图3是VNEG_HALF和VNEG信号的波形示意图
图4是从VBL到VNEG漏电的示意图；
图5是本发明所述方案的示意图；
图6是本发明所述电路编程操作的工作流程图。
具体实施方式
本发明提出了一种位线控制电路，使得选择管处于开启状态时，位线信号从编程电压断开，当选择管关闭时，位线信号才正确连接至编程电压，从而改善电荷泵启动过程中位线间漏电流的情况。
如图5所示，本发明所述的闪存存储器的位线控制电路；包括：相邻两个存储单元A和B；存储单元A和B的位线分别为BL1和BL2；存储单元A和B共有的源极信号线SL；存储单元A和B共有的SONOS线和字线分别为WLS和WL；位线写控制电路D，晶体管M10和晶体管M11控制BL1；晶体管M12和晶体管M13控制BL2；字线译码及驱动电路C；在晶体管M11及晶体管M13之前加入一个N型晶体管M14，晶体管M14的漏极、栅极、源极分别接负位线控制晶体管的域值电压VNEG_C、负高压信号VNEG_HALF、负高压信号VNEG，其衬底接负高压信号VNEG；位线控制晶体管的域值电压VENG_C接至晶体管M11和晶体管M13的漏极；由负高压信号VNEG_HALF的电位决定负高压信号VNEG是否进入位线。所述位线控制晶体管的域值电压要大于字线最后一级驱动的N型晶体管的域值电压。
在VNEG进入M11及M13之前加入一个N型晶体管M14，它的漏极、栅极、源极和衬底分别接VNEG_C、VNEG_HALF、VNEG和VNEG。VENG_C接至M11和M13的漏极。确保M14的Vt大于M9的Vt。
由VNEG_HALF的电位决定VNEG是否进入位线，电路编程操作的工作流程则如图6所示，先建立电荷泵至|VNEG-VNEG_HALF|＞Vtn，Vtn为M14的域值电压，在建立位线信号。只要确保M14的Vt大于M9的Vt，可有效改善位线间漏电情况。
本发明并不限于上文讨论的实施方式。以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围。以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。

Claims (2)

1.一种闪存存储器的位线控制电路；包括：
相邻两个存储单元A和B；
存储单元A和B的位线分别为BL1和BL2；
存储单元A和B共有的源极信号线SL；
存储单元A和B共有的SONOS线和字线分别为WLS和WL；
位线写控制电路D，晶体管M10和晶体管M11控制BL1；
晶体管M12和晶体管M13控制BL2；
字线译码及驱动电路C；
其特征在于，
在晶体管M11及晶体管M13之前加入一个N型晶体管M14，晶体管M14的漏极、栅极、源极分别接负位线控制晶体管的域值电压VNEG_C、负高压信号VNEG_HALF、负高压信号VNEG，其衬底接负高压信号VNEG；
位线控制晶体管的域值电压VENG_C接至晶体管M11和晶体管M13的漏极；
由负高压信号VNEG_HALF的电位决定负高压信号VNEG是否进入位线。
2.如权利要求1所述的闪存存储器的位线控制电路，其特征在于，所述位线控制晶体管的域值电压要大于字线最后一级驱动的N型晶体管的域值电压。
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