CN103811062A - 存储器及存储器的读取方法 - Google Patents

Abstract

一种存储器及存储器的读取方法。所述存储器的读取方法包括：施加0V电压至目标存储单元连接的源线，施加正电压值的第一读取电压至所述目标存储单元连接的字线，施加负电压值的第二读取电压至所述目标存储单元连接的第一控制栅线和第二控制栅线；通过读取电路读取所述目标存储单元连接的位线上的电流。本发明技术方案提供的存储器及存储器的读取方法，减小了对所述存储器进行读取操作时的功耗。

Description

存储器及存储器的读取方法

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器及其读取方法。

背景技术

电可擦可编程只读存储器（EEPROM，Electrically Erasable ProgrammableRead-Only Memory）是一种以字节为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器（EPROM，ErasableProgrammable Read-Only Memory），EEPROM不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于EEPROM的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器（RAM，Random Access Memory）芯片，甚至取代部分的硬盘功能，与高速RAM成为二十一世纪最常用且发展最快的两种存储技术。

图1是现有的一种EEPROM存储单元的剖面结构示意图。参考图1，所述存储单元包括：衬底100；位于所述衬底100上方的中间电极103；对称分布于所述中间电极103两侧的第一存储位和第二存储位。其中，所述第一存储位包括漏极101、第一控制栅极104以及第一浮栅105；第二存储位包括源极102、第二控制栅极106以及第二浮栅107。所述漏极101和所述源极102位于所述衬底100内部，所述第一控制栅极104、所述第一浮栅105、所述第二控制栅极106以及所述第二浮栅107位于所述衬底100上方。通常来说，采用图1所示的存储单元存储数据时，仅使用所述第一存储位和所述第二存储位中的一个存储位存储数据，另一个存储位作为备用。

多个如图1所示的存储单元呈阵列排布形成EEPROM存储阵列，每个存储单元的控制栅极、中间电极、源极以及漏极分别连接至控制栅线、字线、源线以及位线，通过对所述控制栅线、字线、源线以及位线施加不同的操作电压，实现对所述存储单元的读操作、写操作以及擦除操作。以采用所述第一存储位存储数据、所述第二存储位作为备用为例，对所述存储单元进行写操作时，即是将电子注入所述第一浮栅105，进行写操作后读出的为二进制数据“0”；对所述存储单元进行擦除操作时，即是释放所述第一浮栅105中存储的电子，进行擦除操作后读出的为二进制数据“1”。

图2是采用常见的一种读取电路对图1所示的存储单元进行读取的结构示意图。参考图2，以存储单元M10为目标存储单元（即需要进行读取的存储单元）为例，所述存储单元M10的第一控制栅极连接第一控制栅线CG1，所述存储单元M10的第二控制栅极连接第二控制栅线CG2，所述存储单元M10的中间电极连接字线WL，所述存储单元M10的源极连接源线SL，所述存储单元M10的漏极连接位线BL。所述第一控制栅线CG1、字线WL以及第二控制栅线CG2连接存储器中的行译码器10，所述位线BL连接存储器中的列选通晶体管M11的源极，所述源线SL通常接地。所述列选通晶体管M11的栅极连接存储器中的列译码器11，所述列选通晶体管M11的漏极连接读取电路12。

所述读取电路12包括参考电流源Iref、比较器Comp、放大器A1以及调整晶体管M12。其中，所述参考电流源Iref的一端适于输入电源电压Vdd，所述参考电流源Iref的另一端连接所述比较器Comp的第一输入端和所述调整晶体管M12的漏极；所述比较器Comp的第二输入端适于输入参考电压Vr，所述比较器Comp的输出端适于输出数据Dout；所述调整晶体管M12的栅极连接所述放大器A1的输出端，所述调整晶体管M12的源极连接所述放大器A1的输入端和所述列选通晶体管M11的漏极。

在读取所述存储单元M10前，由所述放大器A1和所述调整晶体管M12对所述列选通晶体管M12的漏极进行预充电，即所述列选通晶体管M11的漏极电压随所述调整晶体管M12的栅极电压升高而被快速充电至高电平。所述调整晶体管M12的栅极通常还接有预充电单元（图未示），以对所述调整晶体管M12的栅极电压进行控制。当所述列选通晶体管M11的漏极电压升高至一预定值时，所述调整晶体管M12的栅极电压降低，将所述调整晶体管M12截止。

读取所述存储单元M10时，通过所述行译码器10向所述字线WL、所述第一控制栅线CG1和所述第二控制栅线CG2施加读取电压，通过所述列译码器11向所述行选通管M11的栅极施加驱动电压，使所述行选通管M11导通。所述调整晶体管M12处于不完全截止状态，流过所述调整晶体管M12的电流被钳位到与所述存储单元M10的电流相等。所述参考电流源Iref提供的参考电流和所述存储单元M10的电流进行比较，根据比较结果对数据节点VD进行充电或放电，升高或降低所述数据节点VD的电压，所述比较器Comp根据所述数据节点VD的电压和所述参考电压Vr的比较结果输出数据Dout为“1”或“0”。

通常，所述行译码器10包括字线译码单元和控制栅线译码单元，所述字线译码单元适于向所述字线WL提供读取电压，所述控制栅线译码单元适于向所述第一控制栅线CG1和所述第二控制栅线CG2提供读取电压。所述行译码器10提供的读取电压如表一所示。

表一

	CG1	WL	CG2
				电压	0V	2.5V至3.5V	0V

然而，采用现有的操作方法读取所述存储单元M10时的功耗较大，影响存储器的整体性能。

发明内容

本发明解决的是对存储器进行读取操作时功耗大的问题。

为解决上述问题，本发明提供一种存储器，包括：

存储阵列，包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元，所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极以及源极，所述中间电极连接所述字线，所述第一控制栅极连接所述第一控制栅线，所述第二控制栅极连接所述第二控制栅线，所述漏极连接所述位线，所述源极连接所述源线；

行译码器，适于在对所述存储器进行读操作时向所述字线提供正电压值的第一读取电压、向所述第一控制栅线和所述第二控制栅线提供负电压值的第二读取电压；

读取电路，适于读取所述存储单元存储的数据；

列选通晶体管，适于连通所述位线和所述读取电路；

列译码器，适于控制所述列选通晶体管的导通与截止。

可选的，所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。

可选的，所述行译码器包括字线译码单元和控制栅线译码单元；所述字线译码单元适于向所述字线提供所述第一读取电压，所述控制栅线译码单元适于向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。

可选的，所述控制栅线译码单元包括：

预译码单元，适于根据所述存储单元的地址信号在第一电源域产生所述存储单元的操作电压；

电平移位单元，适于将所述第一电源域的操作电压转换为第二电源域的操作电压，所述第二电源域的负电源电压与所述第二读取电压相等；

输出缓冲单元，适于增强所述第二电源域的操作电压的驱动能力。

可选的，所述输出缓冲单元包括PMOS晶体管和NMOS晶体管；

所述PMOS晶体管的源极适于输入所述第二电源域的正电源电压，所述PMOS晶体管的栅极连接所述NMOS晶体管的栅极并适于输入所述第二电源域的操作电压，所述PMOS晶体管的漏极连接所述NMOS晶体管的漏极，所述NMOS管的源极适于输入所述第二电源域的负电源电压。

可选的，在所述存储阵列中，同行存储单元的中间电极连接同一条字线，同行存储单元的第一控制栅极连接同一条第一控制栅线，同行存储单元的第二控制栅极连接同一条第二控制栅线，同列存储单元的漏极连接同一条位线，同列存储单元的源极连接同一条源线。

可选的，所述读取电路包括参考电流源、比较器、放大器以及调整晶体管；

所述参考电流源的一端适于输入所述存储器的电源电压，所述参考电流源的另一端连接所述比较器的第一输入端和所述调整晶体管的漏极；

所述比较器的第二输入端适于输入参考电压，所述比较器的输出端适于输出所述存储单元存储的数据；

所述调整晶体管的栅极连接所述放大器的输出端，所述调整晶体管的源极连接所述放大器的输入端和所述列选通晶体管的漏极。

可选的，所述行译码器还适于在所述存储器处于待机模式时向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。

本发明还提供一种存储器的读取方法，所述存储器包括存储阵列，所述存储阵列包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元，所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极以及源极，所述中间电极连接所述字线，所述第一控制栅极连接所述第一控制栅线，所述第二控制栅极连接所述第二控制栅线，所述漏极连接所述位线，所述源极连接所述源线，所述存储器的读取方法包括：

施加0V电压至目标存储单元连接的源线，施加正电压值的第一读取电压至所述目标存储单元连接的字线，施加负电压值的第二读取电压至所述目标存储单元连接的第一控制栅线和第二控制栅线；

通过读取电路读取所述目标存储单元连接的位线上的电流。

可选的，所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的存储器及存储器的读取方法，对存储器中的目标存储单元进行读取操作时，通过对所述目标存储单元的第一控制栅极连接的第一控制栅线和第二控制栅极连接的第二控制栅线施加负电压值的第二读取电压，在所述目标存储单元存储数据“0”时，读取操作使所述目标存储单元的导电沟道完全关断，减小所述目标存储单元存储数据“0”时的读出电流。由于读取电路中的参考电流的电流值等于所述目标存储单元存储数据“0”时的读出电流值和存储数据“1”时的读出电流值之和的一半，因此，所述目标存储单元存储数据“0”时的读出电流减小，读取电路中的参考电流相应减小，对所述存储器进行读操作时的功耗减小。

本发明的可选方案中，所述行译码器除在对所述存储器进行读操作时向所述第一控制栅线和所述第二控制栅线提供负电压值的第二读取电压，在所述存储器处于待机模式时也向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压，因此，所述存储器由待机模式切换为读操作模式时，所述行译码器对所述第一控制栅线和所述第二控制栅线提供的电压不必进行切换，进一步减小了存储器的功耗。

附图说明

图1是现有的一种EEPROM存储单元的剖面结构示意图；

图2是采用常见的一种读取电路对图1所示的存储单元进行读取的结构示意图；

图3是图2所示的存储单元的读出电流以及参考电流源提供的参考电流随时间变化的示意图；

图4是图2所示的存储单元的转移特性曲线示意图；

图5是本发明实施例对目标存储单元进行读取操作时施加电压的示意图；

图6是本发明实施例的目标存储单元的转移特性曲线示意图；

图7是本发明实施例的控制栅线译码单元的结构示意图。

具体实施方式

对于图2所示的存储单元的读取结构，通过比较所述参考电流源Iref提供的参考电流和所述存储单元M10的读出电流，根据比较结果确定所述存储单元M10存储的数据为“1”还是为“0”。作为比较的基准，所述参考电流源Iref提供直流的参考电流。所述参考电流的电流值根据所述存储单元M10存储数据“1”时的读出电流和存储数据“0”时的读出电流确定，其大小直接决定了对所述存储器进行读取操作时的功耗。

图3是所述存储单元M10的读出电流以及所述参考电流随时间变化的示意图。参考图3，横坐标表示时间；纵坐标表示电流；直线L30表示所述存储单元M10存储数据“0”（即对所述存储单元M10进行写操作）时的读出电流，直线L31表示所述存储单元M10存储数据“1”（即对所述存储单元M10进行擦除操作）时的读出电流，直线L32表示所述参考电流。通常，为了增大所述存储单元M10的读取余量，所述参考电流设置为所述存储单元M10存储数据“0”时的读出电流与存储数据“1”时的读出电流之和的一半，即ir=（i0+i1）/2。其中，ir为所述参考电流的电流值，i0为所述存储单元M10存储数据“0”时的读出电流值，i1为所述存储单元M10存储数据“1”时的读出电流值。

图4是所述存储单元M10的转移特性曲线示意图。参考图4，横坐标表示所述存储单元M10的栅源电压，即所述存储单元M10的中间电极与源极之间的电压差；纵坐标表示所述存储单元M10的漏极电流，亦即所述位线BL上的电流；曲线L41表示所述存储单元M10存储数据“0”时的转移特性曲线，曲线L42表示所述存储单元M10存储数据“1”时的转移特性曲线。Vt0表示所述存储单元M10存储数据“0”时的阈值电压，Vt1表示所述存储单元M10存储数据“1”时的阈值电压。对所述存储单元M10进行写操作，即是将电子注入所述存储单元M10的浮栅，因此，所述存储单元M10存储数据“0”时的阈值电压Vt0大于存储数据“1”时的阈值电压。

继续参考图4，Vwl表示读取所述存储单元M10时所述存储单元M10的中间电极上的电压，即所述行译码器10向所述字线WL提供的读取电压。点a对应的横坐标值为Vwl，纵坐标值为所述存储单元M10存储数据“0”时的读出电流值i0；点b对应的横坐标值为Vwl，纵坐标值为所述存储单元M10存储数据“1”时的读出电流值i1；点c对应的横坐标值为Vwl，纵坐标值为所述参考电流的电流值ir。

现有技术中，读取所述存储单元M10时，所述行译码器10提供的读取电压如表一所示。结合图3和图4，当所述存储单元M10存储数据“0”时，所述行译码器10提供的读取电压并不能使所述存储单元M10的导电沟道完全关断，所述存储单元M10存储数据“0”时的读出电流值i0并不为0，因此，所述参考电流的电流值ir也较大，对所述存储器进行读取的功耗较大。基于此，本发明技术方案提供一种存储器及存储器的读取方法，通过改变对目标存储单元施加的读取电压，减小目标存储单元存储数据“0”时的读出电流，从而减小对存储器进行读取操作的功耗。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种存储器的读取方法。所述存储器包括存储阵列，所述存储阵列包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元。所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极、源极、第一浮栅以及第二浮栅，所述源极、第一控制栅极以及第一浮栅构成第一存储位，所述漏极、第二控制栅极以及第二浮栅构成第二存储位。通常，所述第一存储位和所述第二存储位中的一个存储位存储数据，另一个存储位作为备用。所述存储单元的结构可参考对图1的描述，在此不再赘述。

所述存储单元的中间电极连接所述字线，所述存储单元的第一控制栅极连接所述第一控制栅线，所述存储单元的第二控制栅极连接所述第二控制栅线，所述存储单元的漏极连接所述位线，所述存储单元的源极连接所述源线。通过对所述字线、第一控制栅线、第二控制栅线、位线以及源线施加电压，实现对所述存储单元的操作。需要说明的是，由于本发明实施例仅涉及对单个存储单元进行的读取操作，与所述存储阵列的具体结构不相关，所述存储阵列的结构可为现有的任意一种结构，本发明对此不作限定。

所述存储器的读取方法包括：施加0V电压至目标存储单元连接的源线，施加正电压值的第一读取电压至所述目标存储单元连接的字线，施加负电压值的第二读取电压至所述目标存储单元连接的第一控制栅线和第二控制栅线；通过读取电路读取所述目标存储单元连接的位线上的电流。

具体地，所述目标存储单元为需要读取的存储单元。以对图5所示的目标存储单元M50进行读取为例，所述目标存储单元M50的中间电极连接字线WL，所述目标存储单元M50的第一控制栅极连接第一控制栅线CG1，所述目标存储单元M50的第二控制栅极连接所述第二控制栅线CG2，所述目标存储单元M50的漏极连接所述位线BL，所述目标存储单元M50的源极连接所述源线SL。

对所述目标存储单元M50进行读取时，施加0V电压至所述源线SL，施加正电压值的第一读取电压至所述字线WL，施加负电压值的第二读取电压至所述第一控制栅线CG1和所述第二控制栅线CG2；通过读取电路读取所述位线BL上的电流，所述位线BL上的电流即是所述目标存储单元M50存储数据时的读出电流Icell。所述读取电路可以为图2所示的读取电路12，也可以为与其类似的电路结构。本领域技术人员知晓读取所述位线BL上的电流的具体操作，在此不再赘述。

所述第一读取电压和所述第二读取电压的电压值可以根据电路结构和器件特性等进行设定。在本实施例中，对所述目标存储单元M50连接的源线SL、字线WL、第一控制栅线CG1以及第二控制栅线CG2施加的电压如表二所示，即所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。

表二

	SL	WL	CG1	CG2
					电压	0V	2.5V～3.5V	-0.4V～-1V	-0.4V～-1V

图6是本发明实施例所述目标存储单元M50的转移特性曲线示意图。参考图6，横坐标表示所述目标存储单元M50的栅源电压，即所述目标存储单元M50的中间电极与源极之间的电压差；纵坐标表示所述目标存储单元M50的漏极电流，亦即所述位线BL上的电流；曲线L61表示所述目标存储单元M50存储数据“0”时的转移特性曲线，曲线L62表示所述目标存储单元M50存储数据“1”时的转移特性曲线。Vt0表示所述目标存储单元M50存储数据“0”时的阈值电压，Vt1表示所述目标存储单元M50存储数据“1”时的阈值电压。

继续参考图6，Vwl表示读取所述目标存储单元M50时所述目标存储单元M50的中间电极上的电压值，即所述第一读取电压的电压值。点a对应的横坐标值为Vwl，纵坐标值为所述目标存储单元M50存储数据“0”时的读出电流值i0；点b对应的横坐标值为Vwl，纵坐标值为所述目标存储单元M50存储数据“1”时的读出电流值i1；点c对应的横坐标值为Vwl，纵坐标值为读取电路中参考电流的电流值ir。

本发明实施提供的存储器的读取方法，通过对所述目标存储单元M50连接的第一控制栅线CG1和第二控制栅线CG2施加负电压值的第二读取电压，将负电压耦合至所述目标存储单元M50的浮栅。当所述目标存储单元M50存储的数据为“0”时，使所述目标存储单元M50的导电沟道完全关断。因此，所述目标存储单元M50存储数据“0”时的读出电流值i0为0，所述读取电路中的参考电流的电流值ir减小，对所述存储器进行读取的功耗减小。

本发明实施例还提供一种存储器，所述存储器包括存储阵列、行译码器、读取电路、列选通管以及列译码电路。具体地，所述存储阵列包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元。所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极、源极、第一浮栅以及第二浮栅。所述源极、第一控制栅极以及第一浮栅构成第一存储位，所述漏极、第二控制栅极以及第二浮栅构成第二存储位。通常，所述第一存储位和所述第二存储位中的一个存储位存储数据，另一个存储位作为备用。所述存储单元的结构可参考对图1的描述，在此不再赘述。

所述存储单元的中间电极连接所述字线，所述存储单元的第一控制栅极连接所述第一控制栅线，所述存储单元的第二控制栅极连接所述第二控制栅线，所述存储单元的漏极连接所述位线，所述存储单元的源极连接所述源线。通过对所述字线、第一控制栅线、第二控制栅线、位线以及源线施加电压，实现对所述存储单元的操作。

作为一具体实施例，在所述存储阵列中，同行存储单元的中间电极连接同一条字线，同行存储单元的第一控制栅极连接同一条第一控制栅线，同行存储单元的第二控制栅极连接同一条第二控制栅线，同列存储单元的漏极连接同一条位线，同列存储单元的源极连接同一条源线。当然，所述存储阵列的具体结构并不限于本实施例的描述，只要通过对所述字线、第一控制栅线、第二控制栅线、位线以及源线施加电压能够实现对所述存储单元进行操作即可。

所述行译码器适于在对所述存储器进行操作时向所述字线提供操作电压，在本发明技术方案中，在对所述存储器进行读操作时，所述行译码器适于向所述字线提供正电压值的第一读取电压、向所述第一控制栅线和所述第二控制栅线提供负电压值的第二读取电压。所述第一读取电压和所述第二读取电压的电压值可以根据电路结构和器件特性等进行设定，在本实施例中，所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。

通常，所述行译码器包括字线译码单元和控制栅线译码单元。所述字线译码单元适于向所述字线提供所述第一读取电压，所述控制栅线译码单元适于向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。所述字线译码单元提供的第一读取电压与现有技术中相同，其具体结构也可与现有技术中相同，本发明实施例仅提供所述控制栅线译码单元的一种具体结构。

图7是所述控制栅线译码单元的结构示意图。参考图7，所述控制栅线译码单元包括预译码单元71、电平移位单元72以及输出缓冲单元73。

所述预译码单元71适于根据所述存储单元的地址信号在第一电源域产生所述存储单元的操作电压。通常，所述第一电源域为（Vdd，0），即所述第一电源域的正电源电压为所述存储器的电源电压Vdd，所述第一电源域的负电源电压为地电压。所述电平移位单元72适于将所述第一电源域的操作电压转换为第二电源域（Vpos，Vneg）的操作电压，所述第二电源域（Vpos，Vneg）的负电源电压Vneg与所述第二读取电压相等。所述输出缓冲单元73适于增强所述第二电源域（Vpos，Vneg）的操作电压的驱动能力。

所述输出缓冲单元73包括PMOS晶体管P11和NMOS晶体管N11。所述PMOS晶体管P11的源极适于输入所述第二电源域（Vpos，Vneg）的正电源电压Vpos，所述PMOS晶体管P11的栅极连接所述NMOS晶体管N11的栅极并适于输入所述第二电源域（Vpos，Vneg）的操作电压，所述PMOS晶体管P11的漏极连接所述NMOS晶体管N11的漏极并作为所述字线译码单元的输出端Out，所述输出端Out连接所述存储阵列中的第一控制栅线和第二控制栅线，所述NMOS管N11的源极适于输入所述第二电源域（Vpos，Vneg）的负电源电压Vneg。

所述读取电路适于读取所述存储单元存储的数据，其具体电路结构可以为图2所示的读取电路12，也可以为与其类似的电路结构。所述列选通晶体管适于连通所述位线和所述读取电路，所述列译码器适于控制所述列选通晶体管的导通与截止。所述列选通晶体管和所述列译码器可参考对图2的描述，在此不再赘述。

本发明实施例还提供另一种存储器，所述存储器包括存储阵列、行译码器、读取电路、列选通管以及列译码电路。本实施例与上一实施例的区别在于：所述行译码器不仅在对所述存储器进行读操作时向所述字线提供正电压值的第一读取电压、向所述第一控制栅线和所述第二控制栅线提供负电压值的第二读取电压，还适于在所述存储器处于待机模式时向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。由于所述存储器由待机模式切换为读操作模式时，所述行译码器对所述第一控制栅线和所述第二控制栅线提供的电压不必进行切换，进一步减小了存储器的功耗。

综上所述，本发明技术方案提供的存储器及存储器的读取方法，通过对目标存储单元的第一控制栅极连接的第一控制栅线和第二控制栅极连接的第二控制栅线施加负电压值的第二读取电压，在所述目标存储单元存储数据“0”时，读取操作使所述目标存储单元的导电沟道完全关断，减小所述存储器的读取功耗。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种存储器，其特征在于，包括：

存储阵列，包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元，所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极以及源极，所述中间电极连接所述字线，所述第一控制栅极连接所述第一控制栅线，所述第二控制栅极连接所述第二控制栅线，所述漏极连接所述位线，所述源极连接所述源线；

行译码器，适于在对所述存储器进行读操作时向所述字线提供正电压值的第一读取电压、向所述第一控制栅线和所述第二控制栅线提供负电压值的第二读取电压；

读取电路，适于读取所述存储单元存储的数据；

列选通晶体管，适于连通所述位线和所述读取电路；

列译码器，适于控制所述列选通晶体管的导通与截止。

2.如权利要求1所述的存储器，其特征在于，所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。

3.如权利要求1或2所述的存储器，其特征在于，所述行译码器包括字线译码单元和控制栅线译码单元；所述字线译码单元适于向所述字线提供所述第一读取电压，所述控制栅线译码单元适于向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。

4.如权利要求3所述的存储器，其特征在于，所述控制栅线译码单元包括：

预译码单元，适于根据所述存储单元的地址信号在第一电源域产生所述存储单元的操作电压；

电平移位单元，适于将所述第一电源域的操作电压转换为第二电源域的操作电压，所述第二电源域的负电源电压与所述第二读取电压相等；

输出缓冲单元，适于增强所述第二电源域的操作电压的驱动能力。

5.如权利要求4所述的存储器，其特征在于，所述输出缓冲单元包括PMOS晶体管和NMOS晶体管；

所述PMOS晶体管的源极适于输入所述第二电源域的正电源电压，所述PMOS晶体管的栅极连接所述NMOS晶体管的栅极并适于输入所述第二电源域的操作电压，所述PMOS晶体管的漏极连接所述NMOS晶体管的漏极，所述NMOS管的源极适于输入所述第二电源域的负电源电压。

6.如权利要求1所述的存储器，其特征在于，在所述存储阵列中，同行存储单元的中间电极连接同一条字线，同行存储单元的第一控制栅极连接同一条第一控制栅线，同行存储单元的第二控制栅极连接同一条第二控制栅线，同列存储单元的漏极连接同一条位线，同列存储单元的源极连接同一条源线。

7.如权利要求1所述的存储器，其特征在于，所述读取电路包括参考电流源、比较器、放大器以及调整晶体管；

所述参考电流源的一端适于输入所述存储器的电源电压，所述参考电流源的另一端连接所述比较器的第一输入端和所述调整晶体管的漏极；

所述比较器的第二输入端适于输入参考电压，所述比较器的输出端适于输出所述存储单元存储的数据；

所述调整晶体管的栅极连接所述放大器的输出端，所述调整晶体管的源极连接所述放大器的输入端和所述列选通晶体管的漏极。

8.如权利要求1所述的存储器，其特征在于，所述行译码器还适于在所述存储器处于待机模式时向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。

9.一种存储器的读取方法，其特征在于，所述存储器包括存储阵列，所述存储阵列包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元，所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极以及源极，所述中间电极连接所述字线，所述第一控制栅极连接所述第一控制栅线，所述第二控制栅极连接所述第二控制栅线，所述漏极连接所述位线，所述源极连接所述源线，所述存储器的读取方法包括：

施加0V电压至目标存储单元连接的源线，施加正电压值的第一读取电压至所述目标存储单元连接的字线，施加负电压值的第二读取电压至所述目标存储单元连接的第一控制栅线和第二控制栅线；

通过读取电路读取所述目标存储单元连接的位线上的电流。

10.如权利要求1所述的存储器，其特征在于，所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。

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