CN107045893B - 一种消除闪存编程干扰的电路 - Google Patents

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Abstract

本发明公开了一种消除闪存编程干扰的电路，包括：电荷泵，用于产生驱动位线所需的电压；降压电路，用于将该电荷泵产生的高压转换为一较低电压的低压控制信号以控制开关电路；第一延迟单元，用于将许可信号EN延迟时间T1后输出以控制电压选择电路进行电压选择；第二延迟单元，用于将该第一延迟单元的输出延迟时间T2后输出；电平位移器，用于将该第二延迟单元的输出进行电平转换得到一高压控制信号以控制开关电路；开关电路，用于在降压电路输出的低压控制信号和该电平位移器输出的高压控制信号的控制下选择输出低压或高压；电压选择电路，用于在第一延迟单元的输出的控制下输出不同电压至Vinh端，本发明可避免编程串扰，提高传输效率。

Description

一种消除闪存编程干扰的电路
技术领域
本发明涉及一种电路，特别是涉及一种消除闪存编程干扰的电路。
背景技术
图1为存储器阵列示意图，该存储器阵列包含多个存储段ArraySlice、多个隔离电路、高压译码电路、低压译码电路以及行译码电路(未示出)、列译码电路(未示出)，行译码输出之第一控制栅信号CG0<i>、第二控制栅信号CG1<i>、字线控制信号WL<i>连接至第i行存储段ArraySlice的行输入端，其中i＝0、1、2、……、(n-1)，n为存储器阵列的行数，高压译码电路的输出连接至第j列存储段ArraySlice的位线BL0<j>、BL1<j>、BL2<j>以及该列对应的隔离电路的输出端，其中i＝0、1、2、……、(m-1)，m为存储器阵列的列数，低压译码电路的输出连接至第j列存储段ArraySlice的对应的隔离电路的输入端(源端)TBL0<j>、TBL1<j>、TBL2<j>。
图2为存储段ArraySlice和隔离电路的示意图，存储段ArraySlice的衬底接地，第一控制栅信号CG0<i>连接至第i行存储段ArraySlice的第一控制栅极，第一控制栅信号CG1<i>连接至第i行存储段ArraySlice的第二控制栅极，字线控制信号WL<i>连接至第i行存储段ArraySlice的字线控制端，第一控制栅信号CG0<i+1>连接至第i+1行存储段ArraySlice的第一控制栅极，第一控制栅信号CG1<i+1>连接至第i+1行存储段ArraySlice的第二控制栅极，字线控制信号WL<i+1>连接至第i+1行存储段ArraySlice的字线控制端；位线BL0<j>连接第i行第j列存储段ArraySlice的左侧存储单元的漏端和第i+1行第j列存储段ArraySlice的左侧存储单元的源端，位线BL1<j>连接第i行第j列存储段ArraySlice的左侧存储单元的源端、第i+1行第j列存储段ArraySlice的左侧存储单元的漏端以及第i行第j列存储段ArraySlice的中间存储单元的源端、第i+1行第j列存储段ArraySlice的中间存储单元的漏端，位线BL2<j+1>连接第i行第j列存储段ArraySlice的中间存储单元的漏端、第i+1行第j列存储段ArraySlice的中间存储单元的源端以及第i行第j列存储段ArraySlice的右侧存储单元的漏端、第i+1行第j列存储段ArraySlice的右侧存储单元的源端，i为小于存储器阵列的行数n的偶数；为节省面积，隔离电路用存储单元实现，位线BL0<j>、BL1<j>、BL2<j>同时连接至该列对应的隔离电路的输出端(漏端)，隔离电路的输出端(漏端)TBL0<j>、TBL1<j>、TBL2<j>连接至低压译码电路的输出端；控制栅传输控制信号TCG连接至隔离电路的存储单元的第一和第二控制栅极，字线传输控制信号TWL连接至隔离电路的存储单元的字线控制端。
隔离电路按如下表1配置操作电压：
表1隔离电路操作电压
编程 擦除 读出
V<sub>TCG</sub> 0 -7 V<sub>CGR</sub>(～4.5V)
V<sub>TWL</sub> V<sub>inh</sub>(～2V) 8 V<sub>CGR</sub>(～4.5V)
进行编程(Program)操作时，控制栅传输控制信号TCG接地，字线传输控制信号TWL接电压Vinh(～2V)；进行擦除操(Erase)作时，控制栅传输控制信号TCG接负高压(-7V)，字线传输控制信号TWL接正高压(8V)；进行读出(Read)操作时，控制栅传输控制信号TCG接电压VCGR(～4.5V)，字线传输控制信号TWL接电压VCGR(～4.5V)。
图3为对图2之存储单元进行编程操作时各操作电压的示意图。对图2所示存储单元‘a’进行编程操作时，高压译码电路输出高压(4～6V)至位线BL0<j>，位线BL0<j>对应的低压译码电路关闭，该低压译码电路的输出所连接的隔离电路的输入端(源端)TBL0浮空；位线BL1<j>对应的低压译码电路输出低压，并通过位线BL1<j>对应的隔离电路传输至位线BL1，位线BL1<j>对应的高压译码电路关闭。编程时，由于选中单元‘a’对应的隔离电路是打开的，隔离电路的隔离晶体管在传输过程当中会产生对浮空的源端TBL0进行充电的过程而发生编程串扰，从而影响传输效率，进而影响编程效率。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种消除闪存编程干扰的电路，以避免编程串扰，提高传输效率。
为达上述及其它目的，本发明提出一种消除闪存编程干扰的电路，包括：
电荷泵，用于产生驱动位线所需的电压；
降压电路，用于将该电荷泵产生的高压转换为一较低电压的低压控制信号以控制开关电路；
第一延迟单元，用于将许可信号EN延迟时间T1后输出以控制电压选择电路进行电压选择；
第二延迟单元，用于将该第一延迟单元的输出延迟时间T2后输出；
电平位移器，用于将该第二延迟单元的输出进行电平转换得到一高压控制信号以控制该开关电路；
开关电路，用于在该降压电路输出的低压控制信号和该电平位移器输出的高压控制信号的控制下选择输出低压或高压；
电压选择电路，用于在该第一延迟单元的输出的控制下输出不同电压至Vinh端。
进一步地，该开关电路包括一NMOS管与一PMOS管。
进一步地，该降压电路将该电荷泵产生的高压转换为一较低电压的低压控制信号以控制该开关电路的NMOS管的输出电压。
进一步地，该电平位移器将该第二延迟单元的输出进行电平转换得到一高压控制信号以控制该开关电路的PMOS管的输出电压。
进一步地，该电荷泵的一路输出连接至该降压电路，另一路输出电压VSP1连接至该开关电路的NMOS管的漏极和PMOS管的源极及衬底，该降压电路的输出连接至该开关电路的NMOS管的栅极，该电平位移器的输出连接至该开关电路的PMOS管的栅极，该NMOS管的源极与PMOS管的漏极相连组成输出节点VSP2。
进一步地，该NMOS管为低阈值NMOS管。
进一步地，该许可信号EN连接至该第一延迟单元的输入端，该第一延迟单元的输出连接至该第二延迟单元的输入端和该电压选择电路的控制端，该第二延迟单元的输出连接至该电平位移器的输入端。
进一步地，该电压VSP1和Vinp连接至该电压选择电路的两个输入端。
进一步地，当选中该闪存的某一存储单元进行编程操作时，位线BL0连接该开关电路的输出VSP2，当该许可信号EN为低时，该电平位移器输出高电平，该开关电路的PMOS管截止，该降压电路产生的低压控制信号控制低阈值NMOS管导通，位线BL0先接比较低的电位，其电压值受该低阈值MOS管M1的栅极电压控制，电压选择电路选择电压VSP1输出至Vinh端口。
进一步地，该许可信号EN经过第一延迟单元延时T1后，其高电平控制电压选择电路选择Vinp输出至Vinh端口，经过T1延时的许可信号EN再经过第二延迟单元延时T2后连接至该电平位移器的输入端，电平位移器将经过两次延时的许可信号EN的高电平转换为低电平，该开关电路的PMOS管导通，该开关电路输出高电压VSP1至VSP2，即该位线BL0电压变为高电平VSP1。
与现有技术相比，本发明一种消除闪存编程干扰的电路通过使位线BL0的电压VBL0(选中时接了VSP2)先接比较低的电位(由降压电路通过低阈值晶体管产生)，经过延迟单元1，Vinh先由高电位VSP1变成VINP(1.5V)，然后经过延迟单元2，VBL0由低电位变成高电位，这样TBL0会先预充至比较高的电位，在正常编程的时候，隔离管的栅端电压低于源端，从而不会有漏电流，从而避免编程串扰。
附图说明
图1为存储器阵列示意图；
图2为存储段ArraySlice和隔离电路的示意图；
图3为对图2之存储单元进行编程操作时各操作电压的示意图；
图4为本发明一种消除闪存编程干扰的电路的电路结构图；
图5为本发明具体实施例中各操作电压的示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图4为本发明一种消除闪存编程干扰的电路的电路结构图。如图4所示，本发明一种消除闪存编程干扰的电路，包括：电荷泵10、降压电路20、开关电路30、第一延迟单元(延迟单元1)40、第二延迟单元(延迟单元2)50、电平位移器60以及电压选择电路70。
其中，电荷泵10，用于产生驱动位线BL0、BL1、BL2的所需的电压；降压电路20，用于将电荷泵10产生的高压转换为一较低电压的低压控制信号以控制开关电路30的低阈值MOS管M1的输出电压；第一延迟单元(延迟单元1)40，用于将许可信号EN延迟时间T1后输出以控制电压选择电路70进行电压选择；第二延迟单元(延迟单元2)50，用于将第一延迟单元(延迟单元1)40的输出延迟时间T2后输出；电平位移器60，用于将第二延迟单元(延迟单元2)50的输出进行电平转换得到一高压控制信号以控制开关电路30的PMOS管M2的输出电压；开关电路30由一低阈值MOS管M1和一PMOS管M2组成，用于在降压电路20输出的低压控制信号和电平位移器60输出的高压控制信号的控制下选择输出低压或高压VSP2；电压选择电路70，用于在第一延迟单元(延迟单元1)40的输出的控制下输出不同电压(Vinp、VSP1)至Vinh端。
电荷泵10的一路输出连接至降压电路20，另一路输出VSP1连接至开关电路30的低阈值MOS管M1的漏极和PMOS管M2的源极及衬底，降压电路20的输出连接至开关电路30的低阈值MOS管M1的栅极，许可信号EN连接至第一延迟单元(延迟单元1)40的输入端，第一延迟单元(延迟单元1)40的输出连接至第二延迟单元(延迟单元2)50的输入端和电压选择电路70的控制端，第二延迟单元(延迟单元2)50的输出连接至电平位移器60的输入端，电平位移器60的输出连接至开关电路30的PMOS管的栅极，开关电路30的低阈值MOS管M1的源极与PMOS管的漏极相连组成输出节点VSP2，电压VSP1和Vinp连接至电压选择电路70的两个输入端，电压选择电路70的输出为电压Vinh。
图5为本发明具体实施例中各操作电压的示意图。以选中存储单元‘a’进行说明，当选中该单元进行编程操作时，位线BL0连接开关电路30的输出VSP2，当许可信号EN为低时，电平位移器60输出高电平，开关电路30的PMOS管M2截止，降压电路20产生的低压控制信号控制低阈值MOS管M1导通，位线BL0先接比较低的电位，其电压值受低阈值MOS管M1的栅极电压控制(～2V)，电压选择电路70选择VSP1输出至Vinh端口；许可信号EN经过第一延迟单元(延迟单元1)40延时T1后，其高电平控制电压选择电路70选择Vinp输出至Vinh端口，经过T1延时的许可信号EN再经过第二延迟单元(延迟单元2)50延时T2后连接至电平位移器60的输入端，电平位移器60将经过两次延时的许可信号EN的高电平转换为低电平，开关电路30的PMOS管M2导通，开关电路30输出高电压VSP1至VSP2，即位线BL0电压变为高电平VSP1，这样隔离电路的源端TBL0会先预充至比较高的电位，在正常编程的时候，隔离电路的隔离管的栅端电压(第一、第二控制栅TCG接地，字线控制栅TWL接Vinh(～2V))低于源端TBL0d电压(VSP2)，从而不会有漏电流，从而避免编程串扰。
可见，本发明通过使位线BL0的电压VBL0(选中时接了VSP2)先接比较低的电位(由降压电路通过低阈值晶体管产生)，经过延迟单元1，Vinh先由高电位VSP1变成VINP(1.5V)，然后经过延迟单元2，VBL0由低电位变成高电位，这样TBL0会先预充至比较高的电位，在正常编程的时候，隔离管的栅端电压低于源端，从而不会有漏电流，从而避免编程串扰。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种消除闪存编程干扰的电路，包括：
电荷泵，用于产生驱动位线所需的电压；
降压电路，用于将该电荷泵产生的高压转换为一较低电压的低压控制信号以控制开关电路；
第一延迟单元，用于将许可信号EN延迟时间T1后输出以控制电压选择电路进行电压选择；
第二延迟单元，用于将该第一延迟单元的输出延迟时间T2后输出；
电平位移器，用于将该第二延迟单元的输出进行电平转换得到一高压控制信号以控制该开关电路；
开关电路，用于在该降压电路输出的低压控制信号和该电平位移器输出的高压控制信号的控制下选择输出低压或高压；
电压选择电路，用于在该第一延迟单元的输出的控制下输出不同电压至Vinh端；
当选中该闪存的某一存储单元进行编程操作时，位线连接开关电路的输出VSP2，电压选择电路的输出为电压Vinh，所述存储单元对应的隔离电路中的隔离管的第一、第二控制栅接地，字线控制栅接Vinh，以使所述隔离管的栅端电压低于源端电压。
2.如权利要求1所述的一种消除闪存编程干扰的电路，其特征在于：该开关电路包括一NMOS管与一PMOS管。
3.如权利要求2所述的一种消除闪存编程干扰的电路，其特征在于：该降压电路将该电荷泵产生的高压转换为一较低电压的低压控制信号以控制该开关电路的NMOS管的输出电压。
4.如权利要求3所述的一种消除闪存编程干扰的电路，其特征在于：该电平位移器将该第二延迟单元的输出进行电平转换得到一高压控制信号以控制该开关电路的PMOS管的输出电压。
5.如权利要求4所述的一种消除闪存编程干扰的电路，其特征在于：该电荷泵的一路输出连接至该降压电路，另一路输出电压VSP1连接至该开关电路的NMOS管的漏极和PMOS管的源极及衬底，该降压电路的输出连接至该开关电路的NMOS管的栅极，该电平位移器的输出连接至该开关电路的PMOS管的栅极，该NMOS管的源极与PMOS管的漏极相连组成输出节点VSP2。
6.如权利要求5所述的一种消除闪存编程干扰的电路，其特征在于：该NMOS管为低阈值NMOS管。
7.如权利要求5所述的一种消除闪存编程干扰的电路，其特征在于：该许可信号EN连接至该第一延迟单元的输入端，该第一延迟单元的输出连接至该第二延迟单元的输入端和该电压选择电路的控制端，该第二延迟单元的输出连接至该电平位移器的输入端。
8.如权利要求7所述的一种消除闪存编程干扰的电路，其特征在于：该电压VSP1和Vinp连接至该电压选择电路的两个输入端。
9.如权利要求8所述的一种消除闪存编程干扰的电路，其特征在于：当选中该闪存的某一存储单元进行编程操作时，位线BL0连接该开关电路的输出VSP2，当该许可信号EN为低时，该电平位移器输出高电平，该开关电路的PMOS管截止，该降压电路产生的低压控制信号控制低阈值NMOS管导通，位线BL0先接比较低的电位，其电压值受该低阈值MOS管M1的栅极电压控制，电压选择电路选择电压VSP1输出至Vinh端口。
10.如权利要求9所述的一种消除闪存编程干扰的电路，其特征在于：该许可信号EN经过第一延迟单元延时T1后，其高电平控制电压选择电路选择Vinp输出至Vinh端口，经过T1延时的许可信号EN再经过第二延迟单元延时T2后连接至该电平位移器的输入端，电平位移器将经过两次延时的许可信号EN的高电平转换为低电平，该开关电路的PMOS管导通，该开关电路输出高电压VSP1至VSP2，即该位线BL0电压变为高电平VSP1。
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