CN114285405A - flash型FPGA的基于逻辑工艺的电平转换电路 - Google Patents

Abstract

本发明公开了一种flash型FPGA的基于逻辑工艺的电平转换电路，涉及flash型FPGA领域，该电平转换电路通过三个转换模组进行三级电平转换，第一级转换模组用于将输入的VDD‑GND电压域的第一信号转换为VP1‑GND电压域的第二信号，中间级转换模组用于将输入的VP1‑GND电压域的第二信号转换为VP1‑VN电压域的第三信号，驱动级转换模组用于将输入的VP1‑VN电压域的第三信号转换为VP2‑VN电压域的驱动信号，并输出驱动的字线，降低了每级转换的压力，保证了驱动下一级的能力，提高了转换速度，并且最后一级提供了较大的驱动能力。

Description

flash型FPGA的基于逻辑工艺的电平转换电路

技术领域

本发明涉及flash型FPGA领域，尤其是一种flash型FPGA的基于逻辑工艺的电平转换电路。

背景技术

flash型FPGA是基于flash存储技术的可编程逻辑电路，由flash存储单元(flashcell)构成可编程的布线开关矩阵，通过对flash cell的配置，选择不同的flash开关通路，从而实现用户的可编程逻辑功能。

flash型FPGA启动速度快，上电后电路能够快速的进入工作状态，所以成为了可编程逻辑器件的主流，广泛应用于信号处理和控制领域。flash型FPGA为用户提供系统等效门数从几十万到几百万门的逻辑，工作频率最高达350MHz，并且提供大量IP核，flash型FPGA必须基于逻辑工艺进行设计和制造，而不能像flash存储器(flash memory)在特定的工艺上进行设计和制造。

flash cell的擦除和编程需要比较高的电压，需要将内核的低电压(VDD)控制逻辑转换成擦除和编程所需的正高电压、负高电压。而逻辑工艺线不能像flash存储器特定的工艺那样提供各种所需电压的器件，所以flash型FPGA必须采用基于逻辑工艺器件的击穿电压(break-down电压)进行设计，逻辑工艺通常所能提供器件的最高工作电压为5V，break-down电压在12V。同时flash型FPGA的特点是flash cell阵列在整个芯片中是按一小块一小块的分散布局，字线和位线的走线比较长、负载比较大，为了保证字线和位线的驱动，字线和位线的尺寸设计的比较大，这也需要字线和位线的前级(即电平转换电路)有比较大的驱动和比较快的转换速度。

发明内容

本发明人针对上述问题及技术需求，提出了一种flash型FPGA的基于逻辑工艺的电平转换电路，本发明的技术方案如下：

一种flash型FPGA的基于逻辑工艺的电平转换电路，其特征在于，电平转换电路包括依次级联的第一级转换模组、中间级转换模组和驱动级转换模组；

第一级转换模组用于将输入的VDD-GND电压域的第一信号转换为VP1-GND电压域的第二信号输出给中间级转换模组；中间级转换模组用于将输入的VP1-GND电压域的第二信号转换为VP1-VN电压域的第三信号输出给驱动级转换模组；驱动级转换模组用于将输入的VP1-VN电压域的第三信号转换为VP2-VN电压域的驱动信号，并输出驱动flash型FPGA的字线；

控制逻辑工艺输出对应的电压组合以完成对flash型FPGA的擦除操作或编程操作，电压组合包括逻辑工艺提供的内核低电压VDD、逻辑工艺提供的中间电压VP1、逻辑工艺提供的驱动级电压VP2以及负电压VN，其中，GND为接地电压，VP2≥VP1≥VDD。

其进一步的技术方案为，在对flash型FPGA执行编程操作时，控制逻辑工艺提供的内核低电压VDD、中间电压VP1和驱动级电压VP2的电压值依次升高，且驱动级电压VP2的电压值为flash存储单元编程所需的正高电压HV，驱动级转换模组输出VP2-VN电压域的驱动信号控制字线将正高电压HV施加到flash存储单元的栅端，以完成编程操作。

其进一步的技术方案为，在对flash型FPGA执行擦除操作时，控制逻辑工艺提供的中间电压VP1和驱动级电压VP2的电压值与内核低电压VDD的电压值相等，控制逻辑工艺提供的负电压VN为flash存储单元擦除所需的负高电压LV，驱动级转换模组输出VP2-VN电压域的驱动信号控制字线将负高电压LV施加到flash存储单元的栅端，以完成擦除操作。

其进一步的技术方案为，中间级转换模组和驱动级转换模组中分别设置有用于分压的分压开关管，且两个转换模组中的分压开关管均受控于栅压控制信号，栅压控制信号在电平转换电路的一个工作周期的不同时段为不同的电压值，以调节分压开关管的状态，减少电平转换电路中的器件在击穿电压下的工作时长。

其进一步的技术方案为，第二信号和第三信号均为差分信号，在中间级转换模组中，PMOS管P3、P4、P5、P6的源极相连并连接中间电压VP1，P4的漏极连接NMOS管N3的漏极，N3的源极连接NMOS管N5的漏极；P5的漏极连接NMOS管N4的漏极，N4的源极连接NMOS管N6的漏极；N5的源极和N6的源极相连并连接负电压VN；P3的漏极、P4的栅极、P5的漏极以及N5的栅极均相连，P6的漏极、P5的栅极、P4的漏极以及N6的栅极均相连，P3的栅极和P6的栅极作为一对差分对用于获取第二信号，N5的栅极和N6的栅极作为一对差分对用于输出第三信号；N3和N4作为中间级转换模组中的分压开关管，N3的栅极和N4的栅极相连并受控于栅压控制信号。

其进一步的技术方案为，第三信号和驱动信号均为差分信号，在驱动级转换模组中，PMOS管P7和P8的源极相连并连接驱动级电压VP2，P7的漏极连接P8的栅极以及NMOS管N7的漏极，P8的漏极连接P7的栅极以及NMOS管N8的漏极，N7的源极连接NMOS管N9的漏极，N8的源极连接NMOS管N10的漏极，N9的源极和N10的源极相连并连接负电压VN；N9的栅极和N10的栅极作为一对差分对用于获取第三信号，N7的漏极和N8的漏极作为一对差分对用于输出驱动信号；N7和N8作为驱动级转换模组中的分压开关管，N7的栅极和N8的栅极相连并受控于栅压控制信号。

其进一步的技术方案为，在对flash型FPGA执行编程操作或擦除操作的任意一个工作周期内，工作周期依次包括电平转换阶段和维持阶段，电平转换阶段用于完成不同电压域的信号的转换，维持阶段用于维持信号的状态；在工作周期的维持阶段内，栅压控制信号的电压值为负电压VN，中间级转换模组中的分压开关管N3和N4关断，驱动级转换模组中的分压开关管N7和N8关断，电平转换电路的状态依靠电路的寄生电容的电压来保持而没有下拉驱动，寄生电容上存在的电荷保持数据但小于器件的击穿电压，以保护中间级转换模组中的P3、P4、P5和P6，以及保护驱动级转换模组中的P7和P8；

其中，中间级转换模组中的寄生电容包括中间级转换模组中的P4和N3之间的寄生电容以及P5和N4之间的寄生电容，驱动级转换模组中的寄生电容包括P7和N7之间的寄生电容以及P8和N8之间的寄生电容。

其进一步的技术方案为，在对flash型FPGA执行编程操作或擦除操作的任意一个工作周期内，在工作周期开始的电平转换阶段内，栅压控制信号的电压值等于中间电压VP1；则在对flash型FPGA执行编程操作时，驱动级转换模组中的正高电压HV由于分压开关管N7和N8的钳位而不能传递到N9和N10上，提高N7、N8、N9、N10的安全电压容限。

其进一步的技术方案为，在任意一个工作周期内，维持阶段的时长大于电平转换阶段的时长。

其进一步的技术方案为，第一信号为单端信号，第二信号为差分信号，在第一级转换模组中，PMOS管P1和P2的源极相连并连接中间电压VP1，P1的漏极连接P2的栅极和NMOS管N1的漏极，P2的漏极连接P1的栅极和NMOS管N2的漏极，N1的源极和N2的源极相连并连接GND；

PMOS管P0的源极连接内核低电压VDD，P0的漏极连接NMOS管N0的漏极，N0的源极连接GND，P0的栅极和N0的栅极相连并获取第一信号，P0的漏极输出第一信号的反相信号并连接N1的栅极，N2的栅极获取第一信号；P1的漏极和P2的漏极作为一对差分对输出第二信号。

本发明的有益技术效果是：

本申请公开了一种flash型FPGA的基于逻辑工艺的电平转换电路，该电平转换电路通过三个转换模组进行三级电平转换，先转换到中间电压，再转换到最高电压，降低了每级转换的压力，保证了驱动下一级的能力，提高了转换速度，并且最后一级提供了较大的驱动能力。

另外，考虑到电平转换电路是基于器件的击穿电压进行设计的，而器件不能长时间工作在击穿电压下，因此在电平转换电路中串联分压开关管进行分压，同时结合对栅压控制信号进行时序控制，减少器件在击穿电压下的工作时间，从而提高了器件的可靠性。

附图说明

图1是一个实施例中的电平转换电路的电路图。

图2是在对flash型FPGA执行编程操作时，本申请的电平转换电路中的信号的电压域转换示意图。

图3是在对flash型FPGA执行擦除操作时，本申请的电平转换电路中的信号的电压域转换示意图。

图4是本申请的电平转换电路中的第一信号、第二信号、第三信号、第四信号以及栅压控制信号的波形示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种flash型FPGA的基于逻辑工艺的电平转换电路，请参考图1，该电平转换电路包括依次级联的第一级转换模组、中间级转换模组和驱动级转换模组。第一级转换模组用于将输入的VDD-GND电压域的第一信号Sig1转换为VP1-GND电压域的第二信号Sig2输出给中间级转换模组。中间级转换模组用于将输入的VP1-GND电压域的第二信号Sig2转换为VP1-VN电压域的第三信号Sig3输出给驱动级转换模组。驱动级转换模组用于将输入的VP1-VN电压域的第三信号Sig3转换为VP2-VN电压域的驱动信号Sig4，并输出驱动flash型FPGA的字线。驱动级转换模组中的器件的尺寸都较大，以保证驱动能力。

在工作过程中，控制逻辑工艺输出对应的电压组合以完成对flash型FPGA的擦除操作或编程操作，电压组合包括逻辑工艺提供的内核低电压VDD、逻辑工艺提供的中间电压VP1、逻辑工艺提供的驱动级电压VP2以及负电压VN。VP2≥VP1≥VDD。其中，GND为接地电压为零电平，VN＜0。

在对flash型FPGA执行编程操作时，控制逻辑工艺提供的内核低电压VDD、中间电压VP1和驱动级电压VP2的电压值依次升高，VDD<VP1<VP2。且驱动级电压VP2的电压值为flash存储单元编程所需的正高电压HV，VP2＝HV。则各路信号的电压域关系如图2所示。在这种状态下，驱动级转换模组输出VP2-VN电压域的驱动信号Sig4控制字线将正高电压HV施加到flash存储单元的栅端，以完成编程操作。比如典型的，flash存储单元编程所需的正高电压HV＝8.8V，则可以控制VDD＝1.5V，VP1＝3.6V，VP2＝8.8V，VN＝-2.5V，则此时驱动级转换模组输出驱动信号Sig4控制字线将8.8V施加到flash存储单元的栅端。

在对flash型FPGA执行擦除操作时，控制逻辑工艺提供的中间电压VP1和驱动级电压VP2的电压值与内核低电压VDD的电压值相等，VDD＝VP1＝VP2。控制逻辑工艺提供的负电压VN为flash存储单元擦除所需的负高电压LV，VN＝LV。则各路信号的电压域关系如图3所示。在这种状态下，驱动级转换模组输出VP2-VN电压域的驱动信号Sig4控制字线将负高电压LV施加到flash存储单元的栅端，以完成擦除操作。比如典型的，flash存储单元编程所需的负高电压LV＝-9.5V，则可以控制VDD＝VP1＝VP2＝1.5V，VN＝-9.5V，则此时驱动级转换模组输出驱动信号Sig4控制字线将-9.5V施加到flash存储单元的栅端。

由此通过三个转换模组进行三级电平转换，先转换到中间电压，再转换到最高电压，降低了每级转换的压力，保证了驱动下一级的能力，提高了转换速度，并且最后一级提供了较大的驱动能力。

在一个实施例中，输入的第一信号Sig1为单端信号，第二信号Sig2、第三信号Sig3和驱动信号Sig4均为差分信号。则如图1所示，在第一级转换模组中，PMOS管P1和P2的源极相连并连接中间电压VP1，P1的漏极连接P2的栅极和NMOS管N1的漏极，P2的漏极连接P1的栅极和NMOS管N2的漏极，N1的源极和N2的源极相连并连接GND。P1、P2、N1、N2构成差分输入的正反馈结构。PMOS管P0的源极连接内核低电压VDD，P0的漏极连接NMOS管N0的漏极，N0的源极连接GND，P0的栅极和N0的栅极相连并获取第一信号Sig1。P0和N0构成反相器，P0的漏极输出第一信号Sig1的反相信号Sig1_N并连接N1的栅极。N2的栅极获取第一信号Sig1。P1的漏极和P2的漏极作为一对差分对输出第二信号Sig2，包括Sig2_P和Sig2_N，P1的漏极输出与第一信号Sig1同相的Sig2_P，P2的漏极输出Sig2_N。

中间级转换模组和驱动级转换模组主要包括差分输入的正反馈结构，中间级转换模组中的差分输入的正反馈结构分别连接中间电压VP1和负电压VN。驱动级转换模组的差分输入的正反馈结构分别连接驱动级电压VP2以及负电压VN。在一个实施例中，中间级转换模组和驱动级转换模组中分别设置有用于分压的分压开关管，且两个转换模组中的分压开关管均受控于栅压控制信号V_CHG，栅压控制信号V_CHG在电平转换电路的一个工作周期的不同时段为不同的电压值，以调节分压开关管的状态，减少电平转换电路中器件在击穿电压下的工作时间，从而提高了电平转换电路中的器件的可靠性。

如图1所示，在中间级转换模组中，PMOS管P3、P4、P5、P6的源极相连并连接中间电压VP1，P4的漏极连接NMOS管N3的漏极，N3的源极连接NMOS管N5的漏极。P5的漏极连接NMOS管N4的漏极，N4的源极连接NMOS管N6的漏极。N5的源极和N6的源极相连并连接负电压VN。P3的漏极、P4的栅极、P5的漏极以及N5的栅极均相连，P6的漏极、P5的栅极、P4的漏极以及N6的栅极均相连。P3的栅极和P6的栅极作为一对差分对用于获取第二信号Sig2，P3的栅极连接P1的漏极获取Sig2_P，P6的栅极连接P2的漏极获取Sig2_N。N5的栅极和N6的栅极作为一对差分对用于输出第三信号Sig3包括Sig3_P和Sig3_N，N6的栅极输出与第一信号Sig1同相的Sig3_P，N5的栅极输出另一路Sig3_N。N3和N4作为中间级转换模组中的分压开关管，N3的栅极和N4的栅极相连并受控于栅压控制信号V_CHG。

在驱动级转换模组中，PMOS管P7和P8的源极相连并连接驱动级电压VP2，P7的漏极连接P8的栅极以及NMOS管N7的漏极，P8的漏极连接P7的栅极以及NMOS管N8的漏极，N7的源极连接NMOS管N9的漏极，N8的源极连接NMOS管N10的漏极，N9的源极和N10的源极相连并连接负电压VN。N9的栅极和N10的栅极作为一对差分对用于获取第三信号Sig3，N9的栅极连接N6的栅极获取Sig3_P，N10的栅极连接N5的栅极获取Sig3_N。N7的漏极和N8的漏极作为一对差分对用于输出驱动信号Sig4包括Sig4_P和Sig4_N，N8的漏极输出与第一信号Sig1同相的Sig4_P，N7的漏极输出另一路Sig4_N。N7和N8作为驱动级转换模组中的分压开关管，N7的栅极和N8的栅极相连并受控于栅压控制信号V_CHG。

在对flash型FPGA执行编程操作的一个工作周期内，工作周期依次包括电平转换阶段和维持阶段，电平转换阶段用于完成不同电压域的信号的转换，维持阶段用于维持信号的状态。(1)在工作周期开始的T0～T1时段的电平转换阶段，栅压控制信号V_CHG的电压值等于中间电压VP1，而在执行编程操作时，VDD<VP1<VP2。驱动级转换模组中的正高电压HV由于分压开关管N7和N8的钳位而不能传递到N9和N10上，此时N7、N8、N9、N10的栅、源、漏之间的压差都较小，提高N7、N8、N9、N10的安全电压容限。(2)在工作周期的T1～T2时段的维持阶段，栅压控制信号V_CHG的电压值为负电压VN，中间级转换模组中的分压开关管N3和N4关断，驱动级转换模组中的分压开关管N7和N8关断。电平转换电路的状态依靠电路的寄生电容C0、C1、C2、C3的电压来保持而没有下拉驱动，寄生电容C0、C1、C2、C3上存在的电荷保持数据但小于器件的击穿电压，以保护中间级转换模组中的P3、P4、P5和P6，以及保护驱动级转换模组中的P7和P8。

其中，中间级转换模组中的寄生电容包括中间级转换模组中的P4和N3之间的寄生电容C0以及P5和N4之间的寄生电容C1。驱动级转换模组中的寄生电容C2包括P7和N7之间的寄生电容以及P8和N8之间的寄生电容C3。

在对flash型FPGA执行擦除操作的一个工作周期内，工作周期依次包括电平转换阶段和维持阶段，电平转换阶段用于完成不同电压域的信号的转换，维持阶段用于维持信号的状态。(1)在工作周期开始的T0～T1时段的电平转换阶段，栅压控制信号V_CHG的电压值等于中间电压VP1，而在执行擦除操作时，VDD＝VP1＝VP2。(2)在工作周期的T1～T2时段的维持阶段，栅压控制信号V_CHG的电压值为负电压VN，而在执行擦除操作时，VN＝负高电压LV。与执行编程操作类似，中间级转换模组中的分压开关管N3和N4关断，驱动级转换模组中的分压开关管N7和N8关断。电平转换电路的状态依靠电路的寄生电容C0、C1、C2、C3的电压来保持而没有下拉驱动，寄生电容C0、C1、C2、C3上存在的电荷保持数据但小于器件的击穿电压，以保护中间级转换模组中的P3、P4、P5和P6，以及保护驱动级转换模组中的P7和P8。

电平转换阶段和维持阶段的时长根据实际情况设定，一般设定电平转换阶段的时长为完成信号的电压域的转换并且驱动字线电路的时长、再增加一定的设计裕量，确定电平转换阶段的时长后，一个工作周期剩下的时长都为维持阶段。根据实际仿真结果，完成信号的电压域的转换最长时长在1.5us左右，所以可以设定电平转换阶段为2us，若一个工作周期共有10us，则维持阶段的时长为8us。在此实例中，也可以设定电平转换阶段为3us、维持阶段的时长为7us。但一般的，在任意一个工作周期内，维持阶段的时长大于电平转换阶段的时长，请参考图4所示的波形对比示意图。

在一个实例中，在对flash型FPGA执行编程操作的一个工作周期内，VDD＝1.5V，VP1＝3.6V，VP2＝8.8V，VN＝-2.5V。VP2和VN之间的压差为11.3V，距离5V器件的击穿电压12V的安全电压容限为0.7V。通过栅压控制信号V_CHG对N3、N4、N7、N8的栅端电压进行控制，在每个工作周期开始的小半周期的电平转换阶段T0～T1内，V_CHG＝VP1＝3.6V。VP2的8.8V由于串联的N7、N8的钳位而不能传递到N9、N10上，此时N7、N8、N9、N10的栅、源、漏之间的压差都较小，具有较大的安全电压容限。在每个工作周期剩余的大半周期的维持阶段T1～T2内，V_CHG＝VN＝-2.5V，N3、N4、N7、N8处于关闭状态，从而保护了P3、P4、P5、P6、P7、P8。

在对flash型FPGA执行擦除操作的一个工作周期内，VDD＝VP1＝VP2＝1.5V，VN＝-9.5V。VP2和VN之间的压差为11V，距离5V器件的击穿电压12V的安全电压容限为1V。通过栅压控制信号V_CHG对N3、N4、N7、N8的栅端电压进行控制，在每个工作周期开始的小半周期的电平转换阶段T0～T1内，V_CHG＝VP1＝1.5V。在每个工作周期剩余的大半周期的维持阶段T1～T2内，V_CHG＝VN＝-9.5V，N3、N4、N7、N8处于关闭状态，从而保护了P3、P4、P5、P6、P7、P8。

以上所述仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (10)

1.一种flash型FPGA的基于逻辑工艺的电平转换电路，其特征在于，所述电平转换电路包括依次级联的第一级转换模组、中间级转换模组和驱动级转换模组；

所述第一级转换模组用于将输入的VDD-GND电压域的第一信号转换为VP1-GND电压域的第二信号输出给所述中间级转换模组；所述中间级转换模组用于将输入的VP1-GND电压域的第二信号转换为VP1-VN电压域的第三信号输出给所述驱动级转换模组；所述驱动级转换模组用于将输入的VP1-VN电压域的第三信号转换为VP2-VN电压域的驱动信号，并输出驱动flash型FPGA的字线；

控制逻辑工艺输出对应的电压组合以完成对flash型FPGA的擦除操作或编程操作，电压组合包括逻辑工艺提供的内核低电压VDD、逻辑工艺提供的中间电压VP1、逻辑工艺提供的驱动级电压VP2以及负电压VN，其中，GND为接地电压，VP2≥VP1≥VDD。

2.根据权利要求1所述的电平转换电路，其特征在于，在对所述flash型FPGA执行编程操作时，控制逻辑工艺提供的内核低电压VDD、中间电压VP1和驱动级电压VP2的电压值依次升高，且所述驱动级电压VP2的电压值为flash存储单元编程所需的正高电压HV，所述驱动级转换模组输出VP2-VN电压域的驱动信号控制字线将正高电压HV施加到flash存储单元的栅端，以完成编程操作。

3.根据权利要求1所述的电平转换电路，其特征在于，在对所述flash型FPGA执行擦除操作时，控制逻辑工艺提供的中间电压VP1和驱动级电压VP2的电压值与内核低电压VDD的电压值相等，控制逻辑工艺提供的负电压VN为flash存储单元擦除所需的负高电压LV，所述驱动级转换模组输出VP2-VN电压域的驱动信号控制字线将负高电压LV施加到flash存储单元的栅端，以完成擦除操作。

4.根据权利要求1所述的电平转换电路，其特征在于，所述中间级转换模组和驱动级转换模组中分别设置有用于分压的分压开关管，且两个转换模组中的分压开关管均受控于栅压控制信号，所述栅压控制信号在所述电平转换电路的一个工作周期的不同时段为不同的电压值，以调节所述分压开关管的状态，减少所述电平转换电路中的器件在击穿电压下的工作时长。

5.根据权利要求4所述的电平转换电路，其特征在于，所述第二信号和所述第三信号均为差分信号，在所述中间级转换模组中，PMOS管P3、P4、P5、P6的源极相连并连接所述中间电压VP1，P4的漏极连接NMOS管N3的漏极，N3的源极连接NMOS管N5的漏极；P5的漏极连接NMOS管N4的漏极，N4的源极连接NMOS管N6的漏极；N5的源极和N6的源极相连并连接所述负电压VN；P3的漏极、P4的栅极、P5的漏极以及N5的栅极均相连，P6的漏极、P5的栅极、P4的漏极以及N6的栅极均相连，P3的栅极和P6的栅极作为一对差分对用于获取所述第二信号，N5的栅极和N6的栅极作为一对差分对用于输出所述第三信号；N3和N4作为所述中间级转换模组中的分压开关管，N3的栅极和N4的栅极相连并受控于所述栅压控制信号。

6.根据权利要求4所述的电平转换电路，其特征在于，所述第三信号和所述驱动信号均为差分信号，在所述驱动级转换模组中，PMOS管P7和P8的源极相连并连接所述驱动级电压VP2，P7的漏极连接P8的栅极以及NMOS管N7的漏极，P8的漏极连接P7的栅极以及NMOS管N8的漏极，N7的源极连接NMOS管N9的漏极，N8的源极连接NMOS管N10的漏极，N9的源极和N10的源极相连并连接所述负电压VN；N9的栅极和N10的栅极作为一对差分对用于获取所述第三信号，N7的漏极和N8的漏极作为一对差分对用于输出所述驱动信号；N7和N8作为所述驱动级转换模组中的分压开关管，N7的栅极和N8的栅极相连并受控于所述栅压控制信号。

7.根据权利要求5或6所述的电平转换电路，其特征在于，在对所述flash型FPGA执行编程操作或擦除操作的任意一个工作周期内，所述工作周期依次包括电平转换阶段和维持阶段，所述电平转换阶段用于完成不同电压域的信号的转换，所述维持阶段用于维持信号的状态；

在所述工作周期的维持阶段内，所述栅压控制信号的电压值为所述负电压VN，所述中间级转换模组中的分压开关管N3和N4关断，所述驱动级转换模组中的分压开关管N7和N8关断，所述电平转换电路的状态依靠电路的寄生电容的电压来保持而没有下拉驱动，寄生电容上存在的电荷保持数据但小于器件的击穿电压，以保护所述中间级转换模组中的P3、P4、P5和P6，以及保护所述驱动级转换模组中的P7和P8；

其中，所述中间级转换模组中的寄生电容包括所述中间级转换模组中的P4和N3之间的寄生电容以及P5和N4之间的寄生电容，所述驱动级转换模组中的寄生电容包括P7和N7之间的寄生电容以及P8和N8之间的寄生电容。

8.根据权利要求7所述的电平转换电路，其特征在于，在对所述flash型FPGA执行编程操作或擦除操作的任意一个工作周期内，在所述工作周期的电平转换阶段内，所述栅压控制信号的电压值等于所述中间电压VP1；则在对所述flash型FPGA执行编程操作时，所述驱动级转换模组中的正高电压HV由于分压开关管N7和N8的钳位而不能传递到N9和N10上，提高N7、N8、N9、N10的安全电压容限。

9.根据权利要求8所述的电平转换电路，其特征在于，在任意一个工作周期内，所述维持阶段的时长大于所述电平转换阶段的时长。

10.根据权利要求1所述的电平转换电路，其特征在于，所述第一信号为单端信号，所述第二信号为差分信号，在第一级转换模组中，PMOS管P1和P2的源极相连并连接所述中间电压VP1，P1的漏极连接P2的栅极和NMOS管N1的漏极，P2的漏极连接P1的栅极和NMOS管N2的漏极，N1的源极和N2的源极相连并连接GND；

PMOS管P0的源极连接所述内核低电压VDD，P0的漏极连接NMOS管N0的漏极，N0的源极连接GND，P0的栅极和N0的栅极相连并获取所述第一信号，P0的漏极输出所述第一信号的反相信号并连接N1的栅极，N2的栅极获取所述第一信号；P1的漏极和P2的漏极作为一对差分对输出所述第二信号。

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