CN107707247B - 电平移位电路 - Google Patents

电平移位电路 Download PDF

Info

Publication number
CN107707247B
CN107707247B CN201711090022.1A CN201711090022A CN107707247B CN 107707247 B CN107707247 B CN 107707247B CN 201711090022 A CN201711090022 A CN 201711090022A CN 107707247 B CN107707247 B CN 107707247B
Authority
CN
China
Prior art keywords
mos transistor
voltage
latch
node
level shift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711090022.1A
Other languages
English (en)
Other versions
CN107707247A (zh
Inventor
河崎阳一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN201711090022.1A priority Critical patent/CN107707247B/zh
Publication of CN107707247A publication Critical patent/CN107707247A/zh
Application granted granted Critical
Publication of CN107707247B publication Critical patent/CN107707247B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

电平移位电路包括：包含第一(Q5、Q7)和第二(Q6、Q8)反相器电路的锁存电路(Q5、Q6、Q7、Q8)；由输入信号动作的第一输入用MOS晶体管(Q1)；由输入信号反转信号动作的第二输入用MOS晶体管(Q2)；电流电压控制用MOS晶体管(Q9)。锁存电路(Q5、Q6、Q7、Q8)输出将输入电压的电平转换后电压。第一和第二输入用MOS晶体管(Q1、Q2)通过栅极端子接收输入信号，根据输入信号驱动锁存电路(Q5、Q6、Q7、Q8)。电流电压控制用MOS晶体管(Q9)设在输入用MOS晶体管(Q1、Q2)和锁存电路(Q5、Q6、Q7、Q8)之间，在栅极端子接收控制电压输入，根据锁存电路反转动作驱动。

Description

电平移位电路
本申请是PCT国际申请号为PCT/JP2012/069593、申请日为2012年08年01日、国家申请号为201280073876.8、发明名称为“电平移位电路、半导体器件”的发明专利申请的分案申请。
技术领域
本发明涉及电平移位电路(level shift circuit)，尤其涉及用于使布局面积缩小的技术。
背景技术
近年来的电子设备搭载有各种各样的工作电压的电路，实现了进一步的省电力化、小型化。在电子设备中，混合搭载有工作电压不同的电路并使其动作，因此，使用了切换逻辑信号的电压电平的电平移位电路。
对于电平移位电路，例如日本特开2004-343396号(专利文献1)中公开了应对穿透电流(penetration current)的技术：该穿透电流是在电平移位电路中，当串联地介于电源和接地之间的PMOS(positive channel Metal Oxide Semiconductor：P沟道金属氧化物半导体)晶体管和NMOS(negative channel Metal Oxide Semiconductor：N沟道金属氧化物半导体)晶体管在数据输入的迁移时同时导通时产生的。日本特开2004-112666号(专利文献2)公开了如下技术：在电平移位电路中，在所供给的2个电源电压的一方变得不稳定的情况下，也能够防止因穿透电流导致的消耗电力的增大。日本特开2004-153446号(专利文献3)公开了缩小电平移位电路的占有面积的技术。
现有技术文献
专利文献
专利文献1：日本特开2004-343396号公报
专利文献2：日本特开2004-112666号公报
专利文献3：日本特开2004-153446号公报
发明内容
在F-MONOS(metal-oxide-nitride-oxide-silicon：金属氧化氮氧化硅)所代表的那样的非易失性存储器中，作为用于将迫近或者超过晶体管元件的耐压那样的电压施加于字线或者位线、源极线的手段，已知有使用锁存型的电平移位电路作为解码器用的方式。作为锁存型的电平移位电路的缺点，能够列举构成锁存的MOS晶体管流过穿透电流而对锁存反转动作产生影响的现象。为了避免该影响，在锁存型的电平移位电路中，使用了尺寸比较大的下拉晶体管(pull down transistor)。
但是，在锁存型的电平移位电路中，该下拉晶体管的占有面积也较大。另外，在作为解码器用而使用的情况下，需要将相同的电路配置多个。因此，需要实现锁存型的电平移位电路的小面积化的技术。
其它的课题和新的特征，将从本说明书的记载和附图得以明确。
用于解决技术课题的技术方案
根据一实施方式的电平移位电路包括：包含第一和第二反相器电路的锁存电路；通过输入信号进行动作的第一输入用MOS晶体管；通过输入信号的反转信号进行动作的第二输入用MOS晶体管；和电流电压控制用MOS晶体管。锁存电路，以来自被施加第一电压的第一电压端子和被施加第二电压的第二电压端子的电压作为工作电压，输出将输入电压的电平转换得到的电压。第一和第二输入用MOS晶体管，通过栅极端子接收输入信号，根据输入信号驱动锁存电路。电流电压控制用MOS晶体管连接在第一电压端子和锁存电路之间，通过根据锁存电路的反转动作控制驱动来抑止锁存电路内的穿透电流。
发明效果
根据上述一实施方式，能够构建由小的下拉晶体管形成的电平移位电路，能够实现锁存型电平移位电路的小面积化。
附图说明
图1是表示关联技术中的锁存型电平移位电路的构成的图。
图2是表示关联技术中的锁存型电平移位电路的动作例的图。
图3是表示实施方式1中的锁存型电平移位电路的构成的图。
图4是表示实施方式1的锁存型电平移位电路的动作的图。
图5是表示流过电平移位电路的穿透电流的图。
图6是表示关联技术和本实施方式的、锁存反转动作例的图。
图7是表示实施方式1的锁存型电平移位电路中、利用负电压动作的情况的动作例的图。
图8是表示实施方式2中的锁存型电平移位电路的构成的图。
图9是表示实施方式3中的锁存型电平移位电路的构成的图。
图10是表示实施方式3中的动作例的图。
图11是表示实施方式4中的锁存型电平移位电路的构成的图。
图12是表示搭载有实施方式的锁存型电平移位电路的内置有闪存模块的微型计算机1的构成的图。
图13是表示闪存模块2的构成的图。
图14是分别表示用于驱动闪存模块2内的存储器阵列30的字线、位线、源极线的工作电压的例子的图。
图15是分别表示用于驱动存储器栅极(MG)、控制栅极(CG)、位线、源极线的工作电压的例子的图。
图16是以锁存型电平移位电路的动作为中心表示闪存模块的改写动作时的波形的图。
图17是以锁存型电平移位电路的动作为中心表示闪存模块的擦除动作时的波形的图。
图18是表示闪存模块2中的、存储器阵列30周边的电路的图。
图19是表示预解码器25和行解码驱动器26周边的构成例的图。
图20是表示使用实施方式3或4的电平移位电路的源极线解码器的构成例的图。
图21是表示使用实施方式1的电平移位电路构成的行解码驱动器26的例子的图。
图22是表示使用实施方式1的电平移位电路构成的配电器32的例子的图。
图23是表示实施方式1所示的锁存型电平移位电路的布局例41的图。
图24是表示关联技术所示的锁存型电平移位电路的布局例55的图。
图25是表示使用实施方式所示的锁存型电平移位电路的行解码电路的布局例的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。其中，在图中对相同或相当部分标注相同的附图标记，不重复其说明。
<关联技术>
首先，为了与实施方式相比，关于关联技术进行说明。在使用高电压的产品(例如、液晶驱动器、闪速存储器)中，作为用于将迫近或者超过晶体管元件的耐压那样的电压施加于字线或者位线、源极线的手段，已知有使用锁存型的电平移位电路的方式。
图1是表示关联技术中的锁存型电平移位电路的构成的图。
如图1所示，关联技术中的锁存型电平移位电路包括：锁存部，其由接受工作电压Vp、Vn进行动作的4个MOS晶体管Q5、Q6、Q7、Q8构成，接受输入信号IN对锁存部的输入节点N1、N2进行驱动的N沟道型的输入用MOS晶体管Q1、Q2；和设置在该输入用MOS晶体管Q1、Q2和锁存部的输入节点N1、N2之间，利用控制电压Ve进行开闭动作的N沟道型的输入切断MOS晶体管Q3、Q4。
在关联技术中，例如在接收小振幅的输入信号IN并将其电平转换为接地电位和升压电位那样的大振幅的信号的情况下，如以下的方式动作。在关联技术中，输入用MOS晶体管Q1、Q2构成为下拉晶体管，通过输入信号IN而接收逻辑的输入。由于利用控制电压Ve使输入切断MOS晶体管Q3、Q4导通，所以所接收的逻辑的输入被锁存到锁存部。像这样，在该锁存型电平移位电路中，使工作电压Vp比较低(5V左右)，利用Vn＝Vss电压(接地电位)确定锁存。在锁存型电平移位电路中，在锁存的确定后，利用控制电压Ve的变更使输入切断MOS晶体管Q3、Q4截止后，使工作电压Vp上升至所期望的电压、即升压电压(例如、Vp＝11V)。该锁存型电平移位电路中，在该上升后的工作电压Vp为具有超过晶体管元件的耐压的可能性的电压的情况下，使工作电压Vn侧的电源电压上升，进行控制使得不施加超过晶体管元件的耐压的电压。
图2是表示关联技术中的锁存型电平移位电路的动作例的图。关联技术所示的MOS晶体管的源极-漏极间耐压，在工作电压下假设为8～10V左右。因此，以构成锁存型电平移位电路的MOS晶体管不被施加超过各晶体管元件的耐压的电压的方式，在图2的“耐压缓和区域”所示的例子中，使工作电压Vp为11V，使工作电压Vn上升至1.1V。
在关联技术中，在构成锁存电路的N沟道型MOS晶体管Q5、Q6中流过的穿透电流成为阻碍锁存反转动作的主要原因。为了应对这种情况，在关联技术中，使用大尺寸的下拉晶体管(MOS晶体管Q1、Q2)构成电路。
但是，在构成锁存型电平移位电路的各种晶体管中，该下拉晶体管的占有面积也最大。并且，锁存型电平移位电路在设备的解码器部等中配置多个。例如，在用于闪速存储器的情况下，还存在按每个字线配置锁存型电平移位电路的情况，对芯片面积产生的影响也较大。
<实施方式1>
接着，一边与图1的关联技术相比，一边对实施方式1涉及的锁存型电平移位电路进行说明。
图3是表示实施方式1中的锁存型电平移位电路的构成的图。
如图3所示，锁存型电平移位电路包括：锁存部，在被施加工作电压Vp的一方的电压端子与规定的节点(N3)之间包含输入输出交叉耦合连接的2个反相器(inverter)；接受输入信号IN来对锁存部的输入节点N1、N2进行驱动的N沟道型的输入用MOS晶体管Q1、Q2；和设置在该输入用MOS晶体管Q1、Q2和锁存部的输入节点N1、N2之间，利用控制电压进行开闭动作的N沟道型的输入切断MOS晶体管Q3、Q4。
并且，锁存型电平移位电路包括连接在规定的节点(N3)与被施加工作电压Vn的另一方的电压端子之间的电流电压控制用MOS晶体管Q9。
锁存部所包含的2个反相器的一个由如下构成：在被施加工作电压Vp的电压端子与规定的节点(N3)之间串联连接的MOS晶体管Q5和Q7。锁存部所包含的2个反相器的另一个由如下构成：在被施加工作电压Vp的电压端子与规定的节点(N3)之间串联连接的MOS晶体管Q6和Q8。
电流电压控制用MOS晶体管Q9通过栅极端子接受控制电压。MOS晶体管Q9在基于输入信号IN进行的锁存部的反转动作时截止，由此抑止穿透电流。电平移位电路具有多个电压端子，被从各个电压端子施加工作电压Vp、Vn等。
通过该构成，即使抑制输入用MOS晶体管Q1、Q2的驱动能力，也能够顺利地进行锁存部的反转，所以，能够采用小的下拉晶体管构成锁存型电平移位电路，能够有助于布局面积的小面积化。
图4是表示实施方式1的锁存型电平移位电路的动作的图。此外，利用与锁存型电平移位电路分别设置的电源控制电路，来控制对锁存型电平移位电路的工作电压Vp、工作电压Vn、控制电压Vnp等。例如，在锁存型电平移位电路中，首先，使工作电压Vp＝5.5V左右，通过锁存部Q5、Q6、Q7、Q8确定基于输入信号IN的逻辑的输入。在锁存型电平移位电路中，在确定锁存后，利用控制电压使输入切断MOS晶体管Q3、Q4截止，使工作电压Vp上升至所期望的电压(例如，Vp＝11V)。
在使电平转换后的输出电压OUT为晶体管元件的耐压以上的情况下，在锁存型电平移位电路中使对一方的电压端子施加的电压Vp上升前，使施加于另一方的电压端子的电压Vn为耐压缓和电压(图4的例子中，工作电压Vn＝1.1V)。即，为了将该耐压缓和电压施加于锁存部Q5、Q6、Q7、Q8，使施加于电流电压控制用MOS晶体管Q9的控制电压Vnp为电流电压控制用MOS晶体管Q9的阈值电压(Vth)以上。在图4的例子中，进行控制，使得控制电压Vnp上升至5V，节点N3的电位和施加于另一方的电压端子的电压Vn实质上相等。
在此，将以施加于锁存部所包含的MOS晶体管的电压不超过该MOS晶体管的耐压的方式从电压端子施加的电压、即、向使耐压缓和的方向从电压端子施加的电压称为耐压缓和电压。
在图4的例子中，在工作电压Vp＝5.5V时，输入输入信号IN，对作为下拉晶体管的MOS晶体管Q1施加输入电压。此时，另一方的工作电压Vn＝Vss，通过MOS晶体管Q1电流向Vss方向流动，进入使节点N1的电平从5.5V向接地电位方向下降的锁存的反转动作。
在锁存部Q5、Q6、Q7、Q8的反转动作时，节点N2的充电通过P沟道型MOS晶体管Q8进行。此时，从节点N2经由N沟道型MOS晶体管Q6通过节点N3后朝向另一方的电压端子的路径的电流，被接受Vss(接地电位)的电流电压控制用MOS晶体管Q9抑止为控制电压。由此，节点N1、N2的交叉耦合节点的电压推移顺利地进行。因此，即使是与第一关联技术相比下拉晶体管Q1、Q2的电流驱动能力小的晶体管，也能够构成锁存型电平移位电路，能够减小锁存型电平移位电路的布局面积。
图5是表示流过电平移位电路的穿透电流的图。图5的(A)是表示流过关联技术中的电平移位电路的穿透电流的图。穿透电流I1是流过MOS晶体管QO5或者QO6的电流。在图5的(A)中，除了图1中说明的关联技术的构成之外，还示出穿透电流I1。
图5的(B)是表示用于与关联技术相比、流过本实施方式中的电平移位电路的穿透电流I2的图。穿透电流I2是流过MOS晶体管Q5或者Q6的电流。
图6是表示关联技术和本实施方式的、锁存反转动作例的图。图6的(A)是表示关联技术和本实施方式中的穿透电流的不同的图。图6的(B)是表示电平移位电路的动作例的图。图6的(C)是表示输入信号的变化的图。在图6的(A)、(B)、(C)中，示出了图5所示的各节点(节点NO1、NO2、N1、N2)、输入信号IN、穿透电流I1、I2。
如图6的(C)所示，通过输入信号IN的变化，在锁存电路中开始反转动作。伴随输入信号IN的变化，如图6的(B)所示，各节点(节点NO1、NO2、N1、N2)的电位发生切换。如图6的(A)所示，在关联技术的构成中，产生了较大的穿透电流I1，对此相对，在本实施方式中，只产生了比关联技术小的穿透电流I2，从而与关联技术相比穿透电流减小。
另外，在锁存型电平移位电路中，在为了抑制对构成锁存部的晶体管施加过度的电压而施加耐压缓和电压的情况下，在图4的例子中，控制电压Vnp＝5V，将比施加于另一方的电压端子的Vn＝Vss(接地电位)高的电压1.1V施加于电流电压控制用MOS晶体管Q9的栅极端子。由此，能够使锁存型电平移位电路以不阻碍耐压缓和动作的方式动作。
此外，在对锁存型电平移位电路施加耐压缓和电压时，工作电压Vn和控制电压Vnp的电压施加的顺序可以为任一者在先，但当考虑电路的稳定动作时，期望在施加控制电压Vnp之后施加工作电压Vn。
另外，在图3所示的锁存型电平移位电路中，示出了在锁存部和另一方的电压端子之间设置1个MOS晶体管的构成。但是，当然也可以是如下构成：在锁存部所包含的2个反相器各自与另一方的电压端子之间、即、各反相器的规定节点N3与另一方电压端子之间分别设置MOS晶体管，将共用的控制电压施加于这2个MOS晶体管的栅极端子。
图7是表示实施方式1的锁存型电平移位电路中，利用负电压进行动作的情况的动作例的图。关于施加负电压的情况的动作，进行与图1所示的现有的构成电路相同的控制。另外，关于在本发明中追加的输入信号Vnp，在施加负电压的情况下，始终以0V动作。
<实施方式2>
接着，使用附图对另一实施方式进行说明。
图8是表示实施方式2中的锁存型电平移位电路的构成的图。
与实施方式1相比，在实施方式1中，MOS晶体管Q9通过在锁存部的反转动作时成为截止来抑止穿透电流，并且，也作为用于将耐压缓和电压施加于锁存部Q5、Q6、Q7、Q8的MOS晶体管发挥作用。实施方式2中，作为电流电压控制用MOS晶体管，分别设置有主要起到穿透电流抑止的作用的MOS晶体管和用于将耐压缓和电压施加到锁存部Q5、Q6、Q7、Q8的MOS晶体管。
在实施方式2中，如图8所示，锁存型电平移位电路包括：锁存部，在被施加工作电压Vp的一方的电压端子与规定的节点(N3、N4)之间包含输入输出被交叉耦合连接的2个反相器；接受输入信号IN对锁存部的输入节点N1、N2进行驱动的N沟道型的输入用MOS晶体管Q1、Q2；和设置在该输入用MOS晶体管Q1、Q2和锁存部的输入节点N1、N2之间，通过控制电压进行开闭动作的N沟道型的输入切断MOS晶体管Q3、Q4。
并且，锁存型电平移位电路包括：MOS晶体管Q10、Q11，其连接在规定的节点(N3)和被施加工作电压Vn的另一方的电压端子之间；和MOS晶体管Q9、Q12，其连接在规定的节点(N4)和被施加工作电压Vn的另一方的电压端子之间。
锁存部所包含的2个反相器的一方包含串联连接在被施加工作电压Vp的电压端子Vp和规定的节点(N3)之间的MOS晶体管Q5、Q7、Q13。栅极端子与规定的节点(N4)连接的P沟道型MOS晶体管Q13起到反转动作的辅助作用。
锁存部所包含的2个反相器的另一方包含串联连接在被施加工作电压Vp的电压端子Vp和规定的节点(N4)之间的MOS晶体管Q6、Q8、Q14。栅极端子与规定的节点(N3)连接的P沟道型MOS晶体管Q14起到反转动作的辅助作用。
MOS晶体管Q9、Q10通过栅极端子接受控制电压。MOS晶体管Q9、Q10在基于输入信号IN进行的锁存部的反转动作时截止。另外，N沟道型MOS晶体管Q11、Q12由输入信号IN控制。
N沟道型MOS晶体管Q11、或者Q12主要起到穿透电流切断的作用。即，N沟道型MOS晶体管Q11、Q12通过输入信号IN动作，抑止因锁存部Q5、Q6、Q7、Q8的反转动作引起的穿透电流。
与实施方式1相比，N沟道型MOS晶体管Q11、Q12由输入信号IN控制。由此，能够进行P沟道型MOS晶体管Q13、Q14的栅极控制。这些P沟道型MOS晶体管Q13、Q14与成为P沟道型MOS晶体管Q7、Q8的栅极电压的节点N1、N2的电压相比，寄生电容少，因此迁移早。因此，在锁存部Q5、Q6、Q7、Q8中，起到将来自放电侧的节点处的P沟道型MOS晶体管的充电路径切断的作用。
N沟道型MOS晶体管Q9、Q10是主要用于将耐压缓和电压施加到锁存部Q5、Q6、Q7、Q8的MOS晶体管。在锁存确定后，使工作电压Vp为高电压时，N沟道型MOS晶体管Q9、Q10通过栅极端子接受阈值电压以上的控制电压Vnp。由此，经由节点N3、N4将工作电压Vn施加到锁存部Q5、Q6、Q7、Q8。
当然，因控制电压的变化，也具有反转动作时的穿透电流削减效果，但是，在图8的锁存型电平移位电路中，通过N沟道型MOS晶体管Q11或者Q12的穿透电流削减效果更高。在该实施方式2中，并联连接于构成锁存电路的一方的反相器电路和电压端子Vn之间的MOS晶体管Q10、Q11，进行经由了一方的反相器电路的穿透电流的抑制和耐压缓和。另外，并联连接于构成锁存电路的另一方的反相器电路和电压端子Vn之间的MOS晶体管Q9、Q12，进行经由了另一方的反相器电路的穿透电流的抑制和耐压缓和。
此外，动作例与实施方式1相同。
通过以上的构成，能够削减穿透电流，根据各晶体管的阈值和工作电压等，与实施方式1相比，能够进一步减小下拉晶体管Q1、Q2的尺寸。
<实施方式3>
接着，使用附图对再一实施方式进行说明。
图9是表示实施方式3中的锁存型电平移位电路的构成的图。
与实施方式1相比，在实施方式3中，锁存部Q5、Q6、Q7、Q8所包含的2个反相器由耐压缓和用的N沟道型MOS晶体管Q3、Q4分割，这点不同。锁存部所包含的2个反相器的一方包含串联连接在被施加工作电压Vp的电压端子和规定的节点N3之间的MOS晶体管Q5、Q7、Q3。N沟道型MOS晶体管Q3是用于通过电压箝位(voltage clamp)来实现对锁存部的耐压缓和动作的晶体管。锁存部所包含的2个反相器的另一方包含串联连接在被施加工作电压Vp的电压端子和规定的节点N3之间的MOS晶体管Q6、Q8、Q4。N沟道型MOS晶体管Q3、Q4通过栅极端子接受控制电压Vf从而进行动作。在实施方式3的锁存型电平移位电路中，对作为耐压缓和用MOS发挥作用的MOS晶体管Q3、Q4的栅极端子施加规定电压，由此通过电压箝位实施耐压缓和动作。像这样，在实施方式3中，作为电流电压控制用的MOS晶体管主要具有Q3、Q4、Q9，MOS晶体管Q3、Q4主要作为耐压缓和用的MOS晶体管发挥作用。另外，MOS晶体管Q9主要作为穿透电流防止用的晶体管发挥作用。
图10是表示实施方式3中的动作例的图。
在对控制电压Vf施加了正电压(图10的例子中，控制电压Vf＝5V)的情况下，工作电压Vp直接施加于锁存部所包含的2个反相器中的、节点N1、N2。另一方面，节点N5、N6被施加由控制电压Vf箝位而得到的电压。图10的例子中，节点N5、N6被施加(5V-Vth)的电压。图10所示的耐压缓和动作时，在使工作电压Vp上升到高电压(例如、工作电压Vp＝11V)的情况下，节点N5或者N6被施加由N沟道型MOS晶体管Q3、Q4箝位而得到的电压。在图10的例子中，节点N5或者N6被施加被箝位而得到的电压(5V-Vth)。
通过具备该构成，能够缓和对N沟道型MOS晶体管的电压施加，因此，N沟道型MOS晶体管的可靠性(TDDB(Time Dependent Dielectric Breakdown：经时介电质击穿)、FN(Fowler-Nordheim)穿隧导致的氧化膜劣化等)提高。与P沟道型MOS晶体管相比，在N沟道型MOS晶体管的可靠性低的情况下变得有效。当然，也能够与实施方式1同样地进行控制，使得施加于MOS晶体管Q9的控制电压Vnp为电流电压控制用MOS晶体管Q9的阈值电压(Vth)以上，使控制电压Vnp上升至5V，且使节点N3的电位和施加于另一方的电压端子的电压Vn实质上相等。即，也能够经由MOS晶体管Q9从电压端子施加耐压缓和电压。
<实施方式4>
接着，使用附图对又一实施方式进行说明。
图11是表示实施方式4中的锁存型电平移位电路的构成的图。
相对于实施方式2的构成，追加了在实施方式3中说明的耐压缓和用的N沟道型MOS晶体管Q3、Q4。实施方式4中的用于耐压缓和的动作例，与在实施方式3中说明的由控制电压Vf的施加而产生的动作例相同。在实施方式4中，MOS晶体管Q3、Q4、Q9、Q10、Q11、Q12作为电流电压控制用MOS晶体管发挥作用。这些电流电压控制用MOS晶体管中的、发挥穿透电流抑止的作用的晶体管是MOS晶体管Q11、Q12。另外，作为耐压缓和用MOS晶体管发挥作用的晶体管是MOS晶体管Q10、Q9、Q3、Q4。MOS晶体管Q13、Q14起到锁存部的锁存反转动作的辅助的作用。
<锁存型电平移位电路的安装例>
如上所述，对各实施方式进行了说明，对这些各实施方式所示的锁存型电平移位电路的安装例进行说明。
图12是表示搭载有实施方式的锁存型电平移位电路的内置有闪存模块的微型计算机1的构成的图。
如图12所示，内置有闪存模块的微型计算机1包括闪存模块2、RAM(Random AccessMemory：随机存取存储器)3、CPU(Central Processing Unit：中央处理器)4、DMAC(DirectMemory Access Controller：直接存储器存取控制器)5、JTAG(Joint Test Action Group：联合测试行动组)6、系统总线7、多总线电桥8、SPI(Serial Peripheral Interface：串行外围接口)9、FlexRay10、CMT(Concurrent Multipath Transfer：并行多路径传输)11、MotorTimer(电动计时器)12、ATU(Automatic Antenna Tuner：自动天线调谐器)13、USB(Universal Serial Bus：通用串行总线)14、CAN(Controller Area Network：控制器局域网)15、CRC(Cyclic Redundancy Check：循环冗余检验)16、WDT(Watchdog Timer：看门狗定时器)17和ADC(Analog to Digital Converter：模数转换器)18。例如,内置有闪存模块的微型计算机1是用于车载用途的微型计算机。实施方式的锁存型电平移位电路在闪存模块2中使用。
图13是表示图12所示的闪存模块2的构成的图。
如图13所示，闪存模块2包括：用于与外部的设备收发数据、指令的输入输出电路21；对闪存模块2内的各电路进行控制的控制电路22；保持用于访问存储器阵列30的地址的地址缓冲器23；对闪存模块2内的各电路供给电压的电源电路24；对用于访问存储器阵列30的地址进行预解码的预解码器25；用于对行地址进行解码来对字线进行驱动的行解码驱动器26；保持对存储器阵列30写入的写入数据的写锁存器27；用于将信号放大的读出放大器电路28；用于对列地址进行解码的列解码器29；存储器阵列30；和用于驱动源极线的源极解码驱动器31。
图14分别示出采用通常的叠层栅极型闪速存储器阵列的闪存模块内的字线(WL)、位线(BL)、源极线(SL)的各模式下的工作电压的例子。
图15分别示出采用MONOS型闪速存储器阵列的闪存模块内的存储器栅极(MG)、控制栅极(CG)、位线、源极线的各模式下的工作电压的例子。
如图14和图15所示，在闪存模块2内，使用了各种各样的高电压，需要将其适当且有选择地施加到存储器单元。这样的各种各样的电压由图13所示的电源电路24生成。
接着，对包含实施方式的锁存型电平移位电路的闪存模块2的动作进行说明。
图16是以适用于行解码器的锁存型电平移位电路的动作为中心示出闪存模块的改写动作时的波形的图。在图中，通过信号WE#取入的地址信号被解码，在时刻a，作为MG解码器的X地址被输入(INx)。接受该信号而在电平移位产生反转动作，在被选择的L/S(电平移位电路)发生反转动作。在时刻b的定时，使耐压缓和电压Vnp为5V。在时刻c的定时，Vn＝1.1V。在时刻d的定时，进行向Vp＝11V的迁移，通过该动作对存储器单元的WL施加电压8V。在脉冲施加后，在时刻e、f、g、h的各定时，分别进行与时刻d、c、b、a相反的动作，由此实现关闭动作。通过进行该一系列的控制，能够考虑L/S构成晶体管的耐压并将图14、15所示那样的电压施加于存储器单元。
此外，对锁存型电平移位电路的输入信号IN和各种工作电压Vp、Vn、Vnp、Ve等的控制定时，主要以X地址(INx)的变化为基准适当延迟来进行控制。特别是，此处被输入于锁存型电平移位电路的IN以在WL激活的时刻a从(INx)马上变化的方式被输入到电平移位电路，以在WL结束激活的时刻f从(INx)变化起的一定时间后(e、f、g实施后)变化的方式被输入到电平移位电路。
图17是以锁存型电平移位电路的动作为中心示出闪存模块的擦除动作时的波形的图。在图中，通过信号WE#取入的地址信号被解码，在时刻a，作为MG解码器的X地址被输入(INx)。接收该信号而在电平移位产生反转动作，在被选择的L/S发生反转动作。在时刻b的定时，为了耐压缓和而使Vp电压为1.1V。在时刻c的定时，使在时刻a所输入的地址通过锁存动作确定，因此，使其迁移至Ve＝-3.3V。在时刻d的定时，进行向Vn＝-8V的迁移，利用该动作对存储器单元的WL施加负电压-8V。在脉冲施加后，在时刻e、f、g、h的各定时，分别进行与时刻d、c、b、a相反的动作，由此实现关闭动作。通过进行该一系列的控制，能够考虑L/S构成晶体管的耐压并将图14、15所示那样的电压施加于存储器单元。
在图16和图17中，在由“L/S关联信号”所示的部分示出了锁存型电平移位电路的动作例(工作电压Vp、工作电压Ve、工作电压Vn、控制电压Vnp、节点N2)。“WL”表示字线的动作例。
图18是表示闪存模块2中的、存储器阵列30周边的电路的图。此外，在图18中，为了表示包含锁存型电平移位电路的部分，将“控制电平移位器”的文字列施加到各块。另外，图18中，将图13的源极解码驱动器31表示为源极线驱动器31A、源极线解码器31B。此外，图18中，配电器32控制对源极线驱动器31A、源极线解码器31B输出的输出电压。从功能上，可以说配电器32为图13所示的电源电路24的一部分。
图19是表示图13的预解码器25和行解码驱动器26周边的构成例子的图。
在图19的例子中，示出了预解码器25、行解码驱动器26。行解码驱动器26包括：包含多个电平移位电路41的L/S区域56、包含多个字线驱动器52的字线驱动器区域51。另外，将L/S区域56和字线驱动器区域51表示为电平移位电路-字线驱动器区域40。另外，在图19的例子中，为了削减面积大的电平移位电路的数量，一并执行用于驱动字线的栅极控制。将存储器阵列30分割为多个块(块30A、30B，…)，对各块的多个字线驱动器52配置共用的电平移位电路41。像这样，通过地址的解码方法和字线驱动电路的关系，决定电平移位电路41的数量。
此外，当关注图19的字线驱动器时，在图16中说明的动作波形图对应于作为WL驱动器的输出的WL、作为WL驱动器的变频器的作为输入的WL驱动器栅极、作为WL驱动器的Pch侧工作电压的N2等。
图20是表示使用实施方式3或者4的电平移位电路的源极线解码器的构成例的图。
源极线解码器31B包含电平移位电路42和源极线选择MOS栅极驱动器区域43。在实施方式3或者4的电平移位电路中，为了进行耐压缓和，输出的电压具有HIGH(OUT信号)和Low(LOUT信号)两种。为了保护源极线选择MOS栅极驱动器区域43的驱动器部分的NMOS，驱动器部也使用基于控制电压Vf的耐压缓和用的NMOS。
存储器阵列30的各块(块30A、30b，…)和源极线选择MOS栅极驱动器53的各个(源极线选择MOS栅极驱动器53A、源极线选择MOS栅极驱动器53B，…)对应，利用源极线选择MOS栅极驱动器53的输出，使源极线选择MOS54(源极线选择MOS54A、源极线选择MOS54B，…)导通截止。地址信号D1～Dn表示存储器阵列30的访问目标的地址，这些地址信号D1～Dn被输入到电平移位电路42的输入信号IN。
图21是表示使用实施方式1的电平移位电路构成的行解码驱动器26的变形例的图。在该例中，与图19的情况相比，字线驱动器52和电平移位电路一对一地对应设置。
通过这样的构成，能够对存储器单元有选择地施加高电压、负电压。能够在解码器内共有工作电压Vp、工作电压Vn、Ve、控制电压Vnp等，因此，不需要进行高电压的解码。
图22是表示使用实施方式1的电平移位电路构成的配电器32的例子的图。
通过这样地构成，能够形成布局面积小的配电器。
<与关联技术的布局面积的比较>
以下，通过示出关联技术中的锁存型电平移位电路和各实施方式的锁存型电平移位电路的布局的例子，比较布局面积。
图23是实施方式1所示的锁存型电平移位电路的布局例41。图23中，“Q1”等分别与图5所示的MOS晶体管对应。
图24是关联技术所示的锁存型电平移位电路的布局例55。与图1所示的锁存型电平移位电路对应。
当比较图23和图24时示出了：例如，下拉晶体管(Q1、Q2)在实施方式1所示的锁存型电平移位电路中能够以较小的布局面积实现。
图25表示使用实施方式所示的锁存型电平移位电路的行解码电路的布局例。在图25中，还示出了各MOS晶体管的布线例。此外，图25中，示出图19所示的电平移位电路-字线驱动器区域40的布局例。L/S区域56中包含多个电平移位电路41。另外，字线驱动器区域51中包含多个字线驱动器52。
像这样，在图25中，与使用关联技术的情况相比，在存储器阵列的阵列间距相同的情况下，仅在行解码器周边，也能够使布局面积在纵方向上削减40％左右。所以，在对闪存模块中大量使用的电平移位电路适用本实施方式的情况下，与关联技术相比，能够大幅削减布局面积。另外，即使在芯片整体中，闪存模块占芯片整体面积的比例也较大，因此，电平移位电路的小型化对芯片整体的面积的削减也很大帮助。
此外，在上述附图中，特别以电平移位电路的部分为中心而示出。
像这样，对各实施方式进行了说明，但当然也可以将这些实施方式组合。另外，各实施方式中，通过设置在工作电压Vn和锁存电路的规定节点之间的N沟道型MOS晶体管(实施方式1的Q9等)实施了电流的削减，但是，不限于NMOS晶体管，对于各MOS晶体管的类型，可以将P沟道型的MOS晶体管可以变更为N沟道型，将N沟道型的MOS晶体管变更为P沟道型。另外，也可以采用工作电压Vn和工作电压Vp更换而形成的构成。
以上，基于实施方式对由本发明人完成的发明具体地进行了说明，但是本发明不限于实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。
附图标记说明
1内置有闪存模块的微型计算机；2闪存模块；3 RAM；4 CPU；5 DMAC；6 JTAG；7系统总线；8多总线电桥；9 SPI；10 FlexRay；11 CMT；12 MotorTimer；13 ATU；14 USB；15 CAN；16 CRC；17 WDT；18 ADC；21输入输出电路；22控制电路；23地址缓冲器；24电源电路；25预解码器；26行解码驱动器；27写锁存器；28读出放大器电路；29列解码器；30存储器阵列；31源极解码驱动器；31A源极线驱动器；31B源极线解码器；32配电器；40电平移位电路-字线驱动器区域；41电平移位电路；42电平移位电路；43源极线选择MOS栅极驱动器；51字线驱动器区域；52字线驱动器；53源极线选择MOS栅极驱动器；54源极线选择MOS；55电平移位电路；56L/S区域。

Claims (4)

1.一种电平移位电路，其特征在于，包括：
被施加工作电压的锁存电路；
第一MOS晶体管，其栅极端子被输入输入信号，用于驱动所述锁存电路；
第二MOS晶体管，其栅极端子被输入所述输入信号的反转信号，用于驱动所述锁存电路；
第三MOS晶体管，其配置在所述锁存电路与所述第一MOS晶体管之间，通过栅极端子接受第一控制电压而进行开闭动作；
第四MOS晶体管，其配置在所述锁存电路与所述第二MOS晶体管之间，通过栅极端子接受所述第一控制电压而进行开闭动作；以及
电流电压控制用MOS晶体管，其连接于所述锁存电路，通过栅极端子接受第二控制电压，
所述电流电压控制用MOS晶体管在基于所述输入信号的反转动作时截止，
所述锁存电路包含第一反相器电路和第二反相器电路，所述第一反相器电路和所述第二反相器电路的输入输出端子相互交叉耦合连接，
所述电流电压控制用MOS晶体管包含第九MOS晶体管和第十MOS晶体管，
所述第十MOS晶体管和所述锁存电路经由第一节点而连接，
所述第九MOS晶体管和所述锁存电路经由第二节点而连接，
所述第一反相器电路具有在被施加所述工作电压的第一电压端子与所述第一节点之间串联连接的第五MOS晶体管和第七MOS晶体管，
所述第二反相器电路具有在所述第一电压端子与所述第二节点之间串联连接的第六MOS晶体管和第八MOS晶体管，
所述第一反相器电路具有第十三MOS晶体管，所述第十三MOS晶体管串联连接地配置在所述第五MOS晶体管与所述第七MOS晶体管之间，且所述第十三MOS晶体管的栅极端子与所述第二节点连接，
所述第二反相器电路具有第十四MOS晶体管，所述第十四MOS晶体管串联连接地配置在所述第六MOS晶体管与所述第八MOS晶体管之间，且所述第十四MOS晶体管的栅极端子与所述第一节点连接，
所述电平移位电路还具有：
第十一MOS晶体管，其栅极端子被输入所述输入信号，经由所述第一节点而与所述锁存电路连接；
第十二MOS晶体管，其栅极端子被输入所述输入信号的反转信号，经由所述第二节点而与所述锁存电路连接。
2.如权利要求1所述的电平移位电路，其特征在于，
所述电流电压控制用MOS晶体管和所述锁存电路经由节点而连接，
所述第一反相器电路具有在被施加所述工作电压的第一电压端子与所述节点之间串联连接的第五MOS晶体管和第七MOS晶体管，
所述第二反相器电路具有在所述第一电压端子与所述节点之间串联连接的第六MOS晶体管和第八MOS晶体管。
3.一种电平移位电路，其特征在于，包括：
被施加工作电压的锁存电路；
第一MOS晶体管，其栅极端子被输入输入信号，用于驱动所述锁存电路；
第二MOS晶体管，其栅极端子被输入所述输入信号的反转信号，用于驱动所述锁存电路；
第三MOS晶体管及第四MOS晶体管，以将所述锁存电路所含的2个反相器电路各自分开的方式配置，通过栅极端子接受第一控制电压而进行开闭动作；以及
电流电压控制用MOS晶体管，其连接于所述锁存电路，通过栅极端子接受第二控制电压，
所述电流电压控制用MOS晶体管在基于所述输入信号的反转动作时截止，
所述锁存电路包含第一反相器电路和第二反相器电路，
所述第一反相器电路和所述第二反相器电路的输入输出端子相互交叉耦合连接，
所述电流电压控制用MOS晶体管包含第九MOS晶体管和第十MOS晶体管，
所述第十MOS晶体管和所述锁存电路经由第一节点而连接，
所述第九MOS晶体管和所述锁存电路经由第二节点而连接，
所述第一反相器电路具有在被施加所述工作电压的第一电压端子与所述第一节点之间串联连接的第五MOS晶体管和第七MOS晶体管，
所述第二反相器电路具有在所述第一电压端子与所述第二节点之间串联连接的第六MOS晶体管和第八MOS晶体管，
所述第三MOS晶体管串联连接地配置在所述第五MOS晶体管与所述第七MOS晶体管之间，
所述第四MOS晶体管串联连接地配置在所述第六MOS晶体管与所述第八MOS晶体管之间，
所述第一反相器电路具有第十三MOS晶体管，所述第十三MOS晶体管串联连接地配置在所述第五MOS晶体管与所述第七MOS晶体管之间，且所述第十三MOS晶体管的栅极端子与所述第二节点连接，
所述第二反相器电路具有第十四MOS晶体管，所述第十四MOS晶体管串联连接地配置在所述第六MOS晶体管与所述第八MOS晶体管之间，且所述第十四MOS晶体管的栅极端子与所述第一节点连接，
所述电平移位电路还具有：
第十一MOS晶体管，其栅极端子被输入所述输入信号，经由所述第一节点而与所述锁存电路连接；
第十二MOS晶体管，其栅极端子被输入所述输入信号的反转信号，经由所述第二节点而与所述锁存电路连接。
4.如权利要求3所述的电平移位电路，其特征在于，
所述电流电压控制用MOS晶体管和所述锁存电路经由节点而连接，
所述第一反相器电路具有在被施加所述工作电压的第一电压端子与所述节点之间串联连接的第五MOS晶体管和第七MOS晶体管，
所述第二反相器电路具有在所述第一电压端子与所述节点之间串联连接的第六MOS晶体管和第八MOS晶体管，
所述第三MOS晶体管串联连接地配置在所述第五MOS晶体管与所述第七MOS晶体管之间，
所述第四MOS晶体管串联连接地配置在所述第六MOS晶体管与所述第八MOS晶体管之间。
CN201711090022.1A 2012-08-01 2012-08-01 电平移位电路 Active CN107707247B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711090022.1A CN107707247B (zh) 2012-08-01 2012-08-01 电平移位电路

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/JP2012/069593 WO2014020724A1 (ja) 2012-08-01 2012-08-01 レベルシフト回路、半導体装置
CN201280073876.8A CN104380605B (zh) 2012-08-01 2012-08-01 电平移位电路、半导体器件
CN201711090022.1A CN107707247B (zh) 2012-08-01 2012-08-01 电平移位电路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201280073876.8A Division CN104380605B (zh) 2012-08-01 2012-08-01 电平移位电路、半导体器件

Publications (2)

Publication Number Publication Date
CN107707247A CN107707247A (zh) 2018-02-16
CN107707247B true CN107707247B (zh) 2021-03-16

Family

ID=50027454

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201280073876.8A Active CN104380605B (zh) 2012-08-01 2012-08-01 电平移位电路、半导体器件
CN201711090022.1A Active CN107707247B (zh) 2012-08-01 2012-08-01 电平移位电路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201280073876.8A Active CN104380605B (zh) 2012-08-01 2012-08-01 电平移位电路、半导体器件

Country Status (7)

Country Link
US (2) US9246493B2 (zh)
EP (1) EP2882104B1 (zh)
JP (1) JP5853104B2 (zh)
KR (1) KR101931408B1 (zh)
CN (2) CN104380605B (zh)
TW (1) TWI581570B (zh)
WO (1) WO2014020724A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112014002675T5 (de) * 2013-06-04 2016-02-18 Trw Automotive U.S. Llc Optimierte Spannungsversorgungsarchitektur
US9432022B2 (en) * 2014-04-21 2016-08-30 Qualcomm Incorporated Wide-range level-shifter
CN104318957B (zh) * 2014-10-24 2017-07-18 中国人民解放军国防科学技术大学 一种电平转换器
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US9838015B2 (en) * 2015-03-11 2017-12-05 Mediatek Inc. Apparatus for performing level shift control in an electronic device with aid of parallel paths controlled by different control signals for current control purposes
TWI552142B (zh) 2015-03-20 2016-10-01 矽創電子股份有限公司 閘極驅動電路
WO2016191385A1 (en) * 2015-05-22 2016-12-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Energy efficient, robust differential mode d-flip-flop
EP3107106B1 (en) * 2015-06-19 2018-10-31 Nxp B.V. Voltage driver circuit for flash memory devices
JP2017147005A (ja) * 2016-02-16 2017-08-24 ルネサスエレクトロニクス株式会社 フラッシュメモリ
CN107317578B (zh) * 2016-04-26 2020-06-02 台湾类比科技股份有限公司 电压准位移位电路
JP6817081B2 (ja) * 2017-01-17 2021-01-20 エイブリック株式会社 レベルシフト回路
JP2018129727A (ja) * 2017-02-09 2018-08-16 エイブリック株式会社 レベルシフタ
US10766834B2 (en) * 2017-03-06 2020-09-08 Exxonmobil Chemical Patents Inc. Transalkylation processes and catalyst compositions used therein
US10128846B2 (en) 2017-04-03 2018-11-13 Qualcomm Incorporated Apparatus and method for data level shifting with boost assisted inputs for high speed and low voltage applications
US11005461B2 (en) * 2018-06-08 2021-05-11 Arm Limited Level shift latch circuitry
CN109245535A (zh) * 2018-11-20 2019-01-18 广州市力驰微电子科技有限公司 适用于电源管理的电平转换模块
KR20210101566A (ko) 2020-02-10 2021-08-19 삼성전자주식회사 레벨 쉬프터 회로 및 이를 포함하는 전자 장치
CN112311207A (zh) * 2020-11-17 2021-02-02 北京集创北方科技股份有限公司 电压转换装置、电源芯片及电子设备
CN115940920A (zh) * 2021-08-24 2023-04-07 深圳英集芯科技股份有限公司 一种电平移位电路和相关电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0323844A2 (en) * 1988-01-08 1989-07-12 Nec Corporation Latching circuit
CN1407724A (zh) * 2001-08-31 2003-04-02 株式会社日立制作所 半导体器件
CN1716780A (zh) * 2005-07-22 2006-01-04 友达光电股份有限公司 移位缓存器驱动电路及其电平移位器
EP2045924A1 (en) * 2007-10-03 2009-04-08 NEC Electronics Corporation Semiconductor circuit
TW201117556A (en) * 2009-10-23 2011-05-16 Advanced Risc Mach Ltd Apparatus and method providing an interface between a first voltage domain and a second voltage domain

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01271996A (ja) * 1988-04-22 1989-10-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP3625851B2 (ja) * 1993-12-28 2005-03-02 沖電気工業株式会社 レベルシフタ回路
US5459258A (en) * 1994-03-01 1995-10-17 Massachusetts Institute Of Technology Polysaccharide based biodegradable thermoplastic materials
JP3204848B2 (ja) * 1994-08-09 2001-09-04 株式会社東芝 レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法
JP2830800B2 (ja) * 1995-09-29 1998-12-02 日本電気株式会社 電流差動増幅回路
JP3609956B2 (ja) 1998-04-28 2005-01-12 シャープ株式会社 ラッチ回路、シフトレジスタ回路、および画像表示装置
US6580411B1 (en) * 1998-04-28 2003-06-17 Sharp Kabushiki Kaisha Latch circuit, shift register circuit and image display device operated with a low consumption of power
CA2273665A1 (en) * 1999-06-07 2000-12-07 Mosaid Technologies Incorporated Differential sensing amplifier for content addressable memory
JP3717781B2 (ja) * 2000-10-30 2005-11-16 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路
KR100482996B1 (ko) * 2002-08-30 2005-04-15 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치
JP3665633B2 (ja) * 2002-09-20 2005-06-29 株式会社東芝 半導体集積回路
JP3865238B2 (ja) 2002-10-29 2007-01-10 株式会社ルネサステクノロジ 不揮発性半導体メモリ
US7339822B2 (en) * 2002-12-06 2008-03-04 Sandisk Corporation Current-limited latch
JP2004343396A (ja) 2003-05-15 2004-12-02 Matsushita Electric Ind Co Ltd レベルシフト回路
CN100417021C (zh) * 2004-03-30 2008-09-03 友达光电股份有限公司 电压电平转换装置及连续脉冲发生器
KR100610490B1 (ko) * 2005-06-17 2006-08-08 매그나칩 반도체 유한회사 Ｅｅｐｒｏｍ 셀 및 ｅｅｐｒｏｍ 블록
JP4099184B2 (ja) * 2005-08-25 2008-06-11 富士通株式会社 レベルシフト回路及び半導体装置
JP4800781B2 (ja) * 2006-01-31 2011-10-26 セイコーインスツル株式会社 電圧レベルシフト回路、および半導体集積回路
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7606097B2 (en) * 2006-12-27 2009-10-20 Micron Technology, Inc. Array sense amplifiers, memory devices and systems including same, and methods of operation
JP4926275B2 (ja) * 2007-03-31 2012-05-09 サンディスク スリーディー，エルエルシー トランジスタスナップバック保護を組み込むレベルシフタ回路
JP5090083B2 (ja) * 2007-06-29 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
CN101388253B (zh) * 2007-09-14 2011-07-27 群康科技(深圳)有限公司 移位寄存器及液晶显示器
JP2009253529A (ja) * 2008-04-03 2009-10-29 Sharp Corp ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置
JP5142906B2 (ja) * 2008-09-18 2013-02-13 ルネサスエレクトロニクス株式会社 センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置
US8081521B2 (en) * 2009-02-13 2011-12-20 Mosys, Inc. Two bits per cell non-volatile memory architecture
TWI413892B (zh) * 2009-08-18 2013-11-01 Ememory Technology Inc 負電壓位準移位器
US10242720B2 (en) * 2010-03-25 2019-03-26 Qualcomm Incorporated Dual sensing current latched sense amplifier
US20130076424A1 (en) * 2011-09-23 2013-03-28 Qualcomm Incorporated System and method for reducing cross coupling effects
US8897088B2 (en) * 2013-01-30 2014-11-25 Texas Instrument Incorporated Nonvolatile logic array with built-in test result signal

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0323844A2 (en) * 1988-01-08 1989-07-12 Nec Corporation Latching circuit
CN1407724A (zh) * 2001-08-31 2003-04-02 株式会社日立制作所 半导体器件
CN1716780A (zh) * 2005-07-22 2006-01-04 友达光电股份有限公司 移位缓存器驱动电路及其电平移位器
EP2045924A1 (en) * 2007-10-03 2009-04-08 NEC Electronics Corporation Semiconductor circuit
TW201117556A (en) * 2009-10-23 2011-05-16 Advanced Risc Mach Ltd Apparatus and method providing an interface between a first voltage domain and a second voltage domain

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Edge triggered pulse latch design with delayed latching edge for radiation hardened application;Weizhong Wang 等;《IEEE Transactions on Nuclear Science》;20041231;第51卷(第6期);3626-3630 *
新型的电平移位电路设计;范 涛 等;《电子科技大学学报》;20110131;第40卷(第1期);138-141 *

Also Published As

Publication number Publication date
US9246493B2 (en) 2016-01-26
EP2882104A1 (en) 2015-06-10
TW201412020A (zh) 2014-03-16
US20160099715A1 (en) 2016-04-07
CN104380605B (zh) 2017-12-08
EP2882104B1 (en) 2019-12-11
CN107707247A (zh) 2018-02-16
WO2014020724A1 (ja) 2014-02-06
US20150078096A1 (en) 2015-03-19
CN104380605A (zh) 2015-02-25
EP2882104A4 (en) 2016-05-25
KR20150040268A (ko) 2015-04-14
JP5853104B2 (ja) 2016-02-09
TWI581570B (zh) 2017-05-01
JPWO2014020724A1 (ja) 2016-07-11
KR101931408B1 (ko) 2018-12-20

Similar Documents

Publication Publication Date Title
CN107707247B (zh) 电平移位电路
US8971148B2 (en) Word line selection circuit and row decoder
JP6207748B2 (ja) アドレスデコードおよびアクセス線選択のための装置、メモリおよび方法
US20120230111A1 (en) Level shifting circuit
US20080043538A1 (en) Non-volatile semiconductor storage device and word line drive method
US9558830B2 (en) Semiconductor device
JP2019146021A (ja) 半導体装置
EP3347989A1 (en) Power gating devices and methods
US9293181B2 (en) Block selection circuit and semiconductor device having the same
JP7114268B2 (ja) 半導体装置
CN112652338B (zh) 存储器的行译码器
JP6030741B2 (ja) レベルシフト回路
US8873312B2 (en) Decoder circuit of semiconductor storage device
CN109920458B (zh) 地址解码器及包括其的半导体存储器件
US6388472B1 (en) Word line decoder
KR100399975B1 (ko) 포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한플래쉬 메모리의 로우 디코더 회로
JP3347374B2 (ja) デコーダ回路及び半導体記憶装置
KR20000021370A (ko) 플래쉬 메모리셀의 소오스 드라이버 회로
JPS6028099A (ja) 半導体記憶装置
JP2001203326A (ja) 半導体集積回路
JPS6015897A (ja) 半導体記憶装置
JPS59188891A (ja) Ｅｐｒｏｍ装置
JP2001189093A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant