CN102270491A

CN102270491A - 带源线电压补偿的闪存写入电路

Info

Publication number: CN102270491A
Application number: CN2011100583529A
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-03-10
Filing date: 2011-03-10
Publication date: 2011-12-07
Anticipated expiration: 2031-03-10
Also published as: CN102270491B

Abstract

一种带源线电压补偿的闪存写入电路，包括：电荷泵；稳压模块；源线电压模式补偿模块；第一开关；第一源线驱动模块；字线选择模块；位线选择模块；编程电流产生模块；源线电压监测模块；第二源线驱动模块，第二开关与电流镜像电路，所述第二源线驱动模块和第一源线驱动模块相同，所述第二开关与所述第一开关相同，所述电流镜像电路第一端与编程电流产生模块位线电流端相连，电流镜像电路第二端与所述第二源线驱动模块输出端连接。本发明的写入电路可以避免源线监测模块监测到的电压达到闪存存储单元的最低写入电压，而实际电路中闪存存储单元的电压低于最低写入电压造成存储单元未正确写入的问题。

Description

带源线电压补偿的闪存写入电路

技术领域

本发明涉及闪存写入电路，具体涉及带源线电压补偿的闪存写入电路。

背景技术

闪存(Flash)，由于其轻巧且在断电的情况下仍可保存数据，因此在便携电子装置中的应用非常广泛，例如手机、数码相机、MP3播放器等。而目前闪存中普遍使用的存储单元为分裂栅极存储单元，其横截面如图1所示，漏极11与源极12在衬底10上被沟道区13隔开，在源极12与沟道区13上方设置一个处于绝缘材料，如二氧化硅层14的包围之中不与任何部分相连的栅极，称为“浮栅”15，在浮栅15和沟道区13上方设置另一个栅极，由导线引出，称为“控制栅”16。通常情况下，浮栅15不带电荷，则存储单元处于不导通状态，存储单元的漏极电平为高，例如为Vcc，则表示数据1。写入时，存储单元的源极12加上编程电压Vpp，控制栅16加上开启电压，漏极11电压接近0V且电流为Idp。这样大量电子从漏极11流向源极12，形成相当大的电流，产生大量热电子，并从衬底10俘获电子，由于电子的密度大，有的电子就到达了衬底10与浮栅15之间的二氧化硅层14，这时由于控制栅16加有电压，在电场作用下，这些电子又通过二氧化硅层到达浮栅15，并在浮栅15上形成电子团。浮栅15上的电子团即使在掉电的情况下，仍然会存留在浮栅15上，所以信息能够长期保存，通常来说，这个时间可达10年。由于浮栅15电压为负，所以控制栅16电压为正，在存储单元写入电路中，漏极电压接近0V，所以相当于存储单元导通，漏极电平为低，即数据0被写入。多位存储器由加在控制栅上的不同级电压来控制，譬如二位存储器，00，01，10，11需要3个额外的电压。

图2为分裂栅极存储单元的等效电路图，选择晶体管21与存储晶体管22串联在源线(SL)与位线(BL)之间，并且选择晶体管选择栅211与存储晶体管控制栅221由字线(WL)来控制，在存储单元导通时，浮栅222捕获电子并存储，执行完写入过程。分裂栅极存储单元的写入操作对应的各端电流电压如下：

选择状态	SL	BL	WL	基底
					已选择	Vpp	Idp(电压接近0V)	1.5V	0V
未选择	0V	Vcc	0V	0V

图3为现有技术中，闪存写入电路，包括：电荷泵30；稳压模块31，输入端与所述电荷泵输出端相连；源线电压模式补偿模块32，输入端与稳压模块输出端相连；第一开关33，输入端与所述源线电压模式补偿模块输出端相连；第一源线驱动模块34，输入端与所述第一开关输出端相连，输出端与闪存1第一输入端连接；字线选择模块35，输出端与闪存1第二输入端相连；位线选择模块36，输出端与闪存1第三输入端相连；编程电流产生模块37，输出端与位线选择模块输入端相连；源线电压监测模块38，用于监测所述第一开关输入端的电压。

在实际闪存写入过程中，例如，闪存存储单元源线最低写入电压为Vpp，若源线监测模块38监测到第一开关输入端的电压低于最低允许电压时，该最低允许电压大于Vpp，则启动电荷泵30，使得第一开关输入端的电压提到高最低允许电压。

但由于闪存外围电路第一开关33与第一源线驱动模块34通常由MOS管实现，存在压降，这样，源线电压监测模块38监测到第一开关输入端的电压为最低允许电压时，传输到闪存存储单元的电压可能降到了Vpp以下，低于闪存存储单元需要的最低写入电压Vpp，造成存储单元未正确写入。

因此，亟需一种带源线电压补偿的闪存写入电路，使得传输到闪存存储单元的电压得到精确控制。

发明内容

本发明解决的问题是避免源线监测模块监测到的电压达到闪存存储单元的最低写入电压，而实际电路中闪存存储单元的电压低于最低写入电压造成存储单元未正确写入。

为解决上述问题，本发明提供一种带源线电压补偿的闪存写入电路，与闪存相连，所述带源线电压补偿的闪存写入电路包括：

电荷泵；

稳压模块，输入端与所述电荷泵输出端相连；

源线电压模式补偿模块，输入端与稳压模块输出端相连；

第一开关，输入端与所述源线电压模式补偿模块输出端相连；

第一源线驱动模块，输入端与所述第一开关输出端相连，输出端与闪存第一输入端相连；

字线选择模块，输出端与闪存第二输入端相连；

位线选择模块，输出端与闪存第三输入端相连；

编程电流产生模块，输出端与位线选择模块输入端相连；

其特征在于，所述带源线电压补偿的闪存写入电路还包括：第二源线驱动模块，第二开关，电流镜像电路与源线电压监测模块，所述第二开关输入端与第一开关输入端连接，所述第二源线驱动模块输入端与第二开关输出端连接，所述第二源线驱动模块和第一源线驱动模块相同，所述第二开关与所述第一开关相同，所述电流镜像电路第一端与编程电流产生模块位线电流端相连，电流镜像电路第二端与所述第二源线驱动模块输出端相连，所述源线电压监测模块与所述第二源线驱动模块输出端连接。

可选地，所述闪存由多行和多列存储单元组成，所述存储单元为分裂栅极存储单元，所述分裂栅极存储单元栅极与字线相连，所述分裂栅极存储单元漏极与位线相连，所述分裂栅极存储单元源极与源线相连。

可选地，所述第二开关为一PMOS，所述PMOS源极与第一开关输入端连接，漏极与第二源线驱动模块输入端连接。

可选地，所述第二源线驱动模块包括多个PMOS，所述PMOS的个数等于存储单元所连字线数目与分配因子的商向上取整所得的值，所述多个PMOS漏极与第二开关PMOS漏极连接，源极与源线电压监测模块数据端连接。

可选地，所述分配因子为2。

可选地，所述分配因子为4。

可选地，所述分配因子为8。

可选地，所述电流镜像电路包括：第一NMOS和第二NMOS，所述第一NMOS和第二NMOS栅极相连且源极接地，所述第一NMOS栅极与漏极相连且漏极与编程电流产生模块位线电流端相连，所述第二源线驱动模块输出端与第二NMOS漏极相连，所述第一NMOS栅极宽长比和所述第二NMOS栅极宽长比之间的比例等于编程电流产生模块产生的位线电流和流过第一开关与第一源线驱动模块的电流之间的比例。

可选地，所述源线电压监测模块为一NMOS，源极与所述第二源线驱动模块输出端相连，漏极为源线电压监测端。

可选地，所述闪存写入电路还包括：比较器，所述比较器第一个输入端与源线电压监测模块数据端相连，第二个输入端接收参考电压，输出端与电荷泵相连。

与现有技术相比，本发明具有以下优点：通过模拟第一开关与第一源线驱动模块产生的压降，使得源线电压监测模块精确监测到传输到闪存存储单元的写入电压，若传输到闪存存储单元的写入电压低于最低写入电压，则启动电荷泵提高源线电路电压，保证传输到闪存存储单元的写入电压不低于最低写入电压，从而保证闪存存储单元的正确写入。

附图说明

图1是现有技术中闪存存储单元一种具体结构分裂栅极存储单元横截面示意图；

图2是现有技术中分裂栅极存储单元等效电路图；

图3是现有技术中闪存写入电路示意图；

图4是本发明实施方式中带源线电压补偿的闪存写入电路示意图；

图5现有技术中部分分裂栅极存储单元构成的闪存电路连接关系示意图；

图6是本发明实施例中带源线电压补偿的闪存写入电路示意图。

具体实施方式

本发明的主旨在于通过模拟第一开关与第一源线驱动模块产生的压降，使得源线电压监测模块精确监测到传输到闪存存储单元的写入电压，若传输到闪存存储单元的写入电压低于最低写入电压，则启动电荷泵提高源线电路电压，保证传输到闪存存储单元的写入电压不低于最低写入电压，从而保证闪存存储单元的正确写入。

基于此，本发明提供一种带源线电压补偿的闪存写入电路，如图4所示，与闪存1相连，所述带源线电压补偿的闪存写入电路包括：

电荷泵40；

稳压模块41，输入端与所述电荷泵输出端相连；

源线电压模式补偿模块42，输入端与稳压模块输出端相连；

第一开关43，输入端与所述源线电压模式补偿模块输出端相连；

第一源线驱动模块44，输入端与所述第一开关输出端相连，输出端与闪存第一输入端相连；

字线选择模块45，输出端与闪存第二输入端相连；

位线选择模块46，输出端与闪存第三输入端相连；

编程电流产生模块47，输出端与位线选择模块输入端相连；

所述带源线电压补偿的闪存写入电路还包括：第二源线驱动模块44’，第二开关43’，电流镜像电路49与源线电压监测模块48，所述第二开关输入端与第一开关输入端连接，所述第二源线驱动模块输入端与第二开关输出端连接，所述第二源线驱动模块44’和第一源线驱动模块44相同，所述第二开关43’与所述第一开关43相同，所述电流镜像电路第一端与编程电流产生模块47位线电流端相连，电流镜像电路第二端与所述第二源线驱动模块输出端相连，所述源线电压监测模块47与所述第二源线驱动模块44’输出端连接。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。

本具体实施例以3行，3列的闪存1’的写入电路为例，闪存1’的存储阵列结构如图5所示，每个存储单元为一个串联的选择晶体管与存储晶体管，每一个存储晶体管的源极与源线(SL)连接，选择晶体管的漏极与位线(BL)连接，选择晶体管的栅极与存储晶体管的栅极都与字线(WL)连接，源线与字线平行且为行线，位线为列线，每行存储单元公用一个字线与一个源线，每列存储单元公用一个位线。当闪存字线模块选择第2行，位线选择模块选择第2列的存储单元时，源线S1上源电压加在该存储单元存储晶体管的源极，选择晶体管的漏极电压与电流由位线B1提供，选择晶体管与存储晶体管的栅极电压由字线W1提供。当存储单元字线所加电压大于开启电压，源线电压达到编程电压Vpp，漏极所加位线电流为Idp时，储单元被写入0。

在本实施例中，所述第一开关与第一源线驱动模块连接，第一开关优选为一PMOS，所述第一开关PMOS栅极设置编程开启电路，用于打开或关闭写入状态；对应地，所述第二开关与第二源线驱动模块连接，第二开关优选为一PMOS，所述第二开关PMOS栅极设置编程开启电路，用于与第一开关PMOS同步打开或关闭写入状态，所述第二开关PMOS源极与第一开关PMOS源极连接，第二开关PMOS漏极与第二源线驱动模块输入端连接。

进一步地，参考图5与图6，所述第一源线驱动模块PMOS为每2行且相邻2行存储单元公用一个，即：分配因子为2；图5中的闪存字线数目为3，则字线数目与分配因子的商得3/2，向上取整后为2，即第一源线驱动模块PMOS数目为2个。所述第一源线驱动模块2个PMOS54漏极与第一开关PMOS53漏极连接，第一源线驱动模块2个PMOS54源极与3行存储晶体管源线相连；对应地，所述第二源线驱动模块为2个PMOS，所述第二源线驱动模块2个PMOS54’漏极与第二开关PMOS53’漏极连接，所述第二源线驱动模块2个PMOS源极与源线电压监测模块数据端连接。第一源线驱动模块2个PMOS54和第二源线驱动模块2个PMOS54’的栅极均与字线选择模块相连，用于导通所选的PMOS以驱动源线电压，其中第一行分裂栅极存储单元字线与第二行分裂栅极存储单元公用的第一源线驱动模块PMOS所加的字线选择信号为第一行字线选择模块与第二行字线选择模块信号的逻辑关系取或，第三行分裂栅极存储单元公用的第一源线驱动模块PMOS所加的字线选择信号为第二行字线选择模块信号；对应地，第一行分裂栅极存储单元字线与第二行分裂栅极存储单元公用的第二源线驱动模块PMOS54’所加的字线选择信号为第一行字线选择模块与第二行字线选择模块信号的逻辑关系取或，第三行分裂栅极存储单元公用的第二源线驱动模块PMOS54’所加的字线选择信号为第二行字线选择模块信号。本实施例中，源线电压监测模块为一NMOS38，栅极上加高电压，保证NMOS在需要监测写入电压时开启。

本实施例中，所述电流镜像电路59为第一NMOS591和第二NMOS592，所述第一NMOS591和第二NMOS592栅极相连且源极接地，所述第一NMOS591栅极与漏极相连且漏极与编程电流产生模块57的位线电流端相连，所述第二源线驱动模块2个PMOS源极与第二NMOS漏极相连，所述第一NMOS栅极宽长比和所述第二NMOS栅极宽长比之间的比例等于编程电流产生模块57产生的位线电流和流过第一开关PMOS53与第一源线驱动模块所选的PMOS54的电流之间的比例。

结合图5中的装置，闪存写入电路源线电压补偿的方法，包括：

监测源线电压监测模块数据端的电压；

闪存存储单元分裂栅极存储单元编程工作如下：电压V1输入电荷泵50后输出一电压V2；经过稳压模块51提升至V3；根据闪存1为两位或多位存储器，则需源线电压模式补偿模块52提升至V4；

通过字线，位线选择模块选择某一分裂栅极存储单元写入，源极所加电压为Vpp，若位线电流大小为Idp，则流过第一开关PMOS53与第一源线驱动模块所选的PMOS54的电流为X*Idp，其中X与分裂栅极存储单元各参数相关；

由于电流镜像电路59中第一NMOS591漏极到源极所流电流由编程电流产生模块提供，大小为Idp，第一NMOS591栅极宽长比和第二NMOS592栅极宽长比之间的比例也为X，则第二NMOS592漏极到源极所流电流也为X*Idp，加之源线电压监测模块NMOS58上无电流流过，则流过第二开关PMOS53’与第二源线驱动模块所选的PMOS的电流也为X*Idp，这意味着第一开关PMOS53与第一源线驱动模块所选的PMOS产生的压降与第二开关PMOS53’与第二源线驱动模块所选的PMOS产生的压降相等，也意味着电压监测模块监测的电压与待写入存储单元分裂栅极存储单元的源极电压相等；

所述闪存写入电路还包括一比较器，所述源线电压监测模块数据端与比较器第一输入端连接，第二输入端接收参考电压，所述参考电压即闪存最低写入电压，若源线电压监测模块NMOS58监测的电压低于闪存所需的最低写入电压，则比较器启动电荷泵50提高源线电路电压，保证传输到闪存存储单元的写入电压不低于最低写入电压。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种带源线电压补偿的闪存写入电路，与闪存相连，所述带源线电压补偿的闪存写入电路包括：

电荷泵；

稳压模块，输入端与所述电荷泵输出端相连；

源线电压模式补偿模块，输入端与稳压模块输出端相连；

字线选择模块，输出端与闪存第二输入端相连；

位线选择模块，输出端与闪存第三输入端相连；

编程电流产生模块，输出端与位线选择模块输入端相连；

2.根据权利要求1所述的带源线电压补偿的闪存写入电路，其特征在于，所述闪存由多行和多列存储单元组成，所述存储单元为分裂栅极存储单元，所述分裂栅极存储单元栅极与字线相连，所述分裂栅极存储单元漏极与位线相连，所述分裂栅极存储单元源极与源线相连。

3.根据权利要求1或2所述的带源线电压补偿的闪存写入电路，其特征在于，所述第二开关为一PMOS，所述PMOS源极与第一开关输入端连接，漏极与第二源线驱动模块输入端连接。

4.根据权利要求3所述的带源线电压补偿的闪存写入电路，其特征在于，所述第二源线驱动模块包括多个PMOS，所述PMOS的个数等于存储单元所连字线数目与分配因子的商向上取整所得的值，所述多个PMOS漏极与第二开关PMOS漏极连接，源极与源线电压监测模块数据端连接。

5.根据权利要求4所述的带源线电压补偿的闪存写入电路，其特征在于，所述分配因子为2。

6.根据权利要求4所述的带源线电压补偿的闪存写入电路，其特征在于，所述分配因子为4。

7.根据权利要求4所述的带源线电压补偿的闪存写入电路，其特征在于，所述分配因子为8。

8.根据权利要求1或2所述的带源线电压补偿的闪存写入电路，其特征在于，所述电流镜像电路包括：第一NMOS和第二NMOS，所述第一NMOS和第二NMOS栅极相连且源极接地，所述第一NMOS栅极与漏极相连且漏极与编程电流产生模块位线电流端相连，所述第二源线驱动模块输出端与第二NMOS漏极相连，所述第一NMOS栅极宽长比和所述第二NMOS栅极宽长比之间的比例等于编程电流产生模块产生的位线电流和流过第一开关与第一源线驱动模块的电流之间的比例。

9.根据权利要求1或2所述的带源线电压补偿的闪存写入电路，其特征在于，所述源线电压监测模块为一NMOS，源极与所述第二源线驱动模块输出端相连，漏极为源线电压监测端。

10.根据权利要求1或2所述的带源线电压补偿的闪存写入电路，其特征在于，所述闪存写入电路还包括：比较器，所述比较器第一个输入端与源线电压监测模块数据端相连，第二个输入端接收参考电压，输出端与电荷泵相连。