CN103093814A - 存储器阵列结构及其操作方法 - Google Patents

Abstract

本发明提供一种存储器阵列结构及其操作方法，该结构包括：沿第一方向和第二方向并行排列的多个串行结构，每个串行结构包括在第一方向上顺次串联的一个第一选择晶体管、多个存储单元以及一个第二选择晶体管，存储单元逻辑上等效为一个选择管串联一个或多个存储管；沿第二方向的多条并行排列的字线，每条字线和存储单元的栅极连接；沿第二方向的第一选择线，和第一选择晶体管的栅极连接；沿第二方向的第二选择线，和第二选择晶体管的栅极连接；沿第一方向的多条并行排列的位线，串行结构的第一选择晶体管的漏端和与串行结构相邻的一条位线连接，串行结构的第二选择晶体管的源端和与串行结构相邻的另一条位线连接。该结构可有效提高阵列的存储密度。

Description

存储器阵列结构及其操作方法

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器阵列结构及其操作方法。 

背景技术

ROM（只读存储器）一般用于存储不需要改动的程序，是一种非挥发存储器。它在工作过程中只能读出，而不像随机存储器那样能快速地、方便地改写。为了方便使用，进一步发展了PROM（可编程只读存储器）、EPROM（可擦可编程序只读存储器）和EEPROM（电可擦可编程只读存储器）。其中，EPROM需用紫外光擦除，使用不方便也不稳定。20世纪80年代制出的EEPROM，它克服了EPROM的不足。EEPROM有多种结构，其中以浮栅型非挥发存储器作为存储单元的器件能够实现较快速度的擦除。 

图1所示为传统的EEPROM器件的等效逻辑结构示意图。其中，每个存储单元包括两个晶体管：一个是用于存储信息的浮栅型非挥发存储器件，例如单元A；一个是用于控制存储管是否被选择的CMOS选择管，例如单元A’。通过双管结构实现EEPROM，能够防止器件过擦除带来的漏电问题。然而由于器件集成度不高，不能实现相对高密度的存储，从而导致制造成本高。 

于是又开发出一种新型的分离栅结构的存储单元，每个存储单元具有控制栅和至少一个浮栅，并且部分控制栅直接控制沟道。这种分离栅结构的存储单元一般被运用在EEPROM的并联（NOR）架构中。对于以单比特的分离栅器件为存储单元的EEPROM来说，阵列的存储密度相对较低；对于以双位分离栅器件为存储单元的EEPROM来说，阵列密度相对提高。而对于双位的EEPROM阵列结构，如果源漏区采用有源区走线，会导致走线电阻增大，阵列操作速度变慢；如果采用金属走线，则阵列中需要有较多的接触孔，降低了阵列的存储密度。 

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是提供一种NAND阵列结构及其操作方法，该阵列结构不需要大量的接触孔，可以有效提高存储阵列的存储密度。 

为达到上述目的，本发明一方面提供一种存储器阵列结构，包括：沿第一方向和第二方向并行排列的多个串行结构，每个所述串行结构包括在所述第一方向上顺次串联的一个第一选择晶体管、多个存储单元以及一个第二选择晶体管，在所述第二方向上相邻的所述串行结构之间相互隔离；沿所述第二方向的多条并行排列的字线，每条 所述字线和所述存储单元的栅极连接；沿所述第二方向的第一选择线，和所述第一选择晶体管的栅极连接；沿所述第二方向的第二选择线，和所述第二选择晶体管的栅极连接；沿所述第一方向的多条并行排列的位线，和所述字线、第一选择线及第二选择线交叉排列，所述串行结构的所述第一选择晶体管的漏端和与所述串行结构相邻的一条所述位线连接，所述串行结构的所述第二选择晶体管的源端和与所述串行结构相邻的另一条所述位线连接。其中，所述存储单元包括：逻辑上等效为一个选择管串联一个或多个存储管的存储单元。 

在本发明的一个实施例中，所述第一方向上相邻的两个所述串行结构反向串联，以使相邻两个所述串行结构的所述第一选择晶体管的漏端连接在与所述串行结构相邻的一条所述位线上；或者以使相邻两个所述串行结构的所述第二选择晶体管的源端连接在与所述串行结构相邻的另一条所述位线上。 

在本发明的一个实施例中，所述存储单元为分离栅结构。 

在本发明的一个实施例中，所述分离栅结构的存储单元包括：衬底；形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区；形成在部分所述沟道区上的浮栅；和形成在所述浮栅和剩余部分所述沟道区上的控制栅。 

在本发明的另一个实施例中，所述分离栅结构的存储单元包括：衬底；形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区；形成在部分所述沟道区上的、且分别靠近所述源区和漏区的两个浮栅；和形成在所述两个浮栅以及剩余部分所述沟道区之上的控制栅。 

本发明另一方面还提供一种根据本发明第一方面提供的存储器阵列结构的操作方法，包括：擦除操作，包括：所述存储器的衬底接地，对所有的所述字线施加正的擦除电压，所有的所述第一选择线和第二选择线接地，所有的所述位线浮空或接地；编程操作，包括：所述存储器的衬底接地，对连接到选中存储单元的所述字线施加负的第一编程电压，对连接到选中存储比特的所述位线施加正的第二编程电压，其余所述位线接地，对于串行结构中选中存储比特所在侧的所述第一选择线或者第二选择线以及字线施加第三编程电压，其余所述第一选择线或者第二选择线以及字线接地；读取操作，包括：所述存储器的衬底接地，对连接到选中存储单元的所述字线施加读取电压，对选中存储单元所在的串行结构中其余所述字线以及所述第一选择线和第二选择线均施加第二电压，对选中存储单元中未选中存储比特所连接的所述位线施加第三正电压，选中存储单元中选中存储比特所连接的所述位线接地，其余所述位线浮空。 

在本发明的一个实施例中，所述擦除电压的范围为16V~20V。 

在本发明的一个实施例中，所述第一编程电压的范围为-9V~-15V，所述第二编程电压的范围为5V~8V。 

在本发明的一个实施例中，所述第二电压的范围为4V~7V，所述第三正电压的范围为1V~4V，读取电压范围为4V~7V。 

本发明提供一种存储器阵列结构及其操作方法，通过将逻辑上可等效为一个选择管串 联一个或多个存储管结构的存储单元用于NAND架构，从而不需要大量的接触孔，以有效提高阵列的存储密度。进一步地，通过将根据本发明实施例的NAND阵列结构与现有的NOR阵列结构结合在一起，实现具有灵活操作和高密度存储优点的混合存储阵列。该混合存储结构可用于EEPROM存储，也可以用于其他存储系统，有利于简化系统结构和制造工艺，提高系统性能。 

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。 

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中： 

图1为现有的EEPROM器件的等效逻辑结构示意图； 

图2为根据本发明实施例的NAND存储器阵列结构的等效逻辑结构示意图； 

图3为根据本发明实施例的存储单元的等效逻辑结构示意图； 

图4为根据本发明一个实施例的存储单元的结构示意图； 

图5为根据本发明另一个实施例的存储单元的结构示意图。 

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。 

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。 

需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。 

本发明提供一种NAND存储器阵列结构，图2为根据本发明实施例的NAND存储器阵列结构的等效逻辑结构示意图。如图2所示，该阵列结构包括多个串行结构STi在行方向（第二方向W）和列方向（第一方向L）二维排列。其中，每个串行结构STi包括在列方向上顺次串联的一个第一选择晶体管501D（即位线选择晶体管501D）、多个存储单元506和一个第二选择晶体管501S（即源线选择晶体管501S）。该阵列结构包括在行方向上相邻的串行结构STi之间相互隔离，例如可以采用沿列方向的浅槽隔离结构（STI）进行隔 离。每个串行结构STi所包含的存储单元的数量包括但不限于图2中所示的16个。在行方向上每个存储单元的栅极通过一条字线WL（如图2中的WL0-WL15）连接，同时行方向上每个位线选择晶体管501D的栅极通过一条第一选择线BSeL（如图2中的BSeL0、BSeL1）连接，行方向上每个源线选择晶体管501S的栅极通过一条第二选择线GSeL（如图2中的GSeL0、GSeL1）连接。位线BL和字线WL、第一选择线BSeL及第二选择线GSeL交叉排列。 

在本发明实施例中，在列方向上相邻的两个串行结构STi反相串联。也就是说，在列方向上，相邻串行结构STi的位线选择晶体管501D的漏端503共同连接到一条第二位线BLi，而相邻串行结构STi的源线选择晶体管501S的源端505共同连接到前一条第二位线BLi-1，其中，i为位线BL的编号。该反向串联的结构有利于减少NAND阵列的数据线数量，简化NAND阵列结构，从而缩小整个存储器芯片的面积。 

图2所示的阵列结构中的存储单元506包括：逻辑上等效为一个选择管串联一个或多个存储管的存储单元。根据本发明实施例的存储单元的等效逻辑结构示意图如图3所示。图3中左图所示为逻辑上等效为一个选择管303串联一个存储管302的存储单元，其中，301、304、305分别为该存储单元的栅极、漏端、源端。图3中右图所示为逻辑上等效为一个选择管406串联两个存储管402、403的存储单元，其中，401、404、405分别为该存储单元的栅极、漏端、源端。 

在实际运用中，存储单元可以是分离栅结构的存储单元。采用分离栅结构的存储单元能够形成单管的存储器阵列结构，具有集成度高、功耗低、体积小的优点。 

图4所示为根据本发明一个实施例的存储单元的结构示意图。如图4所示，该存储单元包括：衬底10；形成在衬底10中的沟道区16，以及形成在沟道区16两侧的源区14和漏区12；形成在部分沟道区16a上的浮栅18；和形成在浮栅18和剩余部分沟道区16b上的控制栅22。该存储单元在逻辑上相当于一个以控制栅22为栅极的选择MOS管串联一个浮栅型存储管。 

图5所示为根据本发明另一个实施例的存储单元的结构示意图。如图5所示，该存储单元包括：衬底100；形成在衬底100中的沟道区160，以及形成在沟道区160两侧的源区140和漏区120；形成在部分沟道区上的、且分别靠近源区140和漏区120的两个浮栅180和182；和形成在两个浮栅以及剩余部分沟道区之上的控制栅220。该结构的中间部分相当于以控制栅220为栅极的选择MOS管，而位于源漏端的部分则相当于两个浮栅型存储管。这样一个存储单元能够存储两位信息，大大提高存储密度。 

本发明进一步提供根据该NAND存储器阵列结构的操作方法。表1所示为双位分离栅结构的存储单元（即如图5所示）为例的根据本发明实施例的NAND存储器阵列结构的操作方法。具体包括三种操作：读取、编程和擦除。 

表1:双位存储单元的存储器阵列结构的操作方法 

（1）擦除操作 

采用区块FN擦除的方式进行擦除。具体包括：存储器的衬底接地，对所有的字线WL施加正的擦除电压（擦除电压的范围可以为16V~20V，例如16V），所有的第一选择线和第二选择线接地，所有的位线浮空或接地。在较高的纵向电场下，隧穿氧化层与衬底的电子势垒发生变化，提高了沟道中电子纵向隧穿的几率，所以电子进入浮栅，将其中的空穴中和，器件阈值电压升高。 

（2）编程操作 

编程操作具体包括：器件的衬底接地，对连接到选中存储单元的字线施加负的第一编程电压（第一编程电压的范围可以为-9V~-15V），对连接到选中存储比特的位线施加正的第二编程电压（第二编程电压的范围可以为5V~8V），其余位线接地，对于串行结构中选中存储比特所在侧的选择线（即第一选择线或者第二选择线）和字线施加第三编程电压，其余第一和第二选择线以及字线接地。以对图2中所示的bit-A进行编程为例，对选中的字线WL1施加-10V的负电压，对连接到bit-A的位线BL1施加7V的正电压，采用10V的栅压（即对BSeL0和WL0施加的电压）来传输漏端电压。对于选中的信息位bit-A来说，当漏端加正电压，栅极连接较高负电压且衬底接地时，在栅极和漏端的交迭区建立一个高的纵向电场，而漏结和衬底的pn结则偏置在高的反向横向电场下。在纵向电场和横向电场的共同作用下，漏结边的能带向上弯曲，发生深耗尽。当能带弯曲大于硅的禁带宽度时，价带中电子能够穿越势垒隧穿到导带中形成电子-空穴对，即发生了带带隧穿效应。带带隧穿产生的电子将被漏端收集而空穴在p-n结横向电场的加速下大部分会越过结区被衬底收集，其中少部分能量较高的空穴在栅极电场的吸引下会越过Si/SiO2势垒注入到浮栅中，即发生了带带隧穿热空穴注入（band-to-band hot hole injection），空穴被注入到漏端区上方的浮栅中。同时，对于bitA一端来说，除了带带热空穴注入效应外，还存在漏端FN隧穿效应，使处于擦除状态的器件中浮栅内的电子在较高纵向电场下从浮栅中发射出来。由于空穴的注入和电子的发射使沿沟道的能带会发生变化，与漏端浮栅区域对应的沟道部分能带向下弯曲，该部分沟道阈值电压下降，从而实现了信息的存储。 

（3）读取操作 

包括：所述存储器的衬底接地，对连接到选中存储单元的字线施加读取电压（读取电压的范围可以为4V~7V），对选中存储单元所在的串行结构中其余字线以及第一选择线和第二选择线均施加第二电压（第二电压的范围可以为4V~7V），对选中存储单元中未选中存储比特所连接的位线施加第三正电压（第三正电压的范围可以为1V~4V），选中存储单元中选中存储比特所连接的位线接地，其余位线浮空。以对图2中所示的信息位bit-A进行读取为例，对选中的字线WL1施加读取电压Vread，采用6V的栅压（即对第一选择线BSeL0及第二选择线GSeL0和该串行结构中所有其他字线WL施加的电压）来传输源端和漏端电压。对于与选中单元的源端相连位线BL0施加3V的正电压，选中单元的漏端相连位线BL1接地，其余位线（BL2）浮空。这样，选中单元源端的信息被屏蔽掉，读取结果即为漏端存储的信息。根据本发明实施例的NAND阵列中的单个存储单元可以实现1位存储、2存储以及多电平（Multi-Level）存储，并且能够进行正反向编程擦除与读取，具有大容量数据存储能力以及灵活的操作方式。另外，该NAND阵列架构占用面积小、集成度高，降低功耗，节约成本，适于存储器小尺寸高密度的发展需求。 

采用分离栅结构的存储单元，由于其独特的器件结构，一般被用做高密度的嵌入式NOR架构，如EEPROM。本发明实施例将分离栅结构的存储单元运用到NAND阵列中。因此，进一步地，基于分离栅结构的存储单元，采用相同的工艺流程，可以实现NAND阵列结构与NOR阵列结构的单芯片混合存储。NAND结构阵列，由于单元之间是串联关系，不需要大量的接触孔连接，因此它的存储密度高于NOR结构。所以两者结合的混合存储芯片能够具有相对较高的存储密度，同时又具有NOR结构快速读取的特征和代码本地执行的优点。 

这种混合存储芯片，可以用于系统集成，NAND结构用于存储大容量数据，NOR结构用于存储程序和执行程序，相比两个独立的NAND和NOR存储芯片，能够减少面积，节约成本，提高存储密度。同时，也可以用于代替系统中的嵌入式NOR存储芯片，用NAND与NOR结合的混合存储体系代替纯粹的NOR结构，使其具有高密度存储和代码执行的双重优点。 

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。 

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。 

Claims (9)

1.一种存储器阵列结构，包括：

沿第一方向和第二方向并行排列的多个串行结构，每个所述串行结构包括在所述第一方向上顺次串联的一个第一选择晶体管、多个存储单元以及一个第二选择晶体管，在所述第二方向上相邻的所述串行结构之间相互隔离；

沿所述第二方向的多条并行排列的字线，每条所述字线和所述存储单元的栅极连接；

沿所述第二方向的第一选择线，和所述第一选择晶体管的栅极连接；

沿所述第二方向的第二选择线，和所述第二选择晶体管的栅极连接；

沿所述第一方向的多条并行排列的位线，和所述字线、第一选择线及第二选择线交叉排列，所述串行结构的所述第一选择晶体管的漏端和与所述串行结构相邻的一条所述位线连接，所述串行结构的所述第二选择晶体管的源端和与所述串行结构相邻的另一条所述位线连接；

其中，所述存储单元包括：逻辑上等效为一个选择管串联一个或多个存储管的存储单元。

2.如权利要求1所述的存储器阵列结构，其特征在于，所述第一方向上相邻的两个所述串行结构反向串联，

以使相邻两个所述串行结构的所述第一选择晶体管的漏端连接在与所述串行结构相邻的一条所述位线上；或者

以使相邻两个所述串行结构的所述第二选择晶体管的源端连接在与所述串行结构相邻的另一条所述位线上。

3.如权利要求1所述的存储器阵列结构，其特征在于，所述存储单元为分离栅结构。

4.如权利要求3所述的存储器阵列结构，其特征在于，所述分离栅结构的存储单元包括：

衬底；

形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区；

形成在部分所述沟道区上的浮栅；和

形成在所述浮栅和剩余部分所述沟道区上的控制栅。

5.如权利要求3所述的存储器阵列结构，其特征在于，所述分离栅结构的存储单元包括：

衬底；

形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区；

形成在部分所述沟道区上的、且分别靠近所述源区和漏区的两个浮栅；和

形成在所述两个浮栅以及剩余部分所述沟道区之上的控制栅。

6.一种如权利要求1-5任一项所述的存储器阵列结构的操作方法，其特征在于，包括：

擦除操作，包括：所述存储器的衬底接地，对所有的所述字线施加正的擦除电压，所有的所述第一选择线和第二选择线接地，所有的所述位线浮空或接地；

编程操作，包括：所述存储器的衬底接地，对连接到选中存储单元的所述字线施加负的第一编程电压，对连接到选中存储比特的所述位线施加正的第二编程电压，其余所述位线接地，对于串行结构中选中存储比特所在侧的所述第一选择线或者第二选择线以及字线施加第三编程电压，其余所述第一选择线或者第二选择线及字线接地；

读取操作，包括：所述存储器的衬底接地，对连接到选中存储单元的所述字线施加读取电压，对选中存储单元所在的串行结构中其余所述字线以及所述第一选择线和第二选择线均施加第二电压，对选中存储单元中未选中存储比特所连接的所述位线施加第三正电压，选中存储单元中选中存储比特所连接的所述位线接地，其余所述位线浮空。

7.如权利要求6所述的存储器阵列结构的操作方法，其特征在于，所述擦除电压的范围为16V~20V。

8.如权利要求6所述的存储器阵列结构的操作方法，其特征在于，所述第一编程电压的范围为-9V~-15V，所述第二编程电压的范围为5V~8V。

9.如权利要求6所述的存储器阵列结构的操作方法，其特征在于，所述第二电压的范围为4V~7V，所述第三正电压的范围为1V~4V，读取电压范围为4V~7V。

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