CN101783178A - 非易失性半导体存储装置及其写入方法 - Google Patents

非易失性半导体存储装置及其写入方法 Download PDF

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Abstract

本发明提供能防止栅极引发漏极漏电流(GIDL)误写的非易失性半导体存储装置及其写入方法，非易失性半导体存储装置包括：非易失性的存储单元阵列10，通过对串接于所选位线两端的选择晶体管Qs1与Qs2间的每一存储单元晶体管设定多个相异启始电压，用以记录多个数值；及控制电路11，对来自于该存储单元阵列10的数据进行写入控制。控制电路11针对分别邻接于位线两端的选择晶体管Qs1与Qs2的至少多个第一存储单元晶体管Q0、Q1、Q32与Q33记录两个数值，并针对该等第一存储单元晶体管以外的多个第二晶体管Q2～Q31记录三个以上的多个数值。

Description

非易失性半导体存储装置及其写入方法
技术领域
本发明是有关于可电性重写的非易失性半导体存储器装置(EEPROM)，如闪存等，及其写入方法。
背景技术
将位线(bit line)与源极线(source line)间的多个存储单元晶体管(以下称为存储单元)串接，用以构成与非门串(NAND string)，进而实现目前已知的高密度NAND型非易失性半导体存储装置(例如：参考专利文献1-4)。
对一般的NAND型非易失性半导体存储装置进行抹除时，是将如20V的高电压施加于半导体基板，并将0V施加于字线(word line)上。如此一来，电子会从浮接栅极(floating gate)，亦即，由多晶硅所形成的电荷累积层被拉出，且启始电压(threshold voltage)低于抹除启始电压(例如：-3V)。另一方面，进行写入(program)时，是将0V给予半导体基板，并将如20V的高电压施加于控制栅极。如此一来，电子从半导体基板注入浮接栅极，使得启始电压高于写入启始电压(例如：1V)。对于采用这些启始电压的存储单元而言，通过将写入启始电压及读取启始电压间的读取电压(例如：0V)施加于控制栅极，藉以得知存储单元中是否有电流流动，而能够判断其状态。
举例来说，专利文献5提供用以降低误写率的半导体存储装置，包括多个彼此串接的可电性重写非易失性存储单元，并配置具有第一及第二选择栅极晶体管的NAND单元组(cell unit)，用以将非易失性存储单元的两端分别连接至位线及源极线，并构成存储单元阵列。于该NAND单元组中，该第一及第二选择栅极晶体管是各自邻接。之后，将一虚拟单元(dummy cell)插入半导体存储装置中，并以高于存储单元抹除状态的启始电压状态来设定该虚拟单元。
【专利文献1】特开平9-147582号公报。
【专利文献2】特开2000-285692号公报。
【专利文献3】特开2003-346485号公报。
【专利文献4】特开2001-028575号公报。
【专利文献5】特开2008-084471号公报。
【专利文献6】特开2007-226897号公报。
图4是显示与已知相关的存储单元阵列10的一位线的记录方法示意电路图。如图4所示，已知上，将位线两端的选择晶体管Qs1与Qs2所各自邻接的存储单元晶体管Q0及Q33作为虚拟晶体管(dummy transistor)，对于其它存储单元晶体管Q1～Q32而言，举例来说，可作为多阶存储单元(multi-levelcell，MLC)，用以记录多个数值。
于图4中，已知上，对于插入两个虚拟晶体管的字线而言，两邻接的字线WL0及WL31可能因为栅极引发漏极漏电流(gate-induced-drain leakage，GIDL)而导致误写发生。于此，栅极引发漏极漏电流(GIDL)，如专利文献6的图7所示，特指将反向偏压施加于栅极和漏极时所产生的问题。也就是说，栅极上加了比较大的负电压时，电场集中变大，最大电场也增加。于此情况下，漏电流上升，并由于高电场效应而产生热载子(hot carrier)。
于图4中，当数据写入时，位线选择控制电压VSGD设定为1.5V，而位线选择控制电压VSGS设定为0V。若具有启始电压Vth的选择存储单元为禁止写入(program inhibit)，则将正电位(VBL≥VSGD-Vth)加至位线，使得NAND串内的源极/漏极之间及通道变成浮接状态。当浮接电位非常高时，会在控制电压VSGS或VSGD的位线选择晶体管的扩散层边缘产生崩溃(breakdown)，造成热电子从各位线选择晶体管注入至与第一或第二字线WL相连的存储单元。由于字线WLd1及WLd2的第一存储单元为虚拟，即使注入少许热电子也不会有问题。然而，因为第二存储单元为操作于多阶存储单元(MLC)的存储器体单元，而会有上述的问题。
发明内容
本发明的目的在解决以上的问题，提供能防止栅极引发漏极漏电流(GIDL)误写的非易失性半导体存储装置和其写入方法。
第一发明相关的非易失性半导体存储装置包括非易失性的存储单元阵列，通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，其中，每一存储单元晶体管串接于所选位线两端的选择晶体管间；及控制电路，用以对来自于该存储单元阵列的数据进行写入控制，
其特征在于，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，该控制电路记录两个数值，另一方面，针对该等第一存储单元晶体管以外的多个第二晶体管，该控制电路则记录三个以上的多个数值，用以进行控制。
于该非易失性半导体存储装置中，针对分别邻接于该两端的选择晶体管的两个第一存储单元晶体管，该控制电路记录两个数值。
此外，于该非易失性半导体存储装置中，该控制电路将数据分割为一既定数量，并写入至以该两个数值加以记录的该等第一存储单元晶体管中用来记录数据的每一页面。
进一步，于该非易失性半导体存储装置中，该控制电路将以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有最大启始电压电平。
更进一步，于该非易失性半导体存储装置中，该控制电路将以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有小于最大启始电压电平的低启始电压电平。
第二发明相关的非易失性半导体存储装置的写入方法，该非易失性半导体存储装置包括非易失性的存储单元阵列及控制电路，该存储单元阵列通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，且每一存储单元晶体管串接于所选位线两端的选择晶体管间，该控制电路用以对来自于该存储单元阵列的数据进行写入控制，该写入方法包括：
控制步骤，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，记录两个数值，另一方面，针对该等第一存储单元晶体管以外的多个第二晶体管，记录三个以上的多个数值，用以进行控制。
于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于，将以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有小于最大启始电压电平的低启始电压电平。
此外，于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于，将数据分割为一既定数量，并写入至以该两个数值加以记录的该等第一存储单元晶体管中用来记录数据的每一页面。
进一步，于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于，将以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有最大启始电压电平。
更进一步，于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于，将以该两个数值加以记录的该等第一存储单元晶体管的写入验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有小于最大启始电压电平的低启始电压电平。
因此，根据本发明相关的非易失性半导体存储装置及其写入方法，由于该控制电路针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，记录两个数值，另一方面，针对该等第一存储单元晶体管以外的多个第二晶体管，记录三个以上的多个数值，相较于已知使用虚拟晶体管，除了确保存储容量之外，栅极引发漏极漏电流(GIDL)的效应较已知缓和，而能够防止栅极引发漏极漏电流(GIDL)所导致的误写。
附图说明
图1是显示依据本发明实施例的NAND型快闪EEPROM的整体结构方块图。
图2是显示图1的存储单元阵列10及其周边电路结构的电路图。
图3是显示与本发明实施例相关的存储单元阵列10的一位线的记录方法示意电路图。
图4是显示与已知相关的存储单元阵列10的一位线的记录方法示意电路图。
图5是显示依据本发明第一实施例的页面内分割写入方法示意图。
图6是显示本发明第二实施例的单阶存储单元(SLC)的启始电压Vth设定方法示意图。
[主要元件标号说明]
10～非易失性半导体存储装置；        11～控制电路；
12～列解码器；                      13～高电压产生电路；
14～数据重写及读取电路(页面缓冲器)；14a、14b～拴锁电路；
L1、L2～拴锁；                 15～行解码器；
17～命令暂存器；               18～地址暂存器；
19～操作逻辑控制器；           50～数据输入/输出缓冲器；
51～数据输入/输出端；          52～数据线；
Q0～Q 33～存储单元晶体管；     SGD、SGS～选择栅极线；
CELSRC～共同源极线；
Qs1、Qs2～位线选择晶体管；及   WL0～WL33～字线。
具体实施方式
下文是配合图示说明本发明相关的实施方式。此外，于下文的实施方式中，相同或类似的构成元件是以相同或类似的符号表示之。
图1是显示本发明实施例相关的与非门(NAND)型快闪可电性抹除及写入只读存储器(Electrically-Erasable Programmable Read-Only Memory，以下简称为EEPROM)的整体结构方块图。进一步，图2是显示图1的存储单元阵列10及其周边电路结构的电路图。首先，以下说明此实施例相关的NAND型快闪EEPROM的结构。
于图1中，此实施例相关的NAND型快闪EEPROM包括存储单元阵列10、控制其操作的控制电路11、列解码器12、高电压产生电路13、数据重写及读取电路14、行解码器15、命令暂存器17、地址暂存器18、操作逻辑控制单元19、数据输入/输出缓冲器50、及数据输入/输出端51。
存储单元阵列10，如图2所示，举例来讲，是由NAND单元组(NU0、NU1等)所构成，每一NAND单元组是由34个具有堆栈栅极(stacked gate)结构的可电性重写非易失性存储单元MC0～MC33所串接而成。各NAND单元组的漏极侧通过选择栅极晶体管SG1连接于位线BL，而源极侧通过选择栅极晶体管SG2连接于共同源极线CELSRC。列方向上并列的存储单元MC0～MC33的控制栅极各自连接于字线WL0～WL33，而选择栅极晶体管SG1及SG2的栅极电极连接于与字线WL0～WL33平行设置的选择栅极线SGD及SGS。于此，由一字线(WL0～WL33其中之一)所选择的存储单元范围，为写入及读取单位的一个页面(page)。一个页面或其整数倍范围，即多个NAND单元组NU范围，为数据抹除单位的一个区块(block)。数据重写及读取电路14用以进行页面单位的数据写入及读取，其包括设置于每一位线的感测放大器电路(SA)及拴锁电路(DL)，以下称为页面缓冲器(page buffer)。
图2的存储单元阵列10亦具有简化的结构，多个位线可共有页面缓冲器。在此情况下，数据写入或读取操作时，选择性地连接于页面缓冲器的位线数量即为一个页面的单位。除此之外，图2表示在1个输入/输出端51之间进行数据输入/输出的单元阵列范围。为了选择存储单元阵列10的字线WL0～WL33及位线BL，分别设置列解码器12及行解码器15。控制电路11进行数据写入、抹除及读取的序列控制。由控制电路11所控制的高电压产生电路13，用以产生数据重写、抹除及读取时所使用的升压高电压及中间电压。
数据输入/输出缓冲器50用于数据的输入/输出及地址信号的输入。也就是说，通过数据输入/输出缓冲器50及数据线52，在数据输入/输出端51及页面缓冲器14之间进行数据的传送。自数据输入/输出端51所输入的地址信号，保存于地址暂存器18中，再送至列解码器12及行解码器15进行解码。操作控制用的命令亦从数据输入/输出端51输入。所输入的命令解码后保存于命令暂存器17中，藉以对控制电路11进行控制。芯片致能(chip enable)信号CEB、命令拴锁致能(command latch enable)信号CLE、地址拴锁致能(addresslatch enable)信号ALE、写入致能信号WEB、读取致能信号REB、、等外部控制信号被读取至操作逻辑控制单元19，然后对应于操作模式产生内部控制信号。内部控制信号用于数据输入/输出缓冲器50的数据拴锁、传送等控制，进一步地被传送至控制电路11，用以进行操作控制。
于此，页面缓冲器14由两个拴锁电路14a及14b所构成，能够实现切换多个数值操作的功能及快取(cache)的功能。
接着，以下配合图3，就本发明的能防止栅极引发漏极漏电流(GIDL)误写的非易失性半导体存储装置写入方法加以说明。图3是显示与本发明实施例相关的存储单元阵列10的一位线的记录方法示意电路图。
于图3的实施例中，是各自于两端至少配置两个单阶存储单元(single-level cell，SLC)的存储单元半导体Q0、Q1、Q32及Q33，且分别邻接于选择栅极晶体管Qs1及Qs2。此结构能够缓和栅极引发漏极漏电流(GIDL)，且增加所容许的误写限度(margin)。
换言之，于本发明相关的实施例中，由于第一及第二字线WL是各自邻接(最靠近)于位线选择晶体管Qs1及Qs2，且与其相连的存储单元晶体管Q0、Q1、Q32及Q33用以作为储存一位两个数值的单阶存储单元(SLC)，因此能缓和已知的问题。这是因为有必要将用以表示多阶存储单元(MLC)的存储单元晶体管Q2～Q31的状态(例如为四个数值“11”、“01”、“10”及“00”)的启始电压(Vth)分布幅度控制在1V左右，且于禁止写入时需严格防止多余热电子的注入。不过，对于单阶存储单元的存储单元晶体管Q0、Q1、Q32及Q33而言，因为能够将用以表示“1”及“0”两个状态的启始电压(Vth)分布幅度维持在2V以上，即使注入少许多余热电子，也能有效防止误写。另外，于两个数值的情况下，因为能够取得两个较大的启始电压分布间隔，即使少许热电子注入使得间隔缩小，亦能够设定适当的读取电压及写入(program)/验证(verify)电压。
如上所述，根据本发明实施例相关的非易失性半导体存储装置及其写入方法，将位线两端的选择晶体管Qs1与Qs2所各自邻接的两个存储单元晶体管Q0、Q1及Q0、Q33作为单阶存储单元(SLC)来进行记录，另一方面，其它的存储单元晶体管Q2～Q31则作为多阶存储单元(MLC)进行记录控制。因此，相较于已知使用虚拟晶体管，除了确保存储容量之外，栅极引发漏极漏电流(GIDL)的效应较已知缓和，而能够防止栅极引发漏极漏电流(GIDL)所导致的误写。
《第一变形例》
图5是显示依据本发明第一实施例的页面内分割写入方法示意图。于上述的实施例中，尽管没有允许单阶存储单元(SLC)记录的存储单元进行页面内分割写入，不过，如图5所示，仍可以进行分割写入。换句话说，控制电路11，如图5所示，亦可将数据分割为一既定数量后，再写入至以单阶存储单元(SLC)进行记录的个存储单元晶体管Q0、Q1及Q0、Q33中所用来记录数据的每一页面。于图5中，一个页面的记录范围(地址0～1023)，举例来说，可以每256个地址进行相异数据的写入操作。具体地，像是可将个存储单元晶体管Q33的单阶存储单元(SLC)范围作为数据的管理范围，便于之后追加数据的写入。举例而言，于存储单元晶体管Q33的数据页面范围中，亦可储存参数的变更，或者是否使用旗标(flag)或计数值等。
《第二变形例》
图6是显示本发明第二实施例的单阶存储单元(SLC)的启始电压Vt h设定方法示意图。于此，图6(a)是显示以多阶存储单元(MLC)记录的情况下，启始电压分布及写入/验证电压Vpv1、Vpv2及Vpv3。于图6(b)中，当以单阶存储单元(SLC)进行记录时，是将单阶存储单元(SLC)高位数据(记录数据0)的写入/验证电压Vpv设定至多阶存储单元(MLC)记录的中央记录数据10(比最大电平记录数据还低的启始电压电平记录数据即可)以下。进一步，于图6(c)中，当以单阶存储单元(SLC)进行记录时，是将单阶存储单元(SLC)高位数据(记录数据0)的写/验证电压Vpv设定至多阶存储单元(MLC)记录的最大启始电压电平，即记录数据00的写入/验证电压Vpv3以下。
对单阶存储单元记录的存储单元晶体管Q0、Q1、Q32及Q33而言，于启始电压Vth的设定中，通常读取电压R1＝0V，而写入/验证电压Vpv＝0.5～1.0V。如上所述，于此可弹性设定R1＝0.5～1.0V，及Vpv＝1.0～2.0V。当单阶存储单元(SLC)记录的存储单元晶体管Q0、Q1、Q32及Q33的写入/验证电压，被设定至多阶存储单元(MLC)记录的最大启始电压电平以下时，其可靠度亦将大于多阶存储单元(MLC)的记录，且具有用于上述第一变形例的特定效果。
《其它变形例》
于上述的实施例中，是以NAND型快闪EEPROM进行说明。但本发明不限于此，亦可广泛地应用于或非门(NOR)型快闪EEPROM等的非易失性半导体存储装置中，而能将数据写入至浮接栅极中。
于上述的实施例中，是将多阶存储单元(MLC)作为四个数值阶存储单元，但本发明不限于此，可为三个数值以上的多阶存储单元(MLC)。
再者，根据上述的实施例，将分别邻接于所选位线两端的位线选择晶体管的两个存储单元晶体管以单阶存储单元(SLC)进行记录。不过，亦可将分别邻接于两端的位线选择晶体管的三个以上存储单元晶体管以单阶存储单元(SLC)进行记录。
如上所详述，根据本发明相关的非易失性半导体存储装置及其写入方法，是针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，该控制电路记录两个数值，另一方面，是针对该等第一存储单元晶体管以外的多个第二晶体管，该控制电路则记录三个以上的多个数值，用以进行控制。如此一来，相较于已知使用虚拟晶体管，除了确保存储容量之外，栅极引发漏极漏电流(GIDL)的效应较已知缓和，而能够防止栅极引发漏极漏电流(GIDL)所导致的误写。

Claims (10)

1.一种非易失性半导体存储装置，包括：
非易失性的存储单元阵列，通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，其中，每一存储单元晶体管串接于所选位线两端的选择晶体管间；及
控制电路，用以对来自于该存储单元阵列的数据进行写入控制，
其特征在于，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，该控制电路记录两个数值，另一方面，针对该多个第一存储单元晶体管以外的多个第二晶体管，该控制电路则记录三个以上的多个数值，用以进行控制。
2.根据权利要求1所述的非易失性半导体存储装置，其中，针对分别邻接于该两端的选择晶体管的两个第一存储单元晶体管，该控制电路记录两个数值。
3.根据权利要求1所述的非易失性半导体存储装置，其中，该控制电路将数据分割为一既定数量，并写入至以该两个数值加以记录的该多个第一存储单元晶体管中用来记录数据的每一页面。
4.根据权利要求1所述的非易失性半导体存储装置，其中，该控制电路将以该两个数值加以记录的该多个第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该多个记录数据中，该记录数据的验证电压具有最大启始电压电平。
5.根据权利要求1所述的非易失性半导体存储装置，其中，该控制电路将以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该多个记录数据中，该记录数据的验证电压具有小于最大启始电压电平的低启始电压电平。
6.一种非易失性半导体存储装置的写入方法，该非易失性半导体存储装置包括非易失性的存储单元阵列及控制电路，该存储单元阵列通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，且每一存储单元晶体管串接于所选位线两端的选择晶体管间，该控制电路用以对来自于该存储单元阵列的数据进行写入控制，该写入方法包括：
控制步骤，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，记录两个数值，另一方面，针对该多个第一存储单元晶体管以外的多个第二晶体管，记录三个以上的多个数值，用以进行控制。
7.根据权利要求6所述的非易失性半导体存储装置的写入方法，其中，该控制步骤还包括：
针对分别邻接于该两端的选择晶体管的两个第一存储单元晶体管，记录两个数值。
8.根据权利要求6所述的非易失性半导体存储装置的写入方法，其中，该控制步骤还包括：
将数据分割为一既定数量，并写入至以该两个数值加以记录的该多个第一存储单元晶体管中用来记录数据的每一页面。
9.根据权利要求6所述的非易失性半导体存储装置的写入方法，其中，该控制步骤还包括：
将以该两个数值加以记录的该多个第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有最大启始电压电平。
10.根据权利要求6所述的非易失性半导体存储装置的写入方法，其中，该控制步骤还包括：
将以该两个数值加以记录的该多个第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该多个记录数据中，该记录数据的验证电压具有小于最大启始电压电平的低启始电压电平。
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