TWI750026B - 快閃記憶體儲存裝置及其偏壓方法 - Google Patents

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Abstract

一種快閃記憶體儲存裝置，包括記憶體晶胞陣列以及電壓產生電路。記憶體晶胞陣列包括至少一記憶體晶胞串。記憶體晶胞串耦接在位元線及源極線之間。記憶體晶胞串包括多個記憶體晶胞，且各記憶體晶胞耦接至對應的字元線。電壓產生電路耦接至記憶體晶胞陣列。電壓產生電路用以輸出偏壓電壓至字元線。在字元線當中被選定的字元線被施加第一電壓。未被選定的字元線包括第二字元線及第三字元線，分別被施加第二電壓及第三電壓。第一電壓大於第二電壓，且第二電壓大於第三電壓。第二字元線及第三字元線分別位於第一字元線的兩側。另外，一種快閃記憶體儲存裝置的偏壓方法亦被提出。

Description

快閃記憶體儲存裝置及其偏壓方法
本發明是有關於一種記憶體儲存裝置及其操作方法，且特別是有關於一種快閃記憶體儲存裝置及其偏壓方法。
隨著電子科技的演進，電子裝置成為人們生活中必要的工具。快閃記憶體以提供了長效且大量的資料儲存功能，已成為重要的資料儲存媒介。快閃記憶體中包含多個快閃記憶體晶胞串（memory cell string）。隨著資料儲存需求的增加，快閃記憶體晶胞串所包含的快閃記憶體晶胞數量也會增加。然而，在程式化期間，閘極引發汲極漏電流（Gate Induced Drain Leakage，GIDL）會影響快閃記憶體晶胞所儲存的資料狀態，降低快閃記憶體晶胞的可靠度（reliability）。
本發明提供一種快閃記憶體儲存裝置及其偏壓方法，可降低閘極引發汲極漏電流，提高記憶體晶胞的可靠度。
本發明的快閃記憶體儲存裝置包括記憶體晶胞陣列以及電壓產生電路。記憶體晶胞陣列包括至少一記憶體晶胞串。記憶體晶胞串耦接在位元線及源極線之間。記憶體晶胞串包括多個記憶體晶胞，且各記憶體晶胞耦接至對應的字元線。電壓產生電路耦接至記憶體晶胞陣列。電壓產生電路用以輸出偏壓電壓至字元線。在字元線當中被選定的第一字元線被施加第一電壓。未被選定的字元線包括第二字元線及第三字元線，分別被施加第二電壓及第三電壓。第一電壓大於第二電壓，且第二電壓大於第三電壓。第二字元線及第三字元線分別位於第一字元線的兩側。
在本發明的一實施例中，上述的第二字元線位於第一字元線與源極線之間的源極側區域。第三字元線位於第一字元線與位元線之間的汲極側區域。
在本發明的一實施例中，上述第二字元線是源極側區域中最靠近第一字元線的未被選定的字元線，且第二字元線被施加第二電壓。源極側區域中其餘未被選定的字元線均被施加第四電壓。第四電壓小於第二電壓，且大於第三電壓。
在本發明的一實施例中，上述第三字元線是汲極側區域中最靠近第一字元線的未被選定的字元線，且第三字元線被施加第三電壓。汲極側區域中其餘未被選定的字元線均被施加第四電壓。第四電壓小於第二電壓，且大於第三電壓。
在本發明的一實施例中，上述汲極側區域中最靠近第一字元線的第三字元線及其餘未被選定的字元線均被施加第三電壓。
在本發明的一實施例中，上述的位元線及源極線被施加系統電壓。
在本發明的一實施例中，上述的快閃記憶體儲存裝置為反及閘型（NAND）快閃記憶體。
本發明的快閃記憶體儲存裝置的偏壓方法包括：對字元線當中被選定的第一字元線施加第一電壓；以及對字元線當中未被選定的第二字元線施加第二電壓及未被選定的第三字元線施加第三電壓。第一電壓大於第二電壓，且第二電壓大於第三電壓。第二字元線及第三字元線分別位於第一字元線的兩側。
在本發明的一實施例中，上述的第二字元線位於第一字元線與源極線之間的源極側區域。第三字元線位於第一字元線與位元線之間的汲極側區域。
在本發明的一實施例中，上述的源極側區域包括複數個未被選定的字元線，且對其中最靠近第一字元線的第二字元線施加第二電壓。
在本發明的一實施例中，上述的快閃記憶體儲存裝置的偏壓方法更包括：對源極側區中第二字元線以外其餘的未被選定的字元線施加第四電壓。第四電壓小於第二電壓，且大於第三電壓。
在本發明的一實施例中，上述的汲極側區域包括複數個未被選定的字元線，且對最靠近第一字元線的第三字元線施加第三電壓。
在本發明的一實施例中，上述的快閃記憶體儲存裝置的偏壓方法更包括：對汲極側區域中第三字元線以外其餘的未被選定的字元線施加第四電壓。第四電壓小於第二電壓，且大於第三電壓。
在本發明的一實施例中，上述的汲極側區域包括複數個未被選定的字元線，且對最靠近第一字元線的第三字元線及其餘未被選定的字元線施加第三電壓。
在本發明的一實施例中，上述的快閃記憶體儲存裝置的偏壓方法更包括：對位元線及源極線施加系統電壓。
基於上述，在本發明的實施例中，電壓產生電路對字元線施加大小不同的偏壓電壓，可降低閘極引發汲極漏電流，提高記憶體晶胞的可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示本發明一實施例之快閃記憶體儲存裝置的概要示意圖。圖2繪示圖1實施例之記憶體晶胞串的概要示意圖。請參考圖1及圖2，本實施例之快閃記憶體儲存裝置100包括記憶體晶胞陣列110及電壓產生電路120。電壓產生電路120耦接至記憶體晶胞陣列110。在本實施例中，快閃記憶體儲存裝置100例如是反及閘型快閃記憶體。電壓產生電路120可透過本領域具通常知識者所熟知的電路設計方式來進行設計。
記憶體晶胞陣列110包括位元線BL、源極線SL及字元線WL0至WL31。記憶體晶胞陣列110更包括至少一記憶體晶胞串122。記憶體晶胞串122耦接在位元線BL及源極線SL之間。記憶體晶胞串122包括多個記憶體晶胞M0至M30、M31。記憶體晶胞M0至M30、M31耦接至對應的字元線WL0至WL30、WL31。舉例而言，記憶體晶胞M31耦接至字元線WL31，記憶體晶胞M0耦接至字元線WL0。其他記憶體晶胞與其對應的字元線的耦接關係可由圖2類推之，在此不再贅述。此外，記憶體晶胞串、記憶體晶胞及字元線的數量不用以限定本發明。
在本實施例中，記憶體晶胞陣列110更包括選擇電晶體121、123，兩者分別耦接至對應的選擇線SGD、SGS。記憶體晶胞串122耦接在選擇電晶體121、123之間。選擇電晶體121、123用以在程式化期間選擇欲程式化的記憶體晶胞串。在本實施例中，記憶體晶胞陣列110更包括虛置（dummy）記憶體晶胞125、127，兩者分別耦接至對應的虛置字元線DWL。在一實施例中，記憶體晶胞陣列110也可不包括虛置記憶體晶胞及虛置字元線。
圖3繪示本發明一實施例之施加至記憶體晶胞陣列中各驅動線的偏壓電壓的概要示意圖。請參考圖1至圖3，電壓產生電路120用以在程式化期間輸出偏壓電壓V至字元線WL0至WL31。偏壓電壓V包括第一電壓Vww、第二電壓Vpass_s、第三電壓Vpass_d及第四電壓Vpass。第一電壓Vww大於第二電壓Vpass_s，第二電壓Vpass_s大於該第三電壓Vpass_d。第四電壓Vpass小於第二電壓Vpass_s，且大於第三電壓Vpass_d。在本實施例中，在字元線WL0至WL31當中被選定的字元線WL28（第一字元線）被施加第一電壓Vww，未被選定的字元線WL27、WL29至WL31被施加第二電壓Vpass_s及第三電壓Vpass_d。在圖3中，直方圖在垂直方向的高度代表施加到各驅動線的電壓大小。
具體而言，在字元線WL0至WL31當中，字元線WL28例如是被選定的字元線。其餘字元線WL0至WL27（第二字元線）及字元線WL29至W31（第三字元線）為未被選定的字元線。在本實施例中，相對於第一字元線WL28，第二字元線WL0至WL27為較靠近源極線SL的字元線，其中WL27為最靠近第一字元線WL28的字元線。相對於第一字元線WL28，第三字元線WL29至W31為較靠近位元線BL的字元線，其中WL29為最靠近第一字元線WL28的字元線。
在本實施例中，最靠近第一字元線WL28的第二字元線WL27被施加第二電壓Vpass_s，其餘的第二字元線WL0至WL26被施加第四電壓Vpass，且第四電壓Vpass小於第二電壓Vpass_s。在本實施例中，由於電壓產生電路120對源極側區域（source side area）中最靠近第一字元線WL28的單一個第二字元線WL27施加相對於第四電壓Vpass較高的第二電壓Vpass_s，因此，可提高程式化的速度。在本實施例中，僅最靠近第一字元線WL28的單一個第二字元線WL27被施加第二電壓Vpass_s，但本發明不限於此。在一實施例中，電壓產生電路120也可對在源極線SL與第一字元線WL28之間一或多個的第二字元線施加第二電壓Vpass_s。
另一方面，在本實施例中，在位元線BL與第一字元線WL28之間的複數個第三字元線WL29至W31全部被施加第三電壓Vpass_d。在本實施例中，由於電壓產生電路120對汲極側區域（drain side area）中全部的第三字元線WL29至W31施加第三電壓Vpass_d，因此，可降低汲極側區域的閘極引發汲極漏電流。
此外，在本實施例中，在程式化期間，位元線BL、源極線SL及選擇線SGD被施加系統電壓VCC，選擇線SGS被施加接地電壓GND，且虛置字元線DWL被施加虛置電壓VDWL。在本實施例中，系統電壓VCC等於虛置電壓VDWL，系統電壓VCC小於第三電壓Vpass_d。系統電壓VCC及虛置電壓VDWL可由電壓產生電路120或裝置內的其他電路來提供。
在本實施例中，在位元線BL與第一字元線WL28之間全部的第三字元線WL29至W31被施加第三電壓Vpass_d，但本發明不限於此。在一實施例中，電壓產生電路120也可僅對至少一個第三字元線施加第三電壓Vpass_d。
圖4繪示本發明另一實施例之施加至記憶體晶胞陣列中各驅動線的偏壓電壓的概要示意圖。請參考圖1、圖2及圖4，在本實施例中，最靠近第一字元線WL28的第三字元線WL29被施加第三電壓Vpass_d，而其餘的第三字元線WL30及WL31被施加第四電壓Vpass，以降低汲極側區域的閘極引發汲極漏電流。
圖5繪示本發明一實施例之快閃記憶體儲存裝置的偏壓方法的步驟流程圖。請參考圖1至圖3及圖5，本實施例之操作方法至少適用於圖1的快閃記憶體儲存裝置100，惟本發明並不加以限制。以圖1的快閃記憶體儲存裝置100為例，在步驟S100中，電壓產生電路120對字元線當中被選定的第一字元線WL28施加第一電壓Vww。在步驟S110中，電壓產生電路120對字元線當中未被選定的第二字元線WL27施加第二電壓Vpass_s及未被選定的第三字元線WL29至WL31施加第三電壓Vpass_d。第一電壓Vww大於第二電壓Vpass_s，第二電壓Vpass_s大於該第三電壓Vpass_d。另外，本實施例之偏壓方法可以由圖1至圖4實施例之敘述中獲致足夠的教示、建議與實施說明。
綜上所述，在本發明的實施例中，電壓產生電路在程式化期間輸出不對稱的偏壓電壓至選定字元線相鄰兩側的未選定字元線，除了可降低閘極引發汲極漏電流且提高記憶體晶胞的可靠度之外，也可提高程式化的速度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:快閃記憶體儲存裝置
110:記憶體晶胞陣列
120:電壓產生電路
121、123:選擇電晶體
125、127:虛置記憶體晶胞
BL:位元線
DWL:虛置字元線
GND:接地電壓
M0、M30、M31:記憶體晶胞
S100、S110:步驟
SGD、SGS:選擇線
SL:源極線
V:偏壓電壓
VCC:系統電壓
VDWL:虛置電壓
Vpass_s:第二電壓
Vpass_d:第三電壓
Vpass:第四電壓
Vww:第一電壓
WL0、WL26、WL27、WL28、WL29、WL30、WL31:字元線
圖1繪示本發明一實施例之快閃記憶體儲存裝置的概要示意圖。 圖2繪示圖1實施例之記憶體晶胞串的概要示意圖。 圖3繪示本發明一實施例之施加至記憶體晶胞陣列中各驅動線的偏壓電壓的概要示意圖。 圖4繪示本發明另一實施例之施加至記憶體晶胞陣列中各驅動線的偏壓電壓的概要示意圖。 圖5繪示本發明一實施例之快閃記憶體儲存裝置的偏壓方法的步驟流程圖。
100:快閃記憶體儲存裝置
110:記憶體晶胞陣列
120:電壓產生電路
V:偏壓電壓

Claims (11)

  1. 一種快閃記憶體儲存裝置，包括：一記憶體晶胞陣列，包括至少一記憶體晶胞串，耦接在一位元線及一源極線之間，其中該記憶體晶胞串包括多個記憶體晶胞，且各該記憶體晶胞耦接至一對應的字元線；以及一電壓產生電路，耦接至該記憶體晶胞陣列，用以輸出偏壓電壓至該些字元線，其中在該些字元線當中被選定的一第一字元線被施加一第一電壓，未被選定的字元線包括一第二字元線及一第三字元線，分別被施加一第二電壓及一第三電壓，且該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，其中該第二字元線及該第三字元線分別位於該第一字元線的兩側，其中該第二字元線位於該第一字元線與該源極線之間的源極側區域，該第三字元線位於該第一字元線與該位元線之間的汲極側區域，其中該第二字元線係該源極側區域中最靠近該第一字元線的一未被選定的字元線，且該第二字元線被施加該第二電壓，該源極側區域中其餘未被選定的字元線均被施加一第四電壓，其中該第四電壓小於該第二電壓，且大於該第三電壓。
  2. 如請求項1所述的快閃記憶體儲存裝置，其中該第三字元線係該汲極側區域中最靠近該第一字元線的一未被選定的字元線，且該第三字元線被施加該第三電壓，該汲極側區域中其餘 未被選定的字元線均被施加該第四電壓，其中該第四電壓小於該第二電壓，且大於該第三電壓。
  3. 如請求項1所述的快閃記憶體儲存裝置，其中該汲極側區域中最靠近該第一字元線的該第三字元線及其餘未被選定的字元線均被施加該第三電壓。
  4. 如請求項1所述的快閃記憶體儲存裝置，其中該位元線及該源極線被施加一系統電壓。
  5. 如請求項1所述的快閃記憶體儲存裝置，其中該快閃記憶體儲存裝置為反及閘型快閃記憶體。
  6. 一種快閃記憶體儲存裝置的偏壓方法，其中該記憶體晶胞陣列包括至少一記憶體晶胞串，耦接在一位元線及一源極線之間，該記憶體晶胞串包括多個記憶體晶胞，且各該記憶體晶胞耦接至一對應的字元線，所述偏壓方法包括：對該些字元線當中被選定的一第一字元線施加一第一電壓；對該些字元線當中未被選定的一第二字元線施加一第二電壓及未被選定的一第三字元線施加一第三電壓，其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，並且該第二字元線及該第三字元線分別位於該第一字元線的兩側，其中該第二字元線位於該第一字元線與該源極線之間的源極側區域，該第三字元線位於該第一字元線與該位元線之間的汲極側區域， 其中該源極側區域包括複數個未被選定的字元線，且對其中最靠近該第一字元線的該第二字元線施加該第二電壓；以及對該源極側區中該第二字元線以外其餘的該些未被選定的字元線施加一第四電壓，其中該第四電壓小於該第二電壓，且大於該第三電壓。
  7. 如請求項6所述的快閃記憶體儲存裝置的偏壓方法，其中該汲極側區域包括複數個未被選定的字元線，且對最靠近該第一字元線的該第三字元線施加該第三電壓。
  8. 如請求項7所述的快閃記憶體儲存裝置的偏壓方法，更包括：對該汲極側區域中該第三字元線以外其餘的該些未被選定的字元線施加該第四電壓，其中該第四電壓小於該第二電壓，且大於該第三電壓。
  9. 如請求項6所述的快閃記憶體儲存裝置的偏壓方法，其中該汲極側區域包括複數個未被選定的字元線，且對最靠近該第一字元線的該第三字元線及其餘未被選定的字元線施加該第三電壓。
  10. 如請求項6所述的快閃記憶體儲存裝置的偏壓方法，更包括：對該位元線及該源極線施加一系統電壓。
  11. 如請求項6所述的快閃記憶體儲存裝置的偏壓方法，其中該快閃記憶體儲存裝置為反及閘型快閃記憶體。
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