JP2009070537A - フラッシュメモリ素子のプログラム方法 - Google Patents

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Abstract

【課題】 本発明は、チャネルブースティングポテンシャルを増加させ、プログラム禁止セルのしきい値電圧が変更されるプログラムディスターバンス現象が発生するのを防止することができるフラッシュメモリ素子のプログラム方法を提供することを可能にすることを目的としている。
【解決手段】 ストリング内の全てのメモリセルをターンオンさせて全てのチャネル領域が電気的に連結された状態でプログラムされるセルを含む第１のストリングと連結された第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加して第２のストリング内の全てのチャネル領域を均一にプリチャージさせる。次いで、プログラム動作を実施すれば、プログラム禁止セルを含む第２のストリング内の全てのチャネル領域でチャネルブースティングが発生する構成としたことを特徴とする。
【選択図】 図３

Description

本発明は、フラッシュメモリ素子のプログラム方法に関するものであり、プログラム動作時にプログラムディスターバンス(Program disturbance)現象が発生するのを最小化するためのフラッシュメモリ素子のプログラム方法に関するものである。
フラッシュメモリ素子は、電源の供給が中断されても、格納データが消されない代表的な非揮発性メモリ素子である。フラッシュメモリ素子は、プログラム動作と消去動作を通じてデータを格納または削除する。このようなフラッシュメモリ素子は、メモリセルアレイの形態によりノアタイプとナンドタイプに区分することができる。このうち、ナンドフラッシュメモリ素子は、ノアフラッシュメモリ素子に比べて集積度を高めることができる長所がある。以下、ナンドフラッシュメモリ素子のメモリセルアレイとプログラム動作方法について説明する。
図１は、一般的はナンドフラッシュメモリ素子のセルアレイ及びプログラム動作方法を説明するための回路図である。
図１を参照すれば、ナンドフラッシュメモリ素子のセルアレイは、多数のメモリセルブロックを含み、それぞれのセルブロックは、多数のセルストリング(便宜上、二つのセルストリングのみ示される）ST1，ST2を含む。セルストリングST1，ST2は、ビットラインBL1，BL2とそれぞれ連結される。より具体的に説明すれば、セルストリングST1は、ドレインセレクトトランジスタDST、多数のメモリセルCA0〜CAn及びソースセレクトトランジスタSSTが直列に連結された構造からなる。ここで、それぞれのセルストリングに含まれたドレインセレクトトランジスタDSTのドレインは該当ビットラインBL1と連結され、ソースセレクトトランジスタSSTのソースは共通ソースラインCSLに連結される。一方、それぞれのセルストリングST1，ST2に含まれたドレインセレクトトランジスタDSTのゲートが互いに連結されてドレインセレクトラインDSLとなり、ソースセレクトトランジスタSSTのゲートが互いに連結されてソースセレクトラインSSLとなる。また、メモリセルCA0〜CAn, CB0〜CBnのゲートが互いに連結されてそれぞれのワードラインWL0〜WLnとなる。それぞれのワードライン(例えば、WLk)を共有するメモリセル(例えば、CAk及びCBk)は頁(PG)単位で区分される。
ナンドフラッシュメモリ素子のプログラム動作は頁単位からなる。プログラム動作時のドレインセレクトラインDSLにはドレインセレクト電圧(例えば、電源電圧; Ｖcc)が印加され、ソースセレクトラインSSLには接地電圧が印加される。そして、選択されたワードライン(例えば、WLk)にはプログラム電圧が印加され、残りのワードラインにはパス電圧が印加される。上記条件で選択されたワードラインWLkを共有するメモリセルのプログラム動作がなされる。プログラム動作によりメモリセルのしきい値電圧は上昇し、変化したメモリセルのしきい値電圧によって格納されたデータのロジック値を区分する。
一方、選択されたワードラインWLkを共有するメモリセルCAk，CBkが全てプログラムされ得るが、格納されるデータに従ってそうでない場合も存在する。ストリング内にプログラムされるセルとプログラムされてはならないセル(消去状態または以前状態を維持しなければならないセル)のいずれのセルが含まれたかにより該当ストリングに連結されたビットラインに他の電圧が印加される。以下、プログラムされてはならないセルを‘プログラム禁止セル’(program inhibited cell)とする。
具体的に説明すれば、プログラムされるセル(例えば、CAk)を含むストリングST1と連結されたビットラインBL1には接地電圧が印加され、接地電圧によりストリングST1内のチャネル領域の電位が接地電圧のレベルと低くなる。その結果、ワードラインWLkとチャネル領域の間には高い電圧差が維持され、Ｆ−Ｎトンネリングによりチャネル領域から電子がメモリセルCAkのフローティングゲートに注入され、メモリセルのしきい値電圧が高くなる。これにより、プログラム動作がなされる。
一方、プログラム禁止セル(例えば、CBk)を含むストリングST2と連結されたビットラインBL2には、チャネルブースティングのためのプログラム禁止電圧(例えば、電源電圧; Ｖcc)が印加され、電源電圧によりストリングST2内のチャネル領域が0Ｖより高いレベル(Ｖcc−Ｖth; Ｖthはドレインセレクトトランジスタのしきい値電圧)にプリチャージされる。チャネル領域がプリチャージされれば、ドレインセレクトトランジスタDSTのＶgs(ゲートとソース間の電圧差)がしきい値電圧より大きくないため、ドレインセレクトトランジスタDSTはターンオフされ、プログラム禁止セルCBkを含むストリングST2のチャネル領域はプリチャージされた状態でフローティングされる。次いで、ワードラインWL0〜WLkにパス電圧とプログラム電圧が印加されれば、チャネルブースティング現象によりチャネル領域の電位が電源電圧のレベルよりも高くなる。その結果、ワードラインWLkとチャネル領域間の電圧差が低くなり、Ｆ−Ｎトンネリングが発生せず、これによりメモリセルのしきい値電圧は変わらない。これにより、プログラム禁止セルはプログラム動作がなされない。上記において、ワードラインに印加される電圧とチャネル領域の電圧差が大きいほど優れたチャネルブースティングの特性を得ることができる。
最近、一つのメモリセルに２ビット以上のデータを格納するプログラム方法が提供されている。２ビットのデータを一つのメモリセルに格納するためには、メモリセルのしきい値電圧の分布が4種類に区分されなければならず、一つのメモリセルに対するプログラム動作が少なくとも２回以上実施されなければならない。例えば、消去状態のメモリセルに格納されるデータを‘11’と定義する場合、下位ビットを‘0’に変えるための第１のプログラム動作と上位ビットを‘0’に変えるための第２のプログラム動作を実施しなければならない。このような第１及び第２のプログラム動作は、最初のワードラインWL0から最後のワードラインWLnまで順次実施することが一般的である。
上記方法によりｋ番目のワードラインWLkを共有するメモリセルCAk，CBkのプログラム動作を実施する時、ソースセレクトトランジスタSST側に位置するメモリセルCB0〜CBk-1は既にプログラム動作が実施され、格納されるデータに従ってプログラム状態または消去状態に区分される。そして、ドレインセレクトトランジスタDST側に位置するメモリセルCBk+1は、プログラム動作が実施されなかったため、消去状態を維持する。この時、ソースセレクトトランジスタSST側にプログラムされたセルが多く存在するほどフローティングゲートに注入された電子によりワードラインとチャネル領域間の電圧差が減少し、チャネルブースティング現象が弱く発生することがある。従って、ストリング毎にプログラムされたセルの数が変われば、チャネルブースティングが互いに異なる強度で発生し、プログラム特性が変わることがある。このような現象は、２ビットデータを格納するプログラム動作だけでなく、１ビットデータを格納するプログラム方法でも発生することがある。
これを防止するために選択されたワードラインWLkにおいて、ドレインセレクトトランジスタDST側に位置しながら消去状態を維持しているメモリセルのチャネル領域でのみチャネルブースティングを発生させるＥＡＳＢ(erase area self boosting)方式でプログラム動作を実施することができる。あるいは、選択されたワードラインWLkと隣接したメモリセルWLk-1，WLk+1をターンオフさせて選択されたワードラインWLkを共有するメモリセルのチャネル領域でのみチャネルブースティングを発生させるＬＳＢ(local self boosting)方式でプログラム動作を実施することもある。
上述したＥＡＳＢ方式またはＬＳＢ方式のプログラム方法は、選択されたワードラインWLkとドレインセレクトラインDSLの間に位置するメモリセルが全て消去状態の場合に優れた効果を得ることができる。しかし、選択されたワードラインを共有するメモリセルのプログラム動作の際、隣接したメモリセルのしきい値電圧が変わる干渉現象を最小化するために、第１及び第２のプログラム動作の順序やワードラインの順序を変更する。この場合、選択されたワードラインWLkとドレインセレクトラインDSLの間にプログラムされたセルが存在することがあるため、ＥＡＳＢ方式またはＬＳＢ方式のプログラム方法でも優れたプログラム特性を得るのが困難になる。特に、ＬＳＢ方式のプログラム動作では、プログラム電圧の印加時に選択されたワードラインWLkの両方にターンオフされたメモリセルの接合領域で発生するホットエレクトロン(hot electron)がプログラム電圧によりプログラム禁止セルCBkのフローティングゲートに注入され、しきい値電圧が上昇するプログラムディスターバンス(program disturbance)現象が発生することがある。
結局、プログラムディスターバンスが発生するのを防止しながら優れたプログラム特性を得るためには、プログラム禁止セルを含むストリング内でチャネルブースティングの発生を制御することが重要である。
本発明は、ストリング内の全てのメモリセルをターンオンさせて全てのチャネル領域が電気的に連結された状態でプログラムされるセルを含む第１のストリングと連結された第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加して第２のストリング内の全てのチャネル領域を均一にプリチャージさせる。次いで、プログラム動作を実施すれば、プログラム禁止セルを含む第２のストリング内の全てのチャネル領域でチャネルブースティングが発生する。その結果、チャネルブースティングポテンシャルを増加させ、プログラム禁止セルのしきい値電圧が変更されるプログラムディスターバンス現象が発生するのを防止することができる。
本発明の第１実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、ストリング内のチャネル領域がビットラインと電気的に連結されていない状態でプログラム禁止電圧を印加する段階と、ワードラインにパス電圧を印加する段階と、ドレインセレクトラインにドレインセレクト電圧を印加する段階、及びワードラインのうちから選択されたワードラインにパス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階を含む。
本発明の第２実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間にそれぞれ接続されたストリングを含むメモリ素子が提供される段階と、ストリング内のチャネル領域がビットラインと電気的に連結されていない状態において、プログラムされるメモリセルを含む第１のストリングと連結される第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加する段階と、ワードラインにパス電圧を印加する段階と、ドレインセレクトラインにドレインセレクト電圧を印加する段階、及びワードラインのうちから選択されたワードラインにパス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階を含む。
上記において、ワードラインを共有するメモリセルがプログラム状態と関係なくパス電圧により全てターンオンされる。プログラム動作を実施する段階において、選択されたワードラインに印加されたパス電圧のレベルがプログラム電圧のレベルまで上昇する。ドレインセレクト電圧により第１のストリングに含まれたドレインセレクトトランジスタがターンオンされ、第１のストリング内のチャネル領域が第１のビットラインと電気的に連結される。
本発明の第３実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、ストリング内のチャネル領域がビットラインと電気的に連結されていないフローティング状態でビットラインにプログラム禁止電圧を印加する段階と、チャネル領域がビットラインと電気的に連結されていない状態でチャネル領域を電気的に連結させる段階と、ドレインセレクトラインにドレインセレクト電圧を印加する段階、及びワードラインのうちから選択されたワードラインにパス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階を含む。
上記において、チャネル領域は、ワードラインにそれぞれ印加されるパス電圧により連結される。パス電圧によりチャネル領域が連結されながらチャネルブースティング現象が発生してチャネル領域の電圧が高くなる。プログラム禁止電圧がパス電圧よりも先に印加されるか、またはパス電圧がプログラム禁止電圧よりも先に印加されるか、またはパス電圧とプログラム禁止電圧が同時に印加されることができる。ドレインセレクト電圧がプログラム禁止電圧とパス電圧が印加された後に印加される。
本発明の第４実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間にそれぞれ接続されたストリングを含むメモリ素子が提供される段階と、ストリングのチャネル領域がビットラインと電気的に連結されていないフローティング状態において、プログラムされるメモリセルを含む第１のストリングと連結される第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加する段階と、チャネル領域がビットラインと連結されていない状態で第１のストリングにそれぞれ含まれたメモリセルの第１のチャネル領域と第２のストリングにそれぞれ含まれたメモリセルの第２のチャネル領域を電気的にそれぞれ連結させる段階と、第１及び第２のチャネル領域をそれぞれ連結させた状態で第１のチャネル領域を第１のビットラインと電気的に連結させる段階、及びプログラムされるメモリセルのしきい値電圧が高くなるようにプログラム動作を実施する段階を含む。
上記において、第１のチャネル領域は、ワードラインにそれぞれ印加されるパス電圧により互いに連結され、第２のチャネル領域はワードラインにそれぞれ印加されるパス電圧により互いに連結される。パス電圧により第１及び第２のチャネル領域にチャネルブースティング現象がそれぞれ発生し、第１及び第２のチャネル領域の電圧が高くなる。第１のチャネル領域は、ドレインセレクトラインに印加されるドレインセレクト電圧により第１のストリングのドレインセレクトトランジスタがターンオンされて第１のビットラインと連結される。ドレインセレクト電圧のレベルがプログラム禁止電圧のレベルと同一である。第１及び第２のチャネル領域がそれぞれ連結される前にプログラム禁止電圧がまず印加されるか、または第１及び第２のチャネル領域がそれぞれ連結された後にプログラム禁止電圧が印加されるか、またはプログラム禁止電圧が印加されると共に第１及び第２のチャネル領域がそれぞれ連結されることができる。第１及び第２のチャネル領域がそれぞれ連結され、プログラム禁止電圧が印加された後に、第１のチャネル領域が第１のビットラインと電気的に連結される。プログラム禁止電圧を印加する段階において、ソースセレクトラインにはソースセレクトトランジスタをターンオフさせるためのソースセレクト電圧が印加され、共通ソースラインには陽電圧が印加される。
本発明の第５実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、ビットラインに接地電圧を印加してドレインセレクトラインに第１の電圧を印加する段階と、ワードラインにメモリセルがターンオンされるように第２の電圧を印加する段階と、ビットラインにプログラム禁止電圧を印加しながら第２の電圧よりも高いパス電圧をワードラインに印加する段階、及びワードラインのうちから選択されたワードラインにパス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階を含む。
本発明の第６実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間にそれぞれ接続されたストリングを含むメモリ素子が提供される段階と、ビットラインに接地電圧を印加し、ドレインセレクトラインに第１の電圧を印加する段階と、ワードラインにメモリセルがターンオンされるように第２の電圧を印加する段階と、ワードラインに第２の電圧よりも高いパス電圧を印加し、プログラムされるメモリセルを含む第１のストリングと連結される第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加する段階、及びワードラインのうちから選択されたワードラインにパス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階を含む。
上記において、メモリセルがプログラム状態または消去状態と関係なく第２の電圧により全てターンオンされる。プログラム動作を実施する段階において、選択されたワードラインに印加されたパス電圧のレベルがプログラム電圧のレベルまで上昇する。ドレインセレクトラインに印加される第１の電圧により第１のストリングに含まれたドレインセレクトトランジスタがターンオンされ、第１のストリング内のチャネル領域が第１のビットラインと電気的に連結される。第２の電圧によりストリング内のチャネル領域が電気的に連結される。ストリング内のチャネル領域は、ソースセレクトライン及びドレインセレクトラインの間の半導体基板に位置するか、またはストリング内のチャネル領域はワードラインの下部の半導体基板に位置する。
本発明の第７実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、ビットラインに接地電圧を印加してドレインセレクトラインに第１の電圧を印加する段階と、ストリング内のチャネル領域を電気的に連結させる段階と、チャネル領域にチャネルブースティング現象を発生させてチャネル領域の電位を上昇させる段階と、ワードラインのうちから選択されたワードラインにプログラム電圧を印加してプログラム動作を実施する段階を含む。
上記において、チャネル領域は、ワードラインに印加される第２の電圧によりワードラインを共有するメモリセルがターンオンされて連結される。チャネル領域の電位は、ビットラインに印加されるプログラム禁止電圧によりドレインセレクトラインを共有するドレインセレクトトランジスタがターンオフされ、チャネル領域がフローティング状態になりながらワードラインに印加される電圧が上昇する値に比例して高くなる。
本発明の第８実施例によるフラッシュメモリ素子のプログラム方法は、ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、ビットラインに接地電圧を印加してドレインセレクトラインに第１の電圧を印加する段階と、ストリングのうち、プログラムされるメモリセルを含む第１のストリングの第１のチャネル領域と、プログラム禁止セルを含む第２のストリングの第２のチャネル領域をそれぞれ連結させる段階と、第１のストリングの第１のチャネル領域には接地電圧を印加し、第２のストリングの第２のチャネル領域ではチャネルブースティング現象を発生させて第２のチャネル領域の電位を上昇させる段階と、ワードラインのうちから選択されたワードラインにプログラム電圧を印加してプログラム動作を実施する段階を含む。
上記において、ワードラインに印加される第２の電圧によりワードラインを共有するメモリセルがターンオンされ、第１のチャネル領域と第２のチャネル領域がそれぞれ連結される。ドレインセレクトラインを共有する第１のストリングのドレインセレクトトランジスタがターンオンされながら第１のチャネル領域が第１のビットラインと電気的に連結され、第１のチャネル領域に接地電圧が印加される。第２のチャネル領域の電位は、第２のビットラインに印加されるプログラム禁止電圧によりドレインセレクトラインを共有する第２のストリングのドレインセレクトトランジスタがターンオフされ、第２のチャネル領域がフローティング状態になりながらワードラインに印加される電圧が上昇する値に比例して高くなる。ドレインセレクトラインに第１の電圧を印加する段階において、ソースセレクトラインにはソースセレクトトランジスタがターンオフされるようにソースセレクト電圧電圧が印加され、共通ソースラインには陽電圧が印加される。ストリング内のチャネル領域は、ソースセレクトライン及びドレインセレクトラインの間の半導体基板に位置するか、またはストリング内のチャネル領域はワードラインの下部の半導体基板に位置する。
本発明は、ストリング内の全てのメモリセルをターンオンさせた状態でビットラインにプログラム禁止電圧を印加するため、ストリング内の全てのチャネル領域を均一にプリチャージさせることができる。
また、全てのチャネル領域が均一にプリチャージされた状態でチャネルブースティングを発生させるため、チャネルブースティングポテンシャルを増加させ、プログラムディスターバンスが発生するのを最小化することができる。
また、プログラム動作時の干渉現象により隣接したセルのしきい値電圧が変わるのを防止するために、プログラム動作の順序やワードラインの順序を変更する場合にも適用可能である。特に、選択されたワードラインとドレインセレクトラインの間に位置するメモリセルがプログラムされていても適用が可能である。
また、チャネルブースティングがストリング内のチャネル領域の一部領域でのみ発生するものではなく、全体チャネル領域で発生するため、一部領域でチャネルブースティングが発生する時、ホットエレクトロンによりプログラム禁止セルのしきい値電圧が変わるのを防止することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
図２は、本発明の実施例によるフラッシュメモリ素子のプログラム方法を説明するための回路図である。図３は、本発明の実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。図４は、図２の回路図においてｋ番目のワードラインを共有するメモリセルCAk, CBkの断面図である。図５及び図６は、図２の回路図に示されたストリングの断面図である。
図２を参照すれば、本発明の実施例によるフラッシュメモリ装置は、メモリセルアレイ210、電圧生成部220及び頁バッファ230A及び230Bを基本的に含む。メモリセルアレイ210は、複数（多数）のブロックを含み、それぞれのブロックは複数（多数）のストリング(便宜上、２個だけが示される)ST1及びST2を含む。図４及び図５（ａ）に示された通り、ワードラインとセレクトラインは、半導体基板301上に積層構造で形成されたトンネル絶縁膜305、フローティングゲート307、誘電体膜309及びコントロールゲート311を含む。セレクトラインSSL及びDSLには誘電体膜309にホールが形成され、フローティングゲート307とコントロールゲート311が連結される。ワードラインとセレクトライン間の半導体基板301には接合領域315Jが形成される。ビットラインBL1は、共通ソースラインCSLの一側に形成されたソース315Sと連結され、ビットラインBL2は、ドレインセレクトラインDSLの他側に形成されたドレイン315Dと連結される。ビットラインBL1，BL2及び共通ソースラインCSLの間にストリングST1，ST2を含むメモリ素子となるメモリセルCA0〜CAn, CB0〜CBnが接続される。メモリセルアレイ210は、図１に示されたメモリセルアレイの構造と同一であるため、具体的な説明は省略する。
再び図２を参照すれば、電圧生成部220は、プログラム動作時に必要な動作電圧をドレインセレクトラインDSL、ワードラインWL0〜WLn及びソースセレクトラインSSLに供給する。頁バッファ230A及び230Bは、ビットラインBL1，BL2を通じてそれぞれのストリングST1及びST2に含まれたドレインセレクトトランジスタDSTのドレインと連結される。頁バッファ230A及び230Bは、外部から入力されるデータに従ってビットラインにプログラム禁止電圧(例えば、電源電圧)を印加するか、または接地電圧を印加する。
以下、ｋ番目のワードラインWLkを共有するメモリセルCAk，CBkのうち、メモリセルCAkはプログラムされるセルであり、メモリセルCBkは以前の状態を維持しなければならないプログラム禁止セルである場合に対するプログラム動作を説明すれば、次の通りである。
図３、図４及び図５（ａ）を参照すれば、第１の区間T1において外部入力データに従ってビットラインBL1，BL2にプログラム禁止電圧または接地電圧が印加される。プログラムされる第１のメモリセルCAkが含まれた第１のストリングST1と連結される第１のビットラインBL1には接地電圧が印加され、プログラム禁止セルである第２のメモリセルCBkが含まれた第２のストリングST2と連結される第２のビットラインBL2にはプログラム禁止電圧Ｖpchが印加される。共通ソースラインCSLには電源電圧が印加されてソースセレクトラインSSLには接地電圧が印加される。この時、ドレインセレクトラインDSLには接地電圧が印加されるため、プログラム禁止電圧Ｖpchは、第２のストリングST2内の第２のチャネル領域313Bに伝達されない。即ち、プログラム禁止電圧Ｖpchが印加されても第２のストリングST2の第２のチャネル領域313Bはプリチャージされない。ここで、図４に示すように、ストリングST1，ST2内のチャネル領域313A，313BはワードラインWL0〜WLnの下部の半導体基板301に位置する。
図３、図４及び図５（ｂ）を参照すれば、第２の区間T2では、プログラム動作時に選択されたブロックに含まれた全てのメモリセルCA0〜CAn, CB0〜CBnがターンオンされるようにワードラインWL0〜WLnにパス電圧を印加する。パス電圧Ｖpassは一般的なプログラム動作時に非選択のワードラインに連結されたメモリセルをターンオンさせるために印加される電圧を意味する。パス電圧Ｖpassが印加されるにつれて全てのメモリセルCA0〜CAn, CB0〜CBnがターンオンされ、それぞれのストリングST1及びST2内でソースセレクトラインSSL及びドレインセレクトラインDSLの間の半導体基板301に全てのチャネル領域が電気的に連結される。また、ドレインセレクトラインDSL及びソースセレクトラインSSLに接地電圧が印加され、ドレインセレクトトランジスタDST及びソースセレクトトランジスタSSTがターンオフ状態であるため、ストリングST1及びST2内の第１及び第２のチャネル領域313A及び313Bがフローティング状態でパス電圧Ｖpassが印加される。従って、キャパシタカップリング現象によりストリングST1及びST2でブースティング現象が発生し、第１及び第２のチャネル領域313A及び313Bの電位がそれぞれ高くなる。
プログラム禁止セルCBkを含む第２のストリングST2でプログラムされたセルが存在しても、全てのメモリセルCB0〜CBnがターンオンされてチャネル領域が連結されるため、ブースティング現象が発生した後にプログラムされたセルに関係なく第２のストリングST2内の全ての第２のチャネル領域313Bで均一の電位を維持する。
図３、図４及び図６（ａ）を参照すれば、第３の区間T3でドレインセレクトラインDSLにドレインセレクト電圧が印加され、第２のビットラインBL2に印加されたプログラム禁止電圧と同一のレベルのドレインセレクト電圧が印加されることが望ましい。ドレインセレクトラインDSLにドレインセレクト電圧が印加されれば、第１のストリングST1のドレインセレクトトランジスタDSTがターンオンされ、接地電圧が印加される第１のビットラインBL1と第１のストリングST1の第１のチャネル領域313Aが電気的に連結される。これにより、第１のストリングST1の第１のチャネル領域313Aの電位が接地電圧のレベルと低くなる。一方、第２のストリングST2では、ドレインセレクトラインDSLにドレインセレクト電圧が印加されても、Ｖgs(ゲートとソースの間の電圧差)とＶth(ドレインセレクトトランジスタのしきい値電圧)差によりドレインセレクトトランジスタDSTがターンオンされない。従って、第２のストリングST2の第２のチャネル領域313Bは、ブースティング現象により高くなった電位を維持する。もし、ブースティングされた第２のチャネル領域313Bの電位がプログラム禁止電圧より低ければ、第２のストリングST2のドレインセレクトトランジスタDSTがターンオンされ、第２のストリングST2の第２のチャネル領域が所定のレベル(プログラム禁止電圧−ドレインセレクトトランジスタのしきい値電圧)にプリチャージされる。次いで、ドレインセレクトトランジスタDSTはターンオフされる。
図３、図４及び図６（ｂ）を参照すれば、第４の区間T4で選択されたワードラインWLkにプログラム電圧Ｖpgmを印加してプログラム動作を実施する。第１のストリングST1では、メモリセルCAkのワードラインWLkと第１のチャネル領域313Aの間の電圧差により第１のチャネル領域313AからメモリセルCAkのフローティングゲート307に電子が注入され、しきい値電圧が上昇する。その結果、メモリセルCAkがプログラムされる。
一方、第２のストリングST2のドレインセレクトトランジスタDSTがターンオフされ、第２のストリングST2の第２のチャネル領域313Bがフローティングされた状態でプログラム電圧Ｖpgmが印加されるため、第２のストリングST2の第２のチャネル領域313Bでは、プログラム電圧Ｖpgmによりブースティング現象が追加で発生し、第２のチャネル領域313Bの電圧が追加で上昇する。従って、プログラム禁止セルCBkのワードラインWLkと第２のチャネル領域313Bの間の電圧差がさらに減少し、プログラム禁止セルCBkはプログラムされず、プログラムディスターバンス現象も発生しない。
即ち、チャネル領域313A，313Bの電位は、ビットラインBL1，BL2に印加されるプログラム禁止電圧によりドレインセレクトラインDSLを共有するドレインセレクトトランジスタDSTがターンオフされ、チャネル領域313A，313Bがフローティング状態になりながらワードラインWL0〜WLnに印加される電圧が上昇する値に比例して高くなる。
プログラム電圧ＶpgmがメモリセルCAkをプログラムさせるのに十分な時間印加された後、残りの区間でプログラム動作のために印加されたプログラム電圧Ｖpgm、パス電圧Ｖpass及びドレインセレクトラインDSLに印加されたドレインセレクト電圧の供給を中断し、順次中断することが望ましい。図面では示されなかったが、プログラム禁止電圧Ｖpchと、共通ソースラインCSLに印加された電圧の供給も中断する。
プログラム動作が実施された以後は、メモリセルCAkのしきい値電圧が目標の電圧まで上昇したかを検出するためのプログラム検証動作を実施する。プログラム検証の動作の結果、メモリセルCAkのしきい値電圧が目標の電圧まで上昇すれば、プログラム動作を完了する。しかし、しきい値電圧が目標の電圧まで上昇できなければ、しきい値電圧が目標の電圧と同様であるか、または高くなるまでプログラム電圧Ｖpgmのレベルを段階的に上昇させながら上記で記述した方法でプログラム動作を再実施する。
上記では、ドレインセレクトラインDSLにドレインセレクト電圧を印加する前に、即ち、ストリング内のチャネル領域がビットラインと電気的に連結される前に、ビットラインにプログラム禁止電圧がパス電圧よりも先に印加される。しかし、他の方式で印加されることもできる。
図７は、本発明の第２実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。
図７を参照すれば、本発明の第２実施例によるフラッシュメモリ素子のプログラム方法では、ドレインセレクトラインDSLにドレインセレクト電圧を印加する前に、ワードラインWL0〜WLnにパス電圧をプログラム禁止電圧よりも先に印加する。この場合にも図３で説明したチャネルブースティング現象を均一に発生させることができる。
一方、プログラム禁止電圧がドレインセレクト電圧よりも先に印加されたが、プログラム禁止電圧とドレインセレクト電圧が同時に印加されることもできる。図８は、本発明の第３実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。
図８を参照すれば、本発明の第３実施例によるフラッシュメモリ素子のプログラム方法では、ドレインセレクトラインDSLにドレインセレクト電圧を印加する前に、パス電圧とプログラム禁止電圧をワードラインWL0〜WLnとビットラインにそれぞれ同時に印加することができる。この場合にも図３で説明したチャネルブースティング現象を均一に発生させることができる。
一方、図７及び図８では、パス電圧が共通ソースラインCSLに印加される陽電圧と同時に印加されたが、パス電圧が共通ソースラインCSLの陽電圧よりも先に印加されることが望ましい。
図９は、本発明の他の実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。
図２、図４及び図９を参照すれば、第１の区間T1でドレインセレクトラインDSLにはドレインセレクトトランジスタDSTをターンオンさせるための第１の電圧が印加される。そして、ビットラインBL1，BL2とワードラインWL0〜WLnには接地電圧が印加される。ドレインセレクトトランジスタDSTがターンオンされても、ビットラインBL1，BL2に接地電圧が印加されるため、チャネル領域313A及び313Bはプリチャージされない。
一方、ソースセレクトラインSSLには、ソースセレクトトランジスタSSTがターンオフされるようにソースセレクト電圧が印加され、0Ｖのソースセレクト電圧が印加されることができる。そして、ソースセレクトトランジスタSSTがターンオフされても、共通ソースラインCSLへの漏洩電流が発生することがあるため、共通ソースラインCSLに共通ソース電圧を印加し、電源電圧Ｖccを共通ソース電圧に印加することができる。
第２の区間T2では、プログラムの状態に関係なくメモリセルCA0〜CAn, CB0〜CBkがターンオンされるようにワードラインWL0〜WLnに第２の電圧を印加する。ドレインセレクトトランジスタDSTがターンオンされ、ビットラインBL1，BL2には接地電圧が印加された状態でメモリセルCA0〜CAn, CB0〜CBkがターンオンされれば、第１のストリングST1の第１のチャネル領域313Aと第２のストリングST2の第２のチャネル領域313Bにそれぞれ接地電圧が印加される。
第３の区間T3で外部入力データに従ってビットラインBL1，BL2にプログラム禁止電圧Ｖpchまたは接地電圧が印加される。プログラムされる第１のメモリセルCAkが含まれた第１のストリングST1と連結される第１のビットラインBL1には接地電圧が印加され、プログラム禁止セルである第２のメモリセルCBkが含まれた第２のストリングST2と連結される第２のビットラインBL2にはプログラム禁止電圧Ｖpchが印加される。そして、ワードラインWL0〜WLnには、第２の電圧よりも高いパス電圧Ｖpassが印加される。第２のストリングST2では、第２のビットラインBL2を通じて印加されたプログラム禁止電圧Ｖpchにより第２のチャネル領域313BがＶpch−Ｖth(ドレインセレクトトランジスタのしきい値電圧)だけのレベルでプリチャージされ、第２のチャネル領域313BにプリチャージされるにつれてドレインセレクトトランジスタDSTはターンオフされ、第２のチャネル領域313Bがフローティング状態となる。そして、パス電圧Ｖpassによりブースティング現象が発生して第２のチャネル領域313Bの電圧が上昇する。この時、第２の区間T2でワードラインWL0〜WLnに印加された第２の電圧によりメモリセルCB0〜CBnが全てターンオンされ、メモリセルCB0〜CBnのチャネル領域313Bが全て連結された状態であるため、プログラム状態に関係なくパス電圧ＶpassによりメモリセルCB0〜CBnのチャネル領域313Bでブースティング現象が均一に発生する。
第４の区間T4で選択されたワードラインWLkにプログラム電圧Ｖpgmを印加してプログラム動作を実施する。第１のストリングST1では、メモリセルCAkのワードラインWLkと第１のチャネル領域313Aの間の電圧差により第１のチャネル領域313AからメモリセルCAkのフローティングゲート307に電子が注入され、しきい値電圧が上昇する。その結果、メモリセルCAkがプログラムされる。
一方、第２のストリングST2のドレインセレクトトランジスタDSTがターンオフされ、第２のストリングST2の第２のチャネル領域313Bがフローティングされた状態でプログラム電圧Ｖpgmが印加されるため、第２のストリングST2の第２のチャネル領域313Bでは、プログラム電圧Ｖpgmによりブースティング現象が追加で発生し、第２のチャネル領域313Bの電圧が追加で上昇する。従って、プログラム禁止セルCBkのワードラインWLkと第２のチャネル領域313Bの間の電圧差がさらに減少し、プログラム禁止セルCBkはプログラムされず、プログラムディスターバンス現象も発生しない。
プログラム電圧ＶpgmがメモリセルCAkをプログラムさせるのに十分な時間印加された後、残りの区間でプログラム動作のために印加されたプログラム電圧Ｖpgm、パス電圧Ｖpass及びドレインセレクトラインDSLに印加されたドレインセレクト電圧の供給を中断し、順次中断することが望ましい。図面では示されなかったが、プログラム禁止電圧Ｖpchと、共通ソースラインCSLに印加された電圧の供給も中断する。
プログラム動作が実施された以後は、メモリセルCAkのしきい値電圧が目標の電圧まで上昇したかを検出するためのプログラム検証動作を実施する。プログラム検証の動作の結果、メモリセルCAkのしきい値電圧が目標の電圧まで上昇すれば、プログラム動作を完了する。しかし、しきい値電圧が目標の電圧まで上昇できなければ、しきい値電圧が目標の電圧と同様であるか、または高くなるまでプログラム電圧Ｖpgmのレベルを段階的に上昇させながら上述した方法でプログラム動作を再実施する。
上述したプログラム方法を従来技術と比較して見れば、従来は、プログラム禁止電圧によりストリング内のチャネル領域が局部的にプリチャージされた状態でパス電圧やプログラム電圧が印加されるため、同一のストリング内でメモリセルのプログラム状態に応じてブースティング現象が不均一に発生する。しかし、本発明では、プログラム禁止セルを含むストリングの全体チャネル領域でブースティング現象により電圧が均一に上昇することにより、プログラムディスターバンス現象が発生するのをより効果的に防止することができる。
本発明の活用例として、フラッシュメモリ素子のプログラム方法に適用出来、特にプログラム動作時にプログラムディスターバンス(Program disturbance)現象が発生するのを最小化するためのフラッシュメモリ素子のプログラム方法に適用出来る。
一般的はナンドフラッシュメモリ素子のセルアレイ及びプログラム動作方法を説明するための回路図である。 本発明の実施例によるフラッシュメモリ素子のプログラム方法を説明するための回路図である。 本発明の第１実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。 図２の回路図において、ｋ番目のワードラインを共有するメモリセルCAk, CBkの断面図である。 図２の回路図に示されたストリングの断面図である。 図２の回路図に示されたストリングの断面図である。 本発明の第２実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。 本発明の第３実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。 本発明の第４実施例によるフラッシュメモリ素子のプログラム方法を説明するための波形図である。
符号の説明
210 …メモリセルアレイ
220 …電圧生成部
230A, 230B …頁バッファ
ST1, ST2 …ストリング
PG …頁
301 …半導体基板
303 …素子分離膜
305 …トンネル絶縁膜
307 …フローティングゲート
309 …誘電体膜
311 …コントロールゲート、ｋ番目のワードライン
313A …第１のチャネル領域
313B …第２のチャネル領域
315D …ドレイン
315S …ソース
315J …接合領域

Claims (40)

  1. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、
    前記ストリング内のチャネル領域が前記ビットラインと電気的に連結されていない状態でプログラム禁止電圧を印加する段階と、
    前記ワードラインにパス電圧を印加する段階と、
    前記ドレインセレクトラインにドレインセレクト電圧を印加する段階と、
    前記ワードラインのうちから選択されたワードラインに前記パス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  2. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間にそれぞれ接続されたストリングを含むメモリ素子が提供される段階と、
    前記ストリング内のチャネル領域が前記ビットラインと電気的に連結されていない状態で、プログラムされるメモリセルを含む第１のストリングと連結される第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加する段階と、
    前記ワードラインにパス電圧を印加する段階と、
    前記ドレインセレクトラインにドレインセレクト電圧を印加する段階と、
    前記ワードラインのうちから選択されたワードラインに前記パス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  3. 前記ワードラインを共有するメモリセルがプログラム状態と関係なく前記パス電圧により全てターンオンされることを特徴とする請求項１または請求項２に記載のフラッシュメモリ素子のプログラム方法。
  4. 前記プログラム動作を実施する段階で、前記選択されたワードラインに印加された前記パス電圧のレベルが前記プログラム電圧のレベルまで上昇することを特徴とする請求項１または請求項２に記載のフラッシュメモリ素子のプログラム方法。
  5. 前記ドレインセレクト電圧により前記第１のストリングに含まれたドレインセレクトトランジスタがターンオンされ、前記第１のストリング内のチャネル領域が前記第１のビットラインと電気的に連結されることを特徴とする請求項２に記載のフラッシュメモリ素子のプログラム方法。
  6. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、
    前記ストリング内のチャネル領域が前記ビットラインと電気的に連結されていないフローティング状態で前記ビットラインにプログラム禁止電圧を印加する段階と、
    前記チャネル領域が前記ビットラインと電気的に連結されていない状態で前記チャネル領域を電気的に連結させる段階と、
    前記ドレインセレクトラインにドレインセレクト電圧を印加する段階と、
    前記ワードラインのうちから選択されたワードラインに前記パス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  7. 前記チャネル領域は、前記ワードラインにそれぞれ印加されるパス電圧により連結されることを特徴とする請求項６に記載のフラッシュメモリ素子のプログラム方法。
  8. 前記パス電圧により前記チャネル領域が連結されながらチャネルブースティング現象が発生し、前記チャネル領域の電圧が高くなることを特徴とする請求項７に記載のフラッシュメモリ素子のプログラム方法。
  9. 前記プログラム禁止電圧が前記パス電圧よりも先に印加されることを特徴とする請求項１、２及び６のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  10. 前記パス電圧が前記プログラム禁止電圧よりも先に印加されることを特徴とする請求項１、２及び６のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  11. 前記パス電圧と前記プログラム禁止電圧が同時に印加されることを特徴とする請求項１、２及び６のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  12. 前記ドレインセレクト電圧が前記プログラム禁止電圧と前記パス電圧が印加された後に印加されることを特徴とする請求項１、２及び６のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  13. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間にそれぞれ接続されたストリングを含むメモリ素子が提供される段階と、
    前記ストリングのチャネル領域が前記ビットラインと電気的に連結されていないフローティング状態で、プログラムされるメモリセルを含む第１のストリングと連結される第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加する段階と、
    前記チャネル領域が前記ビットラインと連結されていない状態で前記第１のストリングにそれぞれ含まれたメモリセルの第１のチャネル領域と前記第２のストリングにそれぞれ含まれたメモリセルの第２のチャネル領域を電気的にそれぞれ連結させる段階と、
    前記第１及び第２のチャネル領域をそれぞれ連結させた状態で前記第１のチャネル領域を前記第１のビットラインと電気的に連結させる段階と、
    前記プログラムされるメモリセルのしきい値電圧が高くなるようにプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  14. 前記第１のチャネル領域は、前記ワードラインにそれぞれ印加されるパス電圧により互いに連結され、前記第２のチャネル領域は前記ワードラインにそれぞれ印加される前記パス電圧により互いに連結されることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
  15. 前記パス電圧により前記第１及び第２のチャネル領域にチャネルブースティング現象がそれぞれ発生し、前記第１及び第２のチャネル領域の電圧が高くなることを特徴とする請求項１４に記載のフラッシュメモリ素子のプログラム方法。
  16. 前記第１のチャネル領域は、前記ドレインセレクトラインに印加されるドレインセレクト電圧により前記第１のストリングのドレインセレクトトランジスタがターンオンされ、前記第１のビットラインと連結されることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
  17. 前記ドレインセレクト電圧のレベルが、前記プログラム禁止電圧のレベルと同一であることを特徴とする請求項１、２、１３及び１６のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  18. 前記第１及び第２のチャネル領域がそれぞれ連結される前に、前記プログラム禁止電圧がまず印加されることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
  19. 前記第１及び第２のチャネル領域がそれぞれ連結された後に、前記プログラム禁止電圧が印加されることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
  20. 前記プログラム禁止電圧が印加されると共に前記第１及び第２のチャネル領域がそれぞれ連結されることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
  21. 前記第１及び第２のチャネル領域がそれぞれ連結され、前記プログラム禁止電圧が印加された後に、前記第１のチャネル領域が前記第１のビットラインと電気的に連結されることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
  22. 請求項１、２、６及び１３のいずれか１項において、
    前記プログラム禁止電圧を印加する段階で、前記ソースセレクトラインにはソースセレクトトランジスタをターンオフさせるためのソースセレクト電圧が印加され、前記共通ソースラインには陽電圧が印加されることを特徴とする請求項１、２、６及び１３のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  23. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、
    前記ビットラインに接地電圧を印加し、前記ドレインセレクトラインに第１の電圧を印加する段階と、
    前記ワードラインにメモリセルがターンオンされるように第２の電圧を印加する段階と、
    前記ビットラインにプログラム禁止電圧を印加しながら前記第２の電圧よりも高いパス電圧を前記ワードラインに印加する段階と、
    前記ワードラインのうちから選択されたワードラインに前記パス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  24. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間にそれぞれ接続されたストリングを含むメモリ素子が提供される段階と、
    前記ビットラインに接地電圧を印加し、前記ドレインセレクトラインに第１の電圧を印加する段階と、
    前記ワードラインにメモリセルがターンオンされるように第２の電圧を印加する段階と、
    前記ワードラインに前記第２の電圧よりも高いパス電圧を印加し、プログラムされるメモリセルを含む第１のストリングと連結される第１のビットラインには接地電圧を印加し、プログラム禁止セルを含む第２のストリングと連結された第２のビットラインにはプログラム禁止電圧を印加する段階と、
    前記ワードラインのうちから選択されたワードラインに前記パス電圧よりも高いプログラム電圧を印加してプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  25. 前記メモリセルが、プログラム状態または消去状態と関係なく前記第２の電圧により全てターンオンされることを特徴とする請求項２３または請求項２４に記載のフラッシュメモリ素子のプログラム方法。
  26. 前記プログラム動作を実施する段階で、前記選択されたワードラインに印加された前記パス電圧のレベルが前記プログラム電圧のレベルまで上昇することを特徴とする請求項２３または請求項２４に記載のフラッシュメモリ素子のプログラム方法。
  27. 前記ドレインセレクトラインに印加される前記第１の電圧により前記第１のストリングに含まれたドレインセレクトトランジスタがターンオンされ、前記第１のストリング内のチャネル領域が前記第１のビットラインと電気的に連結されることを特徴とする請求項２４に記載のフラッシュメモリ素子のプログラム方法。
  28. 前記第２の電圧により前記ストリング内のチャネル領域が電気的に連結されることを特徴とする請求項２３または請求項２４に記載のフラッシュメモリ素子のプログラム方法。
  29. 前記ストリング内のチャネル領域は、前記ソースセレクトライン及び前記ドレインセレクトラインの間の半導体基板に位置することを特徴とする請求項２８に記載のフラッシュメモリ素子のプログラム方法。
  30. 前記ストリング内のチャネル領域は、前記ワードラインの下部の前記半導体基板に位置することを特徴とする請求項２９に記載のフラッシュメモリ素子のプログラム方法。
  31. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、
    前記ビットラインに接地電圧を印加し、前記ドレインセレクトラインに第１の電圧を印加する段階と、
    前記ストリング内のチャネル領域を電気的に連結させる段階と、
    前記チャネル領域にチャネルブースティング現象を発生させて前記チャネル領域の電位を上昇させる段階と、
    前記ワードラインのうちから選択されたワードラインにプログラム電圧を印加してプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  32. 前記チャネル領域は、前記ワードラインに印加される第２の電圧により前記ワードラインを共有するメモリセルがターンオンされて連結されることを特徴とする請求項３１に記載のフラッシュメモリ素子のプログラム方法。
  33. 前記チャネル領域の電位は、前記ビットラインに印加されるプログラム禁止電圧により前記ドレインセレクトラインを共有するドレインセレクトトランジスタがターンオフされ、前記チャネル領域がフローティング状態になりながら前記ワードラインに印加される電圧が上昇する値に比例して高くなることを特徴とする請求項３１に記載のフラッシュメモリ素子のプログラム方法。
  34. ドレインセレクトライン、ソースセレクトライン及びワードラインを含み、ビットライン及び共通ソースラインの間に接続されたストリングを含むメモリ素子が提供される段階と、
    前記ビットラインに接地電圧を印加し、前記ドレインセレクトラインに第１の電圧を印加する段階と、
    前記ストリングのうち、プログラムされるメモリセルを含む第１のストリングの第１のチャネル領域と、プログラム禁止セルを含む第２のストリングの第２のチャネル領域をそれぞれ連結させる段階と、
    前記第１のストリングの前記第１のチャネル領域には接地電圧を印加し、前記第２のストリングの第２のチャネル領域ではチャネルブースティング現象を発生させて前記第２のチャネル領域の電位を上昇させる段階と、
    前記ワードラインのうちから選択されたワードラインにプログラム電圧を印加してプログラム動作を実施する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  35. 前記ワードラインに印加される第２の電圧により前記ワードラインを共有するメモリセルがターンオンされ、前記第１のチャネル領域と前記第２のチャネル領域がそれぞれ連結されることを特徴とする請求項３４に記載のフラッシュメモリ素子のプログラム方法。
  36. 前記ドレインセレクトラインを共有する前記第１のストリングのドレインセレクトトランジスタがターンオンされながら前記第１のチャネル領域が前記第１のビットラインと電気的に連結され、前記第１のチャネル領域に前記接地電圧が印加されることを特徴とする請求項３５に記載のフラッシュメモリ素子のプログラム方法。
  37. 前記第２のチャネル領域の電位は、前記第２のビットラインに印加されるプログラム禁止電圧により前記ドレインセレクトラインを共有する前記第２のストリングのドレインセレクトトランジスタがターンオフされ、前記第２のチャネル領域がフローティング状態になりながら前記ワードラインに印加される電圧が上昇する値に比例して高くなることを特徴とする請求項３４に記載のフラッシュメモリ素子のプログラム方法。
  38. 前記ドレインセレクトラインに前記第１の電圧を印加する段階において、前記ソースセレクトラインにはソースセレクトトランジスタがターンオフされるようにソースセレクト電圧が印加され、前記共通ソースラインには陽電圧が印加されることを特徴とする請求項２３、２４、３１及び３４のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  39. 前記ストリング内のチャネル領域は、前記ソースセレクトライン及び前記ドレインセレクトラインの間の半導体基板に位置することを特徴とする請求項１、２、６、１３、３１及び３４のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
  40. 前記ストリング内のチャネル領域は、前記ワードラインの下部の半導体基板に位置することを特徴とする請求項１、２、６、１３、３１及び３４のいずれか１項に記載のフラッシュメモリ素子のプログラム方法。
JP2008017006A 2007-09-10 2008-01-29 フラッシュメモリ素子のプログラム方法 Pending JP2009070537A (ja)

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