KR20150004215A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것으로, 본 발명의 일 실시예에 따른 기판 위에 적층된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법은, 비선택된 드레인 선택 라인에 기준 전압을 인가하는 단계, 선택된 드레인 선택 라인에 전원 전압을 인가하는 단계 및 노멀 워드 라인에 워드 라인 전압을 인가하는 단계를 포함할 수 있으며, 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전, 더미 워드 라인에 양의 전압을 인가하여 상기 비선택된 드레인 선택 라인을 바운싱(bounce)할 수 있다.
본 발명에 따르면, 비선택된 스트링에서 Y-디스터브를 억제할 수 있다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 어레이 구조를 갖는 반도체 메모리 장치에서는 2차원 어레이 구조를 갖는 반도체 메모리 장치와 달리 비선택된 스트링에서 Y-디스터브(Y-disturb)가 발생한다는 문제점이 있다.
본 발명의 실시예는 비선택된 스트링에서 Y-디스터브를 억제하기 위한 반도체 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 기판 위에 적층된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법은, 비선택된 드레인 선택 라인에 기준 전압을 인가하는 단계, 선택된 드레인 선택 라인에 전원 전압을 인가하는 단계 및 노멀 워드 라인에 워드 라인 전압을 인가하는 단계를 포함하며, 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전, 더미 워드 라인에 양의 전압을 인가하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 기판 위에 적층된 복수의 메모리 셀들을 포함하며 비트 라인들과 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이 및 비선택된 드레인 선택 라인에 기준 전압을 인가하고, 노멀 워드 라인에 워드 라인 전압을 인가하되, 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전 더미 워드 라인에 양의 전압을 인가하도록 구성되는 주변 회로를 포함하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 따른 메모리 시스템은, 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 반도체 메모리 장치는, 기판 위에 적층된 복수의 메모리 셀들을 포함하며 비트 라인들과 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이 및 비선택된 드레인 선택 라인에 기준 전압을 인가하고, 노멀 워드 라인에 워드 라인 전압을 인가하되, 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전 더미 워드 라인에 양의 전압을 인가하도록 구성되는 주변 회로를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 비선택된 스트링에서 Y-디스터브를 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 메모리 셀 어레이(cell array) 구조의 일 실시예를 나타내는 사시도이다.
도 3은 도 2의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 4는 도 2 및 도 3를 참조하여 설명된 메모리 셀 어레이 구조의 등가 회로를 보여주는 회로도이다.
도 5는 메모리 셀 어레이 구조의 다른 실시예를 보여주는 사시도이다.
도 6은 도 5의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 7은 도 5 및 도 6을 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 흐름을 나타내는 순서도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 시에 인가되는 전압을 보여주는 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 시에 인가되는 전압을 보여주는 회로도이다.
도 11은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명에서 노멀 워드 라인은 더미 워드 라인에 대응되는 워드 라인으로 메인 워드 라인과 동일한 의미로 사용된다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판위에 적층되는 복수의 메모리 셀들을 포함한다. 예시적인 실시예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 예시적인 실시예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(single level cell) 또는 멀티 레벨 셀(multi level cell)로 정의될 수 있다. 이하, 설명의 편의를 위해 복수의 메모리 셀들 각각은 싱글 레벨 셀인 것으로 가정한다. 메모리 셀 어레이(110)에 대해서는 도 2 내지 도 7을 참조하여 더 상세히 설명된다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동하도록 구성된다. 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인 및 공통 소스 라인을 포함한다. 어드레스 디코더(121)는 제어 로직(124)의 제어에 응답하여 행 라인들(RL)을 구동하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스에 따라, 어드레스 디코더(121)는 선택된 메모리 블록에 연결된 드레인 선택 라인들 중 하나, 그리고 선택된 메모리 블록에 연결된 워드 라인들 중 하나를 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 요청 또는 프로그램 요청 시에, 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록, 하나의 드레인 선택 라인 및 하나의 워드 라인을 선택하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 제공할 것이다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 요청 시에, 어드레스(ADDR)는 블록 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(124)의 제어에 응답하여 동작한다. 전압 발생기(122)에서 발생되는 전압들은 메모리 셀 어레이(110)에 인가되는 전압으로서 사용된다. 예시적인 실시예로서, 전압 발생기(122)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 예시적인 실시예로서, 전압 발생기(122)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 발생된 복수의 전압들은 어드레스 디코더(121)에 제공된다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 제어 로직(124)의 제어에 응답하여 동작한다.
프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(123)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 동작 시에, 읽기 및 쓰기 회로(122)는 프로그램될 데이터(DATA)를 수신한다. 그리고, 읽기 및 쓰기 회로(122)는 수신된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터(DATA)는 선택된 메모리 셀들에 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 메모리 셀들로부터 데이터를 읽고, 읽어진 데이터(DATA)를 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(122)는, 예를 들면 비트 라인들(BL)을 플로팅시킨다.
예시적인 실시예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(124)은 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)에 연결된다. 제어 로직(124)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(124)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(124) 및 어드레스 디코더(121)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 읽기 및 쓰기 회로(123)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
본 발명의 실시예에 따른 주변 회로(120)는 비선택된 드레인 선택 라인에 기준 전압을 인가하고, 노멀 워드 라인에 워드 라인 전압을 인가하되, 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전 더미 워드 라인에 양의 전압을 인가하도록 구성될 수 있다. 더미 워드 라인에 상기 양의 전압을 인가하면, 비선택된 드레인 선택 라인을 바운싱시킬 수 있다. 또한, 주변회로(120)는, 비선택된 드레인 선택 라인에 기준 전압이 인가되는 동안 더미 워드 라인에 양의 전압을 인가할 수 있고, 나아가, 비선택된 드레인 선택 라인에 기준전압을 인가 전 프리 전압(pre-charge)이 인가되는 동안 더미 워드 라인에 상기 양의 전압을 인가할 수도 있다. 이때, 프리 전압의 인가는 노멀 워드 라인에 워드 라인 전압을 인가하기 전에 종료될 수 있다.
주변회로(120)는, 선택된 드레인 선택 라인에 전원 전압이 인가되는 동안 더미 워드 라인에 양의 전압을 인가할 수 있고, 나아가, 선택된 드레인 선택 라인에 전원 전압을 인가 전 프리 전압(pre-charge)이 인가되는 동안 더미 워드 라인에 양의 전압을 인가할 수도 있다. 이때, 프리 전압의 인가는 노멀 워드 라인에 워드 라인 전압을 인가하기 전에 종료될 수 있다.
위와 같은 동작에서 더미 워드 라인에 인가되는 양의 전압은, 워드 라인 전압의 인가가 종료될 때까지 유지될 수 있다.
예시적인 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 메모리 셀 어레이(cell array) 구조의 일 실시예를 나타내는 사시도이다. 도 3은 도 2의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 2 및 도 3를 참조하면, 제 1 타입(예를 들면, p형)을 갖는 기판(211) 상에 제 2 타입(예를 들면, n형)의 도핑 영역(212)이 제공된다. 기판(211)은 n 웰 내에 제공되는 포켓 p웰로서 제공될 수 있다.
제 2 타입의 도핑 영역(212)으로부터 z 방향을 따라 특정 거리만큼 이격된 제 1 내지 제 7 도전 물질들(221~227)이 제공된다. 제 1 내지 제 7 도전 물질들(221~227) 각각은 X 방향 및 Y 방향으로 신장된다. 그리고, 제 7 도전 물질(227)로부터 z 방향을 따라 이격된 제 8 도전 물질들(231, 232)이 제공된다. 제 8 도전 물질들(231~232)은 서로 Y 방향을 따라 서로 이격된다. 예시적인 실시예로서, 제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232) 사이에는 절연 물질들(미도시)이 제공될 수 있다.
이하, 제 1 내지 제 7 도전 물질들(221~227)은 각각 제 1 내지 제 7 높이들을 갖는다고 정의된다. 제 8 도전 물질들(231, 232)은 제 8 높이를 갖는다고 정의된다.
제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232)을 관통하고, X 방향 및 Y 방향을 따라 서로 이격되는 복수의 필라들이 제공된다. 각 필라(260)는 Z 방향으로 신장된다. 예시적인 실시예로서, 각 필라(260)의 X 방향 및 Y 방향에 따른 폭은 기판에 인접할수록 감소할 수 있다.
각 필라(260)는 내부 물질(261), 중간층(262) 및 표면층(263)을 포함한다. 내부 물질(261)은 절연 물질을 포함한다. 중간층(262)은 제 1 타입으로 도핑된 실리콘 물질을 포함한다. 중간층(262)은 제 z 방향의 채널(도 11 및 도 12의 C 참조)로 동작한다. 표면층(263)은 데이터를 저장하도록 구성된다.
각 필라(260) 상에 드레인(240)이 제공된다. 각 드레인(240)은, 예를 들면 제 2 타입으로 도핑된 실리콘 물질을 포함한다. 드레인들 상에는 Y 방향으로 신장되는 상부 도전 물질들(251, 252)이 제공된다. 상부 도전 물질들(251, 252)은 서로 X 방향을 따라 이격된다.
각 필라(260), 그리고 각 필라(260)에 인접한 도전 물질은 하나의 셀 트랜지스터로서 동작한다.
각 필라(260)는 제 1 내지 제 7 높이의 도전 물질들(221~227), 그리고 제 8 높이의 도전 물질들(231, 232) 중 어느 하나와 접하므로, 각 필라(260)에 대응하는 셀 트랜지스터들은 8개일 것이다. 하나의 필라(260)는 하나의 셀 스트링에 대응한다. 각 셀 스트링은 제 1 내지 제 8 높이의 셀 트랜지스터들을 포함할 것이다.
도 2 및 도 3에서 도시하는 메모리 셀 어레이 구조는 하나의 실시예이고, 당업자에게 자명한 범위 내에서 다양하게 변경 가능하다. 예를 들어, 도 2 및 도 3에서는, 8개 층의 도전 물질들(221~227, 231, 232)이 제공되나, 이는 예시적인 것으로서 8개 층 이상 또는 이하의 도전 물질들이 제공될 수 있다. 또한, 도 2 및 도3에서는 하나의 비트 라인(예를 들면, 252)에 2개의 필라들이 연결되는 것으로 설명된다. 그러나, 이는 설명의 편의를 위한 것으로서 하나의 비트 라인 당 2개 이상의 필라들이 연결될 수 있음이 이해될 것이다. 나아가, 도 3 및 도 4에서는, 2개의 비트 라인들(251, 252)이 제공된다. 그러나, 이는 설명의 편의를 위한 것으로서 2개 이상의 비트 라인들이 제공될 수 있음이 이해될 것이다. 즉, 하나의 비트 라인에 m(m은 자연수) 개의 필라들이 연결되고, n(n은 자연수) 개의 비트 라인들이 제공될 수 있다.
도 4는 도 2 및 도 3를 참조하여 설명된 메모리 셀 어레이 구조의 등가 회로를 보여주는 회로도이다.
위에서 설명한 바와 같이 본 발명에서 노멀 워드 라인과 메인 워드 라인은 동일한 의미로 사용된다.
도 2 내지 도 4를 참조하면, 제 2 타입의 도핑 영역(212)은 공통 소스 라인(CSL)으로서 동작한다. 제 1 높이의 제 1 도전 물질(221)은 소스 선택 라인(SSL)으로서 동작한다. 제 2 높이의 제 2 도전 물질(222)은 제 1 더미 워드 라인(DWL1)으로서 동작한다. 제 3 내지 제 6 높이의 제 3 내지 제 6 도전 물질들(223~226)은 각각 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4)로서 동작한다. 제 7 높이의 제 7 도전 물질(227)은 제 2 더미 워드 라인(DWL2)으로서 동작한다. 제 8 높이의 제 8 도전 물질들(231, 232)은 각각 제 1 및 제 2 드레인 선택 라인들(DSL1, DSL2)로서 동작한다. 제 1 및 제 2 상부 도전 물질들(251, 252)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2)로서 동작한다.
도 2 및 도 3을 참조한 설명과 같이, 각 필라(260)는 하나의 셀 스트링(CS)에 대응한다.
이하에서, 행 및 열 단위로 셀 스트링들(CS11, CS12, CS21, CS22)이 정의된다.
하나의 비트 라인에 공통으로 연결된 셀 스트링은 하나의 열로서 정의된다. 제 1 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21)은 제 1 열에 해당한다. 제 2 비트 라인(BL2)에 연결된 셀 스트링들(CS12, CS22)은 제 2 열에 해당한다.
하나의 드레인 선택 라인에 연결된 셀 스트링들은 하나의 행으로서 정의된다. 제 1 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(CS11, CS12)은 제 1 행에 해당한다. 제 2 드레인 선택 라인(DSL2)에 연결된 셀 스트링들(CS21, CS22)은 제 2 행에 해당한다.
도 2 및 도 3을 참조한 설명과 같이, 각 셀 스트링(CS)은 제 1 내지 제 8 높이의 셀 트랜지스터들을 포함한다. 각 셀 스트링(CS)의 제 1 높이의 셀 트랜지스터는 소스 선택 트랜지스터(SST)로서 동작한다. 각 셀 스트링(CS)의 제 2 높이의 셀 트랜지스터는 제 1 더미 메모리 셀(DMC1)로서 동작한다. 각 셀 스트링(CS)의 제 3 내지 제 6 높이의 셀 트랜지스터들은 각각 제 1 내지 제 4 메인 메모리 셀들(MMC1~MMC4)로서 동작한다. 각 셀 스트링(CS)의 제 7 높이의 셀 트랜지스터는 제 2 더미 메모리 셀(DMC2)로서 동작한다. 각 셀 스트링(CS)의 제 8 높이의 셀 트랜지스터는 드레인 선택 트랜지스터(DST)로서 동작한다. 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(DMC1, DMC2) 및 메인 메모리 셀들(MMC1~MMC4)은 동일한 구조를 가질 수 있다.
각 높이의 하나의 행에 해당하는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 3 높이의 메모리 셀들 중 셀 스트링들(CS11, CS12)에 포함된 메모리 셀들은 하나의 페이지를 구성하고, 제 3 높이의 메모리 셀들 중 셀 스트링들(CS21, CS22)에 포함된 메모리 셀들은 다른 하나의 페이지를 구성한다.
각 셀 스트링(CS)의 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 공통 연결된다.
동일한 높이의 메모리 셀들은 하나의 워드 라인은 공통으로 연결된다. 이때, 메모리 셀은 더미 메모리 셀(DMC) 또는 메인 메모리 셀(MMC)을 의미하고, 워드 라인은 더미 워드 라인(DWL) 또는 메인 워드 라인(MWL)을 의미한다. 각 셀 스트링(CS)의 제 1 더미 메모리 셀(DMC1)은 제 1 더미 워드 라인(DWL1)에 연결된다. 각 셀 스트링(CS)의 제 1 내지 제 4 메인 메모리 셀들(MMC1~MMC4)은 각각 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4)에 연결된다. 각 셀 스트링(CS)의 제 2 더미 메모리 셀(DMC2)은 제 2 더미 워드 라인(DWL2)에 연결된다.
상이한 행의 셀 스트링들은 상이한 드레인 선택 라인(DSL)에 연결된다. 제 1 행의 셀 스트링들(CS11, CS12) 각각의 드레인 선택 트랜지스터(DST)는 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21, CS22) 각각의 드레인 선택 트랜지스터(DST)는 제 2 드레인 선택 라인(DSL2)에 연결된다.
드레인 선택 라인들(DSL1, DSL2)을 선택 및 비선택함으로써, 비선택된 드레인 선택 라인(예를 들면, DSL2)에 연결된 셀 스트링들(예를 들면, CS21 및 CS22) 각각이 해당 비트 라인으로부터 전기적으로 분리되고, 선택된 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(예를 들면, CS11 및 CS12) 각각이 해당 비트 라인으로부터 전기적으로 연결된다.
프로그램 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 및 읽기 동작 시에, 드레인 선택 라인들(DSL1, DSL2) 중 하나가 선택되고, 하나의 메인 워드 라인이 선택될 것이다. 결과적으로, 선택된 드레인 선택 라인(예를 들면, DSL1)에 연결된 셀 스트링들(예를 들면, CS11 및 CS12) 중 선택된 메인 워드 라인에 연결된 메모리 셀들이 한번에 엑세스될 것이다.
도 4에서 도시하는 등가 회로 역시 하나의 실시예이고, 메모리 셀 어레이 구조에 따라 당업자에게 자명한 범위 내에서 다양하게 변경 가능하다.
도 5는 메모리 셀 어레이 구조의 다른 실시예를 보여주는 사시도이다. 도 6은 도 5의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
또한, 도 7은 도 5 및 도 6을 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도로, 도 4의 등가회로에서 하나의 비트 라인(예를 들어, BL1 또는 BL2)에 대응되는 것이다.
도 5 내지 도 7을 참조하면, 기판(311) 상에 X 방향 및 Y 방향으로 신장되는 제 1 내지 제 4 도전 물질들(321~324)이 제공된다. 제 1 내지 제 4 도전 물질들(321~324)은 Z 방향을 따라 특정 거리만큼 이격되어 제공된다.
기판(311) 상에 X 방향 및 Y 방향으로 신장되는 제 5 내지 제 8 도전 물질들(325~328)이 제공된다. 제 5 내지 제 8 도전 물질들(325~328)은 Z 방향을 따라 특정 거리만큼 이격되어 제공된다. 제 5 내지 제 8 도전 물질들(325~328)은 Y 방향을 따라 제 1 내지 제 4 도전 물질들(321~324)과 이격되어 제공된다.
제 1 내지 제 4 도전 물질들(321~324)을 관통하는 복수의 하부 필라들이 제공된다. 각 하부 필라(DP)는 Z 방향을 따라 신장된다. 또한, 제 5 내지 제 8 도전 물질들(325~328)을 관통하는 복수의 상부 필라들이 제공된다. 각 상부 필라(UP)는 Z 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(361), 중간층(362) 및 표면층(363)을 포함한다. 도 3 및 도 4를 참조한 설명과 마찬가지로, 중간층(362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(311) 내에 배치될 수 있다.
하부 필라(DP)의 상부에, X 방향 및 Y 방향으로 신장되는 제 2 타입의 도핑 물질(312)이 제공된다. 제 2 타입의 도핑 물질(312)은 공통 소스 라인(CSL, 도 4 및 도 7 참조)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(340)이 제공된다. 그리고, 드레인들의 상부에 Y 방향으로 신장되는 제 1 및 제 2 상부 도전 물질들(351, 352)이 제공된다. 제 1 및 제 2 상부 도전 물질들(351, 352)은 X 방향을 따라 이격되어 제공된다. 제 1 및 제 2 상부 도전 물질들(351, 352)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2, 도 5 및 도 8 참조)로서 동작한다.
제 1 도전 물질(321)은 소스 선택 라인(SSL, 도 5 및 도 8 참조)으로서 동작하고, 제 2 도전 물질(322)은 제 1 더미 워드 라인(DWL1, 도 5 및 도 8 참조)으로서 동작하고, 제 3 및 제 4 도전 물질들(323, 324)은 각각 제 1 및 제 2 메인 워드 라인들(MWL1, MWL2, 도 5 및 도 8 참조)로서 동작한다. 제 5 및 제 6 도전 물질들(325, 326)은 각각 제 3 및 제 4 메인 워드 라인들(MWL3, MWL4, 도 5 및 도 8 참조)로서 동작하고, 제 7 도전 물질(327)은 제 2 더미 워드 라인(DWL2, 도 5 및 도 8 참조)으로서 동작하고, 제 8 도전 물질(328)은 드레인 선택 라인(DSL, 도 5 및 도 8 참조)으로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제 1 내지 제 4 도전 물질들(321~324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제 5 내지 제 8 도전 물질들(325~328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스 라인(CSL)으로 동작하는 제 2 타입의 도핑 물질(312)에 연결된다. 상부 스트링의 일단은 드레인(320)을 통해 해당 비트 라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제 2 타입의 도핑 물질(312)과 해당 비트 라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.결과적으로, 메모리 셀 어레이 구조의 등가 회로는 도 4 및 도 7에 도시된 등가 회로(BLK1)와 마찬가지로 나타날 것이다. 즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제 1 더미 메모리 셀(DMC1), 그리고 제 1 및 제 2 메인 메모리 셀들(MMC1, MMC2)을 포함할 것이다. 상부 스트링은 제 3 및 제 4 메인 메모리 셀들(MMC3, MMC4), 제 2 더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
이상 도 2 내지 도 7을 참조하여 3차원 메모리 셀 어레이의 실시예들이 설명되었다. 그러나, 3차원 메모리 셀 어레이의 구조는 다양한 변경이 가능함이 이해될 것이다. 따라서, 도 4 및 도 7의 등가 회로를 제공하기 위해 메모리 셀 어레이의 구조는 다양하게 변경될 수 있다.
도 8는 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 동작 흐름을 나타내는 순서도이다.
위에서 설명한 바와 같이 본 발명에서 노멀 워드 라인과 메인 워드 라인은 동일한 의미로 사용된다.
도 7 및 도 8을 참조하면, 먼저 S810 단계에서, 드레인 선택 라인(DSL1, DSL2) 중 비선택된 드레인 선택 라인에 기준 전압이 인가되고, 선택된 드레인 선택 라인에 전원 전압이 인가된다. 본 발명의 실시예에 따른 3차원 어레이 구조를 갖는 반도체 메모리 장치에서는 2차원 어레이 구조를 갖는 반도체 메모리 장치와 달리, 하나의 비트라인(BL1)에 복수의 셀 스트링(CS11, CS21)이 연결되어 있는 바, S810 단계와 같이 동작을 수행하고자 하는 셀 스트링을 선택하는 과정이 필요하다.
예를 들어, 프로그램 동작 시에, 드레인 선택 라인들(DSL1, DSL2) 중 하나의 드레인 선택 라인(예를 들면, DSL1)을 선택하여 전원 전압이 인가되면, 선택된 셀 스트링(예를 들면, CS11)과 비트 라인(BL1)이 전기적으로 연결된다. 나머지 비선택된 드레인 선택 라인(예를 들면, DSL2)에는 기준 전압 또는 음의 전압이 인가되어, 비선택된 셀 스트링들(예를 들면, CS21)은 비트 라인(BL1)과 전기적으로 분리된다. 즉, 비선택된 셀 스트링들(예를 들면, CS21)은 플로팅된다.
따라서, 이후 워드 라인에 고 전압이 인가되는 경우, 선택된 셀 스트링 중 메인 워드 라인과 연결된 메모리 셀들은 프로그램되고, 비선택된 셀 스트링들은 워드 라인들(DWL1, DWL2, MWL1~MWL4)에 인가되는 고 전압들에 의해 부스팅되어 비선택된 셀 스트링들의 메모리 셀들은 프로그램되지 않는다.
다음으로, S820 단계에서 더미 워드 라인에 양의 전압을 인가하여 비선택된 드레인 선택 라인을 바운싱(bounce) 후, S830 단계에서 노멀 워드 라인에 워드 라인 전압을 인가한다.
더미 메모리 셀들(DMC1, DMC2)은 메인 메모리 셀들(MMC1~MMC4)과 동일한 불휘발성 메모리 셀이나, 메모리 저장을 목적으로 하는 셀은 아니며, 메인 메모리 셀(MMC1~MMC4)들 중 각 선택 트랜지스터(SST, DST)와 인접한 셀들의 프로그램 속도 저하 문제 등을 동작상의 문제점들을 해결하기 위한 셀이다.
위에서 설명한 바와 같이, 비선택된 셀 스트링들(예를 들면, CS21)은 플로팅되어 프로그램 동작 시에 비선택된 셀 스트링들의 메모리 셀들은 프로그램되지 않아야 한다. 하지만, 선택 트랜지스터(SST, DST)와 인접한 더미 워드 라인(DWL1, DWL2)에 더미 워드 라인 바이어스(Dummy WL Bias)가 인가되는 경우, 선택 라인(SSL, DSL)에 바운싱(bounce)이 발생한다. 이때, 선택 트랜지스터(SST, DST)가 의도치 않게 턴온되어 비선택된 셀 스트링들이 비트 라인(BL1) 및 공통 소스 라인(CSL)에 전기적으로 연결될 수 있고, 이는 비선택된 셀 스트링들이 안정적으로 플로팅되는 것을 방해한다. 결과적으로, 비선택된 셀 스트링들의 부스팅 레벨이 감소하여 디스터번스가 발생할 가능성이 있다.
따라서, 본 발명의 일 실시예에서는 이러한 문제점을 해결하기 위하여 S920 단계에서 먼저 더미 워드 라인(DWL1, DWL2)에 양의 전압(Dummy WL Bias)을 인가하여 비선택된 드레인 선택 라인(예를 들면, DSL2)을 바운싱(bounce)한 후에, S830 단계로 진행하여 노멀 워드 라인(이하에서, 노멀 워드 라인은 더미 워드 라인과 대응되는 의미로, 메인 워드라인과 동일한 의미로 사용된다, MWL1~MWL4)에 워드 라인 전압(Vpass 또는 Vpgm)을 인가한다. 즉, 노멀 워드 라인(MWL1~MWL4)에 워드 라인 전압을 인가하기 전에 더미 워드 라인(DWL1, DWL2)에 양의 전압(Dummy WL Bias)을 인가하여 비선택된 드레인 선택 라인(예를 들면, DSL2)을 미리 바운싱(bounce)시킴으로써 디스터번스를 줄일 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 시에 인가되는 전압을 보여주는 타이밍도이다.
위에서 설명한 바와 같이 본 발명에서 노멀 워드 라인과 메인 워드 라인은 동일한 의미로 사용된다.
도 9을 참조하면, 비선택된 드레인 선택 라인(DSL Unsel.string)에 기준 전압을 인가하고, 선택된 드레인 선택 라인(DSL Sel.string)에 전원 전압을 인가한다. 이때, 도시된 바와 같이 비선택된 드레인 선택 라인(DSL Unsel.string) 및 선택된 드레인 선택 라인(DSL Sel.string)에 프리 전압(pre-charge)를 인가할 수도 있다. 프리 전압의 인가는 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전에 종료된다.
비선택된 드레인 선택 라인(DSL2)에 기준 전압 또는 프리 전압이 인가되는 동안, 노멀 워드 라인에 워드 라인 전압을 인가하기 전인 t1 시점에 더미 워드 라인(DWL1, DWL2)에 양의 전압(VDummy)을 인가한다. 이때, 선택된 드레인 선택 라인(DSL1)에는 전원 전압 또는 프리 전압이 인가되고 있을 수 있다. 이 경우, 더미 워드 라인(DWL1, DWL2)에 인가한 양의 전압(VDummy)의 영향으로 비선택된 드레인 선택 라인(DSL2)에 바운싱(bounce)이 일어난다.
그 후, t2 시점에 프로그램 동작이 시작되면, 노멀 워드 라인(MWL1~MWL4)에 패스 전압(Vpass) 또는 프로그램 전압(Vpgm)이 인가되어 프로그램 동작이 수행된다. 더미 워드 라인(DWL1, DWL2)에 인가되는 양의 전압(VDummy)은, 워드 라인 전압(Vpass 또는 Vpgm)의 인가가 종료될 때까지 유지될 수 있다.
프로그램 동작이 시작되는 t2 시점 이후 더미 워드 라인(DWL1, DWL2)에 양의 전압(VDummy)이 인가되는 경우, 노멀 워드 라인(MWL1~MWL4)에 패스 전압(Vpass) 또는 프로그램 전압(Vpgm)이 인가되는 도중에 바운싱이 일어나게 되어 디스터번스가 발생하게 된다. 이와 비교하여 본 발명의 실시예에 따르면, 노멀 워드 라인(MWL1~MWL4)에 워드 라인 전압(Vpass 또는 Vpgm)을 인가하기 전에 더미 워드 라인(DWL1, DWL2)에 양의 전압을 인가하여 비선택된 드레인 선택 라인(DSL2)을 미리 바운싱(bounce)시킴으로써 디스터번스를 줄일 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 시에 인가되는 전압을 보여주는 회로도이다.
도 10을 참조하면, 드레인 선택 라인 DSL1에는 전원전압 2V 또는 프리 전압 3.5V가 인가되어 선택된 드레인 선택 라인이 된다. 이와 비교하여 드레인 선택 라인 DSL2에는 기준전압 0V 인가되어 비선택된 드레인 선택 라인이 된다.다만, 비선택된 드레인 선택라인 DSL2에도 프리 전압으로 3.5V가 인가될 수도 있다.
더미 워드리안(DWL1, DWL2)에는 양의 전압인 VDummy가 인가된다. 이때, 노멀 워드 라인(MWL1~MWL4)에는 프로그램 동작 수행 전이므로 0V가 인가된다. 즉, 노멀 워드 라인(MWL1~MWL4)에 워드 라인 전압(Vpass 또는 Vpgm)을 인가하기 전에 더미 워드 라인(DWL1, DWL2)에 양의 전압을 인가하는 것이다.
이와 같이 프로그램 동작 수행 전, 노멀 워드 라인(MWL1~MWL4)에 0V가 인가되는 경우에, 더미 워드리안(DWL1, DWL2)에 양의 전압인 VDummy을 인가하여 미리 비선택된 드레인 선택 라인(DSL2)을 바운싱시킴으로써, 디스터번스를 줄일 수 있다.
도 11는 반도체 메모리 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 11를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1100)는 도 1을 참조하여 설명된 반도체 메모리 장치(10)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 메모리 인터페이스(1210), 호스트 인터페이스(1220), ECC 회로(1230, Error Check and Correct Circuit), 중앙 처리 장치(1240) 및 버퍼 메모리(1250)를 포함한다.
메모리 인터페이스(1210)는 버퍼 메모리(1250)로부터 전달된 데이터를 반도체 메모리 장치(1100)로 전송한다. 그리고 메모리 인터페이스(1210)는 반도체 메모리 장치(1100)로부터 읽은 데이터를 버퍼 메모리(1250)로 전달한다. 여기서, 메모리 인터페이스(1210)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, 컨트롤러(1200)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기 및 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(1220)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 호스트 인터페이스(1220)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
ECC 회로(1230)는 반도체 메모리 장치(1100)로 전송되는 데이터를 이용하여, 패러티 비트를 생성한다. 이렇게 생성된 패러티 비트는 반도체 메모리 장치(1100)의 반도체 메모리 칩들 내에 저장된다. ECC 회로(1230)는 패러티 비트를 이용하여 반도체 메모리 장치(1100)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(1230)는 검출된 에러를 정정한다.
중앙 처리 장치(1240)는 호스트(Host)로부터 입력된 신호를 분석하고 처리한다. 중앙 처리 장치(1240)는 호스트 인터페이스(1220)나 메모리 인터페이스(1210)를 통해 호스트(Host)나 반도체 메모리 장치(1100)를 제어한다.
중앙 처리 장치(1240)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어에 따라 반도체 메모리 장치(1100)를 제어할 수 있다.
버퍼 메모리(1250)는 호스트(Host)로부터 제공되는 프로그램 데이터 또는 반도체 메모리 장치(1100)로부터 읽어진 데이터를 임시 저장한다. 또한, 버퍼 메모리(1250)는 반도체 메모리 장치(1100)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 시에, 버퍼 메모리(1250)에 저장된 메타 데이터나 캐시 데이터는 반도체 메모리 장치(1100)에 저장된다. 버퍼 메모리(1250)에는 DRAM, SRAM 등이 포함될 수 있다.
반도체 메모리 장치(1100) 및 컨트롤러(1200)는 하나의 반도체 장치로 집적될 수 있다. 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 반도체 메모리 장치(1100) 및 컨트롤러(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
반도체 메모리 장치(1100) 및 컨트롤러(1200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 13는 도 12을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 13를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
CS11, CS12, CS21, CS22: 셀 스트링들

Claims (20)

  1. 기판 위에 적층된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    비선택된 드레인 선택 라인에 기준 전압을 인가하는 단계;
    선택된 드레인 선택 라인에 전원 전압을 인가하는 단계; 및
    노멀 워드 라인에 워드 라인 전압을 인가하는 단계를 포함하며,
    상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전, 더미 워드 라인에 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 더미 워드 라인에 상기 양의 전압을 인가하여, 상기 비선택된 드레인 선택 라인을 바운싱시키는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 비선택된 드레인 선택 라인에 상기 기준 전압이 인가되는 동안, 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 비선택된 드레인 선택 라인에 상기 기준전압을 인가 전, 프리 전압(pre-charge)이 인가되는 동안 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 프리 전압의 인가는 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전에 종료되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 선택된 드레인 선택 라인에 상기 전원 전압이 인가되는 동안, 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 선택된 드레인 선택 라인에 상기 전원 전압을 인가 전, 프리 전압(pre-charge)이 인가되는 동안 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 프리 전압의 인가는 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전에 종료되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 더미 워드 라인에 인가되는 상기 양의 전압은, 상기 워드 라인 전압의 인가가 종료될 때까지 유지되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  10. 반도체 메모리 장치에 있어서,
    기판 위에 적층된 복수의 메모리 셀들을 포함하며 비트 라인들과 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및
    비선택된 드레인 선택 라인에 기준 전압을 인가하고, 노멀 워드 라인에 워드 라인 전압을 인가하되, 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전 더미 워드 라인에 양의 전압을 인가하도록 구성되는 주변 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 주변회로는,
    상기 더미 워드 라인에 상기 양의 전압을 인가하여, 상기 비선택된 드레인 선택 라인을 바운싱시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 주변회로는,
    상기 비선택된 드레인 선택 라인에 상기 기준 전압이 인가되는 동안, 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 주변회로는,
    상기 비선택된 드레인 선택 라인에 상기 기준전압을 인가 전, 프리 전압(pre-charge)이 인가되는 동안 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 프리 전압의 인가는 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전에 종료되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서,
    상기 주변회로는,
    선택된 드레인 선택 라인에 상기 전원 전압이 인가되는 동안, 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에 있어서,
    상기 주변회로는,
    선택된 드레인 선택 라인에 상기 전원 전압을 인가 전, 프리 전압(pre-charge)이 인가되는 동안 상기 더미 워드 라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 프리 전압의 인가는 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전에 종료되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제10항에 있어서,
    상기 더미 워드 라인에 인가되는 상기 양의 전압은, 상기 워드 라인 전압의 인가가 종료될 때까지 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 메모리 시스템에 있어서:
    반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는,
    기판 위에 적층된 복수의 메모리 셀들을 포함하며 비트 라인들과 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및
    비선택된 드레인 선택 라인에 기준 전압을 인가하고, 노멀 워드 라인에 워드 라인 전압을 인가하되, 상기 노멀 워드 라인에 상기 워드 라인 전압을 인가하기 전 더미 워드 라인에 양의 전압을 인가하도록 구성되는 주변 회로를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  20. 제19항에 있어서,
    상기 주변회로는,
    상기 더미 워드 라인에 상기 양의 전압을 인가하여, 상기 비선택된 드레인 선택 라인을 바운싱시키는 것을 특징으로 하는 반도체 메모리 시스템.
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