KR20150026209A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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강창석
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Abstract

수직형 메모리 장치는 기판 상면에 대해 수직한 제1 방향으로 연장되는 채널 및 채널의 외측벽 상에 구비되는 게이트 전극들을 포함한다. 게이트 전극들은 기판 상면으로부터 제1 방향을 따라 순차적으로 서로 이격되도록 적층되는 그라운드 선택 라인(GSL), 워드 라인, 스트링 선택 라인(SSL) 및 제1 더미 워드 라인을 포함한다. 제1 더미 워드 라인에 의해 SSL의 문턱 전압 산포가 감소될 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들과 절연막들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 메모리 셀들 및 절연막들이 적층된다. 상기 채널에는 상기 수직형 메모리 장치의 전기적 특성 조절을 위해 이온 또는 불순물이 도핑될 수 있다.
상기 메모리 셀들의 배열 및 상기 채널에 주입된 이온 또는 불순물의 분포에 따라, 상기 수직형 메모리 장치의 전기적 동작 특성이 변화할 수 있다.
본 발명의 일 목적은 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판 상면에 대해 수직한 제1 방향으로 연장되는 채널 및 상기 채널의 외측벽 상에 구비되는 게이트 전극들을 포함한다. 상기 게이트 전극들은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 서로 이격되도록 적층되는 그라운드 선택 라인(GSL), 워드 라인, 스트링 선택 라인(SSL) 및 제1 더미 워드 라인을 포함한다.
예시적인 실시예들에 있어서, 상기 채널은 상기 SSL과 인접한 부분에 형성된 불순물 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 상기 워드 라인 및 상기 SSL 사이에 제2 더미 워드 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 SSL, 상기 제2 더미 워드 라인 및 상기 워드 라인은 상기 제1 방향을 따라 서로 동일한 간격으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널 및 상기 게이트 전극들 사이에 구비되며, 상기 기판으로부터 상기 제1 방향으로 연장되는 유전막 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막 구조물은 상기 SSL의 하면 및 상기 워드 라인의 상면 사이의 위치까지 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 유전막 구조물은 상기 채널 외측벽으로부터 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막 구조물이 형성되지 않은 상기 채널의 외측벽 상에는 단일막의 게이트 절연막이 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인 및 상기 SSL 사이에 제2 더미 워드 라인이 더 구비되며, 상기 유전막 구조물은 상기 제2 더미 워드 라인의 하면 및 상기 워드 라인의 상면 사이의 위치까지 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 기판 상면 상에 구비되며 상기 제1 방향을 따라 상기 GSL 상면 및 상기 워드 라인의 하면 사이의 위치까지 연장되는 반도체 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막 구조물은 상기 반도체 패턴 상면으로부터 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 더미 워드 라인에는 소정의 턴-온(turn-on) 전압이 유지될 수 있다.
예시적인 실시예들에 있어서, 상기 턴-온 전압은 상기 SSL의 문턱 전압 및 상기 워드 라인의 읽기 전압 사이의 값을 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 의한 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 적층한다. 상기 층간 절연막 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 개구부를 형성한다. 상기 개구부 측벽 상에 유전막 구조물을 형성한다. 상기 유전막 구조물 및 노출된 기판 상면 상에 채널을 형성한다. 상기 희생막들을 제거한다. 상기 희생막들이 제거된 공간에 상기 기판 상면으로부터 순차적으로 적층되는 GSL, 워드 라인, SSL 및 제1 더미 워드 라인을 형성한다. 상기 SSL에 인접한 채널 부분에 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 유전막 구조물을 형성한 이후에 상기 유전막 구조물 상부를 제거할 수 있다. 상기 유전막 구조물은 상기 워드 라인 상면 및 상기 SSL의 하면 사이의 위치까지 연장되도록 형성될 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 바와 같이, 본 발명의 실시예들에 따른 수직형 메모리 장치는 스트링 선택 라인의 상부 또는 상기 스트링 선택 라인의 상부 및 하부에 더미 워드 라인을 포함한다. 상기 더미 워드 라인에는 소정의 턴-온 전압이 인가되어, 상기 스트링 선택 라인에 인접한 채널에 문턱 전압 조절을 위해 불순물 영역이 형성됨에 따라 발생하는 저항 증가를 감소시킬 수 있다.
또한, 상기 더미 워드라인은 상기 불순물 영역의 확산으로 인해 발생하는 오버-테일(over-tail) 현상에 의한 상기 문턱 전압의 산포 증가를 방지할 수 있다.
도 1a 및 도 1b는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도 및 단면도이다.
도 2 내지 도 15는 도 1a 및 도 1b에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 17은 도 16에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 19 내지 도 23은 도 18에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 25 내지 도 30은 도 24에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 및 도 1b는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도 및 단면도이다. 이 때, 도 1b는 도 1a에 도시된 수직형 메모리 장치를 I-I' 라인으로 절단한 단면도이다.
설명의 편의를 위해 도 1a에서는 상기 수직형 메모리 장치의 모든 구성을 도시하지는 않았으며, 일부 구성만을 도시하고 있다. 예를 들면, 기판, 채널, 게이트 전극, 패드, 비트라인 콘택 및 비트 라인 등만을 도시하고 있다. 한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1a 및 도 1b를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 상기 제1 방향으로 돌출되어 연장하는 채널(135), 채널(135)의 외측벽을 둘러싸는 유전막 구조물(129), 상기 유전막 구조물(129) 상에서 채널(135)을 둘러싸면서 상기 제1 방향을 따라 배치되는 게이트 전극들(170)을 포함한다, 또한, 채널(135) 상부에는 패드(150)가 구비되며, 상기 패드와 접촉하는 비트 라인 콘택(190) 및 상기 비트 라인 콘택(190)과 전기적으로 연결되는 비트 라인(195)을 더 포함할 수 있다. 인접하는 채널들(135) 사이의 기판(100) 상부에는 제1 불순물 영역(101)이 형성되며, 채널(135) 상부의 일부 영역에는 제2 불순물 영역(138)이 형성될 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
채널(135)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(135)은 기판(100) 상면에 평행한 상기 제2 방향을 따라 복수 개로 형성되어 채널 열(channel row)을 형성하며, 상기 채널 열이 상기 제 2방향에 수직한 상기 제3 방향을 따라 복수 개로 배치될 수 있다. 채널(120)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
채널(135) 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 제1 매립막 패턴(145)이 구비될 수 있다. 제1 매립막 패턴(145)은 산화물과 같은 절연물질을 포함할 수 있다.
채널(135)의 외측벽을 둘러싸는 유전막 구조물(129)은 상기 제3 방향을 따라 채널(135)로부터 복수의 층들이 적층된 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(129)은 채널(129)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막 패턴(127), 전하 저장막 패턴(125) 및 제1 블로킹막 패턴(123)을 포함할 수 있다. 일 실시예에 있어서, 제1 블로킹막 패턴(123)은 생략될 수도 있다.
예시적인 실시예들에 따르면, 제1 블로킹막 패턴(123)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴(125)은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 터널 절연막 패턴(127)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
패드(150)는 매립막 패턴(145), 채널(135) 및 유전막 구조물(129) 상에 형성되어 비트 라인 콘택(190)을 통해 비트 라인(195)과 전기적으로 연결된다. 패드(150)는 채널(135) 내로 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다. 패드(150)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
게이트 전극들(170)은 유전막 구조물(129) 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 배치된다. 예시적인 실시예들에 따르면, 각 게이트 전극(170)은 채널(135)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
게이트 전극(170)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극(170)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 전극(170)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
최하부에 형성되는 두 개의 게이트 전극들(170a, 170b)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 기능할 수 있으며, 상기 GSL 상의 4개의 게이트 전극들(170c, 170d, 170e, 170f)은 워드 라인(Word Line)으로 기능할 수 있다. 또한 상기 워드 라인들 상의 2개의 게이트 전극들(170g, 170h)은 스트링 선택 라인(String Selection Line: SSL)으로 기능할 수 있다.
예시적인 실시예들에 따르면, 상기 SSL 상에 더미 워드 라인이 추가로 배치될 수 있다. 구체적으로, 최상부의 게이트 전극(170i)이 상기 더미 워드 라인으로 제공될 수 있다.
전술한 바와 같이, 상기 GSL, 워드 라인 및 SSL이 각각 2개 층, 4개 층 및 2개 층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 SSL은 각각 1개 층을 포함하고, 상기 워드 라인은 2개, 8개 혹은 16개 층 구조를 가질 수도 있다.
각 게이트 구조물들(170)은 상기 제1 방향을 따라 동일 간격으로 배치될 수 있다. 일 실시예에 있어서, 인접하는 SSL(170g) 및 워드 라인(170f) 사이의 이격 거리는 인접하는 워드 라인들(170c, 170d, 170e, 170f) 사이의 이격거리 보다 더 큰 값을 가질 수도 있다.
상기 제1 방향을 따라 인접하는 게이트 전극들(170) 사이에는 층간 절연막 패턴들(106)이 구비될 수 있다. 층간 절연막 패턴들(106)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막 패턴들(106)에 의해 하나의 스트링에 포함되는 게이트 전극들(107)이 서로 절연될 수 있다.
일 실시예에 있어서, 층간 절연막 패턴들(106)의 표면 및 유전막 구조물(129)의 측벽을 따라 제2 블로킹막(163)이 구비될 수 있다. 제2 블로킹막(163)은 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 블로킹막(163)은 실리콘 산화막 및 금속 산화막이 적층된 다층막 구조를 가질 수도 있다.
인접하는 채널들(135) 사이의 기판(100) 상부에는 제1 불순물 영역(101)이 형성될 수 있다. 제1 불순물 영역(101)은 상기 제2 방향으로 연장되어 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. 제1 불순물 영역(101)은 인(P), 비소(As)와 같은 n형 불순물을 포함할 수 있다. 도시되지는 않았지만, 제1 불순물 영역(101) 상에는, 예를 들어 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.
제2 불순물 영역(101) 상에는 인접하는 스트링들 사이의 공간을 매립하는 제2 매립막 패턴(180)이 구비될 수 있다. 제2 매립막 패턴(180)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제2 매립막 패턴(180)에 의해 인접하는 상기 스트링들이 서로 절연될 수 있다.
상기 SSL과 인접한 채널(135) 상부에는 제2 불순물 영역(138)이 형성된다. 예시적인 실시예들에 따르면, 상기 SSL로 제공되는 2개의 게이트 전극들(170g, 170h)과 인접한 채널(135) 부분에 제2 불순물 영역이(138) 형성된다. 제2 불순물 영역(138)은 붕소(B), 인듐(In), 갈륨(Ga) 등과 같은 p형 불순물을 포함할 수 있다.
도 1b에 도시된 바와 같이, 제2 불순물 영역(138)은 2개 층의 SSL들(170g, 170h)을 충분히 커버할 수 있는 길이를 가질 수 있다. 이 경우, 제2 불순물 영역(138)은 상기 SSL의 문턱 전압(Threshold Voltage: Vth)을 조절하는 역할을 수행할 수 있다.
구체적으로, 상기 수직형 메모리 장치의 구동 시, 비트 라인 및 SSL에 인가되는 전압의 조합에 따라 특정 스트링의 선택 또는 미 선택 여부가 결정된다. 상기 SSL의 문턱 전압의 산포는 상기 선택 및 미 선택에 해당하는 전압 값의 범위 내로 조절되어야 하며, 이를 위해 전술한 바와 같이 상기 SSL과 중첩되는 채널(135) 부분에 제2 불순물 영역(138)을 형성할 수 있다.
그러나, 수직형 메모리 장치의 집적도가 높아짐에 따라 전력 소모를 줄이기 위해 각 셀에 공급되는 전압이 감소되어야 하며, 이에 따라 상기 문턱 전압의 산포는 제2 불순물 영역(138) 만으로는 조절이 어려울 수 있다. 또한, 제2 불순물 영역(138) 형성 시, 불순물이 추가로 더 확산되어 최상부의 워드 라인(170f)과 인접하는 채널(135) 부분 및 패드(150)와 인접하는 채널(135) 상부까지 제2 불순물 영역(138)이 연장되는 오버-테일(over-tail) 현상이 발생될 수도 있다. 이 경우, 상기 SSL과 패드(150) 사이의 저항 및/또는 상기 SSL과 상기 워드 라인 사이의 저항이 증가하여 셀 전류가 감소하는 문제가 발생할 수 있다.
예시적인 실시예들에 따르면, 상기 SSL 상부에 추가적인 더미 워드 라인(170i)이 배치되며, 더미 워드 라인(170i)은 상기 SSL 문턱 전압의 산포를 균일하게 유지하며 셀 전류 감소를 방지하는 역할을 수행할 수 있다.
구체적으로, 더미 워드 라인(170i)은 소정의 완충 전압에 의해 턴-온(turn-on) 상태가 유지될 수 있다. 예시적인 실시예들에 따르면, 더미 워드 라인(170i)에는 SSL의 문턱 전압 값 및 워드 라인의 읽기 전압(Vread) 값 사이의 완충 전압이 인가될 수 있다. 예를 들어, 상기 SSL의 문턱 전압 값이 약 2V 이고, 상기 워드 라인의 읽기 전압이 약 20V인 경우 더미 워드 라인(170i)에는 약 7V 내지 약 10V 범위의 완충 전압이 인가될 수 있다.
상가 완충 전압에 의해 상기 SSL 및 패드(150) 사이의 저항이 감소되어 상기 SSL의 문턱 전압 산포가 감소하고, 셀 전류 감소가 방지될 수 있다. 이 경우, 더미 워드 라인(170i)과 인접한 채널(135) 부분은 실질적으로 원활환 셀 전류 확보를 위해, 예를 들어 n형 불순물을 주입하여 형성할 수 있는 LDD(Lightly Doped Drain) 역할을 수행할 수 있다.
최상층의 층간 절연막 패턴(106j), 패드(150) 및 제2 매립막 패턴(180) 상에는 상부 절연막(185)이 형성되며, 상부 절연막(185)을 관통하며 패드(150)와 접촉하는 비트 라인 콘택(190)이 구비될 수 있다. 또한, 상부 절연막(185) 상에는 비트 라인 콘택(190)과 접촉하는 비트 라인(190)이 구비된다. 예시적인 실시예들에 따르면, 비트 라인 콘택(190)은 채널(135)이 형성된 위치에 대응하여 어레이를 형성할 수 있다. 또한 비트 라인(195)은 상기 제3 방향으로 연장하며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
상부 절연막(185)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 비트 라인 콘택(190) 및 비트 라인(195)은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
도 2내지 도 15는 도 1a 및 도 1b에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면 기판(100) 상에 복수의 층간 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층한다.
기판(100)은 단결정 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막들(102)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.
층간 절연막들(102) 및 희생막들(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 열산화 공정에 의해 형성될 수도 있다.
희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인, SSL 및 더미 워드 라인이 형성되는 공간을 제공한다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이후 형성되는 GSL, 워드 라인, SSL 및 더미 워드 라인이 적층되는 수에 따라 달라질 수 있다. 예시적인 실시예들에 따르면, 상기 GSL 및 SSL은 각각 2개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성된다. 또한, 상기 더미 워드 라인은 상기 SSL 상부에 1개 층으로 형성된다. 이에 따라, 희생막들(104)은 모두 9개의 층으로 적층되며 층간 절연막들(102)은 모두 10개의 층으로 적층된다. 하지만, 예를 들어, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고 워드 라인은 2개, 8개 혹은 16개의 층에 형성될 수도 있으며, 이 경우 희생막들(104)은 모두 5개, 11개 혹은 19개의 층에 형성되고 층간 절연막들(102)은 모두 6개, 12개 혹은 20개의 층에 형성될 수 있다.
도 3을 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하는 제1 개구부(120)를 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102) 상에 하드 마스크(110)를 형성하고, 하드 마스크(110)를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 기판(100)의 상면을 노출시키는 제1 개구부(120)를 형성할 수 있다. 제1 개구부(120)는 기판(100)의 상기 상면에 대해 수직한 제1 방향으로 연장되도록 형성된다.
예시적인 실시예들에 따르면, 하드 마스크(110)는 층간 절연막들(102) 및 희생막들(104)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 하드 마스크(110)는 폴리실리콘, 비정질 실리콘 등을 사용하여 형성될 수 있다.
제1 개구부(120) 내에는 후속 공정에 의해 채널(135, 도 7 참조)이 형성될 수 있다. 따라서, 제1 개구부(120)는 기판(100)의 상기 상면에 평행한 상기 제2 방향 및 상기 제2 방향과 실질적으로 수직한 상기 제3 방향으로 규칙적인 배열을 갖도록 형성될 수 있다.
도 4를 참조하면, 제1 개구부(120)의 측벽 및 저면과 하드 마스크(110)의 상면을 따라 제1 블로킹 막(122), 전하 저장막(124) 및 터널 절연막(126)을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 제1 블로킹 막(122)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 전하 저장막(124)은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 터널 절연막(126)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 제1 블로킹막(122), 전하 저장막(124) 및 터널 절연막(126)은 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다. 일 실시예에 있어서, 제1 블로킹 막(122)은 형성되지 않을 수도 있다.
도 5를 참조하면, 제1 블로킹 막(122), 전하 저장막(124) 및 터널 절연막(126)을 이방성으로 식각하여 기판(100)의 상기 상면을 일부 노출시킨다. 이에 따라, 제1 개구부(120)의 상기 측벽 및 하드 마스크(110)의 상면에는 제1 블로킹막 패턴(123), 전하 저장막 패턴(125) 및 터널 절연막 패턴(127)이 형성된다.
도 6을 참조하면, 터널 절연막 패턴(127) 및 기판(100)의 노출된 상기 상면 상에 채널막(130)을 형성하고, 제1 개구부(120)의 나머지 부분을 채우는 제1 매립막(140)을 상기 채널막 상에 형성한다. 예시적인 실시예들에 따르면, 상기 채널막은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 또한, 상기 제1 매립막은 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 비정질 실리콘 혹은 폴리실리콘을 단결정 실리콘으로 전환하는 경우 상기 채널막 내의 결함이 제거되어 채널의 기능을 향상시킬 수 있다.
도 7을 참조하면, 최상층의 층간 절연막(102j)이 노출될 때까지 제1 매립막(140), 채널막(130), 터널 절연막 패턴(127), 전하 저장막 패턴(125), 제1 블로킹막 패턴(123) 및 하드 마스크(110)를 평탄화하여 제1 개구부(120)를 채우는 제1 매립막 패턴(145) 및 채널(135)을 형성한다.
예시적인 실시예들에 따르면, 상기 평탄화 공정은 에치-백(etch-back) 공정 또는 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 등을 포함할 수 있다.
이에 따라, 제1 개구부(120) 내부에는 제1 블로킹막 패턴(123), 전하 저장막 패턴(125), 터널 절연막 패턴(127), 채널(135) 및 제1 매립막 패턴(145)이 순차적으로 적층된 구조물이 형성될 수 있다. 이하에서는 제1 블로킹막 패턴(123), 전하 저장막 패턴(125) 및 터널 절연막 패턴(127)이 적층된 구조물을 유전막 구조물(129)로 정의한다.
예시적인 실시예들에 따르면, 유전막 구조물(129)은 저면 중앙부가 뚫린 실린더 또는 컵 형상을 가질 수 있다. 또한, 채널(135)은 컵 형상을 가질 수 있으며, 제1 매립막 패턴(145)은 원 기둥 혹은 필라(pillar) 형상을 가질 수 있다.
도 8을 참조하면, 제1 개구부(120) 내부에 형성된 상기 구조물의 상부를 일부 제거하여 리세스(147)를 형성하고 리세스(147)를 채우는 패드(150)를 형성한다.
예시적인 실시예들에 따르면, 상기 구조물의 상부를 에치-백 공정을 통해 제거하여 리세스(147)를 형성한다. 이후, 리세스(147)를 채우는 패드막을 제1 매립막 패턴(145), 채널(135) 및 최상층의 층간 절연막(102j) 상에 형성하고, 최상층의 층간 절연막(102)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(150)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다.
도 9를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하며 기판(100) 상면을 노출시키는 제2 개구부(155)를 형성한다.
예시적인 실시예들에 따르면, 제2 개구부(155)는 최상층의 층간 절연막(102j) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 형성될 수 있다,
예시적인 실시예들에 따르면, 제2 개구부(155)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구부(155)가 형성됨으로서, 층간 절연막들(102) 및 희생막들(104)은 층간 절연막 패턴들(106) 및 희생막 패턴들(108)로 변환된다. 이때, 각 층의 층간 절연막 패턴들(106) 및 희생막 패턴들(108)은 상기 제2 방향을 따라 연장될 수 있다.
도 10을 참조하면, 제2 개구부(155)에 의해 측벽이 노출된 희생막 패턴들(108)을 제거한다. 예시적인 실시예들에 따르면, 희생막 패턴들(108)은 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
희생막 패턴들(108)이 제거되면, 각 층간 절연막 패턴들(106) 사이에 갭(160)이 형성되며, 갭(160)에 의해 유전막 구조물(129)의 외측벽이 일부 노출될 수 있다.
도 11을 참조하면, 노출된 유전막 구조물(129)의 상기 외측벽 및 갭(160)의 내벽, 층간 절연막 패턴들(106)의 표면, 노출된 기판(100) 상면 및 패드(150)의 상면을 따라 게이트 전극막(165)을 형성한다. 일 실시예에 따르면, 게이트 전극막(165)을 형성하기 전에 제2 블로킹막(163)을 추가로 형성할 수도 있다.
게이트 전극막(165)은 갭들(160)을 완전히 채우며, 제2 개구부(155)도 부분적으로 채우도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 블로킹막(163)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 일 실시예에 따르면, 블로킹막(163)은 실리콘 산화막 및 금속 산화막이 적층된 다층막으로 형성될 수 있다.
게이트 전극막(165)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(165)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(165)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다.
제2 블로킹막(163) 및 게이트 전극막(165)은 CVD 공정, PECVD 공정, ALD 공정, 스퍼터링(sputtering) 공정등을 통해 형성될 수 있다.
도 12를 참조하면, 게이트 전극막(165)을 부분적으로 제거하여 각 층의 갭(160) 내부에 게이트 전극(170)을 형성한다,
구체적으로, 게이트 전극막(165)의 상부를 최상층의 층간 절연막 패턴(106j)이 노출될 때까지 평탄화한다. 이 때, 층간 절연막 패턴(106j) 및 패드(150)의 상면에 형성된 제2 블로킹막(163) 부분도 함께 제거될 수 있다. 이 후, 제2 개구부(155) 내부에 형성된 게이트 전극막(165)을 부분적으로 식각함으로써 게이트 전극들(170)을 형성할 수 있다. 이 때, 기판(100) 상면에 형성된 제2 블로킹막(163) 부분도 함께 제거될 수 있다. 이에 따라, 기판(100)의 상기 상면을 노출시키는 제3 개구부(175)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 CMP 공정에 의해 수행될 수 있으며, 게이트 전극막(165)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
일 실시예에 있어서, 게이트 전극막(165)을 부분적으로 제거할 때, 층간 절연막 패턴들(106) 측벽 상에 형성된 제2 블로킹막(163) 부분도 함께 제거될 수 있다. 이 경우, 갭(160) 내벽에는 제2 블로킹막 패턴(도시되지 않음)이 형성될 수 있다.
게이트 전극들(170)은 기판(100) 상면으로부터 상기 제 1방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인, SSL 및 더미 워드 라인을 포함할 수 있다. 예시적인 실시예들에 따르면, 최하부에 형성되는 2개의 게이트 전극들(170a, 170b)은 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 전극들(170c, 170d, 170e, 170f)은 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 2개의 게이트 전극들(170g, 170h)은 SSL로 제공될 수 있다. 또한, 상기 SSL 상부의 1개의 게이트 전극(170i)은 더미 워드 라인으로 제공될 수 있다.
도 13을 참조하면, 제3 개구부(175)에 의해 노출된 기판(100) 상부에 제1 불순물 영역(101)을 형성하고, 제3 개구부를(175) 채우는 제2 매립막 패턴(180)을 형성한다,
예시적인 실시예들에 따르면, 패드(150) 상면 및 최상층의 층간 절연막 패턴(106j) 상면 일부를 커버하는 이온 주입 마스크(도시되지 않음)를 형성하고 상기 이온 주입 마스크를 이용하여 제1 불순물을 주입함으로써 제1 불순물 영역(101)을 형성할 수 있다. 상기 제1 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 불순물 영역(101)은 상기 제2 방향으로 연장하는 CSL로 제공될 수 있다.
도시되지는 않았지만, 제1 불순물 영역(101) 상에, 예를 들어, 니켈 실리사이드 패턴, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수 있다.
이후, 기판(100), 층간 절연막 패턴(106j) 및 패드(150) 상에 제3 개구부(175)를 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 층간 절연막 패턴(106j)이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화 함으로써 제2 매립막 패턴(180)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 형성될 수 있다.
도 14를 참조하면, SSL로 제공되는 게이트 전극(170g, 170h)과 인접한 채널(135) 부분에 제2 불순물 영역(138)을 형성한다.
예시적인 실시예들에 따르면, 이온 주입 공정을 통해 노출된 패드(150) 상부로부터 제2 불순물을 주입하여 제2 불순물 영역(138)을 형성할 수 있다. 상기 제2 불순물은 붕소(B), 인듐(In), 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다. 이 때, 이온이 주입되는 투영 거리(Rp)를 조절하여 제2 불순물 영역(138)이 실질적으로 2개의 상기 SSL 사이의 거리를 커버하도록 형성될 수 있다.
상기 이온 주입 공정 시, 제2 불순물 영역(138)이 최상층의 게이트 전극(170i)과 인접한 채널(135) 상부에까지 연장되는 오버-테일 현상이 발생함으로써, 상기 SSL의 문턱 전압이 높아질 수 있다. 그러나, 예시적인 실시예들에 따르면 최상층의 게이트 전극이 더미 워드 라인으로 제공되어 일정한 턴-온 전압이 인가되므로 문턱 전압이 지나치게 상승하는 현상을 완충할 수 있다.
일 실시예에 있어서, 제3 불순물을 패드(150)에 추가로 주입할 수도 있다. 상기 제3 불순물은 인 혹은 비소와 같은 n형 불순물을 포함할 수 있다.
도 15를 참조하면, 최상층의 층간절연막 패턴(106j), 제2 매립막 패턴(180) 및 패드(150) 상에 상부 절연막(185)을 형성할 수 있다. 상부 절연막(185) 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(185)을 관통하여 패드(150)와 접촉하는 비트 라인 콘택(190)을 형성한다. 비트 라인 콘택(190)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
이어서, 비트 라인 콘택(190)과 전기적으로 연결되는 비트 라인(195)을 상부 절연막(185) 상에 형성한다. 비트 라인(195)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택(190)은 패드(150)와 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있다. 또한, 비트 라인(195)은 상기 제3 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 도 1a 및 도 1b에 도시된 수직형 메모리 장치와 게이트 전극의 적층 수 및 기능을 제외하고는 실질적으로 동일하거나 유사한 구조를 가지므로 중복되는 구성에 대한 자세한 설명은 생략한다. 또한, 도 1a 및 도 1b에 도시된 수직형 메모리 장치와 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 16을 참조하면, 상기 수직형 메모리 장치는 도 1b에 도시된 수직형 메모리 장치보다 1층의 게이트 전극(170)을 더 포함할 수 있다. 예를 들어, 상기 수직형 메모리 장치는 도 16에 도시된 바와 같이 총 10개 층의 게이트 전극들(170)이 구비될 수 있다.
예시적인 실시예들에 따르면, 최하부의 2개 층의 게이트 전극들(170a, 170b)은 GSL로 기능할 수 있으며, 상기 GSL 상부의 4개 층의 게이트 전극들(170c, 170d, 170e, 170f)은 워드 라인으로 기능할 수 있다. 상기 워드 라인 상부의 1개 층의 게이트 전극(170f')은 제2 더미 워드 라인으로 제공될 수 있다. 상기 제2 더미 워드 라인 상의 2개 층의 게이트 전극들(170g, 170h)은 SSL로 기능할 수 있다. 상기 SSL 상의 1개 층의 게이트 전극(170i)은 제1 더미 워드 라인으로 제공될 수 있다. 따라서, 상기 수직형 메모리 장치는 SSL(170g, 170h)이 제1 더미 워드 라인(170i) 및 제2 워드 라인(170f') 사이에 배치된 구조를 갖는다.
도 1a 및 도 1b를 참조로 설명한 바와 같이, 더미 워드 라인은 소정의 완충 전압에 의해 턴-온 상태를 유지하며 SSL의 문턱 전압 산포를 낮춰 주는 역할을 수행할 수 있다. 도 16에 도시된 수직형 메모리 장치는 SSL(170g)과 워드 라인(170f) 사이에 추가적인 제2 더미 워드 라인(170f')을 더 포함하므로 상술한 제2 불순물 영역(138)의 오버-테일 현상에 따라 발생하는 상기 SSL과 상기 워드 라인 사이의 저항 증가를 효과적으로 억제할 수 있다.
예시적인 실시예들에 따르면, 제1 더미 워드 라인(170i), SSL(170g, 170h), 제2 더미 워드 라인(170f') 및 워드 라인들(170c, 170d, 170e, 170f)은 모두 동일한 피치 또는 간격으로 배치될 수 있다.
도 17은 도 16에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 도 2 내지 도 15를 참조로 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다. 또한 도 2 내지 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략한다.
도 17을 참조하면, 기판(100) 상에 도 2를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 기판(100) 상에 복수의 층간 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층한다.
희생막들(104)은 추후 공정에서 제거되어 게이트 전극들(170)이 형성되는 공간을 제공한다. 도 16을 참조로 설명한 바와 같이, 총 11개 층의 게이트 전극들(170)이 필요하므로 이를 고려하여 층간 절연막들(102) 및 희생막들(104)의 적층수를 결정할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막들(102)은 총 11개 층, 희생막들(104)은 총 10개 층으로 형성될 수 있다. 구체적으로, 도 2에서 도시된 적층 구조물 보다 각각 1개 층의 층간 절연막(102g') 및 희생막(104f')이 추가로 형성될 수 있다.
이후, 도 3 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 도 16에 도시된 수직형 메모리 장치를 수득할 수 있다.
도 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 도 1a 및 도 1b에 도시된 수직형 메모리 장치와 유전막 구조물을 제외하고는 실질적으로 동일하거나 유사하므로 중복되는 구성 및 구조에 대한 상세한 설명은 생략한다. 또한 도 1a 및 도 1b에 도시된 수직형 메모리 장치의 구성과 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 18을 참조하면, 유전막 구조물(129a)은 제1 개구부(120)의 측벽에 형성되어 채널(135a)의 외측벽을 감싸는 형상을 가질 수 있다. 유전막 구조물(129a)은 채널(135a)의 외측벽에서부터 터널 절연막 패턴(127a), 전하 저장막 패턴(125a) 및 제1 블로킹막 패턴(123a)이 적층된 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(129a)은 기판(100) 상면에서부터 최상층의 워드 라인(170f) 까지 커버하며 하층의 SSL(170g)까지는 커버하지 않도록 연장될 수 있다. 구체적으로, 유전막 구조물(129a)은 최상층의 워드 라인(170f)의 상면보다는 높고 하층의 SSL(170g)의 하면보다는 낮은 높이를 가질 수 있다.
이 경우, 채널(135a)은 상부 및 하부로 구분될 수 있다. 상기 상부는 제1 더미 워드 라인(170i) 및 SSL(170h, 170g)과 인접할 수 있다. 상기 하부는 워드 라인(170f, 170e, 170d, 170c) 및 GSL(170b, 170a)과 인접할 수 있다.
상기 상부는 제1 개구부(120)의 측벽에 형성되어 제2 블로킹막(163)과 접촉될 수 있다. 상기 하부는 유전막 구조물(129a)과 접촉할 수 있다. 또한 상기 상부는 상기 하부 보다 더 큰 지름 또는 너비를 가질 수 있다.
제2 불순물 영역(138a)은 SSL(170g, 170h)와 인접한 채널(135a)의 상기 상부에 형성될 수 있다.
예시적인 실시예들에 따르면, 채널(135a)의 상기 상부는 다층 구조를 갖는 유전막 구조물(129a)과 접촉하지 않을 수 있다. 제1 더미 워드 라인(170i) 또는 SSL(170g, 170h)을 포함하는 트랜지스터들에서는 다층의 유전막 구조가 필요 없으며 단일의 게이트 절연막에 의해 충분한 기능을 수행할 수 있다. 따라서, 제1 더미 워드 라인(170i) 및 SSL(170g, 170h)에서는 제2 블로킹막(163)이 단독으로 게이트 절연막 역할을 수행할 수 있다. 상기 트랜지스터들의 구조를 단일 게이트 절연막을 포함하도록 단순화함으로써, 공급 전압의 크기를 낮출 수 있고 상기 수직형 메모리 장치의 동작 속도를 증가시킬 수 있다.
일 실시예에 있어서, 도 16을 참조로 설명한 바와 같이 SSL(170g) 및 최상층의 워드 라인(170f) 사이에는 제2 더미 워드 라인(도시되지 않음)이 추가적으로 배치될 수도 있다. 이 경우, 채널(138a)의 상기 상부는 제1 더미 워드 라인(170i), SSL(170h, 170g) 및 상기 제2 더미 워드 라인과 인접한 부분까지 연장될 수 있다.
도 19 내지 도 23은 도 18에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 15를 참조로 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다. 또한 도 2 내지 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략한다.
도 19를 참조하면, 도 2 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 기판(100) 상에 층간 절연막들(102) 및 희생막들(104)이 교대로 반복적으로 적층되고, 최상층의 층간 절연막(102j) 상에 형성된 하드 마스크(110)를 이용하여 층간 절연막들(102) 및 희생막들(104)을 식각함으로써 제1 개구부(120)를 형성한다. 이어서, 제1 개구부(120)의 측벽 및 하드 마스크(110) 상에 제1 블로킹막 패턴(123a), 전하 저장막 패턴(125b) 및 터널 절연막 패턴(127a)을 순차적으로 형성한다.
도 20을 참조하면, 에치-백 공정을 수행하여 제1 블로킹막 패턴(123a), 전하 저장막 패턴(125b) 및 터널 절연막 패턴(127c)의 상부를 제거한다. 이에 따라, 기판(100) 상면에서부터 상기 제1 방향으로 연장되어 층간 절연막(102g) 측벽을 부분적으로 커버하는 유전막 구조물(129a)이 형성될 수 있다.
도 21을 참조하면, 하드 마스크(110)의 상면, 제1 개구부(120)의 측벽, 유전막 구조물(129a)의 표면 및 기판(100)의 노출된 상면 상에 채널막(130a)을 형성한다. 이어서, 채널막(130a) 상에 제1 개구부(120)의 나머지 부분을 채우는 제1 매립막(140a)을 형성한다.
도 22를 참조하면, 최상층의 층간 절연막(102j)이 노출될 때까지 제1 매립막(140a), 채널막(130a) 및 하드 마스크(110)를 평탄화 하여 제1 개구부(120)를 채우는 제1 매립막 패턴(145a) 및 채널(135a)을 형성한다.
예시적인 실시예들에 따르면, 채널(135a)은 상부 및 하부로 구분될 수 있다. 상기 상부는 제1 개구부(120)의 측벽에 형성되어, 상측의 3개 층의 희생막들(104g, 104h, 104i)과 접촉할 수 있다. 상기 하부는 유전막 구조물(129a)과 접촉할 수 있다. 또한 상기 상부는 상기 하부 보다 더 큰 지름 또는 너비를 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 상부 및 하부의 경계는 층간 절연막(102g)의 측벽과 인접한 부분에서 정의될 수 있다.
도 23을 참조하면 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 채널(135a) 및 제1 매립막 패턴(145a) 상에 패드(150)를 형성할 수 있다.
이 후, 도 9 및 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 18에 도시된 수직형 메모리 장치를 수득할 수 있다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 도 18에 도시된 수직형 메모리 장치와 반도체 패턴의 형성을 제외하고는 실질적으로 동일하거나 유사하므로 중복되는 구성 및 구조에 대한 상세한 설명은 생략한다. 또한, 도 18에 도시된 수직형 메모리 장치의 구성과 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 24를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성되어 제1 개구부(120)의 하부를 채우는 반도체 패턴(121)을 더 포함한다.
반도체 패턴(121)은 상층의 GSL(170b)의 상면보다는 높고 최하층의 워드 라인(170c)의 하면보다는 낮은 상면을 가질 수 있다. 구체적으로, 반도체 패턴(121)은 기판(100) 상면으로부터 돌출되어 GSL(170a, 170b)을 커버하도록 연장되며, 최하층의 워드 라인(170c)은 커버하지 않도록 형성될 수 있다.
반도체 패턴(121)은 폴리실리콘, 단결정 실리콘, 폴리게르마늄, 단결정 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 실시예에 있어서, 반도체 패턴(121)은 p형 불순물을 더 포함할 수도 있다.
반도체 패턴(121)은 GSL(170a, 170b)의 채널 역할을 수행할 수 있다. 또한, 반도체 패턴(121)이 제1 개구부(120)의 하부를 충진 함으로써 GSL을 포함하는 트랜지스터는 복수의 층이 적층된 유전막 구조물(129b)을 포함하지 않으며, 제2 블로킹막(163)이 단일막 구조의 게이트 절연막 기능을 수행할 수 있다. 따라서, 수직형 반도체 장치의 구동 속도 및 전류 특성을 향상시킬 수 있다.
반도체 패턴(121)의 상면 및 제1 개구부(120)의 측벽 상에는 유전막 구조물(129b)이 구비된다. 유전막 구조물(129b)은 제1 개구부(120)의 상기 측벽으로부터 상기 제3 방향을 따라 순차적으로 적층된 제1 블로킹막 패턴(123b), 전하 저장막 패턴(125b) 및 터널 절연막 패턴(127b)을 포함할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(129b)은 워드 라인들(170c, 170d, 170e, 170f)을 커버하도록 상기 제1 방향으로 연장되며, SSL(170g)을 커버하지 않도록 형성될 수 있다. 구체적으로 유전막 구조물(129b)은 SSL(170g)의 하면보다는 낮고 워드 라인(170f)의 상면보다는 높은 높이를 갖도록 형성될 수 있다.
채널(135b)은 반도체 패턴(121)의 상면, 유전막 구조물(129b)의 표면 및 제1 개구부(120)의 측벽을 따라 형성될 수 있다.
예시적인 실시예들에 따르면, 채널(135b)은 상부 및 하부로 구분될 수 있다. 상기 상부는 제1 더미 워드 라인(170i) 및 SSL(170h, 170g)과 인접할 수 있다. 상기 하부는 워드 라인(170f, 170e, 170d, 170c)과 인접할 수 있다.
상기 상부는 제1 개구부(120)의 측벽에 형성되어 제2 블로킹막(163)과 접촉할 수 있다. 상기 하부는 유전막 구조물(129a) 및 반도체 패턴(121)과 접촉할 수 있다. 또한 상기 상부는 상기 하부 보다 더 큰 지름 또는 너비를 가질 수 있다.
제2 불순물 영역(138b)은 SSL(170g, 170h)와 인접한 채널(135b)의 상기 상부에 형성될 수 있다.
일 실시예에 있어서, 도 16을 참조로 설명한 바와 같이 SSL(170g) 및 최상층의 워드 라인(170f) 사이에는 제2 더미 워드 라인(도시되지 않음)이 추가적으로 배치될 수도 있다. 이 경우, 채널(138b)의 상기 상부는 제1 더미 워드 라인(170i), SSL(170h, 170g) 및 상기 제2 더미 워드 라인과 인접한 부분까지 연장될 수 있다.
도 25 내지 도 30은 도 24에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 15 및 도 19 내지 도 23을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략한다. 또한, 도 2 내지 도 15 및 도 19 내지 도 23을 참조로 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 25를 참조하면, 도 2 및 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 교대로 반복적으로 적층된 층간 절연막들(102) 및 희생막들(104)을 관통하여 기판(100) 상면을 노출시키는 제1 개구부(120)를 형성할 수 있다.
도 26을 참조하면, 제1 개구부(120)를 부분적으로 채우는 반도체 패턴(121)을 형성한다.
예시적인 실시예들에 따르면, 반도체 패턴(121)은 기판(100) 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: GSP) 공정을 수행하여 형성할 수 있다. 이에 따라, 반도체 패턴(121)은 기판(100)의 재질에 따라 단결정 실리콘 또는 단결정 게르마늄을 포함하도록 형성될 수 있다. 이와는 달리, 제1 개구부(120)를 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택셜 성장(laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxi: SPE) 공정을 수행하여 반도체 패턴(121)을 형성할 수도 있다. 일 실시예에 있어서, 반도체 패턴(121)에는 예를 들어, p형 불순물이 도핑될 수 있다.
도 27을 참조하면, 도 4 및 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 하드 마스크(110), 제1 개구부(120)의 측벽 및 반도체 패턴(121)의 상면 일부 상에 제1 블로킹막 패턴(123a), 전하 저장막 패턴(125b) 및 터널 절연막 패턴(127c)을 순차적으로 형성한다.
도 28을 참조하면, 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 블로킹막 패턴(123a), 전하 저장막 패턴(125b) 및 터널 절연막 패턴(127c)을 포함하며 반도체 패턴(121)의 상기 상면으로부터 상기 제1 방향을 따라 최상층의 워드 라인(104f)을 커버하도록 연장되는 유전막 구조물(129b)이 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(129b)은 층간 절연막(102g)의 측벽 일부를 커버하도록 형성될 수 있다.
도 29를 참조하면, 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 하드 마스크(110)의 상면, 제1 개구부(120)의 측벽, 유전막 구조물(129b)의 표면 및 반도체 패턴의(121)의 노출된 상면 상에 채널막(130b)을 형성한다. 이어서, 채널막(130b) 상에 제1 개구부(120)의 나머지 부분을 채우는 제1 매립막(140b)을 형성한다.
도 30을 참조하면, 도 22 및 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 채널(135b), 제1 매립막 패턴(145b) 및 패드(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 채널(135b)은 상부 및 하부로 구분될 수 있다. 상기 상부는 제1 개구부(120)의 측벽에 형성되어, 상측의 3개 층의 희생막들(104g, 104h, 104i)과 접촉할 수 있다. 상기 하부는 유전막 구조물(129a) 및 반도체 패턴(121)과 접촉할 수 있다. 또한 상기 상부는 상기 하부 보다 더 큰 지름 또는 너비를 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 상부 및 하부의 경계는 층간 절연막(102g)의 측벽과 인접한 부분에서 정의될 수 있다.
도 23을 참조하면 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 채널(135a) 및 제1 매립막 패턴(145a) 상에 패드(150)를 형성할 수 있다.
이 후, 도 9 및 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 24에 도시된 수직형 메모리 장치를 수득할 수 있다.
상기 예시적인 실시예들에 따른 수직형 메모리 장치는 정보처리 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 31은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 31을 참조하면, 정보처리 시스템(200)은 시스템 버스(205)에 전기적으로 연결된 중앙처리장치(CPU)(220), 램(RAM)(230), 사용자 인터페이스(User Interface)(240), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(250) 및 메모리 시스템(210)을 포함할 수 있다. 메모리 시스템(210)은 메모리 소자(212)와 메모리 컨트롤러(211)를 포함할 수 있다. 메모리 소자(212)는 상술한 예시적인 실시예들에 따른 수직형 메모리 장치를 포함할 수 있다. 따라서, 중앙처리장치(220)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 메모리 컨트롤러(211)는 메모리 소자(212)를 제어할 수 있도록 구성된다. 메모리 소자(212)와 메모리 컨트롤러(211)의 결합에 의해 메모리 시스템(210)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 상기 정보처리 시스템(200)이 모바일 장치인 경우, 시스템(200)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(200)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치는 더미 워드 라인의 배치에 의해 우수한 문턱 전압 및 구동 전류 특성을 갖는다. 따라서, 상기 수직형 메모리 장치는 집적도가 높고 작은 전압으로도 균일한 전기적 특성 확보가 필요한 불휘발성 메모리 장치에 효과적으로 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 제1 불순물 영역
102: 층간 절연막104: 희생막
106: 층간 절연막 패턴108: 희생막 패턴
110 : 하드 마스크120: 제1 개구부
121: 반도체 패턴122: 제1 블로킹막
124: 전하 저장막126: 터널 절연막
123, 123a, 123b: 제1 블로킹막 패턴
125, 125a, 125b: 전하 저장막 패턴
127, 127a, 127b: 터널 절연막 패턴
129, 129a, 129b: 유전막 구조물
130, 130a, 130b: 채널막 135, 135a, 135b: 채널
138, 138a, 138b: 제2 불순물 영역
140, 140a, 140b: 제1 매립막145: 제1 매립막 패턴
147: 리세스150: 패드
155: 제2 개구부160: 갭
163: 제2 블로킹막165: 게이트 전극막
170: 게이트 전극170a, 170b: GSL
170c, 170d, 170e, 170f: 워드 라인
170f': 제2 더미 워드 라인
170g, 170h: SSL170i: 제1 더미 워드 라인
175: 제3 개구부180: 제2 매립막 패턴
185: 상부 절연막190: 비트 라인 콘택
195: 비트 라인200: 정보처리 시스템
205: 시스템 버스210: 메모리 시스템
211: 메모리 컨트롤러212: 메모리 소자
220: 중앙처리장치230: 램(RAM)
240: 사용자 인터페이스

Claims (10)

  1. 기판 상면에 대해 수직한 제1 방향으로 연장되는 채널; 및
    상기 채널의 외측벽 상에 구비되며 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 서로 이격되도록 적층되는 그라운드 선택 라인(GSL), 워드 라인, 스트링 선택 라인(SSL) 및 제1 더미 워드 라인을 갖는 게이트 전극들을 포함하는 수직형 메모리 장치.
  2. 제1 항에 있어서, 상기 채널은 상기 SSL과 인접한 부분에 형성된 불순물 영역을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  3. 제1 항에 있어서, 상기 게이트 전극들은 상기 워드 라인 및 상기 SSL 사이에 구비되는 제2 더미 워드 라인을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1 항에 있어서, 상기 채널 및 상기 게이트 전극들 사이에 구비되며, 상기 기판 상면으로부터 상기 제1 방향으로 연장되는 유전막 구조물을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  5. 제4 항에 있어서, 상기 유전막 구조물은 상기 SSL의 하면 및 상기 워드 라인의 상면 사이의 위치까지 연장되는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제5 항에 있어서, 상기 유전막 구조물이 형성되지 않은 상기 채널의 외측벽 상에는 단일막의 게이트 절연막이 구비되는 것을 특징으로 하는 수직형 메모리 장치.
  7. 제4 항에 있어서, 상기 워드 라인 및 상기 SSL 사이에 구비되는 제2 더미 워드 라인을 더 포함하며,
    상기 유전막 구조물은 상기 제2 더미 워드 라인의 하면 및 상기 워드 라인의 상면 사이의 위치까지 연장되는 것을 특징으로 하는 수직형 메모리 장치.
  8. 제4 항에 있어서, 상기 채널은 상기 기판 상면 상에 구비되며 상기 제1 방향을 따라 상기 GSL 상면 및 상기 워드 라인의 하면 사이의 위치까지 연장되는 반도체 패턴을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  9. 제1 항에 있어서, 상기 제1 더미 워드 라인에는 소정의 턴-온(turn-on) 전압이 유지되는 것을 특징으로 하는 수직형 메모리 장치.
  10. 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 적층하는 단계;
    상기 층간 절연막 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 개구부를 형성하는 단계;
    상기 개구부 측벽 상에 유전막 구조물을 형성하는 단계
    상기 유전막 구조물 및 노출된 기판 상면 상에 채널을 형성하는 단계;
    상기 희생막들을 제거하는 단계;
    상기 희생막들이 제거된 공간에 상기 기판 상면으로부터 순차적으로 적층되는 GSL, 워드 라인, SSL 및 제1 더미 워드 라인을 형성하는 단계; 및
    상기 SSL에 인접한 채널 부분에 불순물 영역을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
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